TW201732823A - 半導體裝置 - Google Patents

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Abstract

本發明之課題係藉選擇MONON記憶體之各記憶體單元，進行刪除動作，而實現具有EEPROM之記憶體陣列(記憶體單元陣列)構造的半導體裝置之細微化。 本發明之解決手段係於半導體基板SB之一部分亦即板狀鰭片FI上形成分離閘極型MONOS記憶體之記憶體單元MC2。在資料之刪除動作中，在進行刪除之選擇記憶體單元，對汲極區域施加0V，對記憶體閘極電極MG施加正電壓，藉此，以FN方式進行刪除。又，在資料之刪除動作中，在不進行刪除之非選擇記憶體單元、亦即連接於與上述選擇記憶體單元相同之記憶體閘極線的記憶體單元MC2，由於藉令汲極區域為開路狀態，且對記憶體閘極電極MG施加上述正電壓，而於通道區域產生感應電壓區域IV，故通道區域與記憶體閘極電極MG之間的電位差小，而不會進行刪除。

Description

半導體裝置
本發明係有關於一種半導體裝置，特別是有關於一種應用於包含有具有鰭片式電晶體之記憶體單元或SOI上之記憶體單元的半導體裝置而有效之技術。
可電性寫入、刪除之非揮發性半導體記憶裝置廣泛地使用了EEPROM(Electrically Erasable and Read Only Memory：電子可抹除可規劃唯讀記憶體)。以目前廣泛地使用之快閃記憶體為代表的該等記憶裝置係於MISFET之閘極電極下具有以氧化膜包圍之導電性浮接閘極電極或捕集性絕緣膜，將浮接閘極或捕集性絕緣膜之電荷儲存狀態作為記憶資訊，並讀取該記憶資訊作為電晶體之閾值。此捕集性絕緣膜係指可儲存電荷之絕緣膜。一例可舉氮化矽膜等為例。藉對此種電荷儲存區域之電荷的注入、釋放，使MISFET之閾值改變，而作為記憶元件來運作。此快閃記憶體有使用MONOS (Metal-Oxide-Nitride-Oxide-Semiconductor：金屬氧氮氧半導體)膜之分離閘極型單元。
又，動作速度快並可減低漏電流及耗費電力且可細微化的場效電晶體已知有鰭片式電晶體。鰭片式電晶體(FINFET：Fin Field Effect Transistor：鰭片式場效電晶體)係具有例如形成於基板上之半導體層的圖案作為通道層，並具有形成為跨越該圖案上之閘極電極的半導體元件。
又，可抑制短通道特性及可抑制元件偏差之半導體裝置目前使用利用SOI(Silicon on Insulator：矽絕緣體)基板的半導體裝置。SOI基板係於由高電阻之Si(矽)等構成的支撐基板上形成BOX(Buried Oxide：埋入式氧化物)膜(埋入式氧化膜)並於BOX膜上形成有主要含有Si之薄層(矽層、SOI層)的基板。
於專利文獻1(日本專利公開公報2005-332502號)記載有EEPROM之記憶體陣列(記憶體單元陣列)構造。
於專利文獻2(日本專利公開公報2006-041354號)記載有分裂閘構造之MONOS(Metal Oxide Nitride Oxide Semiconductor：金屬氧氮氧半導體)記憶體的記憶體陣列構造。 [先前技術文獻] [專利文獻]
[專利文獻1]日本專利公開公報2005-332502號 [專利文獻2]日本專利公開公報2006-041354號
[發明欲解決之問題] 在EEPROM，可個別選擇記憶體單元，進行刪除動作。然而，由於在EEPROM，藉著依各記憶體單元控制阱之電位，而實現了此種位元單位之刪除，故為將各阱分離，而需要大面積。
相對於此，若在不依各記憶體單元控制阱之電位的分離閘極型MONOS記憶體中，可進行位元單位之刪除動作，便可實現裝置面積之縮小。然而，由於源極線與記憶體閘極線平行而設置等原因，而需對與例如源極線平行地複數排列之1行記憶體單元，全部一起進行刪除動作，因而無法於刪除動作時選擇個別之記憶體單元，此為其問題。
其他之目的及新特徵應可從本說明書之記述及附加圖式清楚明白。 [解決問題之手段]
簡單說明在本案揭示之實施形態中代表性實施形態之概要，則如下述。
一實施形態之半導體裝置包含有形成於鰭片上之分離閘極型MONOS記憶體的記憶體單元，於以FN方式進行資料刪除動作之際，在不進行刪除之非選擇記憶體單元中，令汲極電極之施加電壓為開路狀態，對記憶體閘極電極施加正電壓，藉此，使通道區域產生感應電壓區域。 [發明的功效]
根據在本案中揭示之一實施形態，可使半導體裝置之性能提高。可實現具有EEPROM之記憶體陣列(記憶體單元陣列)構造的半導體裝置之記憶容量的增大及細微化。
以下，依據圖式，詳細地說明本發明之實施形態。此外，在用以說明實施形態之所有圖中，對具有同一功能之構件附上同一符號，而省略其重覆之說明。又，在以下之實施形態中，除了必要時，原則上同一或同樣之部分的說明不重覆。
(實施形態1) ＜半導體裝置之構造＞ 以下，使用圖1~圖9，說明本實施形態之半導體裝置的構造。本實施形態之半導體裝置係在由鰭片式電晶體構成之分離閘極型MONOS記憶體中，可依各位元進行資訊之刪除，藉此，實現具有EEPROM之記憶體陣列(記憶體單元陣列)構造的半導體裝置之記憶容量的增大及細微化等。
圖1及圖5係顯示構成本實施形態之半導體裝置亦即非揮發性記憶體的記憶體陣列之等效電路圖。圖2、圖6及圖8係顯示構成本實施形態之半導體裝置的記憶體單元之立體圖。圖3、圖4、圖7及圖9係顯示構成本實施形態之半導體裝置的記憶體單元之剖面圖。此外，在圖1及圖5中，以虛線包圍各記憶體單元(位元)。在圖2~圖4及圖6~圖9中，省略形成於記憶體單元上之層間絕緣膜、接觸插栓、矽化物層及配線層等之圖示。又，在圖6及圖8所示之立體圖中，將記憶體單元及鰭片之一部分切開來顯示。
首先，於圖1顯示具有本實施形態之複數記憶體單元之記憶體陣列的等效電路。在此，顯示排列成陣列狀之16位元的記憶體單元。即，於圖1顯示16個記憶體單元MC1~MC16。如此，藉重覆進行記憶體單元之配置，而構成記憶體陣列。在該記憶體陣列中，配置16個記憶體單元(MC1、MC2等)，並配置有於列方向延伸之位元線(汲極線)BL0、BL1、BL2及BL3。又，在該記憶體陣列，配置有於對位元線BL0~BL3交叉之方向(行方向)延伸的控制閘極線CGL0、CGL1、CGL2、CGL3、記憶體閘極線MGL0、MGL1、MGL2、MGL3、源極線SL0及SL1。
位元線BL0~BL3、記憶體閘極線MGL0~MGL3、源極線SL0、SL1及控制閘極線CGL0~CGL3分別由形成於記憶體單元MC1~MC16上之金屬配線(信號線)構成。
此外，在本案提及之行方向係指在記憶體陣列內排列成矩陣狀之複數記憶體單元中排列成1行之記憶體單元(例如記憶體單元MC1~MC4)排列的方向。又，在本案提及之列方向係指相對於行方向垂直之方向，係在記憶體陣列內排列成矩陣狀之複數記憶體單元中排列成1列之記憶體單元(例如記憶體單元MC1、MC5、MC9及MC13)排列的方向。
在圖1中被虛線包圍之1個記憶體單元具有圖2及圖3所示之構造。圖3係沿著圖2所示的虛線之處的剖面圖。亦即，圖3係沿著圖2所示之鰭片FI的延伸方向(x方向)且包含該鰭片FI之剖面圖。
如圖2所示，於半導體基板SB之頂面形成有複數溝，於相鄰的溝彼此之間形成有半導體基板SB的一部分亦即鰭片FI。半導體基板SB由例如單晶矽構成。鰭片FI係從上述溝之底面突出至上方的板狀(壁狀)圖案(突出部)，於沿著半導體基板SB之主面的x方向延伸。在此，沿著半導體基板之主面的方向亦即相對於x方向垂直之y方向的鰭片FI之厚度為例如20nm，遠小於x方向之鰭片FI的寬度。
於上述複數溝內形成有埋入該等溝之底面至鰭片FI之側壁的中途之高度的元件分離區域EI。元件分離區域EI由例如氧化矽膜構成，並覆蓋鰭片FI之側壁中下方的一部分。亦即，包含鰭片FI之頂面的鰭片FI之一部分在元件分離區域EI上從元件分離區域EI露出。換言之，鰭片FI之一部分亦即鰭片FI之上部比元件分離區域EI的頂面突出至上方。元件分離區域EI之頂面與鰭片FI之頂面的高度之差為例如鰭片FI之y方向的上述厚度之2倍左右。舉例而言，元件分離區域EI之頂面與鰭片FI之頂面的高度之差為40nm。
控制閘極電極CG隔著閘極絕緣膜GF而形成於元件分離區域EI及鰭片FI上。控制閘極電極CG由在y方向延伸之導體膜構成，並隔著閘極絕緣膜GF而覆蓋元件分離區域EI之頂面以及鰭片FI之側壁及頂面。又，記憶體閘極電極MG隔著ONO膜ON而形成於控制閘極電極CG之x方向的其中一側壁。即，記憶體閘極電極MG隔著ONO膜ON而形成於元件分離區域EI上及鰭片FI上。記憶體閘極電極MG由在y方向延伸之導體膜構成，並隔著ONO膜ON而覆蓋元件分離區域EI之頂面以及鰭片FI之側壁及頂面。亦即，記憶體閘極電極在y方向夾住鰭片FI。
控制閘極電極CG及記憶體閘極電極MG各自之頂面平坦化。ONO膜ON從控制閘極電極CG及記憶體閘極電極MG之間的區域延亙至記憶體閘極電極MG及鰭片FI之間的區域連續形成。是故，如圖3所示，ONO膜ON具有L字型之剖面形狀。
控制閘極電極CG及記憶體閘極電極MG由例如聚矽膜構成。又，閘極絕緣膜GF由例如氧化矽膜構成。ONO膜ON係包含從半導體基板之主面(鰭片FI之頂面)側、鰭片FI之側壁側、控制閘極電極CG之側壁側及元件分離區域EI的頂面側依序層積之氧化矽膜(底層氧化膜)OX1、氮化矽膜(電荷儲存膜)NT及氧化矽膜(上層氧化膜)OX2之層積膜。在x方向，控制閘極電極CG及記憶體閘極電極MG隔著ONO膜ON而相鄰排列。由控制閘極電極CG及記憶體閘極電極MG構成之圖案橫跨元件分離區域EI之頂面上的鰭片FI之一部分，鰭片FI之另一部分露出至該圖案的x方向之旁邊的區域。
在圖2雖省略圖示，但如圖3所示，於x方向之上述圖案旁邊的鰭片FI之頂面形成有源極、汲極區域。即，於上述圖案之旁邊區域且為記憶體閘極電極MG側的鰭片FI之頂面形成有源極區域SR。又，於上述圖案之旁邊區域且為控制閘極電極CG側的鰭片FI之頂面形成有汲極區域DR。又，在圖2雖省略圖示，但如圖3所示，於鰭片FI之頂面形成有形成深度比源極區域SR及汲極區域DR深之阱WL。
該阱WL係p型半導體區域，源極區域SR及汲極區域DR係n型半導體區域。源極區域SR及汲極區域DR分別具有n型雜質之濃度小的延伸區域及n型雜質之濃度高於延伸區域的擴散區域，在此，在圖中並未區別該等區域而以1個半導體區域顯示。此外，亦可不形成延伸區域。導入至p型阱WL之p型雜質為例如B(硼)，分別導入至源極區域SR及汲極區域DR的n型雜質係例如P(磷)或As(砷)。
在此，源極區域SR、汲極區域DR及控制閘極電極CG構成具有MISFET(Metal Insulator Semiconductor Field Effect Transistor： 金屬絕緣體半導體場效電晶體)構造的控制電晶體。又，源極區域SR、汲極區域DR及記憶體閘極電極MG構成具有MISFET構造之記憶體電晶體。即，在鰭片FI之頂面中被源極區域SR及汲極區域DR包夾之區域係控制電晶體及記憶體電晶體運作之際形成通道之通道區域。又，控制電晶體及記憶體電晶體共有源極區域SR及汲極區域DR。控制電晶體及記憶體電晶體係形成於鰭片FI上之鰭片式場效電晶體(FINFET)。
以控制電晶體及記憶體電晶體構成分離閘極型MONOS記憶體之記憶體單元MC。記憶體單元MC具有源極區域SR、汲極區域DR、ONO膜ON、控制閘極電極CG及記憶體閘極電極MG。圖1所示之記憶體單元MC1~MC16具有與圖2及圖3所示之記憶體單元MC相同的構造。即，圖1所示之記憶體單元MC1~MC16分別具有控制電晶體CGT及記憶體電晶體MGT。
如圖1及圖3所示，於控制閘極電極CG連接有控制閘極線CGL0、CGL1、CGL2或CGL3。於記憶體閘極電極MG連接有記憶體閘極線MGL0、MGL1、MGL2或MGL3。於汲極區域DR連接有位元線(汲極線)BL0、BL1、BL2或BL3。於源極區域SR連接有源極線SL0或SL1。又，亦對圖3所示之阱WL供給電位。
＜記憶體單元之寫入動作＞ 本實施形態之記憶體單元具有MISFET構造，並將該MISFET之閘極絕緣膜內的電荷儲存膜(捕集性絕緣膜)之電荷儲存狀態作為記憶資訊，將該記憶資訊讀取作為電晶體之閾值。捕集性絕緣膜係指可儲存電荷之絕緣膜，一例可舉氮化矽膜等為例。藉對此種電荷儲存區域之電荷的注入、釋放，使MISFET之閾值改變，而作為記憶元件來運作。使用捕集性絕緣膜之非揮發性半導體記憶裝置如本實施形態之記憶體單元般，具有分離閘極型MONOS記憶體。在本案中，將對記憶體電晶體之ONO膜ON中的電荷儲存部亦即氮化矽膜NT之電子注入定義為「寫入」，將電洞(hole：電洞)之注入定義為「刪除」。
以下，使用圖4，就本實施形態之記憶體單元的寫入動作作說明。圖4係與圖3相同之位置的記憶體單元之剖面圖。在此所提及之選擇記憶體單元係指被選擇作為進行「寫入」、「刪除」或「讀取」之對象的記憶體單元。
寫入方式有稱為所謂SSI(Source Side Injection：源極側注入)方式的以源極側注入所行之熱電子注入進行寫入的寫入方式(熱電子注入寫入方式)、稱為所謂FN方式之FN(Fowler-Nordheim：富爾諾罕)穿隧進行寫入的寫入方式(穿隧寫入方式)。在本案中，就以SSI方式進行寫入之情形作說明，寫入方式亦可使用FN方式。
在此，令透過控制閘極線CGL0、CGL1、CGL2或CGL3(參照圖1)而對控制閘極電極CG施加之電壓為Vcg。又，令透過記憶體閘極線MGL0、MGL1、MGL2或MGL3(參照圖1)而對記憶體閘極電極MG施加之電壓為Vmg。又，令透過位元線BL0、BL1、BL2或BL3(參照圖1)而對汲極區域DR施加之電壓為Vd。又，令透過源極線SL0或SL1(參照圖1)而對源極區域SR施加之電壓為Vs。又，令對阱WL(半導體基板SB)施加之電壓為Vb。
在SSI方式之寫入動作中，對進行資訊(資料)之寫入的選擇記憶體單元之各部位施加的電壓如圖4所示，Vmg=9V、Vs=4.5V、Vcg=1V、Vd=0.2V、Vb=0V。藉此，在記憶體閘極電極MG及控制閘極電極CG之間的下方之通道區域產生熱電子，將熱電子注入至記憶體閘極電極MG之下方的ONO膜ON中之電荷儲存部亦即氮化矽膜NT。所注入之熱電子(電子)被構成ONO膜ON之氮化矽膜NT中的陷阱能階捕獲，結果，記憶體電晶體之閾值電壓上升。即，記憶體電晶體形成為寫入狀態。
相對於此，對不進行資訊(資料)之寫入的非選擇記憶體單元之各部位施加的電壓為例如Vmg=9V、Vs=4.5V、Vcg=0V、Vd=1.3V、Vb=0V。亦即，對控制閘極電極CG及汲極區域DR施加之電壓與為進行寫入而被選擇之電晶體不同。在該寫入動作，僅在電壓Vcg為1V且電壓Vd為0.2V之記憶體單元MC進行寫入，在電壓Vcg為0V或電壓Vd為1.3V之記憶體單元MC則不進行寫入。
此時，由於供給電壓Vcg之控制閘極線CGL0~CGL3與供給電壓Vd之位元線BL0~BL3相互交叉，故可選擇記憶體單元陣列中之特定記憶體單元，進行寫入。亦即，可以位元單位寫入。
＜記憶體單元之刪除動作＞ 接著，使用圖5~圖9，就本實施形態之記憶體單元的刪除動作作說明。刪除方法有以稱為所謂BTBT方式的BTBT(Band-To-Band Tunneling：帶間穿隧現象)所行之熱電洞注入進行刪除的刪除方式(熱電洞注入刪除方式)、及稱為所謂FN方式之FN(Fowler Nordheim：富爾諾罕)穿隧進行刪除之刪除方式(穿隧刪除方式)。在本實形態中，不使用BTBT方式，而以FN方式進行刪除。
此外，在刪除動作對選擇記憶體單元之各部位施加的電壓僅為1種模式，而對非選擇記憶體單元之各部位施加的電壓之模式則為3種。即，非選擇記憶體單元之電壓施加模式在配置於與進行刪除之選擇記憶體單元相同的行之非選擇記憶體單元、配置於與選擇記憶體單元相同之列的非選擇記憶體單元、配置於與選擇記憶體單元不同之行且配置於與選擇記憶體單元不同之列的非選擇記憶體單元並不相同。
圖5係顯示構成半導體裝置亦即非揮發性記憶體之記憶體陣列的等效電路圖。圖5所示之等效電路圖的結構與圖1所示之結構相同，在圖5，顯示刪除動作時對各信號線施加的電壓之例。此外，圖所示之Open係指對元件之預定部位(端子)皆不施加任何電位而呈開路(浮接)狀態。舉例而言，於位元線等信號線與對該信號線供給電壓的裝置之間串聯有電晶體時，若該電晶體為關閉狀態，該信號線便形成為未被施加電壓之狀態。
圖7係顯示包含圖6之記憶體閘極電極MG且沿著y方向及z方向的剖面亦即主要包含鰭片FI及包圍鰭片FI之記憶體閘極電極MG的剖面之圖。圖9係顯示包含圖8之記憶體閘極電極MG且沿著y方向及z方向的剖面亦即主要包含鰭片FI及包圍鰭片FI之記憶體閘極電極MG的剖面之圖。
在圖6及圖8之立體圖中，顯示y方向之鰭片FI的厚度之中心部分的鰭片FI之剖面。在圖6及圖8中，省略源極、汲極區域之圖示，且省略一部分之元件分離區域EI的圖示。在圖6及圖9中，省略阱之圖示。在圖6及圖7中，在該剖面，將對汲極區域DR施加之電位的擴展顯示為電壓施加區域VA，在圖8及圖9中，在該剖面，將因誘發而產生之電位的擴展顯示為感應電壓區域IV。
在圖6中，顯示選擇記憶體單元亦即記憶體單元MC1，在圖8中，顯示非選擇記憶體單元亦即記憶體單元MC2。此外，圖8所示之記憶體單元MC2係連接於與所選擇之記憶體單元MC1相同的控制閘極線CGL0、記憶體閘極線MGL0及源極線SL0之非選擇記憶體單元。亦即，圖8所示之記憶體單元MC2係與所選擇之記憶體單元MC1在相同之行排列的非選擇記憶體單元。此外，不顯示位於與所選擇的記憶體單元不同之行的非選擇記憶體單元、亦即連接於與選擇記憶體單元不同之控制閘極線及記憶體閘極線的非選擇記憶體單元之立體圖及剖面圖。
對進行資訊(資料)之刪除的選擇記憶體單元的各部位施加之電壓如圖5、圖6及圖7所示，Vmg=14V、Vs=Open、Vcg=1.2V、Vd=0V、Vb=0V。亦即，對記憶體閘極電極MG施加例如10~16V左右的電壓(在此為例如14V)，對汲極區域DR施加0V，源極區域SR呈不施加電壓之開路狀態。
此時，藉對汲極區域DR施加0V，0V之電壓施加區域VA可擴展至鰭片FI中之汲極區域DR(圖7未顯示)附近。亦即，電壓施加區域VA為電位0V之區域。電壓施加區域VA被分別對控制閘極電極CG及記憶體閘極電極MG施加之正電壓所吸引，而延伸至控制閘極電極CG及記憶體閘極電極MG各自之緊鄰下方。亦即，記憶體閘極電極MG之緊鄰下方的通道區域之電位為0V。又，如圖7所示，電壓施加區域VA不僅擴展至鰭片FI之頂面，亦擴展至以記憶體閘極電極MG覆蓋之鰭片FI的側壁，鰭片FI之側壁的電位為0V。
藉此，記憶體閘極電極MG與鰭片FI的表面(通道區域)之間的電位差為10~16V(例如14V)如此大之值。藉此電位差，在選擇記憶體單元中，使電洞從記憶體閘極電極MG中穿過，將該電洞注入至ONO膜ON中的氮化矽膜NT，藉此，進行刪除。此時，電洞從記憶體閘極電極MG藉FN穿隧(FN穿隧效應)，穿過氧化矽膜OX2，注入至ONO膜ON中，而被構成ONO膜ON之氮化矽膜NT中的陷阱能階捕獲。結果，記憶體電晶體之閾值電壓降低。即，記憶體電晶體形成為刪除狀態。
又，對不進行資訊(資料)之刪除的非選擇記憶體單元、亦即連接於與上述選擇記憶體單元相同之控制閘極線、記憶體閘極線及源極線的非選擇記憶體單元之各部位施加的電壓如圖5、圖8及圖9所示，例如Vmg=14V、Vs=Open、Vcg=1.2V、Vd=Open、Vb=0V。亦即，與選擇記憶體之差異僅在於不對汲極區域DR施加0V而呈不施加電壓之開路狀態這點。
由於該非選擇記憶體單元未於汲極區域DR施加電壓，故不於鰭片FI之汲極區域側形成電壓施加區域VA(參照圖6)。因而，0V之電壓施加區域VA不致被控制閘極電極CG及記憶體閘極電極MG的電位所吸引而擴展至記憶體閘極電極MG之緊鄰下方的鰭片FI內。因此，如圖8及圖9所示，藉隔著ONO膜ON而與鰭片FI相鄰之記憶體閘極電極MG的電壓，於鰭片FI中感應電壓，而形成感應電壓區域IV。亦即，藉與記憶體閘極電極MG之耦合，產生感應電壓區域IV，在鰭片FI中，在感應電壓區域IV，形成為通道電位浮接之狀態。
感應電壓區域IV形成於隔著ONO膜ON而靠近記憶體閘極電極MG之鰭片FI中，其電位為對記憶體閘極電極MG施加之電壓的一半左右。亦即，感應電壓區域IV之電位為例如5~8V左右，在此，感應電壓區域IV之電位為例如7V。如圖9所示，由於記憶體閘極電極MG不僅覆蓋鰭片FI之頂面，亦覆蓋y方向之兩側的側壁，故不僅於該頂面，也於該側壁形成感應電壓區域IV。
產生此種感應電壓區域IV之理由在於記憶體閘極電極MG包圍y方向之寬度小的鰭片FI而被記憶體閘極電極MG之高電壓誘發而於鰭片FI中之上部的區域感應電壓、以及在該種區域對阱WL施加之電壓Vb(0V)不易到達感應電壓區域IV。
此時，鰭片FI與記憶體閘極電極MG之間的電位差係7V左右，比起使用圖6及圖7所說明之選擇記憶體單元的鰭片FI與記憶體閘極電極MG之間的電位差(例如14V)，僅一半左右之大小。此時，由於對記憶體閘極電極MG施加之電壓(例如14V)與通道區域之電壓(例如7V)之間的電位差小，故不致對捕集性絕緣膜亦即氮化矽膜NT施加足夠之電場，記憶體閘極電極MG中之電洞不會注入至ONO膜ON中。亦即，該非選擇記憶體單元不進行刪除，而維持被捕捉至ONO膜ON中之電荷(資料)。
又，對位於與選擇記憶體單元不同之行並位於與選擇記憶體單元相同之列的非選擇記憶體單元、亦即連接於與選擇記憶體單元不同之控制閘極線及記憶體閘極線並連接於與選擇記憶體單元相同之位元線的非選擇記憶體單元(例如圖5所示之記憶體單元MC5、MC9及MC13)之各部位施加的電壓如下。亦即，對該非選擇記憶體單元之各部位施加的電壓為例如Vmg=0V、Vs=Open、Vcg=0V、Vd=0V、Vb=0V。
此時，由於幾乎無對記憶體閘極電極施加之電壓(Vmg=0V)與通道區域之電壓(例如0V)之間的電位差，故不致將記憶體閘極電極中之電洞注入至ONO膜中。亦即，該非選擇記憶體單元無法行刪除，而可維持被捕捉至ONO膜ON中之電荷(資訊)。
又，對位於與選擇記憶體單元不同之行並位於與選擇記憶體單元不同之列的非選擇記憶體單元、亦即連接於與選擇記憶體單元不同之控制閘極線、記憶體閘極線及位元線的非選擇記憶體單元(例如圖5所示之記憶體單元MC6~MC8、MC10~MC12及MC14~MC16)之各部位施加的電壓如下。亦即，對該非選擇記憶體單元之各部位施加的電壓為例如Vmg=0V、Vs=Open、Vcg=0V、Vd=Open、Vb=0V。
此時，由於幾乎無對記憶體閘極電極施加之電壓(Vmg=0V)與通道區域之電壓(例如0V)之間的電位差，故不致將記憶體閘極電極中之電洞注入至ONO膜中。亦即，該非選擇記憶體不進行刪除，而維持被捕捉至ONO膜中之電荷(資訊)。
＜記憶體單元之讀取動作＞ 讀取時，對進行讀取之選擇記憶體單元的各部位施加之電壓為例如Vmg=0V、Vs=0V、Vcg=1.5V、Vd=1.5V、Vb=0V。藉令對讀取時之記憶體閘極電極MG施加的電壓Vmg為寫入狀態之記憶體電晶體的閾值電壓與刪除狀態之閾值電壓之間的值，可判別寫入狀態與刪除狀態。
在以上所說明之寫入動作、刪除動作及讀取動作中，對選擇記憶體單元及非選擇記憶體單元各自之阱WL施加相同的電壓(Vb=0V)，而不需依各記憶體單元將不同之電壓對阱施加。
＜半導體裝置之效果＞ 以下，就本實施形態之半導體裝置的效果，使用顯示比較例之半導體裝置的圖12~圖14來說明。圖12~圖14係顯示比較例之半導體裝置的剖面圖，係包含形成於矽塊材基板上之記憶體單元的剖面圖。此外，在此所提及之矽塊材基板係指並非具有上述鰭片之基板也非具有後述之SOI構造的基板之平坦矽基板。矽塊材基板上之MISFET係於平坦之基板主面具有源極、汲極區域及通道區域且隔著絕緣膜而於該通道區域上具有閘極電極之元件。又，在圖12及圖13中，顯示將記憶體閘極電極形成為與控制閘極電極之側壁相鄰的側牆狀時之構造。
在使用分離閘極型之MONOS記憶體的非揮發性記憶體中，若可在排列成陣列狀之各個記憶體單元中，個別進行寫入、刪除動作，便可減低資料之最小單位(位元)的記憶處理所需之元件面積。亦即，可實現記憶體之記憶容量的增大及半導體晶片之細微化。
在此，使用圖12，就比較例係在形成於矽塊材基板上之分離閘極型MONOS記憶體中使用BTBT方式進行刪除動作的情形作說明。如圖12所示，形成於矽塊材基板亦即半導體基板SB之主面上的記憶體單元MCB1在圖12所示之剖面中，除了未形成於鰭片上之點外，具有與圖3所示之記憶體單元MC相同的構造。又，具有複數個該記憶體單元MCB1之記憶體陣列具有與圖1所示之陣列相同的電路結構。
在BTBT方式之刪除中，藉將以BTBT產生之電洞(電洞)注入至電荷儲存部(ONO膜ON中之氮化矽膜NT)，而進行刪除。對以BTBT方式進行刪除之選擇記憶體單元的各部位施加之電壓如下。亦即，對該選擇記憶體單元之各部位施加的電壓例如Vmg=-7V、Vs=7V、Vcg=0V、Vd=1.5V、Vb=0V。藉進行此種電壓之施加，以BTBT現象而使電洞產生，電洞經由電場加速，藉此，將電洞注入至構成選擇記憶體單元之ONO膜ON的氮化矽膜NT中。藉此，使記憶體電晶體之閾值電壓降低。即，記憶體電晶體形成為刪除狀態。
在此，以BTBT方式進行刪除之際，是否選擇預定之記憶體單元作為刪除之對象係根據對連接於源極區域SR之源極線施加的電壓決定。此外，即使對源極線施加電壓Vs=7V，若對連接於記憶體閘極電極MG之記憶體閘極線施加的電壓Vmg不是例如-7V，而是例如0V，便不選擇連接於該記憶體閘極線之記憶體單元。然而，由於記憶體閘極線及源極閘極線係相互平行配置之信號線，故進行刪除動作時，必須選擇連接於預定之記憶體閘極線及源極線的排列成1行之複數記憶體單元全部。
亦即，要刪除記憶於例如圖1之記憶體單元MC1的資料之際，選擇記憶體單元MC1、以及與記憶體單元MC1同樣地連接於記憶體閘極線MGL0及源極線SL0之記憶體單元MC2~MC4，刪除該等選擇記憶體單元之資料。因而，無法依各記憶體單元刪除資料。
接著，使用圖13，就比較例係在形成於矽塊材基板上之分離閘極型MONOS記憶體中使用FN方式進行刪除動作的情形作說明。如圖13所示，形成於矽塊材基板亦即半導體基板SB的主面上之記憶體單元MCB2在圖13所示之剖面中，除了未形成於鰭片上之點外，具有與圖3所示之記憶體單元MC相同的構造。又，具有複數個該記憶體單元MCB2之記憶體陣列具有與圖1所示之陣列相同的電路結構。
對以FN方式進行刪除之選擇記憶體單元的各部位施加之電壓如下。亦即，對該選擇記憶體單元之各部位施加的電壓為例如Vmg=14V、Vs=Open、Vcg=1.2V、Vd=Open、Vb=0V。進行此種電壓之施加時，不從位元線及源極線施加電壓，但由於阱WL之電位(Vb=0V)擴展至通道區域，故記憶體閘極電極MG與通道區域之電位差為14V左右。因而，藉此種大電位差，將記憶體閘極電極MG中之電洞注入至氮化矽膜NT中。藉此，使記憶體電晶體之閾值電壓降低。即，記憶體電晶體形成為刪除狀態。又，對上述選擇記憶體單元之各部位施加的電壓亦可為例如Vmg=14V、Vs=Open、Vcg=0V、Vd=Open、Vb=0V。
此外，在圖13所示之比較例的選擇記憶體單元之電壓的施加條件中，對控制閘極電極CG施加0V，相對於此，在使用圖6所說明之本實施形態的刪除動作中，在對選擇記憶體單元之控制閘極電極CG施加1.2V這點不同。然而，對控制閘極電極CG施加之電壓為0V或1.2V並不對選擇記憶體單元是否被選擇造成影響，在圖6及圖13所示之選擇記憶體單元中，對控制閘極電極CG施加之電壓不論為0V或1.2V哪一個皆可。
因而，圖13所示之比較例的選擇記憶體單元之電壓的施加條件與圖6所示之比較例的選擇記憶體單元之電壓的施加條件大致相同。在此，在比較例中，以FN方式進行刪除之際，是否選擇預定之記憶體單元作為刪除之對象係根據對連接於記憶體閘極電極MG之記憶體閘極線的電壓決定。
即，無法藉記憶體閘極線之信號與交叉於記憶體閘極線之信號線的信號之組合，個別選擇進行刪除之記憶體單元。因而，進行刪除動作時，必須選擇連接於預定之記憶體閘極線的排列成1行的複數記憶體單元全部。
亦即，要刪除記憶於例如圖1所示之記憶體單元MC1的資料之際，選擇記憶體單元MC1及與記憶體單元MC1同樣地連接於記憶體閘極線MGL0之記憶體單元MC2~MC4，刪除該等選擇記憶體單元之資料。因而，無法依各記憶體單元刪除資料。
此外，在圖13所示之比較例中，考慮為了令連接於與選擇記憶體單元相同之記憶體閘極線的其他記憶體單元為非選擇，而在該其他記憶體單元中，對汲極區域DR施加高電壓，藉此，縮小記憶體閘極電極MG與通道區域之間的電場。然而，在此方法中，需提高控制閘極電極CG與汲極區域DR之間的耐壓，而不易實現該方法。
如上述，在矽塊材基板上之記憶體單元以BTBT方式或FN方式進行刪除動作時，無法以記憶體單元單位刪除資料，而必須使用沿著例如特定之源極線排列成1行之複數記憶體單元作為資料的最小單位(位元)。或者，亦考慮在記憶體陣列內將於行方向延伸之源極線或記憶體閘極線等在複數處分段。亦即，亦可在行方向排列配置複數源極線等信號線，而個別控制該等源極線。即，考慮對設於記憶體陣列內之區塊或區段各自所含之複數記憶體單元全部一起進行刪除。
然而，此時，也需將排列成1行之記憶體單元或排列成矩陣狀之複數記憶體單元使用作為資料之最小單位(位元)。因此，為利用作為EEPROM之記憶體單元，就僅能藉分割陣列，來減少排列成1行的記憶體單元之數。此時，由於信號線增大，電路複雜化，故半導體裝置之面積增大。因而，在上述比較例中，有用以構成EEPROM之記憶體陣列(記憶體單元陣列)構造的半導體裝置之單位面積的記憶容量之增大及半導體晶片的細微化不易之問題。
接著，使用圖14，說明比較例係在形成於矽塊材基板上之EEPROM的記憶體單元中進行刪除動作之情形。如圖14所示，形成於矽塊材基板亦即半導體基板SB之主面上的記憶體單元MCB3具有隔著ONO膜ON而形成於半導體基板SB上之記憶體閘極電極MG、形成於記憶體閘極電極MG旁之半導體基板SB的主面之源極區域SR及汲極區域DR。又，具有複數個該記憶體單元MCB3之記憶體陣列除了不具有控制閘極線及控制電晶體這點及配置有與位元線同樣地於列方向延伸之信號線亦即各記憶體單元之阱電位的控制用信號線這點外，具有與圖1所示之陣列相同的電路結構。此外，在以下，令對圖14所示之記憶體閘極電極MG施加的電壓為Vmg來說明。
在EEPROM之記憶體單元MCB3進行刪除之際，對選擇記憶體單元之各部位施加的電壓為Vmg=0V、Vs=Open、Vd=16V、Vb=16V。進行此種電壓之施加時，由於阱WL之電位(Vb=16V)擴展至通道區域，故記憶體閘極電極MG與通道區域之電位差為16V左右。因而，從通道區域側將電洞注入至ONO膜ON中之氮化矽膜NT，藉此，進行刪除動作。
相對於此，對不進行刪除動作之EEPROM的非選擇記憶體單元施加之電壓如以下有3種。
第1，對連接於與選擇記憶體單元相同之記憶體閘極線的非選擇記憶體單元、亦即位於與選擇記憶體單元相同之行的非選擇記憶體單元施加之電壓為Vmg=0V、Vs=Open、Vd=16V、Vb=0V。此時，由於記憶體閘極電極MG及受到阱WL之電壓的影響之通道區域的電壓皆為0V，故無記憶體閘極電極MG及通道區域相互間之電位差。因而，由於不進行電洞之注入，而保持ONO膜ON中之電荷，故不進行資料之刪除。
第2，對連接於與選擇記憶體單元相同之阱電位的控制用信號線之非選擇記憶體單元、亦即位於與選擇記憶體單元相同之列的非選擇記憶體單元施加之電壓為Vmg=16V、Vs=Open、Vd=16V、Vb=16V。此時，由於記憶體閘極電極MG及受到阱WL之電壓的影響之通道區域的電壓皆為16V，故無記憶體閘極電極MG及通道區域相互間的電位差。因而，由於不進行電洞之注入而保持ONO膜ON中之電荷，故不進行資料之刪除。
第3，對未連接於連接在選擇記憶體之記憶體閘極線及阱電位之控制用信號線任一者之非選擇記憶體單元、亦即與選擇記憶體單元不位於相同之行且也不位於相同之列的非選擇記憶體單元施加之電壓為Vmg=16V、Vs=Open、Vd=16V、Vb=0V。此時，由於對汲極區域DR施加之電壓(Vmg=16V)被引至記憶體閘極電極MG之正電壓，故記憶體閘極電極MG之緊鄰下方的通道區域之電位為16V。藉此，由於記憶體閘極電極MG與受到阱WL之電壓的影響之通道區域的電壓皆為16V，故無記憶體閘極電極MG及通道區域相互間的電位差。因而，由於不進行電洞之注入而保持ONO膜ON中之電荷，故不進行資料之刪除。
如上述，在EEPROM中，藉分別對於行方向延伸之記憶體閘極線與於列方向延伸之阱電位的控制用信號線施加之電壓的組合，可選擇進行刪除之記憶體單元。因此，可個別選擇記憶體陣列內之記憶體單元來進行刪除。然而，以上述電壓施加方法進行刪除動作之EEPROM需個別控制相鄰之列各自的記憶體單元之阱的電位。此時，為分離於行方向相鄰之記憶體單元動作的阱之電位，而需以寬大寬度形成諸記憶體單元間之元件分離區域。因而，有記憶體陣列之面積增大而半導體晶片之細微化及容量之增加不易的問題。
此外，在此，就於ONO膜ON儲存電荷之EEPROM的記憶體單元作了說明，該記憶體單元之電荷儲存膜不限氮化矽膜，亦可為由聚矽膜構成之浮接閘極。
接著，就比較例係省略圖示但在形成於矽塊材基板上之快閃記憶體的記憶體單元進行刪除動作之情形作說明。快閃記憶體之記憶體單元具有與例如圖14所示之EEPROM相同的構造。惟，快閃記憶體之記憶體單元並非個別控制相鄰之記憶體單元相互的阱電位，此點構造與使用圖14所說明之EEPROM不同。
在快閃記憶體之記憶體單元進行刪除之際，對選擇記憶體單元之各部位施加的電壓為Vmg=-16V、Vs=Open、Vd=0V、Vb=0V。進行此種電壓之施加時，由於阱之電位(Vb=0V)擴展至通道區域，故記憶體閘極電極與通道區域之電位差為16V左右。因而，從通道區域側將電洞注入至ONO膜中之氮化矽膜，藉此，進行刪除動作。
在快閃記憶體之記憶體單元中，於進行刪除之際，是否選擇預定之記憶體單元作為刪除之對象僅根據對連接於記憶體閘極電極之記憶體閘極線施加的電壓決定。即，在記憶體單元陣列內選擇連接於記憶體閘極線之1行記憶體單元全部來刪除資料。因而，由於為了利用作為EEPROM之記憶體單元，需藉分割陣列，減少排列成1行之記憶體單元，故有半導裝置之單位面積的記憶容量之增大及半導體晶片之細微化不易的問題。
是故，在本實施形態之半導體裝置中，不是準備矽塊材基板，而是準備具有鰭片之基板，於該鰭片上設分離閘極型MONOS記憶體，以FN方式進行刪除動作，藉此，可個別選擇進行刪除之記憶體單元。
本實施形態之半導體裝置的MONOS記憶體之結構及施加電壓與使用圖13所說明之以FN方式進行刪除的比較例相似。然而，在使用圖13所說明之矽塊材基板上的記憶體單元MCB2之FN方式的刪除，如使用圖8所說明，即使不對汲極區域DR施加電壓，而使位元線呈開路狀態時，由於通道區域未以記憶體閘極電極MG覆蓋，故不致於通道區域產生感應電壓。是故，記憶體閘極電極MG之緊鄰下方的通道區域之電位受到對阱WL施加之電壓的影響而為0V。
相對於此，在本實施形態之刪除動作中，選擇記憶體單元如使用圖6及圖7所說明，藉於延伸至通道區域之電壓施加區域VA與記憶體閘極電極MG之間產生大電位差，而進行刪除。另一方面，如使用圖8及圖9所說明，在連接於與選擇記憶體單元相同之記憶體閘極線的其他記憶體單元MC，即使對阱WL施加之電壓Vb為0V，藉鰭片FI之頂面及側壁被高耐壓之記憶體閘極電極MG包圍，而於與記憶體閘極電極MG相鄰的鰭片FI中產生感應電壓區域IV。是故，由於具有感應電壓區域IV之通道區域與記憶體閘極電極MG相互間的電位差小，故在非選擇之該記憶體單元MC不會進行刪除。
亦即，可不選擇該記憶體單元MC作為刪除動作之對象，而在複數個所排列之1行記憶體單元MC中僅選擇特定之記憶體單元MC，刪除其資料。又，關於與選擇記憶體單元不同之行的記憶體單元MC，藉縮小對記憶體閘極電極MG施加之電壓，可令其為非選擇。即，在本實施形態中，藉對位元線施加預定電壓，對在相對於該位元線垂直之方向延伸的記憶體閘極線施加預定電壓，可對位於該位元線及該記憶體閘極線之交叉點的記憶體單元，選擇性地進行刪除。此時，圖1所示之記憶體閘極線MGL0~MGL3作為字線來運作。
因而，在具有排列成矩陣狀之複數記憶體單元之記憶體單元陣列內，可依各記憶體單元進行寫入動作、刪除動作及讀取動作。因此，可減低資料之最小單位(位元)的記憶處理所需之元件面積。又，不同於使用圖14所說明之EEPROM，由於在本實施形態之半導體裝置中，進行寫入動作、刪除動作及讀取動作之際，對記憶體陣列內之所有記憶體單元MC的阱WL供給相同之電位，故不需將諸記憶體單元MC間的元件分離區域之寬度確保為大。因而，可實現記憶體之記憶容量的增大及半導體晶片之細微化。是故，可使半導體裝置之性能提高。
(實施形態2) 以下，就下述情形作說明，前述情形係在設於SOI基板上之分離閘極型MONOS記憶體之刪除動作時，與前述實施形態1同樣地，藉於通道區域形成感應電壓區域而令記憶體單元為非選擇，藉此，依各記憶體單元，進行刪除。
＜半導體裝置之構造＞ 在此，使用圖10及圖11，就本實施形態之半導體裝置作說明。圖10及圖11係顯示構成本實施形態之半導體裝置的記憶體單元之剖面圖。
本實施形態之半導體裝置包含有SOI基板，不具有鰭片，該等點與前述實施形態1之半導體裝置不同。在圖10及圖11所示之剖面中，記憶體單元MC之構造與圖3所示之前述實施形態1相同。即，如圖10及圖11所示，本實施形態之半導體裝置包含有具有半導體基板SB、形成於半導體基板SB上之埋入式氧化膜BX、形成於埋入式氧化膜BX上之半導體層(矽層、SOI層)SL的層積構造之SOI基板，於SOI基板上形成有分離閘極型MONOS記憶體之記憶體單元MC。
記憶體單元MC與使用圖3所說明之記憶體單元MC同樣地，具有源極區域SR、汲極區域DR、閘極絕緣膜GF上之控制閘極電極CG、ONO膜ON及記憶體閘極電極MG。惟，阱(圖中未示)、源極區域SR及汲極區域DR形成於半導體層SL中，並未形成於半導體基板SB中。亦即，記憶體單元MC之通道(通道區域)在半導體層SL中，形成於源極區域SR及汲極區域DR之間。
在MISFET，特別是關閉狀態時，於源極區域及汲極區域之間產生空乏層。在此，在SOI基板上之MISFET亦即控制電晶體及記憶體電晶體中，於半導體層SL中產生空乏層之際，該空乏層在控制閘極電極CG及記憶體閘極電極MG各自之緊鄰下方，從半導體層SL之頂面延亙至底面而形成。亦即，源極區域SR及汲極區域DR之間的區域完全空乏化。此係因半導體層SL之厚度小且對半導體基板施加之電壓不擴展至半導體層SL之故。
如此，形成於SOI基板上之元件可在不將雜質導入至通道區域下，抑制短通道特性。結果，可提高通道區域之電子的移動度，且可改善因雜質變動引起之元件偏差。因此，藉使用SOI基板來製造半導體裝置，可期待半導體裝置之積體密度及動作速度的提高以及偏差減低所致之動作邊限的提高。
本實施形態之配置有複數設於SOI基板上的MONOS記憶體之記憶體單元MC的記憶體陣列之結構與在前述實施形態1中使用圖1及圖5所說明之結構相同。
＜記憶體單元之寫入、刪除、讀取之各動作＞ 在此，就本實施形態之記憶體單元的動作作說明。對寫入、刪除、讀取之各動作的各部位之電壓施加條件與例如前述實施形態1相同。亦即，寫入動作以SSI方式進行，刪除動作以FN方式進行。惟，記載於以下之電壓Vb係對半導體基板SB施加之電壓，並非對半導體層SL施加之電壓。
即，在SSI方式之寫入動作中，對進行資訊(資料)之寫入的選擇記憶體單元之各部位施加的電壓為Vmg=9V、Vs=4.5V、Vcg=1V、Vd=0.2V、Vb=0V。又，對不進行資訊(資料)之寫入的非選擇記憶體單元之各部位施加的電壓為例如Vmg=9V、Vs=4.5V、Vcg=0V、Vd=1.3V、Vb=0V。藉此，在寫入動作，可依各記憶體單元進行寫入。
又，對進行資訊(資料)之刪除的選擇記憶體單元之各部位施加的電壓如圖10所示，Vmg=14V、Vs=Open、Vcg=1.2V、Vd=0V、Vb=0V。亦即，對記憶體閘極電極MG施加例如10~16V左右之電壓(在此為例如14V)，對汲極區域DR施加0V，源極區域SR呈不施加電壓之開路狀態。在此，由於半導體基板SB與半導體層SL藉埋入式氧化膜BX而絕緣，故對半導體基板SB施加之電壓(Vb=0V)不對半導體層SL施加。
此時，藉對汲極區域DR施加0V，0V之電壓施加區域VA擴展至半導體層SL中之汲極區域DR附近。電壓施加區域VA被分別對控制閘極電極CG及記憶體閘極電極MG施加之正電壓所吸引，而延伸至控制閘極電極CG及記憶體閘極電極MG各自之緊鄰下方。亦即，記憶體閘極電極MG之緊鄰下方的半導體層SL中之通道區域的電位為0V。
藉此，記憶體閘極電極MG與半導體層SL的表面(通道區域)之間的電位差為10~16V(例如14V)如此大之值。藉此電位差，在選擇記憶體單元中，使電洞從記憶體閘極電極MG中穿過，將該電洞注入至ONO膜ON中之氮化矽膜NT，藉此，進行刪除。此時，電洞從記憶體閘極電極MG以FN穿隧(FN穿隧效應)，穿過氧化矽膜OX2而注入至ONO膜ON中，被構成ONO膜ON之氮化矽膜NT中的陷阱能階捕獲。結果，由於記憶體電晶體之閾值電壓降低，故記憶體電晶體形成為刪除狀態。
又，對不進行資訊(資料)之刪除的非選擇記憶體單元亦即連接於與上述選擇記憶體單元相同之控制閘極線、記憶體閘極線及源極線的非選擇記憶體單元之各部位施加的電壓如圖11所示，例如為Vmg=14V、Vs=Open、Vcg=1.2V、Vd=Open、Vb=0V。亦即，與選擇記憶體單元之差異僅在於不對汲極區域DR施加0V而呈不施加電壓之開路狀態這點。
該非選擇記憶體單元由於不於汲極區域DR施加電壓，故不於半導體層SL中之汲極區域DR側形成電壓施加區域VA(參照圖10)。因而，0V之電壓施加區域VA不致被控制閘極電極CG及記憶體閘極電極MG的電位所吸引而擴展至記憶體閘極電極MG之緊鄰下方的半導體層SL內。又，由於對半導體基板SB施加之電壓Vb(0V)被埋入式氧化膜BX遮斷，故不致到達半導體層SL。
因此，在汲極區域DR為開路狀態之該非選擇記憶體單元中，包含通道區域之半導體層SL完全空乏化。是故，藉隔著ONO膜ON而與半導體層SL相鄰之記憶體閘極電極MG的電壓，於半導體層SL中感應電壓，而形成感應電壓區域IV。亦即，在半導體層SL中，在感應電壓區域IV，形成為通道浮接之狀態。
感應電壓區域IV形成於隔著ONO膜ON而靠近記憶體閘極電極MG之半導體層SL中，其電位為對記憶體閘極電極MG施加之電壓的一半左右。亦即，感應電壓區域IV之電位為例如5~8V左右，在此，感應電壓區域IV之電位為例如7V。
此時，半導體層SL與記憶體閘極電極MG之間的電位差為7V左右，相較於使用圖10所說明之選擇記憶體單元的半導體層SL與記憶體閘極電極MG之間的電位差(例如14V)，僅一半左右之大小。此時，由於對記憶體閘極電極MG施加之電壓(例如14V)與通道區域的電壓(例如7V)之間的電位差小，故不致對捕集性絕緣膜亦即氮化矽膜NT施加足夠之電場，而不會將記憶體閘極電極MG中之電洞注入至ONO膜ON中。亦即，在該非選擇記憶體單元不進行刪除，而維持被捕捉至ONO膜ON中之電荷(資料)。
又，對位於與選擇記憶體單元不同之行並位於與選擇記憶體單元相同之列的非選擇記憶體單元、亦即連接於與選擇記憶體單元不同之控制閘極線及記憶體閘極線並連接於與選擇記憶體單元相同之位元線的非選擇記憶體單元(例如圖5所示之記憶體單元MC5、MC9及MC13)之各部位施加的電壓如下。亦即，對該非選擇記憶體單元之各部位施加的電壓例如為Vmg=0V、Vs=Open、Vcg=0V、Vd=0V、Vb=0V。
此時，由於幾乎無對記憶體閘極電極施加之電壓(Vmg=0V)與通道區域之電壓(例如0V)之間的電位差，故記憶體閘極電極中之電洞不會注入至ONO膜中。亦即，在該非選擇記憶體單元，不進行刪除，而維持被捕捉至ONO膜中之電荷(資訊)。
又，對位於與選擇記憶體單元不同之行並位於與選擇記憶體單元不同之列的非選擇記憶體單元、亦即連接於與選擇記憶體單元不同之控制閘極線、記憶體閘極線及位元線之非選擇記憶體單元(例如圖5所示之記憶體單元MC6~MC8、MC10~MC12及MC14~MC16)之各部位施加的電壓如下。亦即，對該非選擇記憶體單元之各部位施加的電壓為例如Vmg=0V、Vs=Open、Vcg=0V、Vd=Open、Vb=0V。
此時，由於幾乎無對記憶體閘極電極施加之電壓(Vmg=0V)與通道區域之電壓(例如0V)之間的電位差，故記憶體閘極電極中之電洞不會注入至ONO膜中。亦即，在該非選擇記憶體單元，不進行刪除，而維持被捕捉至ONO膜中之電荷(資訊)。
此外，讀取動作可與前述實施形態同樣地進行。
＜半導體裝置之效果＞ 以下，就本實施形態之半導體裝置的效果作說明。
在本實施形態之半導體裝置中，不於矽塊材基板，而是於SOI基板上設分離閘極型MONOS記憶體，以FN方式進行刪除動作，藉此，可個別選擇進行刪除之記憶體單元。
在本實施形態之刪除動作中，在選擇記憶體單元中，如使用圖10所說明，藉於延伸至通道區域之電壓施加區域VA與記憶體閘極電極MG之間產生大電位差，而進行刪除。另一方面，如使用圖11所說明，在連接於與選擇記憶體單元相同之記憶體閘極線的其他記憶體單元MC中，即使對半導體基板SB施加之電壓Vb為0V，亦可藉半導體層SL對半導體基板SB絕緣，而於與記憶體閘極電極MG相鄰之半導體層SL中產生感應電壓區域IV。是故，由於具有感應電壓區域IV之通道區域與記憶體閘極電極MG相互間的電位差小，故在非選擇之該記憶體單元中不會進行刪除。
即，由於在記憶體閘極電極MG之緊鄰下方的半導體區域完全空乏化之元件中，藉對記憶體閘極電極MG施加正電壓，而產生感應電壓區域IV，故可獲得與前述實施形態1相同之效果。
亦即，可不選擇該記憶體單元MC作為刪除動作之對象，而僅在複數個所排列之1行記憶體單元MC中選擇特定之記憶體單元MC，刪除其資料。又，關於與選擇記憶體單元不同之行的記憶體單元MC，藉縮小對記憶體閘極電壓MG施加之電壓，可令其為非選擇。是故，在本實施形態中，對位元線施加預定電壓，對在相對於該位元線垂直之方向延伸的記憶體閘極線施加預定電壓，藉此，對位於該位元線及該記憶體閘極線之交叉點的記憶體單元，選擇性地進行刪除。
因而，在具有排列成矩陣狀之複數記憶體單元之記憶體單元陣列內，可依各記憶體單元進行寫入動作、刪除動作及讀取動作。因此，可減低資料之最小單位(位元)的記憶處理所需之元件面積。又，如使用圖14所說明之EEPROM般，在半導體裝置進行寫入動作、刪除動作、及讀取動作之際，由於不需對記憶體陣列內之相鄰的記憶體單元各自之阱供給不同的電位，故不需將諸記憶體單元間之元件分離區域的寬度確保為大。因而，由於可實現記憶體之記憶容量的增大及半導體晶片之細微化，故可使半導體裝置之性能提高。
以上，依據實施形態，具體地說明了由本案數名發明人所創作之發明，本發明不限前述實施形態，可在不脫離其要旨之範圍進行各種變更是無須贅言的。
BL0‧‧‧位元線
BL1‧‧‧位元線
BL2‧‧‧位元線
BL3‧‧‧位元線
BX‧‧‧埋入式氧化膜
CG‧‧‧控制閘極電極
CGL0‧‧‧控制閘極線
CGL1‧‧‧控制閘極線
CGL2‧‧‧控制閘極線
CGL3‧‧‧控制閘極線
CGT‧‧‧控制電晶體
DR‧‧‧汲極區域
EI‧‧‧元件分離區域
FI‧‧‧鰭片
GF‧‧‧閘極絕緣膜
IV‧‧‧感應電壓區域
MC‧‧‧記憶體單元
MC1‧‧‧記憶體單元
MC2‧‧‧記憶體單元
MC3‧‧‧記憶體單元
MC4‧‧‧記憶體單元
MC5‧‧‧記憶體單元
MC6‧‧‧記憶體單元
MC7‧‧‧記憶體單元
MC8‧‧‧記憶體單元
MC9‧‧‧記憶體單元
MC10‧‧‧記憶體單元
MC11‧‧‧記憶體單元
MC12‧‧‧記憶體單元
MC13‧‧‧記憶體單元
MC14‧‧‧記憶體單元
MC15‧‧‧記憶體單元
MC16‧‧‧記憶體單元
MCB1‧‧‧記憶體單元
MCB2‧‧‧記憶體單元
MCB3‧‧‧記憶體單元
MG‧‧‧記憶體閘極電極
MGL0‧‧‧記憶體閘極線
MGL1‧‧‧記憶體閘極線
MGL2‧‧‧記憶體閘極線
MGL3‧‧‧記憶體閘極線
MGT‧‧‧記憶體電晶體
NT‧‧‧氮化矽膜
ON‧‧‧ONO膜
OX1‧‧‧氧化矽膜
OX2‧‧‧氧化矽膜
SB‧‧‧半導體基板
SL‧‧‧半導體層
SL0‧‧‧源極線
SL1‧‧‧源極線
SR‧‧‧源極區域
VA‧‧‧電壓施加區域
Vb‧‧‧電壓
Vcg‧‧‧電壓
Vd‧‧‧電壓
Vmg‧‧‧電壓
Vs‧‧‧電壓
WL‧‧‧阱
x‧‧‧方向
y‧‧‧方向
z‧‧‧方向
圖1係顯示構成本發明實施形態1之半導體裝置的記憶體陣列之等效電路圖。 圖2係顯示本發明實施形態1之半導體裝置的立體圖。 圖3係顯示本發明實施形態1之半導體裝置的剖面圖。 圖4係顯示本發明實施形態1之半導體裝置的剖面圖。 圖5係顯示構成本發明實施形態1之半導體裝置的記憶體陣列之等效電路圖。 圖6係將本發明實施形態1之半導體裝置的一部分切開顯示的立體圖。 圖7係顯示本發明實施形態1之半導體裝置的剖面圖。 圖8係將本發明實施形態1之半導體裝置的一部分切開顯示之立體圖。 圖9係顯示本發明實施形態1之半導體裝置的剖面圖。 圖10係顯示本發明實施形態2之半導體裝置的剖面圖。 圖11係顯示本發明實施形態2之半導體裝置的剖面圖。 圖12係顯示比較例之半導體裝置的剖面圖。 圖13係顯示比較例之半導體裝置的剖面圖。 圖14係顯示比較例之半導體裝置的剖面圖。
CG‧‧‧控制閘極電極
EI‧‧‧元件分離區域
FI‧‧‧鰭片
GF‧‧‧閘極絕緣膜
IV‧‧‧感應電壓區域
MC2‧‧‧記憶體單元
MG‧‧‧記憶體閘極電極
NT‧‧‧氮化矽膜
ON‧‧‧ONO膜
OX1‧‧‧氧化矽膜
OX2‧‧‧氧化矽膜
SB‧‧‧半導體基板
Vb‧‧‧電壓
Vcg‧‧‧電壓
Vd‧‧‧電壓
Vmg‧‧‧電壓
Vs‧‧‧電壓
x‧‧‧方向
y‧‧‧方向
z‧‧‧方向

Claims (16)

  1. 一種半導體裝置，其包含有於半導體基板上排列成矩陣狀之複數記憶體單元； 該複數記憶體單元分別具有： 突出部，其係該半導體基板之一部分，從該半導體基板之頂面突出並往沿著該半導體基板之主面的第1方向延伸； 第1閘極電極，其隔著第1絕緣膜而形成於該突出部之頂面上，並往與該第1方向垂直之第2方向延伸； 第2閘極電極，其隔著具有電荷儲存部之第2絕緣膜而與該第1閘極電極之側壁相鄰，且隔著該第2絕緣膜而形成於該突出部之該頂面上，並往該第2方向延伸； 汲極區域，其形成於與該第1閘極電極相鄰之該突出部的該頂面上； 源極區域，其形成於與該第2閘極電極相鄰之該突出部的該頂面上； 又，於進行刪除動作之際，在該複數記憶體單元中不進行刪除之第1記憶體單元，不對該汲極區域施加電壓，而對該第2閘極電極施加正電壓。
  2. 如申請專利範圍第1項之半導體裝置，其中， 於進行該刪除動作之際，在該複數記憶體單元中進行刪除之第2記憶體單元，對該汲極區域施加0V之電壓，而對該第2閘極電極施加該正電壓。
  3. 如申請專利範圍第2項之半導體裝置，其中， 該第1記憶體單元及該第2記憶體單元各自之該第2閘極電極連接於第1配線，該第1記憶體單元之該汲極區域連接於第2配線，該第2記憶體單元之該汲極區域連接於第3配線。
  4. 如申請專利範圍第1項之半導體裝置，其中， 於進行該刪除動作之際，於該第1記憶體單元之該第2閘極電極的緊鄰下方之該突出部的該頂面，藉對該第2閘極電極施加之該正電壓產生感應電壓區域。
  5. 如申請專利範圍第1項之半導體裝置，其中， 該第2閘極電極覆蓋該突出部之頂面，並覆蓋該突出部之該第2方向的兩側之側壁。
  6. 如申請專利範圍第2項之半導體裝置，其中， 於進行該刪除動作之際，對該第1記憶體單元及該第2記憶體單元各自之緊鄰下方的該半導體基板施加相同之電壓。
  7. 如申請專利範圍第2項之半導體裝置，其中， 於進行該刪除動作之際，該第1記憶體單元之該第2閘極電極與該第1記憶體單元之該第2閘極電極的緊鄰下方之該突出部的該頂面之間的第1電位差，小於該第2記憶體單元之該第2閘極電極與該第2記憶體單元之該第2閘極電極的緊鄰下方之該突出部的該頂面之間的第2電位差。
  8. 如申請專利範圍第1項之半導體裝置，其中， 於進行該刪除動作之際，在該複數記憶體單元中進行刪除的第2記憶體單元，藉從該第2閘極電極中將電洞注入至該電荷儲存部而進行刪除。
  9. 一種半導體裝置，其包含有於基板上排列成矩陣狀之複數記憶體單元， 該基板具有半導體基板、設於該半導體基板上之第1絕緣膜、及隔著該第1絕緣膜而形成於該半導體基板上之半導體層； 該複數記憶體單元分別具有： 第1閘極電極，其隔著第2絕緣膜而形成於該半導體層之頂面上； 第2閘極電極，其隔著具有電荷儲存部之第3絕緣膜而與該第1閘極電極的側壁相鄰，且隔著該第3絕緣膜而形成於該半導體層之該頂面上； 汲極區域，其形成於與該第1閘極電極相鄰之該半導體層的頂面上； 源極區域，其形成於與該第2閘極電極相鄰之該半導體層的頂面上； 又，於進行刪除動作之際，在該複數記憶體單元中不進行刪除之第1記憶體單元，不對該汲極區域施加電壓而對該第2閘極電極施加正電壓。
  10. 如申請專利範圍第9項之半導體裝置，其中， 於進行該刪除動作之際，在該複數記憶體單元中進行刪除之第2記憶體單元，對該汲極區域施加0V之電壓，且對該第2閘極電極施加該正電壓。
  11. 如申請專利範圍第10項之半導體裝置， 該第1記憶體單元及該第2記憶體單元各自之該第2閘極電極連接於第1配線，該第1記憶體單元之該汲極區域連接於第2配線，該第2記憶體單元之該汲極區域連接於第3配線。
  12. 如申請專利範圍第9項之半導體裝置，其中， 於進行該刪除動作之際，於該第1記憶體單元之該第2閘極電極的緊鄰下方之該半導體層的該頂面藉對該第2閘極電極施加之該正電壓產生感應電壓區域。
  13. 如申請專利範圍第9項之半導體裝置，其中， 於進行該刪除動作之際，產生從該半導體層之該頂面到達該半導體層之底面的空乏層。
  14. 如申請專利範圍第10項之半導體裝置，其中， 於進行該刪除動作之際，該第1記憶體單元之該第2閘極電極與該第1記憶體單元之該第2閘極電極的緊鄰下方之該半導體層的該頂面之間的第1電位差小於該第2記憶體單元之該第2閘極電極與該第2記憶體單元之該第2閘極電極的緊鄰下方之該半導體層的該頂面之間的第2電位差。
  15. 如申請專利範圍第9項之半導體裝置，其中， 於進行該刪除動作之際，在該複數記憶體單元中進行刪除的第2記憶體單元，藉從該第2閘極電極中將電洞注入至該電荷儲存部而進行刪除。
  16. 如申請專利範圍第9項之半導體裝置，其中， 該半導體基板與該半導體層彼此絕緣。
TW105136060A 2016-02-17 2016-11-07 半導體裝置 TW201732823A (zh)

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