KR20170096934A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20170096934A
KR20170096934A KR1020160158688A KR20160158688A KR20170096934A KR 20170096934 A KR20170096934 A KR 20170096934A KR 1020160158688 A KR1020160158688 A KR 1020160158688A KR 20160158688 A KR20160158688 A KR 20160158688A KR 20170096934 A KR20170096934 A KR 20170096934A
Authority
KR
South Korea
Prior art keywords
gate electrode
memory cell
memory
voltage
region
Prior art date
Application number
KR1020160158688A
Other languages
English (en)
Inventor
도모야 사이또
Original Assignee
르네사스 일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 르네사스 일렉트로닉스 가부시키가이샤 filed Critical 르네사스 일렉트로닉스 가부시키가이샤
Publication of KR20170096934A publication Critical patent/KR20170096934A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • H01L27/11563—
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • H01L27/11568—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7923—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

MONOS 메모리의 개개의 메모리 셀을 선택하여 소거 동작을 행함으로써, EEPROM의 메모리 어레이(메모리 셀 어레이) 구조를 갖는 반도체 장치의 미세화를 실현한다.
스플릿 게이트형의 MONOS 메모리의 메모리 셀 MC2를 반도체 기판 SB의 일부인 판형의 핀 FI 상에 형성한다. 데이터의 소거 동작에 있어서, 소거를 행하는 선택 메모리 셀에서는, 드레인 영역에 0V를 인가하고 메모리 게이트 전극 MG에 정전압을 인가함으로써 FN 방식에 의하여 소거가 행해진다. 또한 데이터의 소거 동작에 있어서, 소거를 행하지 않는 비선택 메모리 셀이며, 상기 선택 메모리 셀과 동일한 메모리 게이트선에 접속된 메모리 셀 MC2에서는, 드레인 영역을 개방 상태로 하고 메모리 게이트 전극 MG에 상기 정전압을 인가함으로써 채널 영역에 유기 전압 영역 IV가 발생하기 때문에, 채널 영역과 메모리 게이트 전극 MG 사이의 전위 차는 작아 소거는 행해지지 않는다.

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 핀형 트랜지스터를 구비한 메모리 셀 또는 SOI 상의 메모리 셀을 포함하는 반도체 장치에 적용하기에 유효한 기술에 관한 것이다.
전기적으로 기입·소거가 가능한 불휘발성 반도체 기억 장치로서 EEPROM(Electrically Erasable and Programmable Read Only Memory)이 널리 사용되고 있다. 현재 널리 사용되고 있는 플래시 메모리로 대표되는 이들 기억 장치는, MISFET의 게이트 전극 아래에, 산화막으로 둘러싸인 도전성의 부유 게이트 전극 또는 트랩성 절연막을 갖고 있으며, 부유 게이트 또는 트랩성 절연막에서의 전하 축적 상태를 기억 정보로 하고, 그것을 트랜지스터의 역치로서 판독하는 것이다. 이 트랩성 절연막이란, 전하를 축적 가능한 절연막을 말하며, 일례로서 질화실리콘막 등을 들 수 있다. 이러한 전하 축적 영역에의 전하의 주입·방출에 의하여 MISFET의 역치를 시프트시키고 기억 소자로서 동작시킨다. 이 플래시 메모리로서는, MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)막을 사용한 스플릿 게이트형 셀이 있다.
또한 동작 속도가 빠르고 누설 전류 및 소비 전력의 저감 및 미세화가 가능한 전계 효과 트랜지스터로서, 핀형의 트랜지스터가 알려져 있다. 핀형의 트랜지스터(FINFET: Fin Field Effect Transistor)는, 예를 들어 기판 상에 형성된 반도체층의 패턴을 채널층으로서 갖고, 당해 패턴 상에 걸쳐지도록 형성된 게이트 전극을 갖는 반도체 소자이다.
또한 단채널 특성의 억제, 및 소자 변동의 억제가 가능한 반도체 장치로서, 현재, SOI(Silicon On Insulator) 기판을 사용한 반도체 장치가 사용되고 있다. SOI 기판은, 고저항의 Si(실리콘) 등을 포함하는 지지 기판 상에 BOX(Buried Oxide)막(매립 산화막)이 형성되고, BOX막 상에, Si를 주로 포함하는 박층(실리콘층, SOI층)이 형성된 기판이다.
특허문헌 1(일본 특허 공개 제2005-332502호 공보)에는 EEPROM의 메모리 어레이(메모리 셀 어레이) 구조가 기재되어 있다.
특허문헌 2(일본 특허 공개 제2006-041354호 공보)에는 스플릿 게이트 구조의 MONOS(Metal Oxide Nitride Oxide Semiconductor) 메모리의 메모리 어레이 구조가 기재되어 있다.
일본 특허 공개 제2005-332502호 공보 일본 특허 공개 제2006-041354호 공보
EEPROM에서는, 메모리 셀을 개별적으로 선택하여 소거 동작을 행할 수 있다. 그러나 EEPROM에서는, 메모리 셀마다 웰의 전위를 제어함으로써 이러한 비트 단위의 소거를 실현하고 있기 때문에, 개개의 웰의 분리를 위하여 큰 면적을 필요로 한다.
이에 비하여, 메모리 셀마다 웰의 전위를 제어하지 않는 스플릿 게이트형의 MONOS 메모리에 있어서 비트 단위의 소거 동작을 행할 수 있으면, 장치 면적의 축소를 실현할 수 있다. 그러나 소스선과 메모리 게이트선이 나란히 설치되어 있는 것 등이 원인으로, 예를 들어 소스선과 평행하게 복수 늘어선 1행의 메모리 셀 전부에 대하여 일괄적으로 소거 동작을 행할 필요가 있어, 소거 동작 시에 개개의 메모리 셀을 선택할 수 없다는 문제가 있다.
그 외의 목적과 신규의 특징은 본 명세서의 기술 및 첨부 도면으로부터 명확하게 될 것이다.
본원에 있어서 개시되는 실시 형태 중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
일 실시 형태인 반도체 장치는, 핀 상에 형성된 스플릿 게이트형의 MONOS 메모리의 메모리 셀을 갖고, FN 방식에 의한 데이터의 소거 동작을 행할 때, 소거를 행하지 않는 비선택의 메모리 셀에 있어서, 드레인 전극의 인가 전압을 개방 상태로 하고 메모리 게이트 전극에 정전압을 인가함으로써 채널 영역에 유기 전압 영역을 발생시키는 것이다.
본원에 있어서 개시되는 일 실시 형태에 의하면 반도체 장치의 성능을 향상시킬 수 있다. EEPROM의 메모리 어레이(메모리 셀 어레이) 구조를 갖는 반도체 장치의 기억 용량의 증대 및 미세화 등을 실현할 수 있다.
도 1은 본 발명의 실시 형태 1인 반도체 장치를 구성하는 메모리 어레이를 도시하는 등가 회로도이다.
도 2는 본 발명의 실시 형태 1인 반도체 장치를 도시하는 사시도이다.
도 3은 본 발명의 실시 형태 1인 반도체 장치를 도시하는 단면도이다.
도 4는 본 발명의 실시 형태 1인 반도체 장치를 도시하는 단면도이다.
도 5는 본 발명의 실시 형태 1인 반도체 장치를 구성하는 메모리 어레이를 도시하는 등가 회로도이다.
도 6은 본 발명의 실시 형태 1인 반도체 장치의 일부를 파단하여 도시하는 사시도이다.
도 7은 본 발명의 실시 형태 1인 반도체 장치를 도시하는 단면도이다.
도 8은 본 발명의 실시 형태 1인 반도체 장치의 일부를 파단하여 도시하는 사시도이다.
도 9는 본 발명의 실시 형태 1인 반도체 장치를 도시하는 단면도이다.
도 10은 본 발명의 실시 형태 2인 반도체 장치를 도시하는 단면도이다.
도 11은 본 발명의 실시 형태 2인 반도체 장치를 도시하는 단면도이다.
도 12는 비교예인 반도체 장치를 도시하는 단면도이다.
도 13은 비교예인 반도체 장치를 도시하는 단면도이다.
도 14는 비교예인 반도체 장치를 도시하는 단면도이다.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세히 설명한다. 또한 실시 형태를 설명하기 위한 모든 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙여 그 반복 설명은 생략한다. 또한 이하의 실시 형태에서는, 특히 필요할 때를 제외하면 동일 또는 마찬가지의 부분의 설명을 원칙적으로 반복하지 않는다.
(실시 형태 1)
<반도체 장치의 구조에 대하여>
이하에, 도 1 내지 도 9를 이용하여 본 실시 형태의 반도체 장치의 구조를 설명한다. 본 실시 형태의 반도체 장치는, 핀형 트랜지스터를 포함하는 스플릿 게이트형의 MONOS 메모리에 있어서 비트마다 정보의 소거를 행하는 것을 가능하게 하고, 이것에 의하여 EEPROM의 메모리 어레이(메모리 셀 어레이) 구조를 갖는 반도체 장치의 기억 용량의 증대 및 미세화 등을 실현하는 것이다.
도 1 및 도 5는, 본 실시 형태의 반도체 장치인 불휘발성 메모리를 구성하는 메모리 어레이를 도시하는 등가 회로도이다. 도 2, 도 6 및 도 8은, 본 실시 형태의 반도체 장치를 구성하는 메모리 셀을 도시하는 사시도이다. 도 3, 도 4, 도 7 및 도 9는, 본 실시 형태의 반도체 장치를 구성하는 메모리 셀을 도시하는 단면도이다. 또한 도 1 및 도 5에서는, 개개의 메모리 셀(비트)을 파선으로 둘러싸고 있다. 도 2 내지 도 4 및 도 6 내지 도 9에서는, 메모리 셀 상에 형성된 층간 절연막, 콘택트 플러그, 실리사이드층 및 배선층 등의 도시를 생략하고 있다. 또한 도 6 및 도 8에 도시하는 사시도에서는, 메모리 셀 및 핀의 일부를 파단하여 도시하고 있다.
먼저, 본 실시 형태의 복수의 메모리 셀을 구비한 메모리 어레이의 등가 회로를 도 1에 도시한다. 여기서는, 어레이형으로 늘어선 16비트의 메모리 셀을 도시하고 있다. 즉, 도 1에는 16개의 메모리 셀 MC1 내지 MC16을 도시하고 있다. 이와 같이 메모리 셀의 배치를 반복함으로써 메모리 어레이가 구성된다. 당해 메모리 어레이에서는, 메모리 셀(MC1, MC2 등)이 16개 배치되고, 열 방향으로 연장되는 비트선(드레인선) BL0, BL1, BL2 및 BL3이 배치되어 있다. 또한 당해 메모리 어레이에서는, 비트선 BL0 내지 BL3에 대하여 교차하는 방향(행 방향)으로 연장되는 제어 게이트선 CGL0, CGL1, CGL2, CGL3, 메모리 게이트선 MGL0, MGL1, MGL2, MGL3, 소스선 SL0 및 SL1이 배치되어 있다.
비트선 BL0 내지 BL3, 메모리 게이트선 MGL0 내지 MGL3, 소스선 SL0, SL1 및 제어 게이트선 CGL0 내지 CGL3은, 각각 메모리 셀 MC1 내지 MC16 상에 형성된 금속 배선(신호선)을 포함한다.
또한 본원에서 말하는 행 방향이란, 메모리 어레이 내에서 행렬형상으로 늘어선 복수의 메모리 셀 중 1행으로 늘어선 메모리 셀(예를 들어 메모리 셀 MC1 내지 MC4)이 늘어선 방향을 가리킨다. 또한 본원에서 말하는 열 방향이란, 행 방향에 대하여 직교하는 방향이며, 메모리 어레이 내에서 행렬형상으로 늘어선 복수의 메모리 셀 중 1열로 늘어선 메모리 셀(예를 들어 메모리 셀 MC1, MC5, MC9 및 MC13)이 늘어선 방향을 가리킨다.
도 1에 있어서 파선에 둘러싸인 하나의 메모리 셀은, 도 2 및 도 3에 도시하는 구조를 갖고 있다. 도 3은, 도 2에 나타내는 파선을 따른 개소의 단면도이다. 즉, 도 3은 도 2에 나타내는 핀 FI의 연장 방향(x 방향)을 따라 당해 핀 FI를 포함하는 단면도이다.
도 2에 도시한 바와 같이, 반도체 기판 SB의 상면에는 복수의 홈이 형성되어 있고, 인접하는 홈끼리의 사이에는 반도체 기판 SB의 일부인 핀 FI가 형성되어 있다. 반도체 기판 SB는, 예를 들어 단결정 실리콘을 포함한다. 핀 FI는, 상기 홈의 저면으로부터 상방으로 돌출된 판형(벽형)의 패턴(돌출부)이며, 반도체 기판 SB의 주면을 따른 x 방향으로 연장되어 있다. 여기서, 반도체 기판의 주면을 따른 방향이자, x 방향에 대하여 직교하는 y 방향에 있어서의 핀 FI의 두께는, 예를 들어 20㎚이며, x 방향에 있어서의 핀 FI의 폭에 비하여 매우 작다.
상기 복수의 홈 내에는, 그들 홈의 저면으로부터 핀 FI의 측벽의 도중의 높이까지를 매립하는 소자 분리 영역 EI가 형성되어 있다. 소자 분리 영역 EI는, 예를 들어 산화실리콘막을 포함하며, 핀 FI의 측벽 중 하방의 일부를 덮고 있다. 즉, 핀 FI의 상면을 포함하는 핀 FI의 일부는, 소자 분리 영역 EI 상에 있어서, 소자 분리 영역 EI로부터 노출되어 있다. 달리 말하면, 핀 FI의 일부인 핀 FI의 상부는 소자 분리 영역 EI의 상면보다도 상방으로 돌출되어 있다. 소자 분리 영역 EI의 상면과 핀 FI의 상면의 높이의 차는, 예를 들어 핀 FI의 y 방향에 있어서의 상기 두께의 2배 정도이다. 예를 들어 소자 분리 영역 EI의 상면과 핀 FI의 상면의 높이의 차는 40㎚이다.
소자 분리 영역 EI 상 및 핀 FI 상에는, 게이트 절연막 GF를 개재하여 제어 게이트 전극 CG가 형성되어 있다. 제어 게이트 전극 CG는, y 방향으로 연장되는 도체막을 포함하며, 게이트 절연막 GF를 개재하여 소자 분리 영역 EI의 상면, 그리고 핀 FI의 측벽 및 상면을 덮고 있다. 또한 제어 게이트 전극 CG의 x 방향에 있어서의 한쪽 측벽에는, ONO막 ON을 개재하여 메모리 게이트 전극 MG가 형성되어 있다. 즉, 소자 분리 영역 EI 상 및 핀 FI 상에는 ONO막 ON을 개재하여 메모리 게이트 전극 MG가 형성되어 있다. 메모리 게이트 전극 MG는, y 방향으로 연장되는 도체막을 포함하며, ONO막 ON을 개재하여 소자 분리 영역 EI의 상면 및 핀 FI의 측벽 및 상면을 덮고 있다. 즉, 메모리 게이트 전극 MG는 y 방향에 있어서 핀 FI를 사이에 끼우고 있다.
제어 게이트 전극 CG 및 메모리 게이트 전극 MG의 각각의 상면은 평탄화되어 있다. ONO막 ON은, 제어 게이트 전극 CG 및 메모리 게이트 전극 MG 사이의 영역으로부터, 메모리 게이트 전극 MG 및 핀 FI 사이의 영역에 걸쳐 연속적으로 형성되어 있다. 따라서 도 3에 도시한 바와 같이, ONO막 ON은 L자형의 단면 형상을 갖고 있다.
제어 게이트 전극 CG 및 메모리 게이트 전극 MG는, 예를 들어 폴리실리콘막을 포함한다. 또한 게이트 절연막 GF는, 예를 들어 산화실리콘막을 포함한다. ONO막 ON은, 반도체 기판의 주면(핀 FI의 상면)측, 핀 FI의 측벽측, 제어 게이트 전극 CG의 측벽측 및 소자 분리 영역 EI의 상면측으로부터 순서대로 적층된 산화실리콘막(보텀 산화막) OX1, 질화실리콘막(전하 축적막) NT, 및 산화실리콘막(톱 산화막) OX2를 포함하는 적층막이다. x 방향에 있어서 제어 게이트 전극 CG 및 메모리 게이트 전극 MG는 ONO막 ON을 개재하여 인접하여 늘어서 있다. 제어 게이트 전극 CG 및 메모리 게이트 전극 MG를 포함하는 패턴은 소자 분리 영역 EI의 상면 상의 핀 FI의 일부에 걸쳐져 있고, 핀 FI의 다른 일부는 당해 패턴의 x 방향에 있어서의 옆의 영역에 노출되어 있다.
도 2에서는 도시를 생략하고 있지만, 도 3에 도시한 바와 같이, x 방향에 있어서의 상기 패턴 옆의 핀 FI의 상면에는 소스·드레인 영역이 형성되어 있다. 즉, 상기 패턴 옆의 영역이며, 메모리 게이트 전극 MG측의 핀 FI의 상면에는, 소스 영역 SR이 형성되어 있다. 또한 상기 패턴 옆의 영역이며, 제어 게이트 전극 CG측의 핀 FI의 상면에는, 드레인 영역 DR이 형성되어 있다. 또한 도 2에서는 도시를 생략하고 있지만, 도 3에 도시한 바와 같이, 핀 FI의 상면에는 소스 영역 SR 및 드레인 영역 DR보다도 형성 깊이가 깊은 웰 WL이 형성되어 있다.
당해 웰 WL은 p형의 반도체 영역이고, 소스 영역 SR 및 드레인 영역 DR은 n형의 반도체 영역이다. 소스 영역 SR 및 드레인 영역 DR의 각각은, n형 불순물의 농도가 작은 익스텐션 영역과, n형 불순물의 농도가 익스텐션 영역보다도 높은 확산 영역을 갖고 있는데, 여기서는 그들 영역을 도면에 있어서 구별하지 않고 하나의 반도체 영역으로서 도시한다. 또한 익스텐션 영역은 형성되어 있지 않아도 된다. p형의 웰 WL에 도입되어 있는 p형 불순물은, 예를 들어 B(붕소)이고, 소스 영역 SR 및 드레인 영역 DR의 각각에 도입되어 있는 n형 불순물은, 예를 들어 P(인) 또는 As(비소)이다.
여기서, 소스 영역 SR, 드레인 영역 DR 및 제어 게이트 전극 CG는, MISFET(Metal Insulator Semiconductor Field Effect Transistor) 구조를 갖는 제어 트랜지스터를 구성하고 있다. 또한 소스 영역 SR, 드레인 영역 DR 및 메모리 게이트 전극 MG는, MISFET 구조를 갖는 메모리 트랜지스터를 구성하고 있다. 즉, 핀 FI의 상면 중, 소스 영역 SR 및 드레인 영역 DR 사이에 끼워진 영역은, 제어 트랜지스터 및 메모리 트랜지스터가 동작할 때 채널이 형성되는 채널 영역이다. 또한 제어 트랜지스터 및 메모리 트랜지스터는 소스 영역 SR 및 드레인 영역 DR을 공유하고 있다. 제어 트랜지스터 및 메모리 트랜지스터는, 핀 FI 상에 형성된 핀형의 전계 효과 트랜지스터(FINFET)이다.
제어 트랜지스터 및 메모리 트랜지스터에 의하여 스플릿 게이트형의 MONOS 메모리의 메모리 셀 MC가 구성되어 있다. 메모리 셀 MC는, 소스 영역 SR, 드레인 영역 DR, ONO막 ON, 제어 게이트 전극 CG 및 메모리 게이트 전극 MG를 갖고 있다. 도 1에 도시하는 메모리 셀 MC1 내지 MC16은, 도 2 및 도 3에 도시하는 메모리 셀 MC와 마찬가지의 구조를 갖는다. 즉, 도 1에 도시하는 메모리 셀 MC1 내지 MC16의 각각은 제어 트랜지스터 CGT 및 메모리 트랜지스터 MGT를 구비하고 있다.
도 1 및 도 3에 도시한 바와 같이, 제어 게이트 전극 CG에는 제어 게이트선 CGL0, CGL1, CGL2 또는 CGL3이 접속되어 있다. 메모리 게이트 전극 MG에는 메모리 게이트선 MGL0, MGL1, MGL2 또는 MGL3이 접속되어 있다. 드레인 영역 DR에는 비트선(드레인선) BL0, BL1, BL2 또는 BL3이 접속되어 있다. 소스 영역 SR에는 소스선 SL0 또는 SL1이 접속되어 있다. 또한 도 3에 도시하는 웰 WL에도 전위가 공급된다.
<메모리 셀의 기입 동작에 대하여>
본 실시 형태의 메모리 셀은 MISFET 구조를 가지며, 당해 MISFET의 게이트 절연막 중의 전하 축적막(트랩성 절연막)에서의 전하 축적 상태를 기억 정보로 하고, 그것을 트랜지스터의 역치로서 판독하는 것이다. 트랩성 절연막이란, 전하를 축적 가능한 절연막을 말하여, 일례로서 질화실리콘막 등을 들 수 있다. 이러한 전하 축적 영역에의 전하의 주입·방출에 의하여 MISFET의 역치를 시프트시키고 기억 소자로서 동작시킨다. 트랩성 절연막을 사용한 불휘발성 반도체 기억 장치로서는, 본 실시 형태의 메모리 셀과 같이, 스플릿 게이트형의 MONOS 메모리가 있다. 본원에서는, 메모리 트랜지스터의 ONO막 ON 중의 전하 축적부인 질화실리콘막 NT에의 전자의 주입을 「기입」, 홀(hole: 정공)의 주입을 「소거」라 정의한다.
이하에, 도 4를 이용하여 본 실시 형태의 메모리 셀 기입 동작에 대하여 설명한다. 도 4는, 도 3과 동일한 위치에 있어서의 메모리 셀의 단면도이다. 여기서 말하는 선택 메모리 셀이란, 「기입」, 「소거」 또는 「판독」을 행하는 대상으로서 선택된 메모리 셀을 말한다.
기입 방식은, 소위 SSI(Source Side Injection: 소스 사이드 주입) 방식이라 칭해지는, 소스 사이드 주입에 의한 핫 일렉트론 주입으로 기입을 행하는 기입 방식(핫 일렉트론 주입 기입 방식)과, 소위 FN 방식이라 칭해지는, FN(Fowler Nordheim) 터널링에 의하여 기입을 행하는 기입 방식(터널링 기입 방식)이 있다. 본원에서는 SSI 방식에 의한 기입을 행하는 경우에 대하여 설명하지만, 기입 방식은 FN 방식을 이용해도 된다.
여기서는, 제어 게이트선 CGL0, CGL1, CGL2 또는 CGL3(도 1 참조)을 통하여 제어 게이트 전극 CG에 인가되는 전압을 Vcg라 한다. 또한 메모리 게이트선 MGL0, MGL1, MGL2 또는 MGL3(도 1 참조)을 통하여 메모리 게이트 전극 MG에 인가되는 전압을 Vmg라 한다. 또한 비트선 BL0, BL1, BL2 또는 BL3(도 1 참조)을 통하여 드레인 영역 DR에 인가되는 전압을 Vd라 한다. 또한 소스선 SL0 또는 SL1(도 1 참조)을 통하여 소스 영역 SR에 인가되는 전압을 Vs라 한다. 또한 웰 WL(반도체 기판 SB)에 인가되는 전압을 Vb라 한다.
SSI 방식의 기입 동작에 있어서, 정보(데이터)의 기입을 행하는 선택 메모리 셀의 각 부위에 대하여 인가하는 전압은, 예를 들어 도 4에 나타낸 바와 같이 Vmg=9V, Vs=4.5V, Vcg=1V, Vd=0.2V, Vb=0V로 한다. 이것에 의하여, 메모리 게이트 전극 MG 및 제어 게이트 전극 CG 사이의 아래의 채널 영역에서 핫 일렉트론이 발생하고, 메모리 게이트 전극 MG 아래의 ONO막 ON 중의 전하 축적부인 질화실리콘막 NT에 핫 일렉트론이 주입된다. 주입된 핫 일렉트론(전자)은 ONO막 ON을 구성하는 질화실리콘막 NT 중의 트랩 준위에 포획되고, 그 결과, 메모리 트랜지스터의 역치 전압이 상승한다. 즉, 메모리 트랜지스터는 기입 상태로 된다.
이에 비하여, 정보(데이터)의 기입을 행하지 않는 비선택 메모리 셀의 각 부위에 대하여 인가하는 전압은, 예를 들어 Vmg=9V, Vs=4.5V, Vcg=0V, Vd=1.3V, Vb=0V로 한다. 즉, 기입을 행하기 위하여 선택된 트랜지스터와는, 제어 게이트 전극 CG 및 드레인 영역 DR에 인가하는 전압이 상이하다. 당해 기입 동작에서는, 전압 Vcg가 1V이고 또한 전압 Vd가 0.2V인 메모리 셀 MC에서만 기입이 행해지고, 전압 Vcg가 0V이거나 또는 전압 Vd가 1.3V인 메모리 셀 MC에서는 기입이 행해지지 않는다.
이때, 전압 Vcg를 공급하는 제어 게이트선 CGL0 내지 CGL3과, 전압 Vd를 공급하는 비트선 BL0 내지 BL3은, 서로 교차하기 때문에, 메모리 셀 어레이 중의 특정한 메모리 셀을 선택하여 기입을 행할 수 있다. 즉, 비트 단위로의 기입이 가능하다.
<메모리 셀의 소거 동작에 대하여>
다음으로, 도 5 내지 도 9를 이용하여 본 실시 형태의 메모리 셀 소거 동작에 대하여 설명한다. 소거 방법은, 소위 BTBT 방식이라 칭해지는, BTBT(Band-To-Band Tunneling: 밴드 간 터널 현상)에 의한 핫 홀 주입에 의하여 소거를 행하는 소거 방식(핫 홀 주입 소거 방식)과, 소위 FN 방식이라 칭해지는, FN(Fowler Nordheim) 터널링에 의하여 소거를 행하는 소거 방식(터널링 소거 방식)이 있다. 본 실시 형태에서는, BTBT 방식을 이용하지 않고 FN 방식에 의하여 소거를 행한다.
또한 소거 동작에 있어서 선택 메모리 셀의 각 부위에 인가하는 전압은 1가지 패턴밖에 없지만, 비선택 메모리 셀의 각 부위에 인가하는 전압의 패턴은 3가지가 있다. 즉, 비선택 메모리 셀의 전압 인가 패턴은, 소거를 행하는 선택 메모리 셀과 동일한 행에 배치된 비선택 메모리 셀과, 선택 메모리 셀과 동일한 열에 배치된 비선택 메모리 셀과, 선택 메모리 셀과 상이한 행에 배치되고 또한 선택 메모리 셀과 상이한 열에 배치된 비선택 메모리 셀이 서로 상이하다.
도 5는, 반도체 장치인 불휘발성 메모리를 구성하는 메모리 어레이를 도시하는 등가 회로도이다. 도 5에 도시하는 등가 회로도의 구성은 도 1에 도시하는 것과 동일하며, 도 5에서는, 소거 동작 시에 각 신호선에 인가되는 전압의 예를 도시하고 있다. 또한 도면에 나타내는 Open이란, 소자의 소정의 부위(단자)에 어떠한 전위도 인가되어 있지 않아 개방(플로팅) 상태에 있는 것을 의미한다. 예를 들어 비트선 등의 신호선과, 당해 신호선에 전압을 공급하는 장치 사이에 트랜지스터가 직렬로 접속되어 있는 경우에 당해 트랜지스터가 오프 상태이면, 당해 신호선은 전압이 인가되어 있지 않은 개방 상태로 된다.
도 7은, 도 6의 메모리 게이트 전극 MG를 포함하고, y 방향 및 z 방향을 따른 단면이며, 핀 FI와, 핀 FI를 둘러싸는 메모리 게이트 전극 MG를 주로 포함하는 단면을 도시하는 도면이다. 도 9는, 도 8의 메모리 게이트 전극 MG를 포함하고, y 방향 및 z 방향을 따른 단면이며, 핀 FI와, 핀 FI를 둘러싸는 메모리 게이트 전극 MG를 주로 포함하는 단면을 도시하는 도면이다.
도 6 및 도 8의 사시도에서는, y 방향의 핀 FI의 두께의 중심 부분에 있어서의 핀 FI의 단면을 도시하고 있다. 도 6 및 도 8에서는 소스·드레인 영역의 도시를 생략하고, 일부의 소자 분리 영역 EI의 도시를 생략하고 있다. 도 6 및 도 9에서는 웰의 도시를 생략하고 있다. 도 6 및 도 7에서는, 당해 단면에 있어서, 드레인 영역 DR에 인가된 전위의 확장을 전압 인가 영역 VA로서 나타내고, 도 8 및 도 9에서는, 당해 단면에 있어서, 유기에 의하여 발생한 전위의 확장을 유기 전압 영역 IV로서 나타낸다.
도 6에서는, 선택 메모리 셀인 메모리 셀 MC1을 도시하고, 도 8에서는, 비선택 메모리 셀인 메모리 셀 MC2를 도시한다. 또한 도 8에 도시하는 메모리 셀 MC2는, 선택된 메모리 셀 MC1과 동일한 제어 게이트선 CGL0, 메모리 게이트선 MGL0 및 소스선 SL0에 접속된 비선택 메모리 셀이다. 즉, 도 8에 도시하는 메모리 셀 MC2는, 선택된 메모리 셀 MC1과 동일한 행에 있어서 늘어선 비선택 메모리 셀이다. 또한 선택 메모리 셀과는 상이한 행에 위치하는 비선택 메모리 셀, 즉, 선택 메모리 셀과 상이한 제어 게이트선 및 메모리 게이트선에 접속된 비선택 메모리 셀의 사시도 및 단면도는 도시하지 않는다.
정보(데이터)의 소거를 행하는 선택 메모리 셀의 각 부위에 대하여 인가하는 전압은, 예를 들어 도 5, 도 6 및 도 7에 나타낸 바와 같이 Vmg=14V, Vs=Open, Vcg=1.2V, Vd=0V, Vb=0V로 한다. 즉, 메모리 게이트 전극 MG에, 예를 들어 10 내지 16V 정도의 전압(여기서는, 예를 들어 14V로 함)을 인가하고, 드레인 영역 DR에는 0V를 인가하며, 소스 영역 SR은 전압을 인가하지 않는 개방 상태로 한다.
이 경우, 드레인 영역 DR에 0V가 인가됨으로써, 핀 FI 중의 드레인 영역 DR(도 7에 도시하지 않음)의 근방으로는 0V의 전압 인가 영역 VA가 확장된다. 즉, 전압 인가 영역 VA는 전위가 0V인 영역이다. 전압 인가 영역 VA는, 제어 게이트 전극 CG 및 메모리 게이트 전극 MG의 각각에 인가된 정전압에 인입되어, 제어 게이트 전극 CG 및 메모리 게이트 전극 MG의 각각의 바로 아래까지 연신된다. 즉, 메모리 게이트 전극 MG 바로 아래의 채널 영역의 전위는 0V이다. 또한 도 7에 도시한 바와 같이, 핀 FI의 상면뿐만 아니라, 메모리 게이트 전극 MG에 의하여 덮인 핀 FI의 측벽으로도 전압 인가 영역 VA가 확장되고, 핀 FI의 측벽의 전위는 0V로 된다.
이것에 의하여, 메모리 게이트 전극 MG와 핀 FI의 표면(채널 영역) 사이의 전위 차는 10 내지 16V(예를 들어 14V)라는 큰 값으로 된다. 이 전위 차에 의하여, 선택 메모리 셀에 있어서, 메모리 게이트 전극 MG 중으로부터 홀을 터널링시켜 ONO막 ON 중의 질화실리콘막 NT에 당해 홀을 주입하고, 이것에 의하여 소거를 행한다. 이때, 홀은, 메모리 게이트 전극 MG로부터 FN 터널링(FN 터널 효과)에 의하여 산화실리콘막 OX2를 터널링하여 ONO막 ON 중에 주입되고, ONO막 ON을 구성하는 질화실리콘막 NT 중의 트랩 준위에 포획된다. 그 결과, 메모리 트랜지스터의 역치 전압이 저하된다. 즉, 메모리 트랜지스터는 소거 상태로 된다.
또한 정보(데이터)의 소거를 행하지 않는 비선택 메모리 셀이며, 상기 선택 메모리 셀과 동일한 제어 게이트선, 메모리 게이트선 및 소스선에 접속된 비선택 메모리 셀의 각 부위에 대하여 인가하는 전압은, 도 5, 도 8 및 도 9에 나타낸 바와 같이, 예를 들어 Vmg=14V, Vs=Open, Vcg=1.2V, Vd=Open, Vb=0V로 한다. 즉, 선택 메모리 셀과의 차이는, 드레인 영역 DR에 0V를 인가하지 않고, 전압을 인가하지 않는 개방 상태로 하는 점에만 있다.
당해 비선택 메모리 셀은 드레인 영역 DR에 전압이 인가되지 않기 때문에, 핀 FI의 드레인 영역측에 전압 인가 영역 VA(도 6 참조)는 형성되지 않는다. 따라서 0V의 전압 인가 영역 VA가 제어 게이트 전극 CG 및 메모리 게이트 전극 MG의 전위에 인입되어, 메모리 게이트 전극 MG 바로 아래의 핀 FI 중으로 확장되는 일은 없다. 이 때문에, 도 8 및 도 9에 도시한 바와 같이, ONO막 ON을 개재하여 핀 FI와 인접하는 메모리 게이트 전극 MG의 전압에 의하여 핀 FI 중에 전압이 유기되어, 유기 전압 영역 IV가 형성된다. 즉, 메모리 게이트 전극 MG와의 커플링에 의하여 유기 전압 영역 IV가 발생하고, 핀 FI 중에 있어서, 유기 전압 영역 IV에서는 채널 포텐셜이 들뜬 상태로 된다.
유기 전압 영역 IV는, 메모리 게이트 전극 MG에 ONO막 ON을 개재하여 근접하는 핀 FI 중에 형성되며, 그 전위는 메모리 게이트 전극 MG에 인가된 전압의 절반 정도로 된다. 즉, 유기 전압 영역 IV의 전위는, 예를 들어 5 내지 8V 정도이며, 여기서는, 유기 전압 영역 IV의 전위는, 예를 들어 7V이다. 도 9에 도시한 바와 같이, 메모리 게이트 전극 MG는 핀 FI의 상면뿐만 아니라 y 방향에 있어서의 양측의 측벽도 덮고 있기 때문에, 당해 상면뿐만 아니라 당해 측벽에도 유기 전압 영역 IV가 형성된다.
이러한 유기 전압 영역 IV가 발생하는 이유는, y 방향에 있어서의 폭이 작은 핀 FI를 메모리 게이트 전극 MG가 둘러싸고, 메모리 게이트 전극 MG의 고전압에 유기되어 핀 FI 중의 상부의 영역에 전압이 유기되는 것, 및 그러한 영역에는, 웰 WL에 인가된 전압 Vb(0V)는 유기 전압 영역 IV에 전달되기 어려운 데 있다.
이때, 핀 FI와 메모리 게이트 전극 MG 사이의 전위 차는 7V 정도이며, 도 6 및 도 7을 이용하여 설명한 선택 메모리 셀에 있어서의 핀 FI와 메모리 게이트 전극 MG 사이의 전위 차(예를 들어 14V)에 비하여 절반 정도의 크기밖에 되지 않는다. 이 경우, 메모리 게이트 전극 MG에 인가되는 전압(예를 들어 14V)과, 채널 영역의 전압(예를 들어 7V) 사이의 전위 차가 작기 때문에, 트랩 절연막인 질화실리콘막 NT에는 충분한 전계가 걸리지 않아, 메모리 게이트 전극 MG 중의 홀은 ONO막 ON 중에 주입되지 않는다. 즉, 당해 비선택 메모리 셀에서는 소거는 행해지지 않으며, ONO막 ON 중에 포획된 전하(데이터)는 유지된다.
또한 선택 메모리 셀과는 상이한 행에 위치하고, 선택 메모리 셀과 동일한 열에 위치하는 비선택 메모리 셀, 즉, 선택 메모리 셀과 상이한 제어 게이트선 및 메모리 게이트선에 접속되고, 선택 메모리 셀과 동일한 비트선에 접속된 비선택 메모리 셀(예를 들어 도 5에 도시하는 메모리 셀 MC5, MC9 및 MC13)의 각 부위에 대하여 인가하는 전압은 다음과 같다. 즉, 당해 비선택 메모리 셀의 각 부위에 인가하는 전압은, 예를 들어 Vmg=0V, Vs=Open, Vcg=0V, Vd=0V, Vb=0V로 한다.
이 경우, 메모리 게이트 전극에 인가되는 전압(Vmg=0V)과, 채널 영역의 전압(예를 들어 0V) 사이의 전위 차는 거의 없기 때문에, 메모리 게이트 전극 중의 홀은 ONO막 중에 주입되지 않는다. 즉, 당해 비선택 메모리 셀에서는 소거는 행해지지 않으며, ONO막 중에 트랩된 전하(정보)는 유지된다.
또한 선택 메모리 셀과는 상이한 행에 위치하고, 선택 메모리 셀과 상이한 열에 위치하는 비선택 메모리 셀, 즉, 선택 메모리 셀과 상이한 제어 게이트선, 메모리 게이트선 및 비트선에 접속된 비선택 메모리 셀(예를 들어 도 5에 도시하는 메모리 셀 MC6 내지 MC8, MC10 내지 MC12 및 MC14 내지 MC16)의 각 부위에 대하여 인가하는 전압은 다음과 같다. 즉, 당해 비선택 메모리 셀의 각 부위에 인가하는 전압은, 예를 들어 Vmg=0V, Vs=Open, Vcg=0V, Vd=Open, Vb=0V로 한다.
이 경우, 메모리 게이트 전극에 인가되는 전압(Vmg=0V)과, 채널 영역의 전압(예를 들어 0V) 사이의 전위 차는 거의 없기 때문에, 메모리 게이트 전극 중의 홀은 ONO막 중에 주입되지 않는다. 즉, 당해 비선택 메모리 셀에서는 소거는 행해지지 않으며, ONO막 중에 트랩된 전하(정보)는 유지된다.
<메모리 셀의 판독 동작에 대하여>
판독 시에 있어서, 판독을 행하는 선택 메모리 셀의 각 부위에 대하여 인가하는 전압은, 예를 들어 Vmg=0V, Vs=0V, Vcg=1.5V, Vd=1.5V, Vb=0V로 한다. 판독 시의 메모리 게이트 전극 MG에 인가하는 전압 Vmg를, 기입 상태에 있어서의 메모리 트랜지스터의 역치 전압과 소거 상태에 있어서의 역치 전압 사이의 값으로 함으로써, 기입 상태와 소거 상태를 판별할 수 있다.
이상에서 설명한 기입 동작, 소거 동작 및 판독 동작에서는, 선택 메모리 셀 및 비선택 메모리 셀의 각각의 웰 WL에 동일한 전압(Vb=0V)을 인가하고 있으며, 메모리 셀마다 상이한 전압을 웰 WL에 인가할 필요는 없다.
<반도체 장치의 효과에 대하여>
이하에, 본 실시 형태의 반도체 장치의 효과에 대하여, 비교예의 반도체 장치를 도시하는 도 12 내지 도 14를 이용하여 설명한다. 도 12 내지 도 14는, 비교예의 반도체 장치를 도시하는 단면도이며, 벌크 실리콘 기판 상에 형성된 메모리 셀을 포함하는 단면도이다. 또한 여기서 말하는 벌크 실리콘 기판이란, 상술한 핀을 갖는 기판이 아니고, 또한 후술하는 SOI구조를 갖는 기판도 아닌, 평탄한 실리콘 기판을 가리킨다. 벌크 실리콘 기판 상의 MISFET는, 평탄한 기판 주면에 소스·드레인 영역 및 채널 영역을 갖고, 당해 채널 영역 상에 절연막을 개재하여 게이트 전극을 갖는 소자이다. 또한 도 12 및 도 13에서는, 메모리 게이트 전극을, 제어 게이트 전극의 측벽에 인접하는 사이드 월형으로 형성했을 경우의 구조를 도시한다.
스플릿 게이트형의 MONOS 메모리를 사용한 불휘발성 메모리에서는, 어레이형으로 늘어세운 메모리 셀 하나하나에 있어서 개별적으로 기입, 소거 동작을 행할 수 있으면, 데이터의 최소 단위(비트)의 기억 처리에 필요한 소자 면적을 저감시킬 수 있다. 즉, 메모리의 기억 용량의 증대 및 반도체 칩의 미세화를 실현할 수 있다.
여기서, 비교예로서, 벌크 실리콘 기판 상에 형성된 스플릿 게이트형의 MONOS 메모리에 있어서, BTBT 방식을 이용하여 소거 동작을 행하는 경우에 대하여, 도 12를 이용하여 설명한다. 도 12에 도시한 바와 같이, 벌크 실리콘 기판인 반도체 기판 SB의 주면 상에 형성된 메모리 셀 MCB1은, 도 12에 도시하는 단면에 있어서, 핀 상에 형성되어 있지 않은 점을 제외하면 도 3에 도시하는 메모리 셀 MC와 마찬가지의 구조를 갖고 있다. 또한 당해 메모리 셀 MCB1을 복수 갖는 메모리 어레이는, 도 1에 도시하는 어레이와 마찬가지의 회로 구성을 갖고 있다.
BTBT 방식의 소거에서는, BTBT에 의하여 발생한 홀(정공)을 전하 축적부(ONO막 ON 중의 질화실리콘막 NT)에 주입함으로써 소거를 행한다. BTBT 방식에 의하여 소거를 행하는 선택 메모리 셀의 각 부위에 대하여 인가하는 전압은 다음과 같다. 즉, 당해 선택 메모리 셀의 각 부위에 인가하는 전압은, 예를 들어 Vmg=-7V, Vs=7V, Vcg=0V, Vd=1.5V, Vb=0V로 한다. 이러한 전압의 인가를 행함으로써, BTBT 현상에 의하여 홀을 발생시키고 홀을 전계 가속함으로써, 선택 메모리 셀의 ONO막 ON을 구성하는 질화실리콘막 NT 중에 홀을 주입한다. 이것에 의하여 메모리 트랜지스터의 역치 전압을 저하시킨다. 즉, 메모리 트랜지스터는 소거 상태로 된다.
여기서, BTBT 방식에 의하여 소거를 행할 때 소정의 메모리 셀을 소거의 대상으로서 선택할지의 여부는, 소스 영역 SR에 접속된 소스선에 인가하는 전압에 의하여 결정된다. 또한 소스선에 전압 Vs=7V를 인가했다고 하더라도, 메모리 게이트 전극 MG에 접속된 메모리 게이트선에 인가하는 전압 Vmg가, 예를 들어 -7V가 아니라, 예를 들어 0V이면, 당해 메모리 게이트선에 접속된 메모리 셀은 선택되지 않는다. 그러나 메모리 게이트선 및 소스 게이트선은 서로 평행하게 배치된 신호선이기 때문에, 소거 동작을 행하는 경우, 소정의 메모리 게이트선 및 소스선에 접속된, 1행으로 늘어선 복수의 메모리 셀 전부를 선택해야 한다.
즉, 예를 들어 도 1의 메모리 셀 MC1에 기억된 데이터를 소거하고자 할 때는, 메모리 셀 MC1과, 메모리 셀 MC1과 마찬가지로 메모리 게이트선 MGL0 및 소스선 SL0에 접속된 메모리 셀 MC2 내지 MC4가 선택되고, 그들 선택 메모리 셀의 데이터가 소거된다. 따라서 메모리 셀마다 데이터를 소거할 수는 없다.
계속해서, 비교예로서, 벌크 실리콘 기판 상에 형성된 스플릿 게이트형의 MONOS 메모리에 있어서, FN 방식을 이용하여 소거 동작을 행하는 경우에 대하여 도 13을 이용하여 설명한다. 도 13에 도시한 바와 같이, 벌크 실리콘 기판인 반도체 기판 SB의 주면 상에 형성된 메모리 셀 MCB2는, 도 13에 도시하는 단면에 있어서, 핀 상에 형성되어 있지 않은 점을 제외하면 도 3에 도시하는 메모리 셀 MC와 마찬가지의 구조를 갖고 있다. 또한 당해 메모리 셀 MCB2를 복수 갖는 메모리 어레이는, 도 1에 도시하는 어레이와 마찬가지의 회로 구성을 갖고 있다.
FN 방식에 의하여 소거를 행하는 선택 메모리 셀의 각 부위에 대하여 인가하는 전압은 다음과 같다. 즉, 당해 선택 메모리 셀의 각 부위에 인가하는 전압은, 예를 들어 Vmg=14V, Vs=Open, Vcg=1.2V, Vd=Open, Vb=0V로 한다. 이러한 전압의 인가를 행했을 경우, 비트선 및 소스선으로부터는 전압이 인가되지 않지만, 웰 WL의 전위(Vb=0V)가 채널 영역까지 확장되기 때문에, 메모리 게이트 전극 MG와 채널 영역의 전위 차는 14V 정도로 된다. 따라서 이러한 큰 전위 차에 의하여, 메모리 게이트 전극 MG 중의 홀은 질화실리콘막 NT 중에 주입된다. 이것에 의하여 메모리 트랜지스터의 역치 전압을 저하시킨다. 즉, 메모리 트랜지스터는 소거 상태로 된다. 또한 상기 선택 메모리 셀의 각 부위에 인가하는 전압은, 예를 들어 Vmg=14V, Vs=Open, Vcg=0V, Vd=Open, Vb=0V여도 된다.
또한 도 13에 도시하는 비교예의 선택 메모리 셀에 있어서의 전압의 인가 조건에서는, 제어 게이트 전극 CG에 0V를 인가하고 있는 데 대하여, 도 6을 이용하여 설명한 본 실시 형태의 소거 동작에서는, 선택 메모리 셀의 제어 게이트 전극 CG에 1.2V를 인가하고 있는 점에서 상이하다. 그러나 제어 게이트 전극 CG에 인가하는 전압이 0V인지 1.2V인지는 메모리 셀이 선택될지의 여부에 영향을 미치는 것은 아니며, 도 6 및 도 13에 도시하는 선택 메모리 셀에 있어서, 제어 게이트 전극 CG에 인가하는 전압은 0V여도, 1.2V여도, 어느 쪽이어도 된다.
따라서 도 13에 도시하는 비교예의 선택 메모리 셀에 있어서의 전압의 인가 조건은, 도 6에 도시하는 비교예의 선택 메모리 셀에 있어서의 전압의 인가 조건과 거의 마찬가지이다. 여기서, 비교예에 있어서, FN 방식에 의하여 소거를 행할 때 소정의 메모리 셀을 소거의 대상으로서 선택할지의 여부는, 메모리 게이트 전극 MG에 접속된 메모리 게이트선에 인가하는 전압에 의하여 결정된다.
즉, 메모리 게이트선의 신호와, 메모리 게이트선에 교차하는 신호선의 신호의 조합에 의하여, 소거를 행할 메모리 셀을 개별적으로 선택할 수는 없다. 따라서 소거 동작을 행하는 경우, 소정의 메모리 게이트선에 접속된, 1행으로 늘어선 복수의 메모리 셀 전부를 선택해야 한다.
즉, 예를 들어 도 1의 메모리 셀 MC1에 기억된 데이터를 소거하자고 할 때는, 메모리 셀 MC1과, 메모리 셀 MC1과 마찬가지로 메모리 게이트선 MGL0에 접속된 메모리 셀 MC2 내지 MC4가 선택되고, 그들 선택 메모리 셀의 데이터가 소거된다. 따라서 메모리 셀마다 데이터를 소거할 수는 없다.
또한 도 13에 도시하는 비교예에서는, 선택 메모리 셀과 동일한 메모리 게이트선에 접속된 다른 메모리 셀을 비선택으로 하는 것을 목적으로 하여, 당해 다른 메모리 셀에 있어서 드레인 영역 DR에 고전압을 인가하고, 이것에 의하여 메모리 게이트 전극 MG와 채널 영역 사이의 전계를 작게 하는 것이 생각된다. 그러나 이 방법에서는 제어 게이트 전극 CG와 드레인 영역 DR 사이의 내압을 높일 필요가 있어, 당해 방법의 실현은 곤란하다.
상술한 바와 같이 벌크 실리콘 기판 상의 메모리 셀에 있어서 BTBT 방식 또는 FN 방식으로 소거 동작을 행하는 경우, 메모리 셀 단위로 데이터를 소거할 수 없으며, 예를 들어 특정한 소스선을 따라 1행으로 늘어선 복수의 메모리 셀을 데이터의 최소 단위(비트)로서 사용해야 한다. 또는 메모리 어레이 내에서 행 방향으로 연장되는 소스선 또는 메모리 게이트선 등을 복수의 개소로 구획하는 것도 생각된다. 즉, 소스선 등의 신호선을 행 방향에 있어서 복수 늘어세워 배치하고, 그들 소스선을 각각 제어하는 것도 가능하다. 즉, 메모리 어레이 내에 설치된 블록 또는 섹터의 각각에 포함되는 복수의 메모리 셀 전부에 대하여 일괄적으로 소거를 행하는 것이 생각된다.
그러나 그 경우에도, 1행으로 늘어선 메모리 셀 또는 행렬형상으로 늘어선 복수의 메모리 셀을 데이터의 최소 단위(비트)로서 사용할 필요가 있다. 이 때문에, EEPROM의 메모리 셀로서 이용하기 위해서는, 어레이를 분할함으로써, 1행으로 늘어선 메모리 셀의 수를 적게 할 수 밖에 없다. 그 경우, 신호선이 증대되어 회로가 복잡화되기 때문에 반도체 장치의 면적이 증대된다. 따라서 상기 비교예에서는, EEPROM의 메모리 어레이(메모리 셀 어레이) 구조를 구성하기 위한 반도체 장치의 면적당 기억 용량의 증대 및 반도체 칩의 미세화가 곤란하다는 문제가 있다.
계속해서, 비교예로서, 벌크 실리콘 기판 상에 형성된 EEPROM의 메모리 셀에 있어서 소거 동작을 행하는 경우에 대하여 도 14를 이용하여 설명한다. 도 14에 도시한 바와 같이, 벌크 실리콘 기판인 반도체 기판 SB의 주면 상에 형성된 메모리 셀 MCB3은, 반도체 기판 SB 상에 ONO막 ON을 개재하여 형성된 메모리 게이트 전극 MG와, 메모리 게이트 전극 MG 옆의 반도체 기판 SB의 주면에 형성된 소스 영역 SR 및 드레인 영역 DR을 갖고 있다. 또한 당해 메모리 셀 MCB3을 복수 갖는 메모리 어레이는, 제어 게이트선 및 제어 트랜지스터를 갖지 않는 점과, 비트선과 마찬가지로 열 방향으로 연장되는 신호선이자, 각 메모리 셀의 웰 전위의 제어용 신호선이 배치되어 있는 점을 제외하면, 도 1에 도시하는 어레이와 마찬가지의 회로 구성을 갖고 있다. 또한 이하에서는, 도 14에 도시하는 메모리 게이트 전극 MG에 인가하는 전압을 Vmg로서 설명한다.
EEPROM의 메모리 셀 MCB3에 있어서 소거를 행할 때, 선택 메모리 셀의 각 부위에 대하여 인가하는 전압은 Vmg=0V, Vs=Open, Vd=16V, Vb=16V로 한다. 이러한 전압의 인가를 행했을 경우, 웰 WL의 전위(Vb=16V)가 채널 영역까지 확장되기 때문에, 메모리 게이트 전극 MG와 채널 영역의 전위 차는 16V 정도로 된다. 따라서 채널 영역측으로부터 홀이 ONO막 ON 중의 질화실리콘막 NT에 주입되고, 이것에 의하여 소거 동작이 행해진다.
그에 비하여, 소거 동작을 행하지 않는 EEPROM의 비선택 메모리 셀에 인가하는 전압은 이하와 같이 3가지가 있다.
첫째, 선택 메모리 셀과 동일한 메모리 게이트선에 접속된 비선택 메모리 셀, 즉, 선택 메모리 셀과 동일한 행에 위치하는 비선택 메모리 셀에 인가되는 전압은 Vmg=0V, Vs=Open, Vd=16V, Vb=0V이다. 이 경우, 메모리 게이트 전극 MG와, 웰 WL의 전압의 영향을 받는 채널 영역의 전압은 함께 0V로 되기 때문에, 메모리 게이트 전극 MG 및 채널 영역의 상호 간의 전위 차는 없다. 따라서 홀의 주입은 행해지지 않으며, ONO막 ON 중의 전하는 유지되기 때문에 데이터의 소거는 행해지지 않는다.
둘째, 선택 메모리 셀과 동일한 웰 전위의 제어용 신호선에 접속된 비선택 메모리 셀, 즉, 선택 메모리 셀과 동일한 열에 위치하는 비선택 메모리 셀에 인가되는 전압은 Vmg=16V, Vs=Open, Vd=16V, Vb=16V이다. 이 경우, 메모리 게이트 전극 MG와, 웰 WL의 전압의 영향을 받는 채널 영역의 전압은 함께 16V로 되기 때문에, 메모리 게이트 전극 MG 및 채널 영역의 상호 간의 전위 차는 없다. 따라서 홀의 주입은 행해지지 않으며, ONO막 ON 중의 전하는 유지되기 때문에 데이터의 소거는 행해지지 않는다.
셋째, 선택 메모리 셀에 접속된 메모리 게이트선 및 웰 전위의 제어용 신호선 중 어디에도 접속되어 있지 않은 비선택 메모리 셀, 즉, 선택 메모리 셀과 동일한 행에도 동일한 열에도 위치하지 않는 비선택 메모리 셀에 인가되는 전압은 Vmg=16V, Vs=Open, Vd=16V, Vb=0V이다. 이 경우, 드레인 영역 DR에 인가된 전압(Vmg=16V)은 메모리 게이트 전극 MG의 정전압에 인입되기 때문에, 메모리 게이트 전극 MG 바로 아래의 채널 영역의 전위는 16V로 된다. 이것에 의하여, 메모리 게이트 전극 MG와, 웰 WL의 전압의 영향을 받는 채널 영역의 전압은 함께 16V로 되기 때문에, 메모리 게이트 전극 MG 및 채널 영역의 상호 간의 전위 차는 없다. 따라서 홀의 주입은 행해지지 않으며, ONO막 ON 중의 전하는 유지되기 때문에 데이터의 소거는 행해지지 않는다.
상술한 바와 같이 EEPROM에서는, 행 방향으로 연장되는 메모리 게이트선과, 열 방향으로 연장되는 웰 전위의 제어용 신호선의 각각에 인가하는 전압의 조합에 의하여, 소거를 행할 메모리 셀을 선택할 수 있다. 이 때문에, 메모리 어레이 내의 메모리 셀을 개별적으로 선택하여 소거를 행할 수 있다. 그러나 상기 전압 인가 방법으로 소거 동작을 행하는 EEPROM은, 인접하는 열의 각각의 메모리 셀의 웰의 전위를 각각 제어할 필요가 있다. 이 경우, 행 방향으로 인접하는 메모리 셀 동작의 웰의 전위를 분리하기 위하여, 메모리 셀끼리의 사이의 소자 분리 영역을 넓은 폭으로 형성할 필요가 있다. 따라서 메모리 어레이의 면적이 증대되어, 반도체 칩의 미세화 및 용량의 증가가 곤란해지는 문제가 있다.
또한 여기서는 ONO막 ON에 전하를 축적하는 EEPROM의 메모리 셀에 대하여 설명했지만, 당해 메모리 셀의 전하 축적막은 질화실리콘막에 한정되지 않으며, 폴리실리콘막을 포함하는 플로팅 게이트여도 된다.
계속해서, 비교예로서, 도시는 생략하지만, 벌크 실리콘 기판 상에 형성된 플래시 메모리의 메모리 셀에 있어서 소거 동작을 행하는 경우에 대하여 설명한다. 플래시 메모리의 메모리 셀은, 예를 들어 도 14에 도시하는 EEPROM과 마찬가지의 구조를 갖고 있다. 단, 플래시 메모리의 메모리 셀은, 인접하는 메모리 셀의 상호의 웰 전위를 각각 제어하는 것은 아니며, 이 점에서 도 14를 이용하여 설명한 EEPROM과 구조가 상이하다.
플래시 메모리의 메모리 셀에 있어서 소거를 행할 때, 선택 메모리 셀의 각 부위에 대하여 인가하는 전압은 Vmg=-16V, Vs=Open, Vd=0V, Vb=0V로 한다. 이러한 전압의 인가를 행했을 경우, 웰의 전위(Vb=0V)가 채널 영역까지 확장되기 때문에 메모리 게이트 전극과 채널 영역의 전위 차는 16V 정도로 된다. 따라서 채널 영역측으로부터 홀이 ONO막 중의 질화실리콘막에 주입되고, 이것에 의하여 소거 동작이 행해진다.
플래시 메모리의 메모리 셀에서는, 소거를 행할 때에 소정의 메모리 셀을 소거의 대상으로서 선택할지의 여부는, 메모리 게이트 전극에 접속된 메모리 게이트선에 인가하는 전압에 의해서만 결정된다. 즉, 메모리 셀 어레이 내에서 메모리 게이트선에 접속된 1행의 메모리 셀이 전부 선택되어 데이터가 소거된다. 따라서 EEPROM의 메모리 셀로서 이용하기 위해서는, 어레이를 분할함으로써, 1행으로 늘어선 메모리 셀을 적게 할 필요가 있기 때문에, 반도체 장치의 면적당 기억 용량의 증대 및 반도체 칩의 미세화가 곤란하다는 문제가 있다.
따라서 본 실시 형태의 반도체 장치에서는, 벌크 실리콘 기판이 아니라, 핀을 갖는 기판을 준비하여, 당해 핀 상에 스플릿 게이트형의 MONOS 메모리를 설치하고 FN 방식에 의한 소거 동작을 행함으로써, 소거를 행하는 메모리 셀을 개별적으로 선택하는 것을 가능하게 하고 있다.
본 실시 형태의 반도체 장치의 MONOS 메모리의 구성 및 인가 전압은, 도 13을 이용하여 설명한 FN 방식을 따라 소거를 행하는 비교예와 유사하다. 그러나 도 13을 이용하여 설명한 벌크 실리콘 기판 상의 메모리 셀 MCB2에 있어서의 FN 방식으로의 소거에서는, 도 8을 이용하여 설명한 바와 같이, 드레인 영역 DR에 전압을 인가하지 않고 비트선을 개방 상태로 했을 경우에도, 채널 영역이 메모리 게이트 전극 MG에 의하여 덮여 있지 않기 때문에, 채널 영역에는 유기 전압이 발생하지 않는다. 따라서 메모리 게이트 전극 MG 바로 아래의 채널 영역의 전위는, 웰 WL에 인가된 전압에 영향을 받아 0V로 된다.
이에 비하여, 본 실시 형태의 소거 동작에 있어서, 선택 메모리 셀에서는, 도 6 및 도 7을 이용하여 설명한 바와 같이, 채널 영역으로 연신되는 전압 인가 영역 VA와 메모리 게이트 전극 MG 사이에 큰 전위 차가 발생함으로써 소거가 행해진다. 한편, 도 8 및 도 9를 이용하여 설명한 바와 같이, 선택 메모리 셀과 동일한 메모리 게이트선에 접속된 다른 메모리 셀 MC에서는, 웰 WL에 인가된 전압 Vb가 0V이더라도, 핀 FI의 상면 및 측벽이 고내압의 메모리 게이트 전극 MG에 둘러싸여 있음으로써, 메모리 게이트 전극 MG와 인접하는 핀 FI 중에 유기 전압 영역 IV가 발생한다. 따라서 유기 전압 영역 IV를 갖는 채널 영역과 메모리 게이트 전극 MG와의 상호 간의 전위 차가 작기 때문에, 비선택된 당해 메모리 셀 MC에 있어서 소거는 행해지지 않는다.
즉, 당해 메모리 셀 MC는 소거 동작의 대상으로서 선택되지 않으며, 복수 늘어선 1행의 메모리 셀 MC 중 특정한 메모리 셀 MC만을 선택하여 그 데이터를 소거할 수 있다. 또한 선택 메모리 셀과 상이한 행의 메모리 셀 MC에 대해서는, 메모리 게이트 전극 MG에 인가하는 전압을 작게 함으로써 비선택으로 할 수 있다. 즉, 본 실시 형태에서는, 비트선에 소정의 전압을 인가하고, 당해 비트선에 대하여 직교하는 방향으로 연장되는 메모리 게이트선에 소정의 전압을 인가함으로써, 당해 비트선 및 당해 메모리 게이트선의 교점에 위치하는 메모리 셀에 대하여 선택적으로 소거를 행할 수 있다. 이 경우, 도 1에 도시하는 메모리 게이트선 MGL0 내지 MGL3은 워드선으로서 작용한다.
따라서 행렬형상으로 늘어선 복수의 메모리 셀을 구비한 메모리 셀 어레이 내에서 메모리 셀마다 기입 동작, 소거 동작 및 판독 동작을 행할 수 있다. 이 때문에, 데이터의 최소 단위(비트)의 기억 처리에 필요한 소자 면적을 저감시킬 수 있다. 또한 도 14를 이용하여 설명한 EEPROM과 달리, 본 실시 형태의 반도체 장치에 있어서 기입 동작, 소거 동작 및 판독 동작을 행할 때, 메모리 어레이 내의 모든 메모리 셀 MC의 웰 WL에 대하여 동일한 전위를 공급하기 때문에, 메모리 셀 MC끼리의 사이의 소자 분리 영역의 폭을 크게 확보할 필요가 없다. 따라서 메모리의 기억 용량의 증대 및 반도체 칩의 미세화를 실현할 수 있다. 따라서 반도체 장치의 성능을 향상시킬 수 있다.
(실시 형태 2)
이하에서는, SOI 기판 상에 설치된 스플릿 게이트형의 MONOS 메모리의 소거 동작 시에 있어서, 상기 실시 형태 1과 마찬가지로, 채널 영역에 유기 전압 영역을 형성함으로써 메모리 셀을 비선택으로 하고, 이것에 의하여 메모리 셀마다 소거를 행하는 것에 대하여 설명한다.
<반도체 장치의 구조에 대하여>
여기서는, 도 10 및 도 11을 이용하여 본 실시 형태의 반도체 장치에 대하여 설명한다. 도 10 및 도 11은, 본 실시 형태의 반도체 장치를 구성하는 메모리 셀을 도시하는 단면도이다.
본 실시 형태의 반도체 장치는 SOI 기판을 갖고, 핀을 구비하고 있지 않으며, 이들 점에서 상기 실시 형태 1의 반도체 장치와는 상이하다. 도 10 및 도 11에 도시하는 단면에 있어서, 메모리 셀 MC의 구조는 도 3에 도시하는 상기 실시 형태 1과 마찬가지이다. 즉, 도 10 및 도 11에 도시한 바와 같이, 본 실시 형태의 반도체 장치는, 반도체 기판 SB와, 반도체 기판 SB 상에 형성된 매립 산화막 BX와, 매립 산화막 BX 상에 형성된 반도체층(실리콘층, SOI층) SL의 적층 구조를 갖는 SOI 기판을 구비하고 있고, SOI 기판 상에는 스플릿 게이트형의 MONOS 메모리의 메모리 셀 MC가 형성되어 있다.
메모리 셀 MC는, 도 3을 이용하여 설명한 메모리 셀 MC와 마찬가지로, 소스 영역 SR, 드레인 영역 DR, 게이트 절연막 GF 상의 제어 게이트 전극 CG, ONO막 ON 및 메모리 게이트 전극 MG를 갖고 있다. 단, 웰(도시하지 않음), 소스 영역 SR 및 드레인 영역 DR은 반도체층 SL 중에 형성되어 있고, 반도체 기판 SB 중에는 형성되어 있지 않다. 즉, 메모리 셀 MC의 채널(채널 영역)은 반도체층 SL 중에 있어서, 소스 영역 SR 및 드레인 영역 DR 사이에 형성된다.
MISFET에서는, 특히 오프 상태일 때, 소스 영역 및 드레인 영역 사이에 공핍층이 발생한다. 여기서, SOI 기판 상의 MISFET인 제어 트랜지스터 및 메모리 트랜지스터에 있어서, 반도체층 SL 중에 공핍층이 발생했을 때, 당해 공핍층은 제어 게이트 전극 CG 및 메모리 게이트 전극 MG의 각각의 바로 아래에 있어서, 반도체층 SL의 상면으로부터 하면에 걸쳐 형성된다. 즉, 소스 영역 SR 및 드레인 영역 DR 사이의 영역은 완전 공핍화된다. 이는, 반도체층 SL의 막 두께가 작고, 또한 반도체 기판에 인가된 전압이 반도체층 SL로 확장되지 않기 때문이다.
이와 같이, SOI 기판 상에 형성된 소자에서는, 채널 영역에 불순물을 도입하지 않고 단채널 특성의 억제가 가능하다. 그 결과, 채널 영역에서의 전자의 이동도를 향상시키고, 또한 불순물 요동에 의한 소자 변동을 개선하는 것이 가능해진다. 이로 인하여, SOI 기판을 사용하여 반도체 장치를 제조함으로써, 반도체 장치의 집적 밀도 및 동작 속도의 향상, 그리고 변동 저감에 의한 동작 마진의 향상을 기대할 수 있다.
본 실시 형태의, SOI 기판 상에 설치된 MONOS 메모리의 메모리 셀 MC를 복수 배치한 메모리 어레이의 구성은, 상기 실시 형태 1에 있어서 도 1 및 도 5를 이용하여 설명한 구성과 동일하다.
<메모리 셀의 기입, 소거, 판독의 각 동작에 대하여>
여기서, 본 실시 형태의 메모리 셀 동작에 대하여 설명한다. 기입, 소거, 판독의 각 동작에 있어서의 각 부위에의 전압의 인가 조건은, 예를 들어 상기 실시 형태 1과 동일하다. 즉, 기입 동작은 SSI 방식에 의하여 행하고, 소거 동작은 FN 방식으로 행한다. 단, 이하에 기재하는 전압 Vb는 반도체 기판 SB에 인가하는 전압이며, 반도체층 SL에 인가하는 전압은 아니다.
즉, SSI 방식의 기입 동작에 있어서, 정보(데이터)의 기입을 행하는 선택 메모리 셀의 각 부위에 대하여 인가하는 전압은 Vmg=9V, Vs=4.5V, Vcg=1V, Vd=0.2V, Vb=0V로 한다. 또한 정보(데이터)의 기입을 행하지 않는 비선택 메모리 셀의 각 부위에 대하여 인가하는 전압은, 예를 들어 Vmg=9V, Vs=4.5V, Vcg=0V, Vd=1.3V, Vb=0V로 한다. 이것에 의하여, 기입 동작에서는 메모리 셀마다 기입을 행할 수 있다.
또한 정보(데이터)의 소거를 행하는 선택 메모리 셀의 각 부위에 대하여 인가하는 전압은, 예를 들어 도 10에 나타낸 바와 같이 Vmg=14V, Vs=Open, Vcg=1.2V, Vd=0V, Vb=0V로 한다. 즉, 메모리 게이트 전극 MG에, 예를 들어 10 내지 16V 정도의 전압(여기서는, 예를 들어 14V로 함)을 인가하고, 드레인 영역 DR에는 0V를 인가하며, 소스 영역 SR은 전압을 인가하지 않는 개방 상태로 한다. 여기서는, 반도체 기판 SB와 반도체층 SL은 매립 산화막 BX에 의하여 절연되어 있기 때문에, 반도체 기판 SB에 인가한 전압(Vb=0V)은 반도체층 SL에는 인가되지 않는다.
이 경우, 드레인 영역 DR에 0V가 인가됨으로써, 반도체층 SL 중의 드레인 영역 DR의 근방으로는 0V의 전압 인가 영역 VA가 확장된다. 전압 인가 영역 VA는, 제어 게이트 전극 CG 및 메모리 게이트 전극 MG 각각에 인가된 정전압에 인입되어, 제어 게이트 전극 CG 및 메모리 게이트 전극 MG의 각각의 바로 아래까지 연신된다. 즉, 메모리 게이트 전극 MG 바로 아래의 반도체층 SL 중의 채널 영역의 전위는 0V이다.
이것에 의하여, 메모리 게이트 전극 MG와, 반도체층 SL의 표면(채널 영역) 사이의 전위 차는 10 내지 16V(예를 들어 14V)라는 큰 값으로 된다. 이 전위 차에 의하여, 선택 메모리 셀에 있어서, 메모리 게이트 전극 MG 중으로부터 홀을 터널링시켜 ONO막 ON 중의 질화실리콘막 NT에 당해 홀을 주입하고, 이것에 의하여 소거를 행한다. 이때, 홀은, 메모리 게이트 전극 MG로부터 FN 터널링(FN 터널 효과)에 의하여 산화실리콘막 OX2를 터널링하여 ONO막 ON 중에 주입되고, ONO막 ON을 구성하는 질화실리콘막 NT 중의 트랩 준위에 포획된다. 그 결과, 메모리 트랜지스터의 역치 전압이 저하되기 때문에 메모리 트랜지스터는 소거 상태로 된다.
또한 정보(데이터)의 소거를 행하지 않는 비선택 메모리 셀이며, 상기 선택 메모리 셀과 동일한 제어 게이트선, 메모리 게이트선 및 소스선에 접속된 비선택 메모리 셀의 각 부위에 대하여 인가하는 전압은, 도 11에 나타낸 바와 같이, 예를 들어 Vmg=14V, Vs=Open, Vcg=1.2V, Vd=Open, Vb=0V로 한다. 즉, 선택 메모리 셀과의 차이는, 드레인 영역 DR에 0V를 인가하지 않고, 전압을 인가하지 않는 개방 상태로 하는 점에만 있다.
당해 비선택 메모리 셀은 드레인 영역 DR에 전압이 인가되지 않기 때문에, 반도체층 SL 중의 드레인 영역 DR측에 전압 인가 영역 VA(도 10 참조)는 형성되지 않는다. 따라서 0V의 전압 인가 영역 VA가 제어 게이트 전극 CG 및 메모리 게이트 전극 MG의 전위에 인입되어, 메모리 게이트 전극 MG 바로 아래의 반도체층 SL 중으로 확장되는 일은 없다. 또한 반도체 기판 SB에 인가된 전압 Vb(0V)는 매립 산화막 BX에 차단되기 때문에, 반도체층 SL에 도달하지 않는다.
이 때문에, 드레인 영역 DR이 개방 상태인 당해 비선택 메모리 셀에서는, 채널 영역을 포함하는 반도체층 SL이 완전히 공핍화된다. 따라서 ONO막 ON을 개재하여 반도체층 SL과 인접하는 메모리 게이트 전극 MG의 전압에 의하여 반도체층 SL 중에 전압이 유기되어, 유기 전압 영역 IV가 형성된다. 즉, 반도체층 SL 중에 있어서, 유기 전압 영역 IV에서는 채널 포텐셜이 들뜬 상태로 된다.
유기 전압 영역 IV는, 메모리 게이트 전극 MG에 ONO막 ON을 개재하여 근접하는 반도체층 SL 중에 형성되며, 그 전위는 메모리 게이트 전극 MG에 인가된 전압의 절반 정도로 된다. 즉, 유기 전압 영역 IV의 전위는, 예를 들어 5 내지 8V 정도이며, 여기서는, 유기 전압 영역 IV의 전위는, 예를 들어 7V이다.
이때, 반도체층 SL과 메모리 게이트 전극 MG 사이의 전위 차는 7V 정도이며, 도 10을 이용하여 설명한 선택 메모리 셀에 있어서의 반도체층 SL과 메모리 게이트 전극 MG 사이의 전위 차(예를 들어 14V)에 비하여 절반 정도의 크기밖에 되지 않는다. 이 경우, 메모리 게이트 전극 MG에 인가되는 전압(예를 들어 14V)과, 채널 영역의 전압(예를 들어 7V) 사이의 전위 차가 작기 때문에, 트랩 절연막인 질화실리콘막 NT에는 충분한 전계가 걸리지 않아, 메모리 게이트 전극 MG 중의 홀은 ONO막 ON 중에 주입되지 않는다. 즉, 당해 비선택 메모리 셀에서는 소거는 행해지지 않으며, ONO막 ON 중에 포획된 전하(데이터)는 유지된다.
또한 선택 메모리 셀과는 상이한 행에 위치하고, 선택 메모리 셀과 동일한 열에 위치하는 비선택 메모리 셀, 즉, 선택 메모리 셀과 상이한 제어 게이트선 및 메모리 게이트선에 접속되고, 선택 메모리 셀과 동일한 비트선에 접속된 비선택 메모리 셀(예를 들어 도 5에 도시하는 메모리 셀 MC5, MC9 및 MC13)의 각 부위에 대하여 인가하는 전압은 다음과 같다. 즉, 당해 비선택 메모리 셀의 각 부위에 인가하는 전압은, 예를 들어 Vmg=0V, Vs=Open, Vcg=0V, Vd=0V, Vb=0V로 한다.
이 경우, 메모리 게이트 전극에 인가되는 전압(Vmg=0V)과, 채널 영역의 전압(예를 들어 0V) 사이의 전위 차는 거의 없기 때문에, 메모리 게이트 전극 중의 홀은 ONO막 중에 주입되지 않는다. 즉, 당해 비선택 메모리 셀에서는 소거는 행해지지 않으며, ONO막 중에 트랩된 전하(정보)는 유지된다.
또한 선택 메모리 셀과는 상이한 행에 위치하고, 선택 메모리 셀과 상이한 열에 위치하는 비선택 메모리 셀, 즉, 선택 메모리 셀과 상이한 제어 게이트선, 메모리 게이트선 및 비트선에 접속된 비선택 메모리 셀(예를 들어 도 5에 도시하는 메모리 셀 MC6 내지 MC8, MC10 내지 MC12 및 MC14 내지 MC16)의 각 부위에 대하여 인가하는 전압은 다음과 같다. 즉, 당해 비선택 메모리 셀의 각 부위에 인가하는 전압은, 예를 들어 Vmg=0V, Vs=Open, Vcg=0V, Vd=Open, Vb=0V로 한다.
이 경우, 메모리 게이트 전극에 인가되는 전압(Vmg=0V)과, 채널 영역의 전압(예를 들어 0V) 사이의 전위 차는 거의 없기 때문에, 메모리 게이트 전극 중의 홀은 ONO막 중에 주입되지 않는다. 즉, 당해 비선택 메모리 셀에서는 소거는 행해지지 않으며, ONO막 중에 트랩된 전하(정보)는 유지된다.
또한 판독 동작은 상기 실시 형태 1과 마찬가지로 행할 수 있다.
<반도체 장치의 효과에 대하여>
이하에, 본 실시 형태의 반도체 장치의 효과에 대하여 설명한다.
본 실시 형태의 반도체 장치에서는, 벌크 실리콘 기판이 아니라, SOI 기판 상에 스플릿 게이트형의 MONOS 메모리를 설치하고 FN 방식에 의한 소거 동작을 행함으로써, 소거를 행하는 메모리 셀을 개별적으로 선택하는 것을 가능하게 하고 있다.
본 실시 형태의 소거 동작에 있어서, 선택 메모리 셀에서는, 도 10을 이용하여 설명한 바와 같이, 채널 영역으로 연신되는 전압 인가 영역 VA와 메모리 게이트 전극 MG 사이에 큰 전위 차가 발생함으로써 소거가 행해진다. 한편, 도 11을 이용하여 설명한 바와 같이, 선택 메모리 셀과 동일한 메모리 게이트선에 접속된 다른 메모리 셀 MC에서는, 반도체 기판 SB에 인가된 전압 Vb가 0V이더라도, 반도체층 SL이 반도체 기판 SB에 대하여 절연되어 있음으로써, 메모리 게이트 전극 MG와 인접하는 반도체층 SL 중에 유기 전압 영역 IV가 발생한다. 따라서 유기 전압 영역 IV를 갖는 채널 영역과 메모리 게이트 전극 MG 상호 간의 전위 차가 작기 때문에, 비선택의 당해 메모리 셀 MC에 있어서 소거는 행해지지 않는다.
즉, 메모리 게이트 전극 MG 바로 아래의 반도체 영역이 완전 공핍화되는 소자에서는, 메모리 게이트 전극 MG에 정의 전압을 인가함으로써 유기 전압 영역 IV가 발생하기 때문에, 상기 실시 형태 1과 마찬가지의 효과를 얻을 수 있다.
즉, 당해 메모리 셀 MC는 소거 동작의 대상으로서 선택되지 않으며, 복수 늘어선 1행의 메모리 셀 MC 중 특정한 메모리 셀 MC만을 선택하여 그 데이터를 소거할 수 있다. 또한 선택 메모리 셀과 상이한 행의 메모리 셀 MC에 대해서는, 메모리 게이트 전극 MG에 인가하는 전압을 작게 함으로써 비선택으로 할 수 있다. 따라서 본 실시 형태에서는, 비트선에 소정의 전압을 인가하고, 당해 비트선에 대하여 직교하는 방향으로 연장되는 메모리 게이트선에 소정의 전압을 인가함으로써, 당해 비트선 및 당해 메모리 게이트선의 교점에 위치하는 메모리 셀에 대하여 선택적으로 소거를 행할 수 있다.
따라서 행렬형상으로 늘어선 복수의 메모리 셀을 구비한 메모리 셀 어레이 내에서, 메모리 셀마다 기입 동작, 소거 동작 및 판독 동작을 행할 수 있다. 이 때문에, 데이터의 최소 단위(비트)의 기억 처리에 필요한 소자 면적을 저감시킬 수 있다. 또한 도 14를 이용하여 설명한 EEPROM과 같이, 반도체 장치에 있어서 기입 동작, 소거 동작 및 판독 동작을 행할 때, 메모리 어레이 내의 인접하는 메모리 셀의 각각의 웰에 대하여 상이한 전위를 공급할 필요가 없기 때문에, 메모리 셀 MC끼리의 사이의 소자 분리 영역의 폭을 크게 확보할 필요가 없다. 따라서 메모리의 기억 용량의 증대 및 반도체 칩의 미세화를 실현할 수 있기 때문에 반도체 장치의 성능을 향상시킬 수 있다.
이상, 본 발명자들에 의하여 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능함은 물론이다.
BX: 매립 산화막
CG: 제어 게이트 전극
DR: 드레인 영역
EI: 소자 분리 영역
FI: 핀
GF: 게이트 절연막
IV: 유기 전압 영역
MC, MC1 내지 MC16: 메모리 셀
MG: 메모리 게이트 전극
NT: 질화실리콘막
ON: ONO막
OX1, OX2: 산화실리콘막
SB: 반도체 기판
SL: 반도체층
SR: 소스 영역
VA: 전압 인가 영역
Vb, Vcg, Vd, Vmg, Vs: 전압
WL: 웰

Claims (16)

  1. 반도체 기판 상에 행렬형상으로 늘어선 복수의 메모리 셀을 갖고,
    상기 복수의 메모리 셀의 각각은,
    상기 반도체 기판의 일부이며, 상기 반도체 기판의 상면으로부터 돌출되어, 상기 반도체 기판의 주면을 따른 제1 방향으로 연장되는 돌출부와,
    상기 돌출부의 상면 상에 제1 절연막을 개재하여 형성되어, 상기 제1 방향에 직교하는 제2 방향으로 연장되는 제1 게이트 전극과,
    상기 제1 게이트 전극의 측벽에, 전하 축적부를 포함하는 제2 절연막을 개재하여 인접하고, 상기 돌출부의 상기 상면 상에 상기 제2 절연막을 개재하여 형성되어, 상기 제2 방향으로 연장되는 제2 게이트 전극과,
    상기 제1 게이트 전극과 인접하는 상기 돌출부의 상기 상면에 형성된 드레인 영역과,
    상기 제2 게이트 전극과 인접하는 상기 돌출부의 상기 상면에 형성된 소스 영역
    을 구비하고,
    소거 동작을 행할 때, 상기 복수의 메모리 셀 중 소거를 행하지 않는 제1 메모리 셀에서는, 상기 드레인 영역에 전압을 인가하지 않고 상기 제2 게이트 전극에 정전압을 인가하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 소거 동작을 행할 때, 상기 복수의 메모리 셀 중 소거를 행하는 제2 메모리 셀에서는, 상기 드레인 영역에 0V의 전압을 인가하고 상기 제2 게이트 전극에 상기 정전압을 인가하는, 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 메모리 셀 및 상기 제2 메모리 셀의 각각의 상기 제2 게이트 전극은 제1 배선에 접속되고, 상기 제1 메모리 셀의 상기 드레인 영역은 제2 배선에 접속되며, 상기 제2 메모리 셀의 상기 드레인 영역은 제3 배선에 접속되어 있는, 반도체 장치.
  4. 제1항에 있어서,
    상기 소거 동작을 행할 때, 상기 제1 메모리 셀의 상기 제2 게이트 전극 바로 아래의 상기 돌출부의 상기 상면에는, 상기 제2 게이트 전극에 인가된 상기 정전압에 의하여 유기 전압 영역이 발생하는, 반도체 장치.
  5. 제1항에 있어서,
    상기 제2 게이트 전극은 상기 돌출부의 상면을 덮고, 상기 돌출부의 상기 제2 방향에 있어서의 양측의 측벽을 덮고 있는, 반도체 장치.
  6. 제2항에 있어서,
    상기 소거 동작을 행할 때, 상기 제1 메모리 셀 및 상기 제2 메모리 셀의 각각의 바로 아래의 상기 반도체 기판에는 동일한 전압이 인가되는, 반도체 장치.
  7. 제2항에 있어서,
    상기 소거 동작을 행할 때, 상기 제1 메모리 셀의 상기 제2 게이트 전극과, 상기 제1 메모리 셀의 상기 제2 게이트 전극 바로 아래의 상기 돌출부의 상기 상면과의 사이의 제1 전위 차는, 상기 제2 메모리 셀의 상기 제2 게이트 전극과, 상기 제2 메모리 셀의 상기 제2 게이트 전극 바로 아래의 상기 돌출부의 상기 상면과의 사이의 제2 전위 차보다도 작은, 반도체 장치.
  8. 제1항에 있어서,
    상기 소거 동작을 행할 때, 상기 복수의 메모리 셀 중 소거를 행하는 제2 메모리 셀에서는, 상기 제2 게이트 전극 중으로부터 상기 전하 축적부에 정공을 주입함으로써 소거를 행하는, 반도체 장치.
  9. 반도체 기판, 상기 반도체 기판 상에 형성된 제1 절연막, 및 상기 반도체 기판 상에 상기 제1 절연막을 개재하여 형성된 반도체층을 포함하는 기판 상에 행렬형상으로 늘어선 복수의 메모리 셀을 갖고,
    상기 복수의 메모리 셀의 각각은,
    상기 반도체층의 상면 상에 제2 절연막을 개재하여 형성된 제1 게이트 전극과,
    상기 제1 게이트 전극의 측벽에, 전하 축적부를 포함하는 제3 절연막을 개재하여 인접하고, 상기 반도체층의 상기 상면 상에 상기 제3 절연막을 개재하여 형성된 제2 게이트 전극과,
    상기 제1 게이트 전극과 인접하는 상기 반도체층의 상기 상면에 형성된 드레인 영역과,
    상기 제2 게이트 전극과 인접하는 상기 반도체층의 상기 상면에 형성된 소스 영역
    을 구비하고,
    소거 동작을 행할 때, 상기 복수의 메모리 셀 중 소거를 행하지 않는 제1 메모리 셀에서는, 상기 드레인 영역에 전압을 인가하지 않고 상기 제2 게이트 전극에 정전압을 인가하는, 반도체 장치.
  10. 제9항에 있어서,
    상기 소거 동작을 행할 때, 상기 복수의 메모리 셀 중 소거를 행하는 제2 메모리 셀에서는, 상기 드레인 영역에 0V의 전압을 인가하고 상기 제2 게이트 전극에 상기 정전압을 인가하는, 반도체 장치.
  11. 제10항에 있어서,
    상기 제1 메모리 셀 및 상기 제2 메모리 셀의 각각의 상기 제2 게이트 전극은 제1 배선에 접속되고, 상기 제1 메모리 셀의 상기 드레인 영역은 제2 배선에 접속되며, 상기 제2 메모리 셀의 상기 드레인 영역은 제3 배선에 접속되어 있는, 반도체 장치.
  12. 제9항에 있어서,
    상기 소거 동작을 행할 때, 상기 제1 메모리 셀의 상기 제2 게이트 전극 바로 아래의 상기 반도체층의 상기 상면에는, 상기 제2 게이트 전극에 인가된 상기 정전압에 의하여 유기 전압 영역이 발생하는, 반도체 장치.
  13. 제9항에 있어서,
    상기 소거 동작을 행할 때, 상기 반도체층의 상기 상면으로부터 상기 반도체층의 하면에 도달하는 공핍층이 발생하는, 반도체 장치.
  14. 제10항에 있어서,
    상기 소거 동작을 행할 때, 상기 제1 메모리 셀의 상기 제2 게이트 전극과, 상기 제1 메모리 셀의 상기 제2 게이트 전극 바로 아래의 상기 반도체층의 상기 상면과의 사이의 제1 전위 차는, 상기 제2 메모리 셀의 상기 제2 게이트 전극과, 상기 제2 메모리 셀의 상기 제2 게이트 전극 바로 아래의 상기 반도체층의 상기 상면과의 사이의 제2 전위 차보다도 작은, 반도체 장치.
  15. 제9항에 있어서,
    상기 소거 동작을 행할 때, 상기 복수의 메모리 셀 중 소거를 행하는 제2 메모리 셀에서는, 상기 제2 게이트 전극 중으로부터 상기 전하 축적부에 정공을 주입함으로써 소거를 행하는, 반도체 장치.
  16. 제9항에 있어서,
    상기 반도체 기판과 상기 반도체층은 서로 절연되어 있는, 반도체 장치.
KR1020160158688A 2016-02-17 2016-11-25 반도체 장치 KR20170096934A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016027532A JP6718248B2 (ja) 2016-02-17 2016-02-17 半導体装置
JPJP-P-2016-027532 2016-02-17

Publications (1)

Publication Number Publication Date
KR20170096934A true KR20170096934A (ko) 2017-08-25

Family

ID=57860674

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160158688A KR20170096934A (ko) 2016-02-17 2016-11-25 반도체 장치

Country Status (6)

Country Link
US (1) US10395742B2 (ko)
EP (1) EP3208807A1 (ko)
JP (1) JP6718248B2 (ko)
KR (1) KR20170096934A (ko)
CN (1) CN107093457B (ko)
TW (1) TW201732823A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10879256B2 (en) 2017-11-22 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded memory using SOI structures and methods
TWI773482B (zh) * 2020-09-15 2022-08-01 力旺電子股份有限公司 記憶體結構及其操作方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3692664B2 (ja) * 1996-11-08 2005-09-07 ソニー株式会社 不揮発性半導体記憶装置
JP4117998B2 (ja) * 2000-03-30 2008-07-16 シャープ株式会社 不揮発性半導体記憶装置、その読み出し、書き込み方法及び消去方法、その製造方法
JP4335659B2 (ja) * 2003-12-19 2009-09-30 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JP4601316B2 (ja) * 2004-03-31 2010-12-22 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP2005332502A (ja) 2004-05-20 2005-12-02 Renesas Technology Corp 半導体装置およびｉｃカード
JP2006041354A (ja) * 2004-07-29 2006-02-09 Renesas Technology Corp 半導体装置及びその製造方法
JP2006066564A (ja) * 2004-08-26 2006-03-09 Renesas Technology Corp 半導体装置およびその製造方法
TWI259585B (en) * 2005-03-21 2006-08-01 Powerchip Semiconductor Corp Split gate flash memory and manufacturing method thereof
KR100663366B1 (ko) * 2005-10-26 2007-01-02 삼성전자주식회사 자기 정렬된 부유게이트를 갖는 플래시메모리소자의제조방법 및 관련된 소자
JP5149539B2 (ja) * 2007-05-21 2013-02-20 ルネサスエレクトロニクス株式会社 半導体装置
DE102008030864B4 (de) * 2008-06-30 2010-06-17 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement als Doppelgate- und Tri-Gatetransistor, die auf einem Vollsubstrat aufgebaut sind und Verfahren zur Herstellung des Transistors
JP2010183022A (ja) * 2009-02-09 2010-08-19 Renesas Electronics Corp 半導体装置およびその製造方法
CN102810560B (zh) * 2011-06-01 2016-03-30 中国科学院微电子研究所 分裂栅存储器及其制造方法
US9263132B2 (en) * 2011-08-10 2016-02-16 Globalfoundries Singapore Pte. Ltd. Double gated flash memory
JP5951374B2 (ja) * 2012-07-09 2016-07-13 ルネサスエレクトロニクス株式会社 半導体装置
JP6274826B2 (ja) * 2013-11-14 2018-02-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TWI555213B (zh) * 2014-09-04 2016-10-21 力晶科技股份有限公司 快閃記憶體閘極結構及其製作方法

Also Published As

Publication number Publication date
CN107093457B (zh) 2022-04-26
TW201732823A (zh) 2017-09-16
EP3208807A1 (en) 2017-08-23
CN107093457A (zh) 2017-08-25
US10395742B2 (en) 2019-08-27
JP6718248B2 (ja) 2020-07-08
US20180233202A1 (en) 2018-08-16
JP2017147313A (ja) 2017-08-24

Similar Documents

Publication Publication Date Title
CN109841629B (zh) 每位多单元的非易失性存储器单元
US9847343B2 (en) Charge trapping nonvolatile memory devices, methods of fabricating the same, and methods of operating the same
US7106625B2 (en) Charge trapping non-volatile memory with two trapping locations per gate, and method for operating same
US7209386B2 (en) Charge trapping non-volatile memory and method for gate-by-gate erase for same
US7120059B2 (en) Memory array including multiple-gate charge trapping non-volatile cells
US7646041B2 (en) Non-volatile memory devices including vertical channels, methods of operating, and methods of fabricating the same
US7387932B2 (en) Method for manufacturing a multiple-gate charge trapping non-volatile memory
US8940604B2 (en) Nonvolatile memory comprising mini wells at a floating potential
KR100964759B1 (ko) 불휘발성 반도체 기억 장치
EP1615228A1 (en) Charge trapping non-volatile memory and method for operating same
US8830761B2 (en) Method of reading and writing nonvolatile memory cells
KR100735929B1 (ko) 낸드형 플래시 메모리 어레이 및 그 동작 방법
KR20090107495A (ko) 트렌치 메모리 구조들 및 동작
KR101314328B1 (ko) 비휘발성 메모리 소자 및 그 동작 방법
KR100532429B1 (ko) 바이트 오퍼레이션 비휘발성 반도체 메모리 장치
KR20080051065A (ko) 플래시 메모리 장치 및 이의 구동 방법
CN107093457B (zh) 半导体器件
JP5868889B2 (ja) 不揮発性半導体記憶装置
JP2021002550A (ja) 半導体装置
US20060261400A1 (en) Nonvolatile semiconductor device
US20060175652A1 (en) Non-volatile memory and operating method thereof
JP3923822B2 (ja) ランダムプログラミングが可能な不揮発性半導体メモリ