JP2005332502A - 半導体装置およびｉｃカード - Google Patents

Abstract

【課題】 不揮発性メモリを含む半導体装置およびＩＣカードにおいて、フラッシュメモリの面積を縮小して、チップサイズを小さくすることができる技術を提供する。
【解決手段】 複数の不揮発性メモリセルを含みワード線単位で消去および書き込みが可能なフラッシュメモリ１８を有するものであり、前記メモリセルはＭＯＮＯＳ型不揮発性メモリセルであり、フラッシュメモリ１８は、選択された前記メモリセルへのデータ書き込み時に非選択データ線とウェルとの間に印加される電圧が、非選択の前記メモリセルの誤消去防止のため、前記非選択の前記メモリセルのトランジスタがオンになり誤書き込みが発生しない範囲内で最小の値となっているものである。
【選択図】 図１

Description

本発明は、半導体装置およびＩＣカードに関し、特に、電気的に書き込み消去可能な不揮発性メモリおよびそのメモリを搭載したＩＣカードの構成に適用して有効な技術に関する。

本発明者が検討した技術として、例えば、ＥＥＰＲＯＭ、フラッシュメモリなどの不揮発性メモリ、並びにそのメモリを搭載したＩＣカードにおいては、以下の技術が考えられる。

例えば、図１７に、ＩＣカードに搭載される半導体チップの構成の一例を示す。図１７に示す半導体チップ１１は、電気的に書き込み消去可能なＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）１２、書き換え不可能なマスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）１３、随時書き込み読み出し可能なＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１４、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１５、アナログ／デジタル変換器などのアナログ回路１６、データの入出力ポートであるＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）回路１７などから構成されている。

一般に、マスクＲＯＭ１３には、ＣＰＵ１５で種々の処理を実行するためのプログラムなどが格納されている。ＥＥＰＲＯＭ１２には、書き換え頻度の高い各種データが記憶されており、バイト単位での書き換えが可能である。携帯電話のＩＣカード用半導体チップを例にとれば、ＥＥＰＲＯＭ１２には、電話番号、課金情報、通話メモなどのデータが格納される。

ＥＥＰＲＯＭ１２に利用される不揮発性メモリセルとしては、例えば、酸化絶縁膜に囲まれた浮遊ポリシリコンゲートに電子が蓄積される浮遊ゲート型などがある （例えば、特許文献１および特許文献２参照）。

浮遊ゲート型の不揮発性メモリセルは、浮遊ゲート、ワード線に接続されたコントロールゲート、ソース線に接続されたソース、およびデータ線に接続されたドレインを持つメモリセルトランジスタを有する。このメモリセルトランジスタは、浮遊ゲートに電子が注入されると閾値電圧が上昇し、また、浮遊ゲートから電子を引き抜くと閾値電圧が低下する。このメモリセルトランジスタは、データ読み出しのためのワード線電圧（コントロールゲート印加電圧）に対する閾値電圧の高低に応じた情報を記憶することになる。

また、不揮発性メモリセルに対する書き込み方式には、ＦＮトンネル現象を利用する方式とホットエレクトロンを利用する方式とがある。ＦＮトンネル現象を利用する方式は、コントロールゲートと基板（もしくはウェル領域）との間、またはコントロールゲートとソースまたはドレインとの間に電圧を印加してＦＮトンネル現象を利用して浮遊ゲートに電子を注入したり放出したりして閾値電圧を変化させる方式である。

一方、ホットエレクトロンを利用する方式は、コントロールゲートに高電圧を印加した状態でソース・ドレイン間に電流を流してチャネルで発生したホットエレクトロンを浮遊ゲートに注入して閾値電圧を変化させる方式である。
特開平１１−２３２８８６号公報 特開２００２−１９７８７６号公報

ところで、前記のような不揮発性メモリおよびＩＣカードの技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

近年、ソフトウェアのデバックなどに時間を要し、ＩＣカード開発のＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）の短縮が阻まれるようになってきた。そのため、ＩＣカードメーカーなどから、早期市場導入のため、マスクＲＯＭ１３をフラッシュメモリに置き換えて欲しいという要求が出てきた。すなわち、マスクＲＯＭ１３をフラッシュメモリに置き換え、フィールドでのアプリケーションソフトの変更または追加ができるようにすることにより、ＩＣカード開発のＴＡＴを短縮しようというものである。また、セキュリティや少量ユーザ向けのため、マスクＲＯＭ１３をフラッシュメモリへ置き換える要求もある。

しかし一般に、フラッシュメモリは、ＥＥＰＲＯＭと比較してチップ内を占める面積は小さい方であるが、マスクＲＯＭと比較すると、まだまだ面積が大きくコストアップにもつながる。

そこで、本発明の目的は、不揮発性メモリおよびＩＣカードにおいて、フラッシュメモリの面積を縮小して、チップサイズを小さくすることができる技術を提供することにある。

また、本発明の他の目的は、不揮発性メモリおよびＩＣカードの製造工程において、製造コストおよび製造工程の増加を防止することのできる技術を提供することにある。

また、本発明の他の目的は、不揮発性メモリおよびＩＣカードの開発期間の短縮および早期市場投入を可能とする技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明による半導体装置は、複数の不揮発性メモリセルを含みワード線単位で消去および書き込みが可能なフラッシュメモリを有するものであり、前記メモリセルはＭＯＮＯＳ型不揮発性メモリセルであり、前記フラッシュメモリは、選択された前記メモリセルへのデータ書き込み時に非選択データ線とウェルとの間に印加される電圧が、非選択の前記メモリセルの誤消去防止のため、前記非選択の前記メモリセルのトランジスタがオンになり誤書き込みが発生しない範囲内で最小の値となっているものである。

また、本発明による半導体装置は、複数の不揮発性メモリセルを含みバイト単位で消去および書き込みが可能なＥＥＰＲＯＭと、複数の不揮発性メモリセルを含みワード線単位で消去および書き込みが可能なフラッシュメモリとを同一チップ上に混載したものであり、 前記メモリセルはＭＯＮＯＳ型不揮発性メモリセルであり、前記ＥＥＰＲＯＭはバイト単位でウェル分割され、前記フラッシュメモリはウェル分割されていないものである。

また、本発明によるＩＣカードは、前記半導体装置を備えているものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

不揮発性メモリおよびＩＣカードにおいて、フラッシュメモリの面積を縮小して、チップサイズを小さくすることができる。

また、不揮発性メモリおよびＩＣカードの製造工程において、製造コストおよび製造工程の増加を防止することができる。

また、不揮発性メモリおよびＩＣカードの開発期間の短縮および早期市場投入を可能とすることができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は本発明の一実施の形態による半導体装置のチップレイアウトの概略を示す図である。

まず、図１により、本実施の形態による半導体装置の構成の一例を説明する。本実施の形態の半導体装置は、例えば、ＩＣカードに搭載される半導体チップ１９とされ、電気的に書き込み消去可能なＥＥＰＲＯＭ１２、複数の不揮発性メモリセルを含みワード線単位で消去および書き込みが可能なフラッシュメモリ１８、随時書き込み読み出し可能なＲＡＭ１４、ＣＰＵ１５、アナログ／デジタル変換器などのアナログ回路１６、データの入出力ポートであるＩ／Ｏ回路１７などから構成されている。半導体チップ１９は、バイト単位で書き換えができるＥＥＰＲＯＭ１２と、ワード線単位（またはブロック単位）で書き換えができるフラッシュメモリ１８を同一チップ上に混載している。

ＥＥＰＲＯＭ１２とフラッシュメモリ１８は、共に、ＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）型不揮発性メモリセルから構成されており、ＥＥＰＲＯＭ１２はバイト単位でウェル分割があるが、フラッシュメモリ１８にはウェル分割がない。フラッシュメモリ１８の消去動作は、マット一括またはワード線単位で行われる。

ＥＥＰＲＯＭ１２のメモリセルは、１セル／１トランジスタ型または１セル／２トランジスタ型のいずれでもよい。１セル／１トランジスタ型または１セル／２トランジスタ型のメモリセルについては後述の図３および４に詳細に記載する。フラッシュメモリ１８のメモリセルは、１セル／１トランジスタ型で構成されている。また、フラッシュメモリ１８のメモリセルは、集積度を上げるため、メモリセルのトランジスタサイズ（Ｗ／Ｌ）がＥＥＰＲＯＭ１２よりも小さくしてもよい。本実施の形態においては、トランジスタサイズ（Ｗ／Ｌ）とは上記フラッシュメモリ１８のゲート長（Ｌ）およびゲート幅（Ｗ）のことを指す。

本実施の形態による半導体チップ１９は、前記図１７に示した半導体チップ１１のマスクＲＯＭ１３をフラッシュメモリ１８に置き換えたものである。

図２は、図１に示すＥＥＰＲＯＭ１２およびフラッシュメモリ１８を構成するＭＯＮＯＳ型不揮発性メモリセルの構造の一例を示す断面図である。本実施の形態によるＭＯＮＯＳ型不揮発性メモリセル２１は、例えば、Ｐウェル２２、ｎ型拡散層（ｎ⁺）２３，２４、ｎ型拡散層（ｎ^-）２５，２６、トンネル絶縁膜（ＳｉＯ₂）２７、シリコン窒化膜（ＳｉＮ₃）２８、トップ絶縁膜（ＳｉＯ₂）２９、多結晶シリコン（ポリＳｉ）３０、コバルトシリサイド（ＣｏＳｉ₂）３１，３２などからなり、ｎ型拡散層（ｎ⁺）２３，２４はトランジスタのソース・ドレイン、多結晶シリコン（ポリＳｉ）３０はゲートを構成する。トンネル絶縁膜２７の膜厚は１〜２ｎｍ程度、シリコン窒化膜２８の膜厚は１２ｎｍ程度、トップ絶縁膜２９の膜厚は３ｎｍ程度である。

上記のＭＯＮＯＳ型不揮発性メモリセル２１の構造は、まず、半導体基板に形成されたＰウェル２２上に、トンネル絶縁膜（ＳｉＯ₂）２７、電荷蓄積層としてシリコン窒化膜（ＳｉＮ₃）２８およびトップ絶縁膜（ＳｉＯ₂）２９の順に形成されている。すなわち電荷蓄積層２８を含む絶縁膜が形成されている。

ゲート電極３０は導電性膜である多結晶シリコン（ポリＳｉ）３０で形成されており、トップ絶縁膜（ＳｉＯ₂）２９上に形成されている。このゲート電極３０はＭＯＮＯＳ型不揮発性メモリセルのワード線（ＷＬ）を構成する。

ＭＯＮＯＳ型不揮発性メモリセルの書き込み動作は、多結晶シリコン３０のゲート電極とＰウェル２２間に印加する電界によって、トンネル絶縁膜２７を通してＰウェル２２側から電荷を注入し、電荷蓄積層であるシリコン窒化膜２８の空間的離散捕獲中心に電荷を捕獲させることにより、書き込みが行われる。

半導体基板に形成されたＰウェル２２内には、ｎ型の導電性を示す不純物が導入されたｎ型拡散層（ｎ^-）２５，２６が、上記のゲート電極３０に整合されるように形成されている。また、ゲート電極３０の側壁にはサイドウォールスペーサＳＷが形成されており、このサイドウォールスペーサＳＷに整合されるように、上記ｎ型拡散層（ｎ^-）２５，２６よりも不純物濃度の高いｎ型拡散層（ｎ⁺）２３，２４が形成されている。これらｎ型拡散層（ｎ^-）２５，２６およびｎ型拡散層（ｎ⁺）２３，２４は、ＭＯＮＯＳ型不揮発性メモリセルのソース・ドレイン領域を構成する。

図３は、図１に示すＥＥＰＲＯＭ１２のレイアウトの一部およびその断面の一例を示す図である。図３は、メモリマット部とウェル分割部を示す。図３において、３３はメモリマット、３４はウェル分割、３５はワードシャント、３６はメモリマットエッジである。また、メモリマット３３では、メモリセルトランジスタのソース・ドレインを形成するｎ型拡散層３７、素子分離用の酸化膜層３８などがＰウェル（ＨＰＷＬ）３９上に形成されている。ウェル分割３４では、ｎ型拡散層４０およびＮウェル（ＮＷ，ＨＮＷＬ）によりＰウェルが分割されている。メモリセル８ビットごとに、ウェル分割３４およびワードシャント３５が形成されている。図３に示すように、ウェル分割３４は、メモリセル４個分の面積が必要となる。

図４は、図１に示すＥＥＰＲＯＭ１２のメモリセルアレイ構造と動作条件（１セル／２トランジスタ）の一例を示す説明図である。図４に示す各メモリセルは、スイッチトランジスタと電荷を蓄積するセルトランジスタの２トランジスタで構成される場合の一例である。なお、以下においては、これに限定されるものではないが、メモリセルを構成するトランジスタがｎチャネル型トランジスタの場合を例に説明する。

２トランジスタ型のメモリセルは、前述のＭＯＮＯＳ型メモリセル構造を有し、それぞれ、セルトランジスタＣＴ１〜８とスイッチトランジスタＳＴ１〜８から構成され、セルトランジスタＣＴ１〜８のゲートはワード線ＷＬ１〜２に、ソースはソース線ＳＬ１〜４に、ドレインはスイッチトランジスタＳＴ１〜８のソースに接続され、スイッチトランジスタＳＴ１〜８のゲートは制御線ＣＬ１〜２に、ドレインはデータ線ＤＬ１〜４に接続されている。また、セルトランジスタＣＴ１〜２，ＣＴ５〜６、スイッチトランジスタＳＴ１〜２，ＳＴ５〜６のバックゲート（バックバイアス）は、それぞれウェルＷＥ１に接続され、セルトランジスタＣＴ３〜４，ＣＴ７〜８、スイッチトランジスタＳＴ３〜４，ＳＴ７〜８のバックゲートは、それぞれウェルＷＥ２に接続されている。

図４では、説明簡便化のため、メモリセルが２行４列に配列されている場合を示したが、これに限定されるわけではなく、実際は、さらに多くのメモリセルがマトリクス状に配列され、メモリアレイを構成している。また、同一ウェルおよび同一ワード線上のメモリセル配列は、図４では、例えばセルトランジスタＣＴ１〜２およびスイッチトランジスタＳＴ１〜２の２列構成であるが、８ビット（１バイト）構成の場合、同一ウェル上に８列となっている。なお、この場合、メモリセルの消去および書き込みは、１バイト単位で行われる。

次に、図４により、１セル２トランジスタ型メモリセルの消去、書き込みおよび読み出しの動作を説明する。

まず、消去動作から説明する。例えば、セルトランジスタＣＴ１〜２に蓄積されたデータを消去する場合、選択ウェルＷＥ１の電位を１．５Ｖ、制御線ＣＬ１の電位を１．５Ｖ、ワード線ＷＬ１の電位を−８．５Ｖ、ソース線ＳＬ１〜２の電位を１．５Ｖ、データ線ＤＬ１〜２をフローティングにして、スイッチトランジスタＳＴ１〜２をオフにして、セルトランジスタＣＴ１〜２の窒化膜に蓄積された電荷を引き抜くことによりデータを消去する。また、消去を行わない他のメモリセル（ＣＴ３〜８，ＳＴ３〜８）については、非選択ウェルＷＥ２の電位を−８．５Ｖ、制御線ＣＬ２の電位を０Ｖ、ワード線ＷＬ２の電位を１．５Ｖ、ソース線ＳＬ３〜４の電位を１．５Ｖ、データ線ＤＬ３〜４をフローティングにして、セルトランジスタＣＴ３〜８の窒化膜に蓄積された電荷が逃げないようにする。

次に、書き込み動作を説明する。例えば、セルトランジスタＣＴ１にデータを書き込む場合、選択ウェルＷＥ１の電位を−１０．５Ｖ、制御線ＣＬ１の電位を１．５Ｖ、ワード線ＷＬ１の電位を１．５Ｖ、ソース線ＳＬ１をフローティング、データ線ＤＬ１の電位を−１０．５Ｖ、スイッチトランジスタＳＴ１〜２をオンにして、セルトランジスタＣＴ１の窒化膜に電荷を注入することによりデータを書き込む。また、書き込みを行わない他のメモリセル（ＣＴ２〜８，ＳＴ２〜８）については、非選択ウェルＷＥ２の電位を−１０．５Ｖ、制御線ＣＬ２の電位を０Ｖ、ワード線ＷＬ２の電位を−１０．５Ｖ、ソース線ＳＬ２をフローティング、ソース線ＳＬ３〜４の電位を１．５Ｖ、データ線ＤＬ２〜４の電位を−１．５Ｖにして、セルトランジスタＣＴ２〜８の窒化膜に電荷が注入されないようにする。

次に、読み出し動作を説明する。例えば、セルトランジスタＣＴ１に”１”データが蓄積されトランジスタの閾値電圧が高くなっていて、セルトランジスタＣＴ２には”０”データが蓄積されトランジスタの閾値電圧が低くなっているとする。セルトランジスタＣＴ１〜２のデータを読み出す場合、選択ウェルＷＥ１の電位を０Ｖ、制御線ＣＬ１の電位を２Ｖ、ワード線ＷＬ１の電位を０Ｖ、ソース線ＳＬ１〜２の電位を０Ｖ、データ線ＤＬ１〜２の電位を０．８Ｖにして、スイッチトランジスタＳＴ１〜２をオンにして、セルトランジスタＣＴ１〜２のデータを読み出す。この場合、セルトランジスタＣＴ１の閾値電圧は高く、セルトランジスタＣＴ２の閾値電圧は低くなっているので、データ線ＤＬ１の電位は変わらず、データ線ＤＬ２の電位は下がる。また、読み出しを行わない他のメモリセル（ＣＴ３〜８，ＳＴ３〜８）については、非選択ウェルＷＥ２の電位を０Ｖ、制御線ＣＬ２の電位を０Ｖ、ワード線ＷＬ２の電位を０Ｖ、ソース線ＳＬ３〜４の電位を０Ｖ、データ線ＤＬ３〜４の電位を０Ｖにして、セルトランジスタＣＴ３〜８がオンしないようにする。

図５は、図１に示すＥＥＰＲＯＭ１２のメモリセルアレイ構造と動作条件（１セル／１トランジスタ）の一例を示す説明図である。図５に示す各メモリセルは、電荷を蓄積するセルトランジスタの１トランジスタのみで構成される場合の一例である。

１トランジスタ型のメモリセルは、前述のＭＯＮＯＳ型メモリセル構造を有し、それぞれ、セルトランジスタＣＴ１〜８から構成され、セルトランジスタＣＴ１〜８のゲートはワード線ＷＬ１〜２に、ソースはソース線ＳＬ１〜４に、ドレインはデータ線ＤＬ１〜４に接続されている。また、セルトランジスタＣＴ１〜２，ＣＴ５〜６のバックゲートは、それぞれウェルＷＥ１に接続され、セルトランジスタＣＴ３〜４，ＣＴ７〜８のバックゲートは、それぞれウェルＷＥ２に接続されている。

図５では、説明簡便化のため、メモリセルが２行４列に配列されている場合を示したが、これに限定されるわけではなく、実際は、さらに多くのメモリセルがマトリクス状に配列され、メモリアレイを構成している。また、同一ウェルおよび同一ワード線上のメモリセル配列は、図５では、例えばセルトランジスタＣＴ１〜２の２列構成であるが、８ビット（１バイト）構成の場合、同一ウェル上に８列となっている。なお、この場合、メモリセルの消去および書き込みは、１バイト単位で行われる。

次に、図５により、１セル１トランジスタ型メモリセルの消去、書き込みおよび読み出しの動作を説明する。

まず、消去動作から説明する。例えば、データを消去するメモリセル（選択メモリセル）として、セルトランジスタＣＴ１〜２に蓄積されたデータを消去する場合、選択ウェルＷＥ１の電位を１．５Ｖ、ワード線ＷＬ１の電位を−８．５Ｖ、ソース線ＳＬ１〜２の電位を１．５Ｖ、データ線ＤＬ１〜２をフローティングにして、セルトランジスタＣＴ１〜２の窒化膜に蓄積された電荷を引き抜くことによりデータを消去する。また、消去を行わない他のメモリセル（非選択メモリセル）（ＣＴ３〜８）については、非選択ウェルＷＥ２の電位を−８．５Ｖ、ワード線ＷＬ２の電位を１．５Ｖ、ソース線ＳＬ３〜４の電位を１．５Ｖ、データ線ＤＬ３〜４をフローティングにして、セルトランジスタＣＴ３〜８の窒化膜に蓄積された電荷が逃げないようにする。

次に、書き込み動作を説明する。例えば、データを書き込むメモリセル（選択メモリセル）として、セルトランジスタＣＴ１にデータを書き込む場合、選択ウェルＷＥ１の電位を−１０．５Ｖ、ワード線ＷＬ１の電位を１．５Ｖ、ソース線ＳＬ１の電位を−１０．５Ｖ、データ線ＤＬ１をフローティングにして、セルトランジスタＣＴ１の窒化膜に電荷を注入することによりデータを書き込む。また、書き込みを行わない他のメモリセル（非選択メモリセル）（ＣＴ２〜８）については、非選択ウェルＷＥ２の電位を−１０．５Ｖ、ワード線ＷＬ２の電位を−１０．５Ｖ、ソース線ＳＬ２〜４の電位を１．５Ｖ、データ線ＤＬ２〜４をフローティングにして、セルトランジスタＣＴ２〜８の窒化膜に電荷が注入されないようにする。

次に、読み出し動作を説明する。例えば、セルトランジスタＣＴ１に”１”データが蓄積されトランジスタの閾値電圧が高くなっていて、セルトランジスタＣＴ２には”０”データが蓄積されトランジスタの閾値電圧が低くなっているとする。セルトランジスタＣＴ１〜２のデータを読み出す場合、選択ウェルＷＥ１の電位を−２Ｖ、ワード線ＷＬ１の電位を０Ｖ、ソース線ＳＬ１〜２の電位を０Ｖ、データ線ＤＬ１〜２の電位を１Ｖにして、セルトランジスタＣＴ１〜２のデータを読み出す。この場合、セルトランジスタＣＴ１の閾値電圧は高く、セルトランジスタＣＴ２の閾値電圧は低くなっているので、データ線ＤＬ１の電位は変わらず、データ線ＤＬ２の電位は下がる。また、読み出しを行わない他のメモリセル（ＣＴ３〜８）については、非選択ウェルＷＥ２の電位を−２Ｖ、ワード線ＷＬ２の電位を−２Ｖ、ソース線ＳＬ３〜４の電位を０Ｖ、データ線ＤＬ３〜４の電位を０Ｖにして、セルトランジスタＣＴ３〜８がオンしないようにする。読み出し時に非選択メモリセルのバックゲート電位を下げることにより、前記図４のようなスイッチトランジスタが不要となる。

図６は、前記図１に示すフラッシュメモリ１８のメモリセルアレイ構造と動作条件（１セル／１トランジスタ）の一例を示す説明図である。図６に示す各メモリセルは１トランジスタ型のメモリセルであり、前記図５に示したメモリセルと同じ構造であるが、トランジスタサイズは小さく、また、図５のようなウェル分割はない。

１トランジスタ型のメモリセルは、前述のＭＯＮＯＳ型メモリセル構造を有し、それぞれ、セルトランジスタＣＴ１〜８から構成され、セルトランジスタＣＴ１〜８のゲートはワード線ＷＬ１〜２に、ソースはソース線ＳＬ１〜４に、ドレインはデータ線ＤＬ１〜４に接続されている。また、セルトランジスタＣＴ１〜８のバックゲートは、それぞれウェルＷＥに接続されている。

図６では、説明簡便化のため、メモリセルが２行４列に配列されている場合を示したが、これに限定されるわけではなく、実際は、さらに多くのメモリセルがマトリクス状に配列され、メモリアレイを構成している。なお、この場合、メモリセルの消去および書き込みは、ワード線単位で行われる。

次に、図６により、１セル１トランジスタ型メモリセルの消去、書き込みおよび読み出しの動作を説明する。

まず、消去動作から説明する。例えば、データを消去するメモリセル（選択メモリセル）として、セルトランジスタＣＴ１８に蓄積されたデータを消去する場合、ウェルＷＥの電位を１．５Ｖ、ワード線ＷＬ１〜２の電位を−８．５Ｖ、ソース線ＳＬ１〜４の電位を１．５Ｖ、データ線ＤＬ１〜４をフローティングにして、セルトランジスタＣＴ１〜２の窒化膜に蓄積された電荷を引き抜くことによりデータを消去する。

次に、書き込み動作を説明する。例えば、データを書き込むメモリセル（選択メモリセル）として、セルトランジスタＣＴ１にデータを書き込む場合、ウェルＷＥの電位を−１０．５Ｖ、ワード線ＷＬ１の電位を１．５Ｖ、ソース線ＳＬ１の電位を−１０．５Ｖ、データ線ＤＬ１をフローティングにして、セルトランジスタＣＴ１の窒化膜に電荷を注入することによりデータを書き込む。また、書き込みを行わない他のメモリセル（非選択メモリセル）（ＣＴ２〜８）については、ウェルＷＥの電位を−１０．５Ｖ、ワード線ＷＬ２の電位を−１０．５Ｖ、ソース線ＳＬ２〜４の電位を１．５Ｖ、データ線ＤＬ２〜４をフローティングにして、セルトランジスタＣＴ２〜８の窒化膜に電荷が注入されないようにする。

次に、読み出し動作を説明する。例えば、セルトランジスタＣＴ１に”１”データが蓄積されトランジスタの閾値電圧が高くなっていて、セルトランジスタＣＴ２には”０”データが蓄積されトランジスタの閾値電圧が低くなっているとする。セルトランジスタＣＴ１〜２のデータを読み出す場合、ウェルＷＥの電位を−２Ｖ、ワード線ＷＬ１の電位を０Ｖ、ソース線ＳＬ１〜２の電位を０Ｖ、データ線ＤＬ１〜２の電位を１Ｖにして、セルトランジスタＣＴ１〜２のデータを読み出す。この場合、セルトランジスタＣＴ１の閾値電圧は高く、セルトランジスタＣＴ２の閾値電圧は低くなっているので、データ線ＤＬ１の電位は変わらず、データ線ＤＬ２の電位は下がる。また、読み出しを行わない他のメモリセル（ＣＴ３〜８）については、ウェルＷＥの電位を−２Ｖ、ワード線ＷＬ２の電位を−２Ｖ、ソース線ＳＬ３〜４の電位を０Ｖ、データ線ＤＬ３〜４の電位を０Ｖにして、セルトランジスタＣＴ３〜８がオンしないようにする。

図７は、前記図１に示すＥＥＰＲＯＭ１２における書き込み時の誤消去（ディスターブ）現象を説明するためのメモリアレイ構成を示す説明図である。

例えば、書き込み動作時に、セルトランジスタＣＴ１にデータを書き込む場合、ウェルＷＥ１〜２の電位を−１０．５Ｖ、ワード線ＷＬ１の電位を１．５Ｖ、ワード線ＷＬ２の電位を−１０．５Ｖ、データ線ＤＬ１の電位を−１０．５Ｖ、データ線ＤＬ２の電位を−１．５Ｖ、データ線ＤＬ３〜４をフローティング、ソース線ＳＬ１〜２をフローティング、ソース線ＳＬ３〜４の電位を１．５Ｖとする。この時、セルトランジスタＣＴ７〜８の閾値電圧（Ｖｔｈ−Ｈ）の低下、すなわち、誤消去が発生する場合がある。

この現象を図８により、より具体的に説明する。図８は、前記図１に示すＥＥＰＲＯＭ１２における書き込み時の誤消去（ディスターブ）現象を説明するためのメモリセルの断面構造を示す説明図である。図８は、セルトランジスタＣＴ７の非選択ウェル（Ｐ^-）ＷＥ２、ソース線（ｎ⁺）ＳＬ３、ワード線ＷＬ２の部分を示す。誤消去現象は、ソース電位（Ｖｓ）が１．５Ｖ、バックゲート電位（Ｖｓｕｂ）が−１０．５Ｖ、ゲート電位（Ｖｇ）が−１０．５Ｖであるので、ソース−バックゲート間のｐｎ接合部の電界が強くなり、アバランシェ現象により電子または正孔が発生し、電子がソース線ＳＬ３に吸収され、正孔がシリコン窒化膜２８に注入されることにより起こる。すなわち、書き込み動作時に非選択メモリセルＣＴ２〜ＣＴ８のうち、ゲート電極とソース間にかかる電位差が他のメモリセルに比べて大きいメモリセルＣＴ７，８において、上記のような誤消去の問題が起こる。

誤消去現象によりセルトランジスタＣＴ７〜８の閾値電圧が変化する様子を図９に示す。図９は、前記図１に示すＥＥＰＲＯＭ１２における書き込み時の誤消去現象を説明するための非選択メモリセルの閾値電圧の時間的変化を示す図である。図９において、横軸は書き込み時間（累積時間）、縦軸は非選択メモリセルの閾値電圧（Ｖｔｈ）を示す。図９に示すように、書き込み時間が長くなるに従い、非選択メモリセルの閾値電圧（Ｖｔｈ）が低下していく。

フラッシュメモリにおいても、同様に、書き込み動作による誤消去現象が発生する。図１０は、前記図１に示すフラッシュメモリ１８における書き込み時の誤消去（ディスターブ）現象を説明するためのメモリアレイ構成を示す説明図である。

例えば、書き込み動作時に、選択メモリセルであるセルトランジスタＣＴ１にデータを書き込む場合、ウェルＷＥの電位を−１０．５Ｖ、ワード線ＷＬ１の電位を１．５Ｖ、ワード線ＷＬ２の電位を−１０．５Ｖ、データ線ＤＬ１の電位を−１０．５Ｖ、データ線ＤＬ２〜４の電位を１．５Ｖ、ソース線ＳＬ１〜４をフローティングとする。この時、非選択メモリセルであるセルトランジスタＣＴ６〜８の閾値電圧（Ｖｔｈ−Ｈ）の低下、すなわち、誤消去が発生する場合がある。すなわち、フラッシュメモリの場合においても、書き込み動作時に非選択メモリセルＣＴ２〜ＣＴ８のうち、ゲート電極とソース間にかかる電位差が他のメモリセルに比べて大きいメモリセルＣＴ６，７，８において、上記のような誤消去の問題が起こる。

図１１により、上記の誤消去現象を解消するための対策を説明する。図１１は、前記図１に示すフラッシュメモリ１８における書き込み時の誤消去現象対策を説明するためのメモリアレイ構成を示す説明図である。

例えば、書き込み動作時に、セルトランジスタＣＴ１にデータを書き込む場合、データ線ＤＬ２〜４の電位を−３Ｖとする。非選択メモリセルＣＴ６〜８のデータ線ＤＬ２〜４の電位を１．５Ｖから−３Ｖへ下げることにより、拡散層−ウェル間電圧が低減し、誤消去現象が解消する。すなわち、非選択データ線ウェル間電圧を小さくすることにより、誤消去を防止することが可能となる。

データ線ＤＬ２〜４の電位（Ｖｄ）が１．５Ｖ，−１．５Ｖ，−３Ｖの場合におけるセルトランジスタＣＴ６〜８の閾値電圧（Ｖｔｈ）が変化する様子を図１２に示す。図１２は、前記図１に示すフラッシュメモリ１８の書き込み時における誤消去耐性のＶｄ依存性を示す図である。図１２において、横軸は書き込み時間（累積時間）、縦軸は非選択メモリセルの閾値電圧（Ｖｔｈ）を示す。図１２に示すように、書き込み時間が長くなるに従い、非選択メモリセルの閾値電圧（Ｖｔｈ）が低下していくが、Ｖｄを、１．５Ｖから−１．５Ｖへ、さらに−３Ｖへと下げることにより、Ｖｔｈ低下を抑制することができる。そして、Ｖｄが−３Ｖの場合は、書き込み時間が１００秒までは、ほとんどＶｔｈが低下せず、また、１０００００秒までは、Ｖｔｈを約０．５Ｖまで維持することができ、誤消去の問題が生じない。なお、図１２は、セルトランジスタＣＴ１〜８のゲート長（Ｌｇ）がＬ₂の場合を示す。

図１３に、セルトランジスタのゲート長（Ｌｇ）の影響を示す。図１３は、前記図１に示すフラッシュメモリ１８の書き込み時における誤消去耐性のＬｇ依存性を示す図である
。図１３において、横軸は書き込み時間（累積時間）、縦軸は非選択メモリセルの閾値電圧（Ｖｔｈ）を示す。また、セルトランジスタのゲート長（Ｌｇ）は、ｌ₁＞ｌ₂＞ｌ₃の関係にある。図１３に示すように、書き込み時間が長くなるに従い、非選択メモリセルの閾値電圧（Ｖｔｈ）が低下していくが、Ｌｇが小さくなるに従い、Ｖｔｈ低下に到る書き込み時間が短くなる。そこで、誤消去の問題が発生しない範囲内で、セルトランジスタのゲート長を小さくして、面積の縮小化を図る必要がある。

しかし、図１１で示したような誤消去対策をフラッシュメモリに施した場合、副作用が生じることがある。

図１４は、前記図１に示すフラッシュメモリ１８における書き込み時の誤消去対策の副作用を説明するためのメモリアレイ構成を示す説明図である。

例えば、書き込み動作時に、セルトランジスタＣＴ１にデータを書き込む場合、誤消去対策のため、データ線ＤＬ２〜４の電位を１．５Ｖから−３Ｖへ下げることにより、セルトランジスタＣＴ２〜４において、ゲート−チャネル間電圧差が発生する。そのため、セルトランジスタＣＴ２〜４がオンになり、シリコン窒化膜に電子が注入されて閾値電圧が上昇することにより、非選択セルにおいて誤書き込み現象が生じる。

データ線ＤＬ２〜４の電位（Ｖｄ）が−３Ｖ，−４．５Ｖの場合におけるセルトランジスタＣＴ２〜４の閾値電圧（Ｖｔｈ）が変化する様子を図１５に示す。図１５は、前記図１に示すフラッシュメモリ１８の書き込み時における誤書き込み耐性のＶｄ依存性を示す図である。図１５において、横軸は書き込み時間（累積時間）、縦軸は非選択メモリセルの閾値電圧（Ｖｔｈ）を示す。図１５に示すように、書き込み時間が長くなるに従い、非選択メモリセルの閾値電圧（Ｖｔｈ）が上昇していくが、Ｖｄを、−３Ｖから−４．５Ｖへと下げることにより、Ｖｔｈ上昇が顕著になってくる。そして、Ｖｄが−３Ｖの場合は、書き込み時間が１ｍ秒までは、ほとんどＶｔｈが上昇しないが、Ｖｄが−４．５Ｖの場合は、書き込み時間が１ｍ秒においては、Ｖｔｈが上昇して誤書き込みが発生してしまう。なお、図１５は、セルトランジスタＣＴ１〜８のゲート長（Ｌｇ）がＬ₂の場合を示す。

したがって、図１２に示した誤消去耐性と図１５に示した誤書き込み耐性を考慮して、最適なＶｄを決定する必要がある。すなわち、選択されたメモリセルへのデータ書き込み時に非選択データ線とウェルとの間に印加される電圧を、非選択のメモリセルの誤消去防止のため、非選択のメモリセルのトランジスタがオンになり誤書き込みが発生しない範囲内で最小の値とする。上記の場合では、Ｌｇ＝ｌ₂において、Ｖｄ＝−３Ｖが最適値となる。

よって、本実施の形態の半導体装置によれば、半導体チップ内のフラッシュメモリをＭＯＮＯＳ型不揮発性メモリセルで構成するため、チップサイズが小さくなり、ＩＣカードへのフラッシュメモリ混載が可能になる。また、開発ＴＡＴが短縮し、早期初期量産が可能となり、小口製品対応が可能となる。

図１６に、前記実施の形態の半導体チップ（半導体装置）１９を搭載したＩＣカード１０１のハードウェア構成を示す。

ＩＣカード１０１には、前記実施の形態の半導体装置が搭載される。ＩＣカード１０１の表面にはＩＣカードチップ用接点１０２がある。当該半導体装置とＩＣカードチップ用接点１０２とは、ＩＣカード１０１内部にて接続されている。当該半導体装置は、ＩＣカードチップ用接点１０２を通して、ＩＣカード１０１の外部にあるリーダライタから電源供給を受け、また、当該リーダライタとデータ通信を行う。

一般に、接触型ＩＣカードのＩＣカードチップ用接点は、所定位置に、供給電圧端子Ｖｃｃ、グランド端子ＧＮＤ、リセット端子ＲＳＴ、入出力端子Ｉ／Ｏ、クロック端子ＣＬＫを有する。

近年においては、ＩＣカード利用者の利便性を考慮した、接点を持たず電磁波誘導で電源供給やリーダライタのデータ通信を行う非接触型のＩＣカードもある。さらに、接触型と非接触型を一体化して用途に応じて使い分けるＩＣカードも今後普及が見込まれる。

図１６では、前記実施の形態の半導体装置が接触型ＩＣカードに搭載される場合を説明したが、上記のような非接触型、接触・非接触一体型ＩＣカード等にも搭載されうる。

本実施の形態において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
（１）フラッシュメモリのメモリセルをＭＯＮＯＳ型不揮発性メモリセルで構成するため、ＩＣカードへのフラッシュメモリ混載が可能になる。
（２）製品開発ＴＡＴの短縮、早期初期量産および小口製品対応が可能となる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本願において開示される発明は半導体装置およびＩＣカードに関する技術であり、特に、不揮発性メモリを有する半導体装置およびＩＣカードについて適宜使用することが有効なものである。また、不揮発性メモリ混載マイコンなどについて使用することも適用可能である。

本発明の一実施の形態による半導体装置のチップレイアウトの概略を示す図である。 図１に示すＥＥＰＲＯＭおよびフラッシュメモリを構成するＭＯＮＯＳ型不揮発性メモリセルの構造の一例を示す断面図である。 図１に示すＥＥＰＲＯＭのレイアウトの一部およびその断面の一例を示す図である。 図１に示すＥＥＰＲＯＭのメモリセルアレイ構造と動作条件（１セル／２トランジスタ）の一例を示す説明図である。 図１に示すＥＥＰＲＯＭのメモリセルアレイ構造と動作条件（１セル／１トランジスタ）の一例を示す説明図である。 図１に示すフラッシュメモリのメモリセルアレイ構造と動作条件（１セル／１トランジスタ）の一例を示す説明図である。 図１に示すＥＥＰＲＯＭにおける書き込み時の誤消去（ディスターブ）現象を説明するためのメモリアレイ構成を示す説明図である。 図１に示すＥＥＰＲＯＭにおける書き込み時の誤消去（ディスターブ）現象を説明するためのメモリセルの断面構造を示す説明図である。 図１に示すＥＥＰＲＯＭにおける書き込み時の誤消去現象を説明するための非選択メモリセルの閾値電圧の時間的変化を示す図である。 図１に示すフラッシュメモリにおける書き込み時の誤消去（ディスターブ）現象を説明するためのメモリアレイ構成を示す説明図である。 図１に示すフラッシュメモリにおける書き込み時の誤消去現象対策を説明するためのメモリアレイ構成を示す説明図である。 図１に示すフラッシュメモリの書き込み時における誤消去耐性のＶｄ依存性を示す図である。 図１に示すフラッシュメモリの書き込み時における誤消去耐性のセルトランジスタのゲート長（Ｌｇ）の影響を示す図である。 図１に示すフラッシュメモリにおける書き込み時の誤消去対策の副作用を説明するためのメモリアレイ構成を示す説明図である。 図１に示すフラッシュメモリの書き込み時における誤書き込み耐性のＶｄ依存性を示す図である。 図１に示す半導体チップを搭載したＩＣカードのハードウェア構成例を示す図である。 ＩＣカードに搭載される半導体チップの構成例を示す図である。

符号の説明

１１，１９ 半導体チップ
１２ ＥＥＰＲＯＭ
１３ マスクＲＯＭ
１４ ＲＡＭ
１５ ＣＰＵ
１６ アナログ回路
１７ Ｉ／Ｏ回路
１８ フラッシュメモリ
２０ 基板
２１ ＭＯＮＯＳ型不揮発性メモリセル
２２ Ｐウェル
２３，２４ ソース・ドレイン（ｎ型拡散層）
２５，２６，３７，４０ ｎ型拡散層
２７ トンネル絶縁膜（ＳｉＯ₂）
２８ シリコン窒化膜（ＳｉＮ₃）（電荷蓄積層）
２９ トップ絶縁膜（ＳｉＯ₂）
３０ 多結晶シリコン（ゲート電極）
３１，３２ コバルトシリサイド（ＣｏＳｉ₂）
３３ メモリマット
３４ ウェル分割
３５ ワードシャント
３６ メモリマットエッジ
３８ 酸化膜層
３９ Ｐウェル（ＨＰＷＬ）
１０１ ＩＣカード
１０２ ＩＣカードチップ用接点
ＣＬ１〜２ 制御線
ＣＴ１〜８ セルトランジスタ
ＤＬ１〜４ データ線
ＳＬ１〜４ ソース線
ＳＴ１〜８ スイッチトランジスタ
ＳＷ サイドウォールスペーサ
ＷＥ，ＷＥ１〜２ ウェル
ＷＬ１〜２ ワード線

Claims (16)

1. 複数の不揮発性メモリセルを含みワード線単位で消去および書き込みが可能なフラッシュメモリを有する半導体装置であって、
   前記メモリセルはＭＯＮＯＳ型不揮発性メモリセルであり、
   前記フラッシュメモリは、選択された前記メモリセルへのデータ書き込み時に非選択データ線とウェルとの間に印加される電圧が、非選択の前記メモリセルの誤消去防止のため、前記非選択の前記メモリセルのトランジスタがオンになり誤書き込みが発生しない範囲内で最小の値となっていることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記メモリセルは、それぞれ１個のトランジスタで構成されていることを特徴とする半導体装置。
3. 請求項２記載の半導体装置において、
   前記メモリセルは、半導体基板上に形成された電荷蓄積層を含む絶縁膜と、
   前記絶縁膜上に形成された前記トランジスタのゲート電極と、
   前記半導体基板に形成された前記トランジスタのソース・ドレイン領域と、
   を有することを特徴とする半導体装置。
4. 複数の不揮発性メモリセルを含みバイト単位で消去および書き込みが可能なＥＥＰＲＯＭと、
   複数の不揮発性メモリセルを含みワード線単位で消去および書き込みが可能なフラッシュメモリとを同一チップ上に混載した半導体装置であって、
   前記メモリセルはＭＯＮＯＳ型不揮発性メモリセルであり、
   前記ＥＥＰＲＯＭはバイト単位でウェル分割され、前記フラッシュメモリはウェル分割されていないことを特徴とする半導体装置。
5. 請求項４記載の半導体装置において、
   前記フラッシュメモリは、選択された前記メモリセルへのデータ書き込み時に非選択データ線とウェルとの間に印加される電圧が、非選択の前記メモリセルの誤消去防止のため、前記非選択の前記メモリセルのトランジスタがオンになり誤書き込みが発生しない範囲内で最小の値となっていることを特徴とする半導体装置。
6. 請求項４記載の半導体装置において、
   前記フラッシュメモリ内の前記メモリセルは、それぞれ１個のトランジスタで構成されていることを特徴とする半導体装置。
7. 請求項６記載の半導体装置において、
   前記メモリセルは、半導体基板上に形成された電荷蓄積層を含む絶縁膜と、
   前記絶縁膜上に形成された前記トランジスタのゲート電極と、
   前記半導体基板に形成された前記トランジスタのソース・ドレイン領域と、
   を有することを特徴とする半導体装置。
8. 請求項４記載の半導体装置において、
   前記フラッシュメモリ内の前記メモリセルを構成するトランジスタのゲート長は、前記ＥＥＰＲＯＭ内の前記メモリセルを構成するトランジスタのゲート長よりも小さいことを特徴とする半導体装置。
9. 複数の不揮発性メモリセルを含みワード線単位で消去および書き込みが可能なフラッシュメモリを有する半導体装置を備えたＩＣカードであって、
   前記メモリセルはＭＯＮＯＳ型不揮発性メモリセルであり、
   前記フラッシュメモリは、選択された前記メモリセルへのデータ書き込み時に非選択データ線とウェルとの間に印加される電圧が、非選択の前記メモリセルの誤消去防止のため、前記非選択の前記メモリセルのトランジスタがオンになり誤書き込みが発生しない範囲内で最小の値となっていることを特徴とするＩＣカード。
10. 請求項９記載のＩＣカードにおいて、
    前記メモリセルは、それぞれ１個のトランジスタで構成されていることを特徴とするＩＣカード。
11. 請求項１０記載のＩＣカードにおいて、
    前記メモリセルは、半導体基板上に形成された電荷蓄積層を含む絶縁膜と、
    前記絶縁膜上に形成された前記トランジスタのゲート電極と、
    前記半導体基板に形成された前記トランジスタのソース・ドレイン領域と、
    を有することを特徴とするＩＣカード。
12. 複数の不揮発性メモリセルを含みバイト単位で消去および書き込みが可能なＥＥＰＲＯＭと、
    複数の不揮発性メモリセルを含みワード線単位で消去および書き込みが可能なフラッシュメモリとを同一チップ上に混載した半導体装置を備えたＩＣカードであって、
    前記メモリセルはＭＯＮＯＳ型不揮発性メモリセルであり、
    前記ＥＥＰＲＯＭはバイト単位でウェル分割され、前記フラッシュメモリはウェル分割されていないことを特徴とするＩＣカード。
13. 請求項１２記載のＩＣカードにおいて、
    前記フラッシュメモリは、選択された前記メモリセルへのデータ書き込み時に非選択データ線とウェルとの間に印加される電圧が、非選択の前記メモリセルの誤消去防止のため、前記非選択の前記メモリセルのトランジスタがオンになり誤書き込みが発生しない範囲内で最小の値となっていることを特徴とするＩＣカード。
14. 請求項１２記載のＩＣカードにおいて、
    前記フラッシュメモリ内の前記メモリセルは、それぞれ１個のトランジスタで構成されていることを特徴とするＩＣカード。
15. 請求項１４記載のＩＣカードにおいて、
    前記メモリセルは、半導体基板上に形成された電荷蓄積層を含む絶縁膜と、
    前記絶縁膜上に形成された前記トランジスタのゲート電極と、
    前記半導体基板に形成された前記トランジスタのソース・ドレイン領域と、
    を有することを特徴とするＩＣカード。
16. 請求項１２記載のＩＣカードにおいて、
    前記フラッシュメモリ内の前記メモリセルを構成するトランジスタのゲート長は、前記ＥＥＰＲＯＭ内の前記メモリセルを構成するトランジスタのゲート長よりも小さいことを特徴とするＩＣカード。

Images