JPH103794A

JPH103794A - 不揮発性記憶装置および駆動方法

Info

Publication number: JPH103794A
Application number: JP15100796A
Authority: JP
Inventors: Shunichi Saeki; 俊一佐伯; Naoki Miyamoto; 直樹宮本; Takayuki Kawahara; 尊之河原; Katsutaka Kimura; 勝高木村
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1996-06-12
Filing date: 1996-06-12
Publication date: 1998-01-06

Abstract

(57)【要約】【課題】消去動作時に消去非選択のメモリセルに対し
て生じる消去ディスターブを阻止できる不揮発性記憶装
置（フラッシュメモリ）を得る。【解決手段】ブロックデコーダ１４とゲートデコーダ
１０とサブデコーダ１２から成る階層化したワードデコ
ーダにより、アドレス入力信号に応じてワード線が選択
される。消去動作時に、選択ワード線Ｗ００と非選択ワ
ード線Ｗ０１〜Ｗ０ｍに接続されるメモリサブアレイ２
４内の選択メモリセルのワード線に正電圧を印加し、非
選択メモリセルのワード線に負電圧を印加できるよう
に、ブロックデコーダにディスターブ阻止電圧供給線Ｓ
ＷＤ０、及びサブデコーダとメモリサブアレイ２４の間
に第１のスイッチ２２と第２のスイッチ２６を設けた。【効果】非選択であるにも拘らずドレインとソースと
ウェルにのみ負電圧が印加されるメモリセルがなくな
り、消去ディスターブを完全に阻止できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はフラッシュメモリな
どの不揮発性記憶装置および駆動方法に係り、特に消去
動作時の非選択メモリセルに生じる消去ディスターブを
阻止できる不揮発性記憶装置と、従来構成の不揮発性記
憶装置に対しても消去ディスターブを阻止できる駆動方
法とに関する。

【０００２】

【従来の技術】電気的に書込みおよび消去が可能な不揮
発性記憶装置の一種であるフラッシュメモリは、そのメ
モリセルが制御ゲートと浮遊ゲートからなる単純な構成
を有している。このため、同一微細加工技術を用いた場
合には通常のダイナミック型ランダムアクセスメモリ
（ＤＲＡＭ）よりも小さなメモリセル面積で構成するこ
とができる。その結果、半導体メモリの高密度化が可能
であることから、最近活発にフラッシュメモリの研究開
発がなされている。

【０００３】この種のフラッシュメモリの従来例とし
て、１９９４シンポジウムオンブイエルエスアイ
サーキッツ、ダイジェストオブテクニカルペーパ
ーズ、第６１〜６２頁（1994 Symposium on VLSI Circu
its, Digest of Technical Papers, pp.61-62）に記載
された図２に示すようないわゆるＡＮＤ型のメモリセル
アレイ構成が知られている。メモリセルアレイは多数の
ブロックに分割されており、ここでは２ブロック分のブ
ロック０およびブロック１の一部を示してある。なお、
以下に述べる構成および動作は、図示しない他のブロッ
クにおいても同様である。以下の説明において、端子名
を表わす記号は同時に配線名、信号名も兼ね、電源の場
合はその電圧値も兼ねるものとする。

【０００４】図２において、参照符号Ｃ００〜Ｃ１ｍは
メモリセルを、Ｗ００〜Ｗ１ｍはワード線を、ＤＬ０〜
ＤＬｙはグローバルデータ線をそれぞれ示す。ブロック
０とブロック１内は、複数のデータ線から成るメモリサ
ブアレイ２４で構成されている。ここでは、グローバル
データ線ＤＬ０に接続されたデータ線のメモリセルにつ
いて説明するが、他のデータ線についても同様である。
メモリサブアレイ２４には、それぞれ１データ線上にｍ
個のメモリセルＣ００〜Ｃ０ｍ，Ｃ１０〜Ｃ１ｍが存在
している。メモリサブアレイ２４内における各メモリセ
ルのソースを共通接続するソース線Ｓ００，Ｓ１０およ
び各メモリセルのドレインを共通接続するドレイン線Ｄ
００，Ｄ１０は、それぞれ拡散層を用いている。このソ
ース線Ｓ００，Ｓ１０は、信号線Ｓ０Ｓ，Ｓ１Ｓでそれ
ぞれ制御されるブロック選択ＭＯＳトランジスタＳＴ０
０Ｓ，ＳＴ１０Ｓを介して共通ソース線ＳＬ０に接続さ
れている。また、ドレイン線Ｄ００，Ｄ１０は、信号線
Ｓ０Ｄ，Ｓ１Ｄでそれぞれ制御されるブロック選択ＭＯ
ＳトランジスタＳＴ００Ｄ，ＳＴ１０Ｄを介してグロー
バルデータ線ＤＬ０に接続されている。ソース線および
ドレイン線は拡散層配線を使用することにより、金属配
線への接続はｍ個のメモリセルで１個のコンタクト孔を
共有できるので、メモリセル面積の微細化が可能であ
る。

【０００５】また、ワードデコーダ回路は高速化を図る
ために、ブロックを選択するブロックデコーダ１４と選
択されたブロック内の特定のワード線を選択するための
ゲートデコーダ１０と、サブデコーダ２０とに階層化さ
れている。サブデコーダ２０は、図３に示すような相補
型ＭＯＳ（ＣＭＯＳ）の複数のインバータからなり、そ
の各出力がワード線に接続されている。なお、書込み動
作の際にはワード線に負電圧が印加されるため上記イン
バータのｎチャネル形ＭＯＳトランジスタ（以下、ＮＭ
ＯＳという）は、図４に示すような負電圧動作用のＮＭ
ＯＳ構造となっている。図４（ａ）は平面図、（ｂ）は
Ｉ−Ｉ線部分の断面図である。負電圧動作用のＮＭＯＳ
は、ｐ基板４２に設けたｎ−アイソレーション４０中の
深いｐ−ウェル３８に形成され、ｎ−アイソレーション
４０と接続するｎ−ウェル３６中に形成されたｎ⁺拡散
層３２を介して電圧ＶＣＣがｎ−アイソレーション４０
に印加され、ｐ⁺拡散層３４を介して深いｐ−ウェル３
８へ負電圧が印加され、ｎ⁺ソース／ドレイン拡散層３
２の少なくとも一方に負電圧が印加されている。図３の
中に点線で示したＮｉＳＯは、図４の中のｎ−アイソレ
ーション４０を示している。また、サブデコーダは、電
圧ＶＣＣより高い高電圧あるいは接地電圧ＶＳＳより低
い負電圧を印加するため、ソース側に耐圧を持たせた高
耐圧ＭＯＳトランジスタが必要となる。図３の中に示す
（」）のマークは、高耐圧を意味する。以下、サブデ
コーダ２０を構成する各インバータをサブデコーダ素子
と称する。

【０００６】なお図２において、Ｇ００〜Ｇ０ｍは各サ
ブデコーダ素子へ入力されるワード線選択用のゲート信
号、Ｂ０ＰとＢ１Ｐは各サブデコーダ素子のｐチャネル
形ＭＯＳトランジスタ（以下、ＰＭＯＳという）への電
源線、Ｂ０ＮとＢ１Ｎは各サブデコーダ素子のｎチャネ
ル形ＭＯＳトランジスタへの電源線である。このサブデ
コーダ素子のゲート信号、およびＰＭＯＳの電源信号と
ＮＭＯＳの電源信号は、階層化されたゲートデコーダ１
０およびブロックデコーダ１４によって各々独立に制御
することができる。

【０００７】このような構成を有する従来技術のフラッ
シュメモリにおいて、消去動作時には選択されたメモリ
セルの制御ゲート（以下、選択ゲートという）に正の高
電圧、非選択のメモリセルの制御ゲート（以下、非選択
ゲートという）に接地電圧ＶＳＳを印加すると共に、全
てのドレインとソースとウェルに対して負電圧を印加し
ていた。

【０００８】

【発明が解決しようとする課題】しかしながら、前述し
た従来技術の不揮発性記憶装置によれば、消去動作時に
はメモリセルの選択ゲートに正の高電圧、非選択ゲート
に接地電圧ＶＳＳを印加すると共に、全てのドレインと
ソースとウェルに対して負電圧を印加していた。このた
め、非選択ゲートすなわち制御ゲートに０Ｖが印加され
る非選択のメモリセル（以下、非選択メモリセルとい
う）であっても、ドレインとソースとウェルには選択さ
れたメモリセル（以下、選択メモリセルという）と同様
の負電圧が印加される。従って、不揮発性記憶装置の大
容量化が進むにつれて次のような問題が生じてくる。

【０００９】大容量化に伴い非選択ワード線の数も増え
るので、非選択状態の時間が長くなるが、それにも拘ら
ず消去非選択メモリセルのドレインとソースとウェルに
は常に負電圧が印加されている。このため、消去非選択
メモリセルは弱い電子注入モード状態の時間が長くな
る。このように消去非選択状態の時間が長くなると、消
去非選択メモリセルのしきい値電圧が変動して書込みデ
ータが失われてしまう危険のある状態が高くなる問題、
すなわち消去ディスターブの問題が深刻となってきた。

【００１０】そこで、本発明の目的は、上述した問題を
解決し、大容量化に適合した消去ディスターブを阻止で
きる不揮発性記憶装置を提供することにある。

【００１１】また、従来構成の不揮発性記憶装置に対し
ても消去ディスターブを阻止する電圧印加を行うことが
できる駆動方法を提供することも目的とする。

【００１２】

【課題を解決するための手段】本発明に係る不揮発性記
憶装置は、上記目的を達成するために、制御ゲートと浮
遊ゲートを有する複数のメモリセルからなるメモリセル
アレイと、メモリセルの制御ゲートと接続したワード線
と、該ワード線を駆動する複数のデコーダ素子からなる
デコーダ回路とを有し、メモリセルのしきい値電圧を低
い状態に持っていく動作を書込み動作とし、メモリセル
のしきい値電圧を高い状態に持っていく動作を消去動作
とした不揮発性記憶装置であって、メモリセルの浮遊ゲ
ートへウェルから電子を注入する消去動作時に前記デコ
ーダにより選択メモリセルの制御ゲートに正電圧を印加
すると共にウェルとソースには負電圧を印加して選択メ
モリセルの消去を行うように構成した不揮発性記憶装置
において、消去動作時に全ての非選択メモリセルの制御
ゲートに消去ディスターブ阻止用の負電圧を印加するデ
ィスターブ阻止電圧印加回路を設けたことを特徴とす
る。すなわち、消去動作においては、非選択ワード線に
負電圧を印加できるようにすることで、ドレインとソー
スとウェルにのみ負電圧が印加されるメモリセルをなく
し、消去ディスターブを阻止するようにしたものであ
る。

【００１３】或いは、本発明に係る不揮発性記憶装置
は、制御ゲートと浮遊ゲートを有する複数のメモリセル
からなるメモリセルアレイと、メモリセルの制御ゲート
と接続したワード線と、該ワード線を駆動する複数のデ
コーダ素子からなるデコーダ回路とを有し、メモリセル
のしきい値電圧を高い状態に持っていく動作を書込み動
作とし、メモリセルのしきい値電圧を低い状態に持って
いく動作を消去動作とした不揮発性記憶装置であって、
メモリセルの浮遊ゲートへウェルから電子を放出する消
去動作時に前記デコーダにより選択メモリセルの制御ゲ
ートに負電圧を印加すると共にウェルとソースには正電
圧を印加して選択メモリセルの消去を行うように構成し
た不揮発性記憶装置において、消去動作時に全ての非選
択メモリセルの制御ゲートに消去ディスターブ阻止用の
正電圧を印加するディスターブ阻止電圧印加回路を設け
たものであってもよい。

【００１４】前記いずれの不揮発性記憶装置において
も、ディスターブ阻止電圧印加回路は、消去ディスター
ブ阻止のための電圧を供給するディスターブ阻止電圧供
給線と、前記デコーダ素子を共有するように各ワード線
に設けた第１のスイッチと第２のスイッチとから構成す
れば好適である。

【００１５】また、前記第１のスイッチおよび第２のス
イッチは、それぞれｎチャネル形ＭＯＳトランジスタ１
個で構成することができる。

【００１６】この場合、前記メモリセルアレイが１本当
りｍ個のメモリセルと接続された複数のデータ線と交差
するワード線ｎ本分を１ブロックとして複数ブロックか
ら構成され、前記デコーダ回路が、所要のブロックを選
択するブロックデコーダと、選択されたブロック内のワ
ード線を選択するためのゲートデコーダと、ワード線を
直接駆動するＣＭＯＳインバータからなるサブデコーダ
とから構成されると共に、前記ゲートデコーダが前記Ｃ
ＭＯＳインバータのゲート信号と前記第１のスイッチと
前記第２のスイッチのゲート信号を制御し、前記ブロッ
クデコーダが前記ＣＭＯＳインバータの電源信号と非選
択メモリセルの制御ゲートに印加するディスターブ阻止
電圧とを制御するように構成すれば好適である。すなわ
ち、図９に示したように、前記デコーダ素子を複数のワ
ード線で共有できるように、各ワード線毎に第１のスイ
ッチ２２と第２のスイッチ２６を設け、サブデコーダ２
０の出力を第１のスイッチ２２で切換えて選択ワード線
に選択時の電圧を印加し、ブロックデコーダ１４から第
２のスイッチを介して非選択ワード線に非選択時の電圧
を印加すればよい。これにより、サブデコーダ２０の中
のサブデコーダ素子の数を低減することができる。この
ため、ワード線のピッチが狭い場合においても、ワード
線のピッチに整合させてレイアウトしなければならない
サブデコーダ２０の配置が容易となる。

【００１７】また、前記複数のメモリセルは、同じデー
タ線に接続されるｍ個のメモリセルの各ソースとドレイ
ンが埋込み拡散層によって接続されると共に、ソースの
拡散層が第１の選択トランジスタ、図９で言えばトラン
ジスタＳＴ００Ｓ〜ＳＴ１１Ｓを介して共通ソース線
に、ドレインの拡散層が第２の選択トランジスタすなわ
ちＳＴ００Ｄ〜ＳＴ１１Ｄを介してグローバルデータ線
にそれぞれ接続されていれば好適である。

【００１８】更に、前記メモリセルアレイがワード線方
向にｒバイト毎のメモリサブアレイに分割して配置され
ると共に、ｒバイト単位での動作を行なうように前記サ
ブデコーダと前記ゲートデコーダが、前記インバータの
ゲート信号をｒバイト毎に独立にデコードするように構
成すれば好適である。例えば、メモリセルアレイをワー
ド線方向にｒ＝５１２バイト毎のメモリサブアレイに分
割して配置し、サブデコーダとゲートデコーダを５１２
バイト毎に独立してデコードすることにより、５１２バ
イト単位で消去・書込み・読み出し動作を行うことがで
きる。

【００１９】本発明に係る不揮発性記憶装置の駆動方法
は、制御ゲートと浮遊ゲートを有する複数のメモリセル
からなるメモリセルアレイと、メモリセルの制御ゲート
と接続したワード線と、該ワード線を駆動する複数のデ
コーダ素子からなるデコーダ回路とを有し、メモリセル
のしきい値電圧を低い状態に持っていく動作を書込み動
作とし、メモリセルのしきい値電圧を高い状態に持って
いく動作を消去動作とした不揮発性記憶装置において、
メモリセルの浮遊ゲートへウェルから電子を注入する消
去動作時に、選択メモリセルの制御ゲートに正電圧を印
加し、ウェルとソースに負電圧を印加し、更に全ての非
選択メモリセルの制御ゲートに対して負電圧を印加する
ことを特徴とする。

【００２０】また、メモリセルのしきい値電圧を高い状
態に持っていく動作を書込み動作とし、メモリセルのし
きい値電圧を低い状態に持っていく動作を消去動作とし
た不揮発性記憶装置の場合は、メモリセルの浮遊ゲート
へウェルから電子を放出する消去動作時に、選択メモリ
セルの制御ゲートに負電圧を印加し、ウェルとソースに
は正電圧を印加し、更に全ての非選択メモリセルの制御
ゲートに対して正電圧を印加すればよい。

【００２１】

【発明の実施の形態】本発明に係る不揮発性記憶装置の
好適な実施形態は、図１に示すように、消去ディスター
ブを阻止するために、消去動作時の選択ワード線に正電
圧を印加すると共に、全ての非選択ワード線に対しては
負電圧を印加できるようにした構成である。なお、図１
は、本発明に係る不揮発性記憶装置内のメモリセルアレ
イを構成する１ブロック分（ここでは、ブロック０を図
示している）だけの概略構成を示したブロック図であ
る。また、図１において、従来例の図２で示した構成部
分と同一の構成部分には、説明の便宜上、同一の参照符
号を付してその詳細な説明は省略する。即ち、図１に示
した構成において、サブデコーダ２０とメモリサブアレ
イ２４との間に新たに第１のスイッチ２２と第２のスイ
ッチ２６が設けられると共に、ブロックデコーダ１４に
ディスターブ阻止電圧供給線ＳＷＤ０を設けている点が
従来例と相違する。

【００２２】このように構成した、本発明に係る不揮発
性記憶装置を次のように動作させることにより、消去デ
ィスターブを阻止することができる。なお、図１では、
ワード線Ｗ００が選択された場合の状態を示してある。
消去動作の際には、ＣＭＯＳ構成のインバータからなる
サブデコーダ２０のＰＭＯＳ側から第１のスイッチ２２
を介して選択ワード線Ｗ００に正電圧を印加する。

【００２３】一方、非選択ワード線となるＷ０１とＷ０
３には、ブロックデコーダ１４のディスターブ阻止電圧
供給線ＳＷＤ０から第２のスイッチ２６を介して負電圧
を印加する。また、同じく非選択ワード線となるＷ０２
には、インバータで構成されるサブデコーダ２０のＮＭ
ＯＳ側から第１のスイッチ２２を介して負電圧を印加す
る。これにより、消去動作の際に、非選択ワード線に負
電圧を印加していなかった従来例に比べて、消去ディス
ターブ時間をなくすことができる。なお、図１に示した
構成では、サブデコーダ２０の素子数を減らしてレイア
ウト面積を低減するために、第１のスイッチ２２および
第２のスイッチ２６を設けて１つのインバータを２本の
ワード線で共有している。

【００２４】また、本発明に係る不揮発性記憶装置の駆
動方法の好適な実施形態は、消去ディスターブを阻止す
るために、従来の不揮発性記憶装置を用いて、消去動作
時の駆動方法を変えることである。すなわち、図１に示
した上記実施の形態のような第１のスイッチ２２および
第２のスイッチ２６を用いない図２に示した構成の従来
例に対して、消去動作時に、選択ワード線にのみ正電圧
を印加し、全ての非選択ワード線に負電圧を印加する電
圧駆動方法によって、上記不揮発性記憶装置の実施の形
態と同じように消去ディスターブを阻止することができ
る。この場合、非選択ワード線に印加する負電圧は、全
てインバータからなるサブデコーダ２０のＮＭＯＳ側か
ら印加すればよい。

【００２５】

【実施例】次に、本発明に係る不揮発性記憶装置および
駆動方法の更に具体的な実施例につき、添付図面を参照
しながら以下詳細に説明する。

【００２６】＜実施例１＞図５は、本発明に係る駆動方
法の一実施例を適用する不揮発性記憶装置のブロック図
である。なお、図５において図２に示した従来例と同一
の構成部分については、同一の参照符号を付して説明す
る。本実施例の不揮発性記憶装置の構成は従来例と同様
であり、複数のメモリサブアレイの各データ線上には、
それぞれｍ個のメモリセルを有するが、ここでは説明を
簡単にするために１データ線上に各々４個のメモリセル
を有するメモリサブアレイ２４を示してある。また、本
実施例のメモリセルアレイも従来例と同様に多数のブロ
ックに分割されているが、ブロック０とブロック１の２
つのブロックだけを示している。

【００２７】図５において、Ｃ００〜Ｃ１７はメモリセ
ル、Ｗ００〜Ｗ１７はワード線、Ｓ００〜Ｓ１１はメモ
リセルのソース線、Ｄ００〜Ｄ１１はメモリセルのドレ
イン線、ＳＬ０は共通ソース線、ＤＬ０，ＤＬ１はグロ
ーバルデータ線、ＳＴ００Ｓ〜ＳＴ１１Ｓはソース側ブ
ロック選択ＭＯＳトランジスタ、ＳＴ００Ｄ〜ＳＴ１１
Ｄはドレイン側ブロック選択ＭＯＳトランジスタ、Ｓ０
Ｓ，Ｓ１Ｓはソース側ブロック選択ＭＯＳトランジスタ
のゲート信号線、Ｓ０Ｄ，Ｓ１Ｄはドレイン側ブロック
選択ＭＯＳトランジスタのゲート信号線、Ｂ０Ｐ，Ｂ１
Ｐはサブデコーダ素子を構成するＰＭＯＳトランジスタ
の電源線、Ｂ０Ｎ，Ｂ１Ｎはサブデコーダ素子を構成す
るＮＭＯＳトランジスタの電源線、Ｇ００〜Ｇ０７はサ
ブデコーダ素子のゲート信号線である。

【００２８】本実施例におけるワードデコーダは、消去
ディスターブの阻止および高速動作を実現するために、
ブロックデコーダ１４とゲートデコーダ１０とサブデコ
ーダ２０とに階層化されている。ブロックデコーダ１４
は、複数ブロックの中の任意のブロックを選択するため
のデコーダである。ゲートデコーダ１０およびサブデコ
ーダ２０は選択されたブロック内の特定のワード線を選
択するためのデコーダである。

【００２９】本実施例では、消去動作においてブロック
０が選択され、更にブロック０内のワード線Ｗ００が選
択されたと仮定する。この時、ブロック０に接続されて
いるブロックデコーダ１４は信号線Ｂ０Ｐに正電圧を出
力すると共に信号線Ｂ０Ｎに負電圧を出力し、ブロック
１に接続されているブロックデコーダ１４は信号線Ｂ１
Ｐに接地電圧ＶＳＳ（０Ｖ）を出力すると共に信号線Ｂ
１Ｎに負電圧を出力する。また同時に、ゲートデコーダ
１０は、信号線Ｇ００に負電圧、信号線Ｇ０１〜Ｇ０７
に正電圧を出力する。これにより、選択ブロック０にお
ける選択ワード線Ｗ００には正電圧、非選択ワード線Ｗ
０１〜Ｗ０７には負電圧が印加され、非選択ブロック１
におけるワード線Ｗ１０には接地電圧ＶＳＳが印加さ
れ、ワード線Ｗ１１〜Ｗ１７には負電圧が印加される。
すなわち、消去動作において、非選択ワード線に負電圧
を印加できるようにブロックデコーダ１４及びゲートデ
コーダ１０を動作させることにより、ドレインとソース
とウェルにのみ負電圧が印加されるメモリセルをなく
し、消去ディスターブを阻止する。

【００３０】以下、図５を用いて本実施例における
（１）書込みおよび書込みベリファイ動作、（２）消去
および消去ベリファイ動作、（３）読出し動作を詳細に
説明する。ここで、書込み動作とはメモリセルのしきい
値電圧を低い状態に持っていく動作を言い、消去動作と
はメモリセルのしきい値電圧を高い状態に持っていく動
作を言う。なお、本説明では選択されるメモリセルはＣ
００と仮定する。また、外部電源の電圧ＶＣＣは３Ｖと
する。

【００３１】（１）書込みおよび書込みベリファイ動作まず、書込み動作を説明する。書込み動作時のメモリセ
ルＣ００〜Ｃ１７とブロック選択ＭＯＳトランジスタＳ
Ｔ００Ｓ〜ＳＴ１１ＳおよびＳＴ００Ｄ〜ＳＴ１１Ｄの
ウェルは、全て接地電圧ＶＳＳにする。

【００３２】ブロックデコーダ１４により選択されたブ
ロック０内におけるサブデコーダ素子のＰＭＯＳの電源
線Ｂ０Ｐは４．５Ｖ、ＮＭＯＳの電源線Ｂ０Ｎは−９Ｖ
にする。更に、選択されるワード線Ｗ００に接続された
サブデコーダ素子のゲート信号線Ｇ００は４．５Ｖ、そ
の他のゲート信号線Ｇ０１〜Ｇ０７は−９Ｖにする。こ
れにより、選択されるワード線Ｗ００にはサブデコーダ
２０から−９Ｖ、非選択となるワード線Ｗ０１〜Ｗ０７
には書込みディスターブ緩和電圧４．５Ｖが印加され
る。以上の設定により、選択ブロック０内の選択ワード
線Ｗ００だけに書込みゲート電圧−９Ｖが印加され、非
選択のワード線Ｗ０１〜Ｗ０７には書込みディスターブ
緩和電圧４．５Ｖが印加される。

【００３３】非選択のブロック１内における、サブデコ
ーダ素子のＰＭＯＳの電源線Ｂ１ＰとＮＭＯＳの電源線
Ｂ１Ｎは、接地電圧ＶＳＳにする。この時、前記したよ
うにサブデコーダ素子のゲート信号線Ｇ００は４．５
Ｖ、その他のゲート信号線Ｇ０１〜Ｇ０７は−９Ｖであ
るため、非選択のブロック１内のワード線Ｗ１０〜Ｗ１
７は全て接地電圧ＶＳＳとなる。

【００３４】共通ソース線ＳＬ０は、メモリセルアレイ
のウェルに接続されているため、ウェルと同じ接地電圧
ＶＳＳとなる。この時、ソース側のブロック選択ＭＯＳ
トランジスタＳＴ００Ｓ〜ＳＴ１１Ｓのゲート信号線Ｓ
０ＳとＳ１Ｓを接地電圧ＶＳＳにすることにより、メモ
リセルのソース線Ｓ００〜Ｓ１１はフローティング状態
となる。

【００３５】グローバルデータ線ＤＬ０は４．５Ｖ、グ
ローバルデータ線ＤＬ１は接地電圧ＶＳＳ、ドレイン側
のブロック選択ＭＯＳトランジスタＳＴ００ＤとＳＴ０
１Ｄのゲート信号線Ｓ０Ｄは７Ｖ、ＳＴ１０ＤとＳＴ１
１Ｄのゲート信号線Ｓ１Ｄは接地電圧ＶＳＳにそれぞれ
設定する。その結果、選択ブロック０内のメモリセルの
ドレイン線Ｄ００は４．５Ｖ、ドレイン線Ｄ０１は接地
電圧ＶＳＳとなり、非選択ブロック１内のメモリセルの
ドレイン線Ｄ１０とＤ１１はフローティング状態とな
る。以上の設定により、メモリセルＣ００が選択されて
書込みが行なわれる。

【００３６】次に、書込みベリファイ動作を説明する。
書込みベリファイ動作時のメモリセルＣ００〜Ｃ１７と
ブロック選択ＭＯＳトランジスタＳＴ００Ｓ〜ＳＴ１１
ＳおよびＳＴ００Ｄ〜ＳＴ１１Ｄのウェルは、全て接地
電圧ＶＳＳにする。

【００３７】ブロックデコーダ１４により選択されたブ
ロック０内におけるサブデコーダ素子のＰＭＯＳの電源
線Ｂ０Ｐは接地電圧ＶＳＳにし、ＮＭＯＳの電源線Ｂ０
Ｎは１．５Ｖにする。更に、選択されるワード線Ｗ００
に接続されたサブデコーダ素子のゲート信号線Ｇ００は
５Ｖ、その他のゲート信号線Ｇ０１〜Ｇ０７は−９Ｖに
する。これにより、選択されるワード線Ｗ００にはサブ
デコーダ２０から１．５Ｖ、非選択となるワード線Ｗ０
１〜Ｗ０７には接地電圧ＶＳＳが印加される。以上の設
定により、選択ブロック０においては、選択ワード線Ｗ
００だけに書込みベリファイゲート電圧１．５Ｖが印加
され、非選択のワード線Ｗ０１〜Ｗ０７には接地電圧Ｖ
ＳＳが印加される。

【００３８】非選択のブロック１内における、サブデコ
ーダ素子のＰＭＯＳの電源線Ｂ１ＰとＮＭＯＳの電源線
Ｂ１Ｎは接地電圧ＶＳＳにする。この時、前記したよう
にサブデコーダ素子のゲート信号線Ｇ００は５Ｖであ
り、その他のゲート信号線Ｇ０１〜Ｇ０７は−９Ｖであ
るため、非選択のブロック１内のワード線Ｗ１０〜Ｗ１
７は、全て接地電圧ＶＳＳとなる。

【００３９】共通ソース線ＳＬ０は、メモリセルアレイ
のウェルに接続されているため、ウェルと同じ接地電圧
ＶＳＳとなる。この時、ソース側のブロック選択ＭＯＳ
トランジスタＳＴ００Ｓ〜ＳＴ１１Ｓのゲート信号線Ｓ
０Ｓを電圧ＶＣＣ、ゲート信号線Ｓ１Ｓを接地電圧ＶＳ
Ｓにすることにより、メモリセルのソース線Ｓ００は接
地電圧ＶＳＳ、ソース線Ｓ１１はフローティング状態と
なる。

【００４０】グローバルデータ線ＤＬ０は１Ｖ、グロー
バルデータ線ＤＬ１は接地電圧ＶＳＳ、ドレイン側のブ
ロック選択ＭＯＳトランジスタＳＴ００Ｄ〜ＳＴ１１Ｄ
のゲート信号線Ｓ０Ｄは電圧ＶＣＣ、ゲート信号線Ｓ１
Ｄは接地電圧ＶＳＳにそれぞれ設定する。その結果、選
択ブロック０内のメモリセルのドレイン線Ｄ００は１
Ｖ、ドレイン線Ｄ０１は接地電圧ＶＳＳとなり、非選択
ブロック１内のメモリセルのドレイン線Ｄ１０とＤ１１
はフローティング状態となる。以上の設定により、メモ
リセルＣ００が選択されて書込みベリファイが行なわれ
る。

【００４１】（２）消去および消去ベリファイ動作消去動作を説明する。消去動作時のメモリセルＣ００〜
Ｃ１７とブロック選択ＭＯＳトランジスタＳＴ００Ｓ〜
ＳＴ１１ＳおよびＳＴ００Ｄ〜ＳＴ１１Ｄのウェルは、
全て−４Ｖにする。

【００４２】ブロックデコーダ１４により選択されたブ
ロック０内におけるサブデコーダ素子のＰＭＯＳの電源
線Ｂ０Ｐは１２Ｖ、ＮＭＯＳの電源線Ｂ０Ｎは−４Ｖに
する。更に、選択されるワード線Ｗ００に接続されたサ
ブデコーダ素子のゲート信号線Ｇ００は−４Ｖ、その他
のゲート信号線Ｇ０１〜Ｇ０７は１２Ｖにする。これに
より、選択されるワード線Ｗ００にはサブデコーダ２０
から１２Ｖ、非選択となるワード線Ｗ０１〜Ｗ０７には
消去ディスターブ阻止電圧−４Ｖが印加される。以上の
設定により、選択ブロック０内の選択ワード線Ｗ００だ
けに消去ゲート電圧１２Ｖが印加され、非選択のワード
線Ｗ０１〜Ｗ０７には消去ディスターブ阻止電圧−４Ｖ
が印加される。

【００４３】非選択のブロック１内における、サブデコ
ーダ素子のＰＭＯＳの電源線Ｂ１Ｐは接地電圧ＶＳＳ、
サブデコーダ素子のＮＭＯＳの電源線Ｂ１Ｎは−４Ｖに
する。この時、前記したようにサブデコーダ素子のゲー
ト信号線Ｇ００は−４Ｖ、その他のゲート信号線Ｇ０１
〜Ｇ０７は１２Ｖであるため、非選択のブロック１内の
ワード線Ｗ１０は接地電圧ＶＳＳ、ワード線Ｗ１１〜Ｗ
１７は−４Ｖとなる。

【００４４】共通ソース線ＳＬ０は、メモリセルアレイ
のウェルに接続されているため、ウェルと同じ−４Ｖと
なる。この時、ソース側のブロック選択ＭＯＳトランジ
スタＳＴ００Ｓ〜ＳＴ１１Ｓのゲート信号線Ｓ０ＳとＳ
１Ｓを電圧ＶＣＣにすることにより、メモリセルのソー
ス線Ｓ００〜Ｓ１１は−４Ｖとなる。

【００４５】グローバルデータ線ＤＬ０，ＤＬ１は−４
Ｖにし、ドレイン側のブロック選択ＭＯＳトランジスタ
ＳＴ００Ｄ〜ＳＴ１１Ｄのゲート信号線Ｓ０Ｄ，Ｓ１Ｄ
は接地電圧ＶＳＳにする。その結果、選択ブロック０内
のメモリセルのドレイン線Ｄ００とＤ０１、および非選
択ブロック１内のメモリセルのドレイン線Ｄ１０とＤ１
１は−４Ｖとなる。以上の動作により、メモリセルＣ０
０が選択されて消去が行なわれ、更に非選択ワード線に
はメモリセルのウェル電圧、ソース電圧、ドレイン電圧
と同じ−４Ｖの電圧が印加されるため、メモリセルのウ
ェルとソースとドレインにのみ−４Ｖが印加されること
がなくなり、消去ディスターブを阻止することができ
る。

【００４６】次に、消去ベリファイ動作を説明する。消
去ベリファイ動作時のメモリセルＣ００〜Ｃ１７とブロ
ック選択ＭＯＳトランジスタＳＴ００Ｓ〜ＳＴ１１Ｓお
よびＳＴ００Ｄ〜ＳＴ１１Ｄのウェルは、全て接地電圧
ＶＳＳにする。

【００４７】ブロックデコーダ１４により選択されたブ
ロック０内におけるサブデコーダ素子のＰＭＯＳの電源
線Ｂ０Ｐは５Ｖ、ＮＭＯＳの電源線Ｂ０Ｎは接地電圧Ｖ
ＳＳにする。更に、選択されたワード線Ｗ００に接続さ
れるサブデコーダ素子のゲート信号線Ｇ００は−４Ｖ、
その他のゲート信号線Ｇ０１〜Ｇ０７は１２Ｖにする。
これにより、選択されたワード線Ｗ００にはサブデコー
ダ２０から５Ｖ、非選択となるワード線Ｗ０１〜Ｗ０７
には接地電圧ＶＳＳが印加される。以上の設定により、
選択ブロック０内の選択ワード線Ｗ００だけに消去ベリ
ファイゲート電圧５Ｖが印加され、非選択のワード線Ｗ
０１〜Ｗ０７には接地電圧ＶＳＳが印加される。

【００４８】非選択のブロック１内における、サブデコ
ーダ素子のＰＭＯＳの電源線Ｂ１ＰとＮＭＯＳの電源線
Ｂ１Ｎは接地電圧ＶＳＳにする。この時、前記したよう
にサブデコーダ素子のゲート信号線Ｇ００は−４Ｖ、そ
の他のゲート信号線Ｇ０１〜Ｇ０７は１２Ｖであるた
め、非選択のブロック１内のワード線Ｗ１０〜Ｗ１７は
全て接地電圧ＶＳＳとなる。

【００４９】共通ソース線ＳＬ０はメモリセルアレイの
ウェルに接続されているため、ウェルと同じ接地電圧Ｖ
ＳＳとなる。この時、ソース側のブロック選択ＭＯＳト
ランジスタＳＴ００Ｓ〜ＳＴ１１Ｓのゲート信号線Ｓ０
Ｓを電圧ＶＣＣ、ゲート信号線Ｓ１Ｓを接地電圧ＶＳＳ
にすることにより、メモリセルのソース線Ｓ００は接地
電圧ＶＳＳ、ソース線Ｓ１１はフローティング状態とな
る。

【００５０】グローバルデータ線ＤＬ０は１Ｖ、グロー
バルデータ線ＤＬ１は接地電圧ＶＳＳ、ドレイン側のブ
ロック選択ＭＯＳトランジスタＳＴ００Ｄ〜ＳＴ１１Ｄ
のゲート信号線Ｓ０Ｄは電圧ＶＣＣ、ゲート信号線Ｓ１
Ｄは接地電圧ＶＳＳにそれぞれ設定する。その結果、選
択ブロック０内のメモリセルのドレイン線Ｄ００は１
Ｖ、ドレイン線Ｄ０１は接地電圧ＶＳＳ、非選択ブロッ
ク１内のメモリセルのドレイン線Ｄ１０とＤ１１はフロ
ーティング状態となる。以上の動作により、メモリセル
Ｃ００が選択されて消去ベリファイが行なわれる。

【００５１】（３）読出し動作読出し動作を説明する。読出し動作時のメモリセルＣ０
０〜Ｃ１７とブロック選択ＭＯＳトランジスタＳＴ００
Ｓ〜ＳＴ１１ＳおよびＳＴ００Ｄ〜ＳＴ１１Ｄのウェル
は、全て接地電圧ＶＳＳにする。

【００５２】ブロックデコーダ１４により選択されたブ
ロック０内におけるサブデコーダ素子のＰＭＯＳの電源
線Ｂ０Ｐは電圧ＶＣＣ、ＮＭＯＳの電源線Ｂ０Ｎは接地
電圧ＶＳＳにする。更に、選択されるワード線Ｗ００に
接続されたサブデコーダ素子のゲート信号線Ｇ００は接
地電圧ＶＳＳにし、その他のゲート信号線Ｇ０１〜Ｇ０
７は電圧ＶＣＣにする。これにより、選択されるワード
線Ｗ００にはサブデコーダ２０から電圧ＶＣＣが印加さ
れ、非選択となるワード線Ｗ０１〜Ｗ０７には接地電圧
ＶＳＳが印加される。以上の設定により、選択ブロック
０内の選択ワード線Ｗ００だけに読出しゲート電圧ＶＣ
Ｃが印加され、非選択のワード線Ｗ０１〜Ｗ０７には接
地電圧ＶＳＳが印加される。

【００５３】非選択のブロック１内における、サブデコ
ーダ素子のＰＭＯＳの電源線Ｂ１ＰとＮＭＯＳの電源線
Ｂ１Ｎは、接地電圧ＶＳＳにする。この時、前記したよ
うにサブデコーダ素子のゲート信号線Ｇ００は接地電圧
ＶＳＳ、その他のゲート信号線Ｇ０１〜Ｇ０７は電圧Ｖ
ＣＣであるため、非選択のブロック１内のワード線Ｗ１
０はフローティング状態、ワード線Ｗ１１〜Ｗ１７は全
て接地電圧ＶＳＳとなる。

【００５４】共通ソース線ＳＬ０はメモリセルアレイの
ウェルに接続されているため、ウェルと同じ接地電圧Ｖ
ＳＳとなる。この時、ソース側のブロック選択ＭＯＳト
ランジスタＳＴ００Ｓ〜ＳＴ１１Ｓのゲート信号線Ｓ０
Ｓを電圧ＶＣＣ、ゲート信号線Ｓ１Ｓを接地電圧ＶＳＳ
にすることにより、メモリセルのソース線Ｓ００は接地
電圧ＶＳＳ、ソース線Ｓ１１はフローティング状態とな
る。

【００５５】グローバルデータ線ＤＬ０は１Ｖ、グロー
バルデータ線ＤＬ１は接地電圧ＶＳＳ、ドレイン側のブ
ロック選択ＭＯＳトランジスタＳＴ００ＤとＳＴ０１Ｄ
のゲート信号線Ｓ０Ｄは電圧ＶＣＣ、ブロック選択ＭＯ
ＳトランジスタＳＴ１０ＤとＳＴ１１Ｄのゲート信号線
Ｓ１Ｄは接地電圧ＶＳＳにそれぞれ設定する。その結
果、選択ブロック０内のメモリセルのドレイン線Ｄ００
は１Ｖ、ドレイン線Ｄ０１は接地電圧ＶＳＳ、非選択ブ
ロック１内のメモリセルのドレイン線Ｄ１０とＤ１１は
フローティング状態となる。以上の動作により、メモリ
セルＣ００が選択されて読出しが行なわれる。

【００５６】以下、図６〜図８を用いてワードデコーダ
回路について説明する。前述したように、本実施例のワ
ードデコーダは、消去ディスターブの阻止および高速動
作を実現するために、ブロックデコーダ１４とゲートデ
コーダ１０とサブデコーダ２０とに階層化されている。
図６（ａ）は、本実施例で用いるブロックデコーダ１４
の要部回路図であり、同図（ｂ）はレイアウト面積を縮
小するために隣接するブロックデコーダ１４同士の出力
信号ＳｉＳを共有していることを説明するための図、図
７は本実施例で用いるゲートデコーダ１０の要部回路
図、図８は本実施例で用いるメモリセルアレイ２４と選
択ＭＯＳトランジスタおよびサブデコーダ２０の要部回
路図である。書込み、消去、および読出し等の各動作に
おいて、ブロックデコーダ１４とゲートデコーダ１０の
アドレス入力信号が、全て接地電圧ＶＳＳとなったとこ
ろのワード線が選択される。

【００５７】図６に示すブロックデコーダ１４の出力信
号ＳｉＤ（ここで、ｉはブロック番号を表わす）は、図
８に示すメモリセルのドレイン側選択ＭＯＳトランジス
タのゲート信号線Ｓ０Ｄ（ブロック０の場合）とＳ１Ｄ
（ブロック１の場合）に接続される。ブロックデコーダ
１４の出力信号ＳｉＳは、図８に示すメモリセルのソー
ス側選択ＭＯＳトランジスタのゲート信号線Ｓ０Ｓ（ブ
ロック０とブロック１の場合）に接続される。ブロック
デコーダ１４の出力信号ＢｉＰは、図８に示すサブデコ
ーダ２０のＰＭＯＳの電源線Ｂ０Ｐ（ブロック０の場
合）と電源線Ｂ１Ｐ（ブロック１の場合）に接続され
る。ブロックデコーダ１４の出力信号ＢｉＮは、図８に
示すサブデコーダ２０のＮＭＯＳの電源線Ｂ０Ｎ（ブロ
ック０の場合）と電源線Ｂ１Ｎ（ブロック１の場合）に
接続される。また、図７に示すゲートデコーダ１０の出
力信号Ｇｊｉは、図８に示すサブデコーダ２０のゲート
信号線Ｇ００〜Ｇ０７（ｊ＝０，ｉ＝０〜７の場合）に
接続される。

【００５８】以下、各デコーダの（１）書込みおよび書
込みベリファイ、（２）消去および消去ベリファイ、
（３）読出し動作について説明する。

【００５９】（１）各デコーダの書込みおよび書込みベ
リファイ動作初めに、書込み動作時の各デコーダ回路の動作を説明す
る。まず、ブロックデコーダ１４の出力信号ＳｉＳにつ
いて説明する。図６（ａ）に示すブロックデコーダ１４
において、制御信号ＳＥＥＢは電圧ＶＣＣ、制御信号Ｓ
ＳｉＳは接地電圧ＶＳＳにする。これにより、メモリセ
ルのソース側選択ＭＯＳトランジスタのゲート信号とな
る出力信号ＳｉＳには、アドレス入力信号にかかわらず
全て接地電圧ＶＳＳが出力される。ここで、出力信号Ｓ
ｉＳは２ブロック毎に共有して、配線数を１／２に低減
している。すなわち、図６（ｂ）に示すように、信号線
ＭＢＤｉとＭＢＤｎは隣接するブロック同士で交互に配
線されている。これにより、２ブロックのうちどちらか
一方の出力信号ＳｉＳが選択されると両方のブロックの
出力信号ＳｉＳが選択される。このため、出力信号Ｓｉ
Ｓは、ブロックデコーダ１４からソース側選択ＭＯＳト
ランジスタまでの配線を１／２に低減することができ
る。

【００６０】次に、ブロックデコーダ１４の出力信号Ｓ
ｉＤについて説明する。図６（ａ）に示すブロックデコ
ーダ１４において、電源電圧ＶＤＰは７Ｖにし、制御信
号ＳＳｉＤは電圧ＶＣＣにする。これにより、メモリセ
ルのドレイン側選択ＭＯＳトランジスタのゲート信号と
なる出力信号ＳｉＤには、アドレス入力信号が全て接地
電圧ＶＳＳとなって選択されたところだけに７Ｖが出力
され、非選択のところには接地電圧ＶＳＳが出力され
る。

【００６１】次に、ブロックデコーダ１４の出力信号Ｂ
ｉＰについて説明する。図６（ａ）に示すブロックデコ
ーダ１４において、電源電圧ＶＢＰは４．５Ｖにし、制
御信号ＳＢｉＰおよび制御信号ＷＶＢは電圧ＶＣＣにす
る。これにより、サブデコーダ２０のＰＭＯＳの電源と
なる出力信号ＢｉＰには、アドレス入力信号が全て接地
電圧ＶＳＳとなって選択されたところだけに４．５Ｖが
出力され、非選択のところには接地電圧ＶＳＳが出力さ
れる。

【００６２】次に、ブロックデコーダ１４の出力信号Ｂ
ｉＮについて説明する。図６（ａ）に示すブロックデコ
ーダ１４において、電源電圧ＶＢＰＰは１．５Ｖ、電源
電圧ＶＮＮは−９Ｖ、電源電圧ＶＦＦは−４Ｖにし、制
御信号ＷＥＶＢは接地電圧ＶＳＳ、制御信号ＷＷＶおよ
び制御信号ＷＶＥＶＢは電圧ＶＣＣにする。これによ
り、サブデコーダ２０のＮＭＯＳの電源となる出力信号
ＢｉＮには、アドレス入力信号が全て接地電圧ＶＳＳと
なって選択されたところだけに−９Ｖが出力され、非選
択のところには接地電圧ＶＳＳが出力される。

【００６３】次に、ゲートデコーダの出力信号Ｇｊｉに
ついて説明する。図７に示すゲートデコーダ１０におい
て、電源電圧ＶＧＰは４．５Ｖ、電源電圧ＶＮＮは−９
Ｖにし、制御信号ＷＷＶＢは接地電圧ＶＳＳ、制御信号
ＷＷＶおよび制御信号ＧＪＥは電圧ＶＣＣにする。これ
により、サブデコーダ２０のゲート信号となる出力信号
Ｇｊｉには、アドレス入力信号が全て接地電圧ＶＳＳと
なって選択されたところだけに４．５Ｖが出力され、非
選択のところには−９Ｖが出力される。

【００６４】次に、書込みベリファイ動作時の各デコー
ダ回路の動作を説明する。まず、ブロックデコーダ１４
の出力信号ＳｉＳについて説明する。図６（ａ）に示す
ブロックデコーダ１４において、制御信号ＳＥＥＢおよ
び制御信号ＳＳｉＳは電圧ＶＣＣにする。これにより、
メモリセルのソース側選択ＭＯＳトランジスタのゲート
信号となる出力信号ＳｉＳには、アドレス入力信号が全
て接地電圧ＶＳＳとなって選択されたところだけに電圧
ＶＣＣが出力され、非選択のところには接地電圧ＶＳＳ
が出力される。

【００６５】次に、ブロックデコーダ１４の出力信号Ｓ
ｉＤについて説明する。図６（ａ）に示すブロックデコ
ーダ１４において、電源電圧ＶＤＰは電圧ＶＣＣにし、
制御信号ＳＳｉＤは電圧ＶＣＣにする。これにより、メ
モリセルのドレイン側選択ＭＯＳトランジスタのゲート
信号となる出力信号ＳｉＤには、アドレス入力信号が全
て接地電圧ＶＳＳとなって選択されたところだけに電圧
ＶＣＣが出力され、非選択のところには接地電圧ＶＳＳ
が出力される。

【００６６】次に、ブロックデコーダ１４の出力信号Ｂ
ｉＰについて説明する。図６（ａ）に示すブロックデコ
ーダ１４において、電源電圧ＶＢＰは電圧ＶＣＣにし、
制御信号ＳＢｉＰは電圧ＶＣＣ、制御信号ＷＶＢは接地
電圧ＶＳＳにする。これにより、サブデコーダ２０のＰ
ＭＯＳの電源となる出力信号ＢｉＰには、アドレス入力
信号にかかわらず接地電圧ＶＳＳが出力される。

【００６７】次に、ブロックデコーダ１４の出力信号Ｂ
ｉＮについて説明する。図６（ａ）に示すブロックデコ
ーダ１４において、電源電圧ＶＢＰＰは１．５Ｖ、電源
電圧ＶＮＮは−９Ｖ、電源電圧ＶＦＦは−４Ｖにし、制
御信号ＷＶＥＶＢは接地電圧ＶＳＳ、制御信号ＷＷＶお
よび制御信号ＷＥＶＢは電圧ＶＣＣにする。これによ
り、サブデコーダ２０のＮＭＯＳの電源となる出力信号
ＢｉＮには、アドレス入力信号が全て接地電圧ＶＳＳと
なって選択されたところだけに１．５Ｖが出力され、非
選択のところには接地電圧ＶＳＳが出力される。

【００６８】次に、ゲートデコーダの出力信号Ｇｊｉに
ついて説明する。図７に示すゲートデコーダ１０におい
て、電源電圧ＶＧＰは５Ｖ、電源電圧ＶＮＮは−９Ｖに
し、制御信号ＷＷＶＢは接地電圧ＶＳＳ、制御信号ＷＷ
Ｖおよび制御信号ＧＪＥは電圧ＶＣＣにする。これによ
り、サブデコーダ２０のゲート信号となる出力信号Ｇｊ
ｉには、アドレス入力信号が全て接地電圧ＶＳＳとなっ
て選択されたところだけに５Ｖが出力され、非選択のと
ころには−９Ｖが出力される。

【００６９】以上の回路動作により、書込みベリファイ
選択メモリセルはゲートが１．５Ｖ、ウェルが接地電圧
ＶＳＳ、ドレインが１Ｖ、ソースが接地電圧ＶＳＳとな
り、書込みベリファイが行なわれる。

【００７０】（２）各デコーダの消去および消去ベリフ
ァイ動作次に、消去動作時の各デコーダ回路の動作を説明する。
まず、ブロックデコーダ１４の出力信号ＳｉＳについて
説明する。図６（ａ）に示すブロックデコーダ１４にお
いて、制御信号ＳＥＥＢは接地電圧ＶＳＳ、制御信号Ｓ
ＳｉＳは電圧ＶＣＣにする。これにより、メモリセルの
ソース側選択ＭＯＳトランジスタのゲート信号となる出
力信号ＳｉＳには、アドレス入力信号にかかわらず全て
電圧ＶＣＣが出力される。

【００７１】次に、ブロックデコーダ１４の出力信号Ｓ
ｉＤについて説明する。図６（ａ）に示すブロックデコ
ーダ１４において、電源電圧ＶＤＰは電圧ＶＣＣにし、
制御信号ＳＳｉＤは接地電圧ＶＳＳにする。これによ
り、メモリセルのドレイン側選択ＭＯＳトランジスタの
ゲート信号となる出力信号ＳｉＤには、アドレス入力信
号にかかわらず全て接地電圧ＶＳＳが出力される。

【００７２】次に、ブロックデコーダ１４の出力信号Ｂ
ｉＰについて説明する。図６（ａ）に示すブロックデコ
ーダ１４において、電源電圧ＶＢＰは１２Ｖにし、制御
信号ＳＢｉＰおよび制御信号ＷＶＢは電圧ＶＣＣにす
る。これにより、サブデコーダ２０のＰＭＯＳの電源と
なる出力信号ＢｉＰには、アドレス入力信号が全て接地
電圧ＶＳＳとなって選択されたところだけに１２Ｖが出
力され、非選択のところには接地電圧ＶＳＳが出力され
る。

【００７３】次に、ブロックデコーダ１４の出力信号Ｂ
ｉＮについて説明する。図６（ａ）に示すブロックデコ
ーダ１４において、電源電圧ＶＢＰＰは電圧ＶＣＣ、電
源電圧ＶＮＮは−４Ｖ、電源電圧ＶＦＦは接地電圧ＶＳ
Ｓにし、制御信号ＷＷＶは接地電圧ＶＳＳ、制御信号Ｗ
ＶＥＶＢおよび制御信号ＷＥＶＢは電圧ＶＣＣにする。
これにより、サブデコーダ２０のＮＭＯＳの電源となる
出力信号ＢｉＮには、アドレス入力信号にかかわらず全
て−４Ｖが出力される。

【００７４】次に、ゲートデコーダの出力信号Ｇｊｉに
ついて説明する。図７に示すゲートデコーダ１０におい
て、電源電圧ＶＧＰは１２Ｖ、電源電圧ＶＮＮは−４Ｖ
にし、制御信号ＷＷＶは接地電圧ＶＳＳ、制御信号ＧＪ
Ｅおよび制御信号ＷＷＶＢは電圧ＶＣＣにする。これに
より、サブデコーダ２０のゲート信号となる出力信号Ｇ
ｊｉには、アドレス入力信号が全て接地電圧ＶＳＳとな
って選択されたところだけに−４Ｖが出力され、非選択
のところには１２Ｖが出力される。

【００７５】以上の回路動作により、消去選択メモリセ
ルはゲートが１２Ｖ、ウェルが−４Ｖ、ドレインが−４
Ｖ、ソースが−４Ｖとなり、消去が行なわれる。また、
この際の非選択ワード線には−４Ｖが印加され、消去デ
ィスターブが阻止される。

【００７６】次に、消去ベリファイ動作時の各デコーダ
回路の動作を説明する。まず、ブロックデコーダ１４の
出力信号ＳｉＳについて説明する。図６（ａ）に示すブ
ロックデコーダ１４において、制御信号ＳＥＥＢおよび
制御信号ＳＳｉＳは電圧ＶＣＣにする。これにより、メ
モリセルのソース側選択ＭＯＳトランジスタのゲート信
号となる出力信号ＳｉＳには、アドレス入力信号が全て
接地電圧ＶＳＳとなって選択されたところだけに電圧Ｖ
ＣＣが出力され、非選択のところには接地電圧ＶＳＳが
出力される。

【００７７】次に、ブロックデコーダ１４の出力信号Ｓ
ｉＤについて説明する。図６（ａ）に示すブロックデコ
ーダ１４において、電源電圧ＶＤＰは電圧ＶＣＣにし、
制御信号ＳＳｉＤは電圧ＶＣＣにする。これにより、メ
モリセルのドレイン側選択ＭＯＳトランジスタのゲート
信号となる出力信号ＳｉＤには、アドレス入力信号が全
て接地電圧ＶＳＳとなって選択されたところだけに電圧
ＶＣＣが出力され、非選択のところには接地電圧ＶＳＳ
が出力される。

【００７８】次に、ブロックデコーダ１４の出力信号Ｂ
ｉＰについて説明する。図６（ａ）に示すブロックデコ
ーダ１４において、電源電圧ＶＢＰは５Ｖにし、制御信
号ＳＢｉＰおよび制御信号ＷＶＢは電圧ＶＣＣにする。
これにより、サブデコーダ２０のＰＭＯＳの電源となる
出力信号ＢｉＰには、アドレス入力信号が全て接地電圧
ＶＳＳとなって選択されたところだけに５Ｖが出力さ
れ、非選択のところには接地電圧ＶＳＳが出力される。

【００７９】次に、ブロックデコーダ１４の出力信号Ｂ
ｉＮについて説明する。図６（ａ）に示すブロックデコ
ーダ１４において、電源電圧ＶＢＰＰは電圧ＶＣＣ、電
源電圧ＶＮＮは−４Ｖ、電源電圧ＶＦＦは接地電圧ＶＳ
Ｓにし、制御信号ＷＷＶ，ＷＶＥＶＢおよびＷＥＶＢは
接地電圧ＶＳＳにする。これにより、サブデコーダ２０
のＮＭＯＳの電源となる出力信号ＢｉＮには、アドレス
入力信号にかかわらず全て接地電圧ＶＳＳが出力され
る。

【００８０】次に、ゲートデコーダの出力信号Ｇｊｉに
ついて説明する。図７に示すゲートデコーダ１０におい
て、電源電圧ＶＧＰは１２Ｖ、電源電圧ＶＮＮは−４Ｖ
にし、制御信号ＷＷＶは接地電圧ＶＳＳ、制御信号ＧＪ
Ｅおよび制御信号ＷＷＶＢは電圧ＶＣＣにする。これに
より、サブデコーダ２０のゲート信号となる出力信号Ｇ
ｊｉには、アドレス入力信号が全て接地電圧ＶＳＳとな
って選択されたところだけに−４Ｖが出力され、非選択
のところには１２Ｖが出力される。

【００８１】以上の回路動作により、消去ベリファイ選
択メモリセルはゲートが５Ｖ、ウェルが接地電圧ＶＳ
Ｓ、ドレインが１Ｖ、ソースが接地電圧ＶＳＳとなり、
消去ベリファイが行なわれる。

【００８２】次に、読出し動作時の各デコーダ回路の動
作を説明する。まず、ブロックデコーダ１４の出力信号
ＳｉＳについて説明する。図６（ａ）に示すブロックデ
コーダ１４において、制御信号ＳＥＥＢおよび制御信号
ＳＳｉＳは電圧ＶＣＣにする。これにより、メモリセル
のソース側選択ＭＯＳトランジスタのゲート信号となる
出力信号ＳｉＳには、アドレス入力信号が全て接地電圧
ＶＳＳとなって選択されたところだけに電圧ＶＣＣが出
力され、非選択のところには接地電圧ＶＳＳが出力され
る。

【００８３】次に、ブロックデコーダ１４の出力信号Ｓ
ｉＤについて説明する。図６（ａ）に示すブロックデコ
ーダ１４において、電源電圧ＶＤＰおよび制御信号ＳＳ
ｉＤは電圧ＶＣＣにする。これにより、メモリセルのド
レイン側選択ＭＯＳトランジスタのゲート信号となる出
力信号ＳｉＤには、アドレス入力信号が全て接地電圧Ｖ
ＳＳとなって選択されたところだけに電圧ＶＣＣが出力
され、非選択のところには接地電圧ＶＳＳが出力され
る。

【００８４】次に、ブロックデコーダ１４の出力信号Ｂ
ｉＰについて説明する。図６（ａ）に示すブロックデコ
ーダ１４において、電源電圧ＶＢＰ、制御信号ＳＢｉＰ
および制御信号ＷＶＢは電圧ＶＣＣにする。これによ
り、サブデコーダ２０のＰＭＯＳの電源となる出力信号
ＢｉＰには、アドレス入力信号が全て接地電圧ＶＳＳと
なって選択されたところだけに電圧ＶＣＣが出力され、
非選択のところには接地電圧ＶＳＳが出力される。

【００８５】次に、ブロックデコーダ１４の出力信号Ｂ
ｉＮについて説明する。図６（ａ）に示すブロックデコ
ーダ１４において、電源電圧ＶＢＰＰは電圧ＶＣＣ、電
源電圧ＶＮＮおよび電源電圧ＶＦＦは接地電圧ＶＳＳに
し、制御信号ＷＷＶは接地電圧ＶＳＳ、制御信号ＷＶＥ
ＶＢおよび制御信号ＷＥＶＢは電圧ＶＣＣにする。これ
により、サブデコーダ２０のＮＭＯＳの電源となる出力
信号ＢｉＮには、アドレス入力信号にかかわらず全て接
地電圧ＶＳＳが出力される。

【００８６】次に、ゲートデコーダの出力信号Ｇｊｉに
ついて説明する。図７に示すゲートデコーダ１０におい
て、電源電圧ＶＧＰは電圧ＶＣＣ、電源電圧ＶＮＮは接
地電圧ＶＳＳにし、制御信号ＷＷＶは接地電圧ＶＳＳ、
制御信号ＧＪＥおよび制御信号ＷＷＶＢは電圧ＶＣＣに
する。これにより、サブデコーダ２０のゲート信号とな
る出力信号Ｇｊｉには、アドレス入力信号が全て接地電
圧ＶＳＳとなって選択されたところだけに接地電圧ＶＳ
Ｓが出力され、非選択のところには電圧ＶＣＣが出力さ
れる。

【００８７】以上の回路動作により、読出し選択メモリ
セルはゲートが電圧ＶＣＣ、ウェルが接地電圧ＶＳＳ、
ドレインが１Ｖ、ソースが接地電圧ＶＳＳとなり読出し
が行なわれる。

【００８８】＜実施例２＞図９は、本発明に係る不揮発
性記憶装置の一実施例を示すブロック図である。なお、
図９において図５に示した実施例と同一の構成部分につ
いては、説明の便宜上、同一の参照符号を付してその詳
細な説明は省略する。すなわち、本実施例では、サブデ
コーダ２０とメモリサブアレイ２４との間に選択ワード
線を切換えるために使用するＮＭＯＳで構成した第１の
スイッチ２２と、ディスターブを阻止するための電圧を
非選択ワード線に印加するために使用する第２のスイッ
チ２６を設けている点が図５に示した実施例と相違す
る。これにより、サブデコーダ２０を構成する１つのサ
ブデコーダ素子を、例えば２本のワード線で共有するこ
とができ、ワード線２本分のピッチでサブデコーダ素子
を配置することが可能になる。

【００８９】図９において、１ブロック内のメモリサブ
アレイ２４には、１データ線上にｍ個のメモリセルが存
在するが、ここでは説明を簡単にするために第１の実施
例と同様に、１データ線上に各々４個のメモリセルを有
するサブアレイを示してある。ＮＭＯＳで構成したスイ
ッチは、選択ワード線を切換えるためのスイッチ２２
と、非選択ワード線にディスターブ阻止電圧を印加する
ためのスイッチ２６とからなる。これらのＮＭＯＳ構成
のスイッチ２２，２６を新たに設けたことにより、スイ
ッチ用として信号線ＳＷＧ００と信号線ＳＷＧ０１、信
号線ＳＷＤＧ００と信号線ＳＷＤＧ０１が追加され、ブ
ロックデコーダ１４には信号線ＳＷＤ０と信号線ＳＷＤ
１が追加されている。また、ゲートデコーダ１０のゲー
ト信号線が半減して、Ｇ００〜Ｇ０３の４本となり、サ
ブデコーダ２０を構成するサブデコーダ素子も半減して
いる。ここで、信号線ＳＷＧ００とＳＷＧ０１は選択ワ
ード線切換えＭＯＳのゲート信号線であり、信号線ＳＷ
ＤＧ００とＳＷＤＧ０１はディスターブ阻止電圧切換え
ＭＯＳのゲート信号線であり、信号線ＳＷＤ０とＳＷＤ
１はディスターブ阻止電圧供給線である。

【００９０】以下、図９を用いて本実施例における
（１）書込みおよび書込みベリファイ動作、（２）消去
および消去ベリファイ動作、（３）読出し動作を詳細に
説明する。なお、本説明では選択されるメモリセルはＣ
００と仮定する。また、外部電源の電圧ＶＣＣは３Ｖと
する。

【００９１】（１）書込みおよび書込みベリファイ動作まず、書込み動作を説明する。ブロックデコーダ１４に
より選択されたブロック０内におけるサブデコーダ素子
のＰＭＯＳの電源線Ｂ０Ｐは４．５Ｖ、ＮＭＯＳの電源
線Ｂ０Ｎは−９Ｖにする。更に、選択されるワード線Ｗ
００に接続されたサブデコーダ素子のゲート信号線Ｇ０
０は４．５Ｖ、その他のゲート信号線Ｇ０１〜Ｇ０３は
−９Ｖにする。

【００９２】この時、選択されるワード線Ｗ００上にあ
る第１のスイッチ２２をオン、それ以外の第１のスイッ
チをオフ、すなわち選択されるワード線Ｗ００上にある
第１のスイッチ２２であるＮＭＯＳのゲート信号線ＳＷ
Ｇ００を７Ｖ、それ以外の第１のスイッチ２２であるＮ
ＭＯＳのゲート信号線ＳＷＧ０１を−９Ｖにして、サブ
デコーダ２０から第１のスイッチ２２を介して、選択さ
れるワード線Ｗ００に−９Ｖ、非選択となるワード線Ｗ
０２に書込みディスターブ緩和電圧４．５Ｖを印加す
る。

【００９３】また、それと同時に、選択されるワード線
Ｗ００上にある第２のスイッチ２６はオフ、それ以外の
第２のスイッチをオン、すなわち選択されるワード線Ｗ
００上にある第２のスイッチ２６であるＮＭＯＳのゲー
ト信号線ＳＷＤＧ００を−９Ｖ、それ以外の第２のスイ
ッチ２６であるＮＭＯＳのゲート信号線ＳＷＤＧ０１を
７Ｖ、ディスターブを緩和するための電圧信号線ＳＷＤ
０を４．５Ｖにして、ブロックデコーダ１４から第２の
スイッチ２６を介して非選択ワード線Ｗ０１とＷ０３に
書込みディスターブ緩和電圧４．５Ｖを印加する。

【００９４】このようにしても第１の実施例と同様に、
選択ブロック０内の選択ワード線Ｗ００だけに書込みゲ
ート電圧−９Ｖが印加され、非選択のワード線Ｗ０１〜
Ｗ０７には書込みディスターブ緩和電圧４．５Ｖが印加
される。

【００９５】非選択のブロック１内においては、サブデ
コーダ素子のＰＭＯＳの電源線Ｂ１ＰとＮＭＯＳの電源
線Ｂ１Ｎは、接地電圧ＶＳＳにする。また、ディスター
ブを緩和するための電圧信号線ＳＷＤ１も接地電圧ＶＳ
Ｓにする。この時、前記したようにサブデコーダ素子の
ゲート信号線Ｇ００は４．５Ｖ、その他のゲート信号線
Ｇ０１〜Ｇ０３は−９Ｖ、第１のスイッチ２２であるＮ
ＭＯＳのゲート信号線ＳＷＧ００は７Ｖ、それ以外の第
１のスイッチ２２であるＮＭＯＳのゲート信号線ＳＷＧ
０１は−９Ｖ、第２のスイッチ２６であるＮＭＯＳのゲ
ート信号線ＳＷＤＧ００は−９Ｖ、それ以外の第２のス
イッチ２６であるＮＭＯＳのゲート信号線ＳＷＤＧ０１
は７Ｖであるため、非選択のブロック１内のワード線Ｗ
１０〜Ｗ１７は、全て接地電圧ＶＳＳとなる。以上の動
作により、メモリセルＣ００が選択されて書込みが行な
われる。

【００９６】次に、書込みベリファイ動作を説明する。
ブロックデコーダ１４により選択されたブロック０内に
おけるサブデコーダ素子のＰＭＯＳの電源線Ｂ０Ｐは接
地電圧ＶＳＳ、ＮＭＯＳの電源線Ｂ０Ｎは１．５Ｖにす
る。更に、選択されるワード線Ｗ００に接続されたサブ
デコーダ素子のゲート信号線Ｇ００は５Ｖ、その他のゲ
ート信号線Ｇ０１〜Ｇ０３は−９Ｖにする。

【００９７】この時、選択されるワード線Ｗ００上にあ
る第１のスイッチ２２をオン、それ以外の第１のスイッ
チをオフ、すなわち選択されるワード線Ｗ００上にある
第１のスイッチ２２であるＮＭＯＳのゲート信号線ＳＷ
Ｇ００を７Ｖ、それ以外の第１のスイッチ２２であるＮ
ＭＯＳのゲート信号線ＳＷＧ０１を−９Ｖにして、サブ
デコーダ２０から第１のスイッチ２２を介して、選択さ
れるワード線Ｗ００に１．５Ｖ、非選択となるワード線
Ｗ０２に接地電圧ＶＳＳを印加する。

【００９８】また、それと同時に、選択されるワード線
Ｗ００上にある第２のスイッチ２６はオフ、それ以外の
第２のスイッチをオン、すなわち選択されるワード線Ｗ
００上にある第２のスイッチ２６であるＮＭＯＳのゲー
ト信号線ＳＷＤＧ００を−９Ｖ、それ以外の第２のスイ
ッチ２６であるＮＭＯＳのゲート信号線ＳＷＤＧ０１を
７Ｖ、電圧信号線ＳＷＤ０を接地電圧ＶＳＳにして、ブ
ロックデコーダ１４から第２のスイッチ２６を介して非
選択ワード線Ｗ０１とＷ０３に接地電圧ＶＳＳを印加す
る。

【００９９】上記のように第１及び第２のスイッチを用
いる構成にして電圧印加を行う点が第１の実施例と異な
るが、このようにしても第１の実施例と同様に、選択ブ
ロック０内の選択ワード線Ｗ００だけに書込みベリファ
イゲート電圧１．５Ｖが印加され、非選択のワード線Ｗ
０１〜Ｗ０７には接地電圧ＶＳＳが印加される。

【０１００】非選択のブロック１内においては、サブデ
コーダ素子のＰＭＯＳの電源線Ｂ１ＰとＮＭＯＳの電源
線Ｂ１Ｎは、接地電圧ＶＳＳにする。また、電圧信号線
ＳＷＤ１も接地電圧ＶＳＳにする。

【０１０１】この時、前記したようにサブデコーダ素子
のゲート信号線Ｇ００は５Ｖ、その他のゲート信号線Ｇ
０１〜Ｇ０３は−９Ｖ、第１のスイッチ２２であるＮＭ
ＯＳのゲート信号線ＳＷＧ００は７Ｖ、それ以外の第１
のスイッチ２２であるＮＭＯＳのゲート信号線ＳＷＧ０
１は−９Ｖ、第２のスイッチ２６であるＮＭＯＳのゲー
ト信号線ＳＷＤＧ００は−９Ｖ、それ以外の第２のスイ
ッチ２６であるＮＭＯＳのゲート信号線ＳＷＤＧ０１は
７Ｖであるため、非選択のブロック１内のワード線Ｗ１
０〜Ｗ１７は、全て接地電圧ＶＳＳとなる。以上の動作
により、メモリセルＣ００が選択されて書込みベリファ
イが行なわれる。

【０１０２】（２）消去および消去ベリファイ動作消去動作を説明する。ブロックデコーダ１４により選択
されたブロック０内におけるサブデコーダ素子のＰＭＯ
Ｓの電源線Ｂ０Ｐは１２Ｖ、ＮＭＯＳの電源線Ｂ０Ｎは
−４Ｖにする。更に、選択されるワード線Ｗ００に接続
されるサブデコーダ素子のゲート信号線Ｇ００は−４
Ｖ、その他のゲート信号線Ｇ０１〜Ｇ０３は１２Ｖにす
る。

【０１０３】この時、選択されるワード線Ｗ００上にあ
る第１のスイッチ２２をオン、それ以外の第１のスイッ
チをオフ、すなわち選択されるワード線Ｗ００上にある
第１のスイッチ２２であるＮＭＯＳのゲート信号線ＳＷ
Ｇ００を１５Ｖ、それ以外の第１のスイッチ２２である
ＮＭＯＳのゲート信号線ＳＷＧ０１を−４Ｖにして、サ
ブデコーダ２０から第１のスイッチ２２を介して、選択
されるワード線Ｗ００に１２Ｖ、非選択となるワード線
Ｗ０２に消去ディスターブ阻止電圧−４Ｖを印加する。

【０１０４】また、それと同時に、選択されるワード線
Ｗ００上にある第２のスイッチ２６はオフ、それ以外の
第２のスイッチをオン、すなわち選択されるワード線Ｗ
００上にある第２のスイッチ２６であるＮＭＯＳのゲー
ト信号線ＳＷＤＧ００を−４Ｖ、それ以外の第２のスイ
ッチ２６であるＮＭＯＳのゲート信号線ＳＷＤＧ０１を
電圧ＶＣＣ、ディスターブを阻止するための電圧信号線
ＳＷＤ０を−４Ｖにして、ブロックデコーダ１４から第
２のスイッチ２６を介して非選択ワード線Ｗ０１とＷ０
３に消去ディスターブ阻止電圧−４Ｖを印加する。

【０１０５】上記のように第１及び第２のスイッチを用
いる構成にして電圧印加を行う点が第１の実施例と異な
るが、このようにしても第１の実施例と同様に、選択ブ
ロック０内の選択ワード線Ｗ００だけに消去ゲート電圧
１２Ｖが印加され、非選択のワード線Ｗ０１〜Ｗ０７に
は消去ディスターブ阻止電圧−４Ｖが印加される。

【０１０６】非選択のブロック１内においては、サブデ
コーダ素子のＰＭＯＳの電源線Ｂ１Ｐは接地電圧ＶＳ
Ｓ、サブデコーダ素子のＮＭＯＳの電源線Ｂ１Ｎは−４
Ｖにする。また、ディスターブを阻止するための電圧信
号線ＳＷＤ１も−４Ｖにする。

【０１０７】この時、前記したようにサブデコーダ素子
のゲート信号線Ｇ００は−４Ｖ、その他のゲート信号線
Ｇ０１〜Ｇ０３は１２Ｖ、第１のスイッチ２２であるＮ
ＭＯＳのゲート信号線ＳＷＧ００は１５Ｖ、それ以外の
第１のスイッチ２２であるＮＭＯＳのゲート信号線ＳＷ
Ｇ０１は−４Ｖ、第２のスイッチ２６であるＮＭＯＳの
ゲート信号線ＳＷＤＧ００は−４Ｖ、それ以外の第２の
スイッチ２６であるＮＭＯＳのゲート信号線ＳＷＤＧ０
１は電圧ＶＣＣであるため、非選択のブロック１内のワ
ード線Ｗ１０は接地電圧ＶＳＳ、ワード線Ｗ１１〜Ｗ１
７は−４Ｖとなる。

【０１０８】以上の動作により、メモリセルＣ００が選
択されて消去が行なわれ、更に非選択ワード線にはメモ
リセルのウェル電圧、ソース電圧及びドレイン電圧と同
じ−４Ｖの電圧が印加されるため、メモリセルのウェル
とソースとドレインにのみ−４Ｖが印加されることがな
くなり、消去ディスターブを阻止することができる。

【０１０９】次に、消去ベリファイ動作を説明する。ブ
ロックデコーダ１４により選択されたブロック０内にお
けるサブデコーダ素子のＰＭＯＳの電源線Ｂ０Ｐは５
Ｖ、ＮＭＯＳの電源線Ｂ０Ｎは接地電圧ＶＳＳにする。
更に、選択されるワード線Ｗ００に接続されたサブデコ
ーダ素子のゲート信号線Ｇ００は接地電圧ＶＳＳ、その
他のゲート信号線Ｇ０１〜Ｇ０３は１２Ｖにする。

【０１１０】この時、選択されるワード線Ｗ００上にあ
る第１のスイッチ２２をオン、それ以外の第１のスイッ
チをオフ、すなわち選択されるワード線Ｗ００上にある
第１のスイッチ２２であるＮＭＯＳのゲート信号線ＳＷ
Ｇ００を７Ｖ、それ以外の第１のスイッチ２２であるＮ
ＭＯＳのゲート信号線ＳＷＧ０１を接地電圧ＶＳＳにし
て、サブデコーダ２０から第１のスイッチ２２を介し
て、選択されるワード線Ｗ００に５Ｖ、非選択となるワ
ード線Ｗ０２に接地電圧ＶＳＳを印加する。

【０１１１】また、それと同時に、選択されるワード線
Ｗ００上にある第２のスイッチ２６はオフ、それ以外の
第２のスイッチをオン、すなわち選択されるワード線Ｗ
００上にある第２のスイッチ２６であるＮＭＯＳのゲー
ト信号線ＳＷＤＧ００を接地電圧ＶＳＳ、それ以外の第
２のスイッチ２６であるＮＭＯＳのゲート信号線ＳＷＤ
Ｇ０１を電圧ＶＣＣ、電圧信号線ＳＷＤ０を接地電圧Ｖ
ＳＳにして、ブロックデコーダ１４から第２のスイッチ
２６を介して非選択ワード線Ｗ０１とＷ０３に接地電圧
ＶＳＳを印加する。

【０１１２】上記のように第１及び第２のスイッチを用
いる構成にして電圧印加を行う点が第１の実施例と異な
るが、このようにしても第１の実施例と同様に、選択ブ
ロック０内の選択ワード線Ｗ００だけに消去ベリファイ
ゲート電圧５Ｖが印加され、非選択のワード線Ｗ０１〜
Ｗ０７には接地電圧ＶＳＳが印加される。

【０１１３】非選択のブロック１内においては、サブデ
コーダ素子のＰＭＯＳの電源線Ｂ１ＰとＮＭＯＳの電源
線Ｂ１Ｎは、接地電圧ＶＳＳにする。また、電圧信号線
ＳＷＤ１も接地電圧ＶＳＳにする。

【０１１４】この時、前記したようにサブデコーダ素子
のゲート信号線Ｇ００は接地電圧ＶＳＳ、その他のゲー
ト信号線Ｇ０１〜Ｇ０３は１２Ｖ、第１のスイッチ２２
であるＮＭＯＳのゲート信号線ＳＷＧ００は７Ｖ、それ
以外の第１のスイッチ２２であるＮＭＯＳのゲート信号
線ＳＷＧ０１は接地電圧ＶＳＳ、第２のスイッチ２６で
あるＮＭＯＳのゲート信号線ＳＷＤＧ００は接地電圧Ｖ
ＳＳ、それ以外の第２のスイッチ２６であるＮＭＯＳの
ゲート信号線ＳＷＤＧ０１は電圧ＶＣＣであるため、非
選択のブロック１内のワード線Ｗ１０はフローティング
状態、ワード線Ｗ１１〜Ｗ１７は全て接地電圧ＶＳＳと
なる。以上の動作により、メモリセルＣ００が選択され
て消去ベリファイが行なわれる。

【０１１５】（３）読出し動作読出し動作を説明する。ブロックデコーダ１４により選
択されたブロック０内におけるサブデコーダ素子のＰＭ
ＯＳの電源線Ｂ０Ｐは電圧ＶＣＣ、ＮＭＯＳの電源線Ｂ
０Ｎは接地電圧ＶＳＳにする。更に、選択されるワード
線Ｗ００に接続されたサブデコーダ素子のゲート信号線
Ｇ００は接地電圧ＶＳＳにし、その他のゲート信号線Ｇ
０１〜Ｇ０３は電圧ＶＣＣにする。

【０１１６】この時、選択されるワード線Ｗ００上にあ
る第１のスイッチ２２をオン、それ以外の第１のスイッ
チをオフ、すなわち選択されるワード線Ｗ００上にある
第１のスイッチ２２であるＮＭＯＳのゲート信号線ＳＷ
Ｇ００を５Ｖ、それ以外の第１のスイッチ２２であるＮ
ＭＯＳのゲート信号線ＳＷＧ０１を接地電圧ＶＳＳにし
て、サブデコーダ２０から第１のスイッチ２２を介し
て、選択されるワード線Ｗ００に電圧ＶＣＣを印加し、
非選択となるワード線Ｗ０２に接地電圧ＶＳＳを印加す
る。

【０１１７】また、それと同時に、選択されるワード線
Ｗ００上にある第２のスイッチ２６をオフ、それ以外の
第２のスイッチをオン、すなわち選択されるワード線Ｗ
００上にある第２のスイッチ２６であるＮＭＯＳのゲー
ト信号線ＳＷＤＧ００を接地電圧ＶＳＳ、それ以外の第
２のスイッチ２６であるＮＭＯＳのゲート信号線ＳＷＤ
Ｇ０１を電圧ＶＣＣ、電圧信号線ＳＷＤ０を接地電圧Ｖ
ＳＳにして、ブロックデコーダ１４から第２のスイッチ
２６を介して非選択ワード線Ｗ０１とＷ０３に接地電圧
ＶＳＳを印加する。

【０１１８】上記のように第１及び第２のスイッチを用
いる構成にして電圧印加を行う点が第１の実施例と異な
るが、このようにしても第１の実施例と同様に、選択ブ
ロック０内の選択ワード線Ｗ００だけに読出しゲート電
圧ＶＣＣが印加され、非選択のワード線Ｗ０１〜Ｗ０７
には接地電圧ＶＳＳが印加される。

【０１１９】非選択のブロック１内においては、サブデ
コーダ素子のＰＭＯＳの電源線Ｂ１ＰとＮＭＯＳの電源
線Ｂ１Ｎは、接地電圧ＶＳＳにする。また、電圧信号線
ＳＷＤ１も接地電圧ＶＳＳにする。

【０１２０】この時、前記したようにサブデコーダ素子
のゲート信号線Ｇ００は接地電圧ＶＳＳ、その他のゲー
ト信号線Ｇ０１〜Ｇ０３は電圧ＶＣＣ、第１のスイッチ
２２であるＮＭＯＳのゲート信号線ＳＷＧ００は５Ｖ、
それ以外の第１のスイッチ２２であるＮＭＯＳのゲート
信号線ＳＷＧ０１は接地電圧ＶＳＳ、第２のスイッチ２
６であるＮＭＯＳのゲート信号線ＳＷＤＧ００は接地電
圧ＶＳＳ、それ以外の第２のスイッチ２６であるＮＭＯ
Ｓのゲート信号線ＳＷＤＧ０１は電圧ＶＣＣであるた
め、非選択のブロック１内のワード線Ｗ１０はフローテ
ィング状態、ワード線Ｗ１１〜Ｗ１７は全て接地電圧Ｖ
ＳＳとなる。以上の動作により、メモリセルＣ００が選
択されて読出しが行なわれる。

【０１２１】以下、図１０〜図１２を用いてワードデコ
ーダ回路について説明する。前記したように、本実施例
ではサブデコーダ２０とメモリサブアレイ２４との間に
選択ワード線を切換えるために使用するＮＭＯＳで構成
した第１のスイッチ２２と、ディスターブを阻止するた
めの電圧を非選択ワード線に印加するために使用する第
２のスイッチ２６を設けている。これにより、サブデコ
ーダ２０を構成する１つのサブデコーダ素子を例えば２
本のワード線で共有することができ、ワード線２本分の
ピッチでサブデコーダ素子をレイアウトすることが可能
になる。

【０１２２】図１０（ａ）は、本実施例で用いるブロッ
クデコーダ１４の要部回路図であり、同図（ｂ）はレイ
アウト面積を縮小するために隣接するブロックデコーダ
１４同士の出力信号ＳｉＳを共有していることを説明す
るための図、図１１は本実施例で用いるゲートデコーダ
１０の要部回路図、図１２は本実施例で用いるメモリセ
ルアレイ２４と選択ＭＯＳトランジスタおよびサブデコ
ーダ２０と第１のスイッチ２２と第２のスイッチ２６の
要部回路図である。書込み、消去、および読出し等の各
動作において、ブロックデコーダ１４とゲートデコーダ
１０のアドレス入力信号が、全て接地電圧ＶＳＳとなっ
たところのワード線が選択される。

【０１２３】図１０に示したブロックデコーダ１４の出
力信号ＳｉＤ（ここで、ｉはブロック番号を表わす）
は、図１２に示すメモリセルのドレイン側選択ＭＯＳト
ランジスタのゲート信号線Ｓ０Ｄ（ブロック０の場合）
とＳ１Ｄ（ブロック１の場合）に接続される。ブロック
デコーダ１４の出力信号ＳｉＳは、図１２に示すメモリ
セルのソース側選択ＭＯＳトランジスタのゲート信号線
Ｓ０Ｓ（ブロック０とブロック１の場合）に接続され
る。ブロックデコーダ１４の出力信号ＢｉＰは、図１２
に示すサブデコーダ２０のＰＭＯＳの電源線Ｂ０Ｐ（ブ
ロック０の場合）と電源線Ｂ１Ｐ（ブロック１の場合）
に接続される。ブロックデコーダ１４の出力信号ＢｉＮ
は、図１２に示すサブデコーダ２０のＮＭＯＳの電源線
Ｂ０Ｎ（ブロック０の場合）と電源線Ｂ１Ｎ（ブロック
１の場合）に接続される。ブロックデコーダ１４の出力
信号ＳＷＤｉは、図１２に示す第２のスイッチ２６の電
源線ＳＷＤ０（ブロック０の場合）と電源線ＳＷＤ１
（ブロック１の場合）に接続される。

【０１２４】また、図１１に示すゲートデコーダ１０の
出力信号Ｇｊｉは図１２に示すサブデコーダ２０のゲー
ト信号線Ｇ００〜Ｇ０７（ｊ＝０，ｉ＝０〜７の場合）
に接続され、出力信号ＳＷＧｊｉは図１２に示すＮＭＯ
Ｓからなる第１のスイッチ２２のゲート信号線ＳＷＧ０
０〜ＳＷＧ０１（ｊ＝０，ｉ＝０〜１の場合）に接続さ
れ、出力信号ＳＷＤＧｊｉは図１２に示すＮＭＯＳから
なる第２のスイッチ２６のゲート信号線ＳＷＤＧ００〜
ＳＷＤＧ０１（ｊ＝０，ｉ＝０〜１の場合）に接続され
る。

【０１２５】以下、各デコーダの（１）書込みおよび書
込みベリファイ、（２）消去および消去ベリファイ、
（３）読出し動作について説明する。なお、ここでは図
６〜図８を用いて説明した第１の実施例の各デコーダの
動作のための設定条件と異なる部分を説明し、第１の実
施例と同じ設定条件の部分の説明は省略する。

【０１２６】（１）各デコーダの書込みおよび書込みベ
リファイ動作初めに、書込み動作時の各デコーダ回路の動作を説明す
る。図１０（ａ）に示すブロックデコーダ１４の出力信
号ＳｉＳ，ＳｉＤ、およびＢｉＰ，ＢｉＮについては第
１の実施例と同じであり、出力信号ＳｉＳを２ブロック
毎に共有して、配線を１／２に低減している点も同じで
ある。すなわち、図１０（ｂ）に示すように、信号線Ｍ
ＢＤｉとＭＢＤｎは隣接するブロック同士で交互に配線
している。

【０１２７】次に、ブロックデコーダ１４の出力信号Ｓ
ＷＤｉについて説明する。図１０（ａ）に示すブロック
デコーダ１４において、電源電圧ＶＳＷＤは４．５Ｖ、
電源電圧ＶＮＮは−９Ｖ、電源電圧ＶＦＦは−４Ｖに
し、制御信号ＥＲは接地電圧ＶＳＳ、制御信号ＥＲＢお
よび制御信号ＷＶＥＶＢは電圧ＶＣＣにする。これによ
り、書込みディスターブ緩和電圧を供給するための第２
のスイッチであるＮＭＯＳの電源となる出力信号ＳＷＤ
ｉには、アドレス入力信号が全て接地電圧ＶＳＳとなっ
て選択されたところだけに４．５Ｖが出力され、非選択
のところには接地電圧ＶＳＳが出力される。

【０１２８】次に、図１１に示すゲートデコーダ１０に
おいて、出力信号Ｇｊｉは第１の実施例と同じである。
次に、ゲートデコーダの出力信号ＳＷＧｊｉについて説
明する。図１１に示すゲートデコーダ１０において、電
源電圧ＶＳＷＧは７Ｖ、電源電圧ＶＮＮは−９Ｖにし、
制御信号ＧＪＥは電圧ＶＣＣにする。これにより、第１
のスイッチであるＮＭＯＳのゲート信号となる出力信号
ＳＷＧｊｉには、アドレス入力信号が全て接地電圧ＶＳ
Ｓとなって選択されたところだけに７Ｖが出力され、非
選択のところには−９Ｖが出力される。

【０１２９】次に、ゲートデコーダの出力信号ＳＷＤＧ
ｊｉについて説明する。図１１に示すゲートデコーダ１
０において、電源電圧ＶＳＷＤＧは７Ｖ、電源電圧ＶＮ
Ｎは−９Ｖにし、制御信号ＧＪＥは電圧ＶＣＣにする。
これにより、書込みディスターブ緩和電圧を供給するた
めの第２のスイッチであるＮＭＯＳのゲート信号となる
出力信号ＳＷＤＧｊｉには、アドレス入力信号が全て接
地電圧ＶＳＳとなって選択されたところだけに−９Ｖが
出力され、非選択のところには７Ｖが出力される。

【０１３０】以上の回路動作により、第１の実施例と同
様に書込み選択メモリセルはゲートが−９Ｖ、ウェルが
接地電圧ＶＳＳ、ドレインが４．５Ｖ、ソースがフロー
ティング状態となり書込みが行なわれる。

【０１３１】次に、書込みベリファイ動作時の各デコー
ダ回路の動作を説明する。図１０（ａ）に示すブロック
デコーダ１４の出力信号ＳｉＳ，ＳｉＤ，ＢｉＰ，Ｂｉ
Ｎおよび図１１に示すゲートデコーダ１０の出力信号Ｇ
ｊｉの動作は、第１の実施例と同じである。

【０１３２】次に、ブロックデコーダ１４の出力信号Ｓ
ＷＤｉについて説明する。図１０（ａ）に示すブロック
デコーダ１４において、電源電圧ＶＳＷＤは電圧ＶＣ
Ｃ、電源電圧ＶＮＮは−９Ｖ、電源電圧ＶＦＦは−４Ｖ
にし、制御信号ＥＲＢは電圧ＶＣＣ、制御信号ＥＲおよ
び制御信号ＷＶＥＶＢは接地電圧ＶＳＳにする。これに
より、第２のスイッチであるＮＭＯＳの電源となる出力
信号ＳＷＤｉには、アドレス入力信号にかかわらず全て
接地電圧ＶＳＳが出力される。

【０１３３】次に、ゲートデコーダの出力信号ＳＷＧｊ
ｉについて説明する。図１１に示すゲートデコーダ１０
において、電源電圧ＶＳＷＧは７Ｖ、電源電圧ＶＮＮは
−９Ｖにし、制御信号ＧＪＥは電圧ＶＣＣにする。これ
により、第１のスイッチであるＮＭＯＳのゲート信号と
なる出力信号ＳＷＧｊｉには、アドレス入力信号が全て
接地電圧ＶＳＳとなって選択されたところだけに７Ｖが
出力され、非選択のところには−９Ｖが出力される。

【０１３４】次に、ゲートデコーダの出力信号ＳＷＤＧ
ｊｉについて説明する。図１１に示すゲートデコーダ１
０において、電源電圧ＶＳＷＤＧは電圧ＶＣＣ、電源電
圧ＶＮＮは−９Ｖにし、制御信号ＧＪＥは電圧ＶＣＣに
する。これにより、第２のスイッチであるＮＭＯＳのゲ
ート信号となる出力信号ＳＷＤＧｊｉには、アドレス入
力信号が全て接地電圧ＶＳＳとなって選択されたところ
だけに−９Ｖが出力され、非選択のところには電圧ＶＣ
Ｃが出力される。

【０１３５】以上の回路動作により、第１の実施例と同
様に書込みベリファイ選択メモリセルはゲートが１．５
Ｖ、ウェルが接地電圧ＶＳＳ、ドレインが１Ｖ、ソース
が接地電圧ＶＳＳとなり、書込みベリファイが行なわれ
る。

【０１３６】（２）各デコーダの消去および消去ベリフ
ァイ動作消去動作時の各デコーダ回路の動作を説明する。まず、
図１０（ａ）に示すブロックデコーダ１４の出力信号Ｓ
ｉＳ，ＳｉＤ，ＢｉＰ，ＢｉＮおよび図１１に示すゲー
トデコーダ１０の出力信号Ｇｊｉは、第１の実施例と同
じである。

【０１３７】次に、ブロックデコーダ１４の出力信号Ｓ
ＷＤｉについて説明する。図１０（ａ）に示すブロック
デコーダ１４において、電源電圧ＶＳＷＤは電圧ＶＣ
Ｃ、電源電圧ＶＮＮは−４Ｖ、電源電圧ＶＦＦは接地電
圧ＶＳＳにし、制御信号ＥＲＢは接地電圧ＶＳＳ、制御
信号ＥＲおよび制御信号ＷＶＥＶＢは電圧ＶＣＣにす
る。これにより、消去ディスターブ阻止電圧を供給する
ための第２のスイッチであるＮＭＯＳの電源となる出力
信号ＳＷＤｉには、アドレス入力信号にかかわらず全て
−４Ｖが出力される。

【０１３８】次に、ゲートデコーダの出力信号ＳＷＧｊ
ｉについて説明する。図１１に示すゲートデコーダ１０
において、電源電圧ＶＳＷＧは１５Ｖ、電源電圧ＶＮＮ
は−９Ｖにし、制御信号ＧＪＥは電圧ＶＣＣにする。こ
れにより、第１のスイッチであるＮＭＯＳのゲート信号
となる出力信号ＳＷＧｊｉには、アドレス入力信号が全
て接地電圧ＶＳＳとなって選択されたところだけに１５
Ｖが出力され、非選択のところには−４Ｖが出力され
る。

【０１３９】次に、ゲートデコーダの出力信号ＳＷＤＧ
ｊｉについて説明する。図１１に示すゲートデコーダ１
０において、電源電圧ＶＳＷＤＧは電圧ＶＣＣ、電源電
圧ＶＮＮは−４Ｖにし、制御信号ＧＪＥは電圧ＶＣＣに
する。これにより、消去ディスターブ阻止電圧を供給す
るための第２のスイッチであるＮＭＯＳのゲート信号と
なる出力信号ＳＷＤＧｊｉには、アドレス入力信号が全
て接地電圧ＶＳＳとなって選択されたところだけに−４
Ｖが出力され、非選択のところには電圧ＶＣＣが出力さ
れる。

【０１４０】以上の回路動作により、第１の実施例と同
様に、消去選択メモリセルはゲートが１２Ｖ、ウェルが
−４Ｖ、ドレインが−４Ｖ、ソースが−４Ｖとなり、消
去が行なわれる。また、この際の非選択ワード線には−
４Ｖが印加され、消去ディスターブが阻止される。

【０１４１】次に、消去ベリファイ動作時の各デコーダ
回路の動作を説明する。図１０（ａ）に示すブロックデ
コーダ１４の出力信号ＳｉＳ，ＳｉＤ，ＢｉＰ，ＢｉＮ
および図１１に示すゲートデコーダ１０の出力信号Ｇｊ
ｉは、第１の実施例と同じである。

【０１４２】次に、ブロックデコーダ１４の出力信号Ｓ
ＷＤｉについて説明する。図１０（ａ）に示すブロック
デコーダ１４において、電源電圧ＶＳＷＤは電圧ＶＣ
Ｃ、電源電圧ＶＮＮは−４Ｖ、電源電圧ＶＦＦは接地電
圧ＶＳＳにし、制御信号ＥＲＢは電圧ＶＣＣ、制御信号
ＥＲおよび制御信号ＷＶＥＶＢは接地電圧ＶＳＳにす
る。これにより、第２のスイッチであるＮＭＯＳの電源
となる出力信号ＳＷＤｉには、アドレス入力信号にかか
わらず全て接地電圧ＶＳＳが出力される。

【０１４３】次に、ゲートデコーダの出力信号ＳＷＧｊ
ｉについて説明する。図１１に示すゲートデコーダ１０
において、電源電圧ＶＳＷＧは７Ｖ、電源電圧ＶＮＮは
接地電圧ＶＳＳにし、制御信号ＧＪＥは電圧ＶＣＣにす
る。これにより、第１のスイッチであるＮＭＯＳのゲー
ト信号となる出力信号ＳＷＧｊｉには、アドレス入力信
号が全て接地電圧ＶＳＳとなって選択されたところだけ
に７Ｖが出力され、非選択のところには接地電圧ＶＳＳ
が出力される。

【０１４４】次に、ゲートデコーダの出力信号ＳＷＤＧ
ｊｉについて説明する。図１１に示すゲートデコーダ１
０において、電源電圧ＶＳＷＤＧは電圧ＶＣＣ、電源電
圧ＶＮＮは接地電圧ＶＳＳにし、制御信号ＧＪＥは電圧
ＶＣＣにする。これにより、第２のスイッチであるＮＭ
ＯＳのゲート信号となる出力信号ＳＷＤＧｊｉには、ア
ドレス入力信号が全て接地電圧ＶＳＳとなって選択され
たところだけに接地電圧ＶＳＳが出力され、非選択のと
ころには電圧ＶＣＣが出力される。

【０１４５】以上の回路動作により、第１の実施例と同
様に消去ベリファイ選択メモリセルはゲートが５Ｖ、ウ
ェルが接地電圧ＶＳＳ、ドレインが１Ｖ、ソースが接地
電圧ＶＳＳとなり、消去ベリファイが行なわれる。

【０１４６】（３）各デコーダの読出し動作次に、読出し動作時の各デコーダ回路の動作を説明す
る。図１０（ａ）に示すブロックデコーダ１４の出力信
号ＳｉＳ，ＳｉＤ，ＢｉＰ，ＢｉＮおよび図１１に示す
ゲートデコーダ１０の出力信号Ｇｊｉは、第１の実施例
と同じである。

【０１４７】次に、ブロックデコーダ１４の出力信号Ｓ
ＷＤｉについて説明する。図１０（ａ）に示すブロック
デコーダ１４において、電源電圧ＶＳＷＤは電圧ＶＣ
Ｃ、電源電圧ＶＮＮおよび電源電圧ＶＦＦは接地電圧Ｖ
ＳＳにし、制御信号ＥＲＢは接地電圧ＶＳＳ、制御信号
ＥＲおよび制御信号ＷＶＥＶＢは電圧ＶＣＣにする。こ
れにより、第２のスイッチであるＮＭＯＳの電源となる
出力信号ＳＷＤｉには、アドレス入力信号にかかわらず
全て接地電圧ＶＳＳが出力される。

【０１４８】次に、ゲートデコーダの出力信号ＳＷＧｊ
ｉについて説明する。図１１に示すゲートデコーダ１０
において、電源電圧ＶＳＷＧは電圧ＶＣＣ、電源電圧Ｖ
ＮＮは接地電圧ＶＳＳにし、制御信号ＧＪＥは電圧ＶＣ
Ｃにする。これにより、第１のスイッチであるＮＭＯＳ
のゲート信号となる出力信号ＳＷＧｊｉには、アドレス
入力信号が全て接地電圧ＶＳＳとなって選択されたとこ
ろだけに電圧ＶＣＣが出力され、非選択のところには接
地電圧ＶＳＳが出力される。

【０１４９】次に、ゲートデコーダの出力信号ＳＷＤＧ
ｊｉについて説明する。図１１に示すゲートデコーダ１
０において、電源電圧ＶＳＷＤＧは電圧ＶＣＣ、電源電
圧ＶＮＮは接地電圧ＶＳＳにし、制御信号ＧＪＥは電圧
ＶＣＣにする。これにより、第２のスイッチであるＮＭ
ＯＳのゲート信号となる出力信号ＳＷＤＧｊｉには、ア
ドレス入力信号が全て接地電圧ＶＳＳとなって選択され
たところだけに接地電圧ＶＳＳが出力され、非選択のと
ころには電圧ＶＣＣが出力される。

【０１５０】以上の回路動作により、第１の実施例と同
様に読出し選択メモリセルはゲートが電圧ＶＣＣ、ウェ
ルが接地電圧ＶＳＳ、ドレインが１Ｖ、ソースが接地電
圧ＶＳＳとなり読出しが行なわれる。

【０１５１】以上、本発明の好適な実施例について説明
したが、本発明は前記実施例に限定されることなく、メ
モリセルのワード線とウェルに電圧を印加して消去を行
なう場合に適用でき、本発明の精神を逸脱しない範囲内
において、種々の設計変更をなし得ることは勿論であ
る。例えば、前記実施例ではメモリのしきい値電圧を低
い状態に持っていく動作を書込み動作とし、しきい値電
圧を高い状態に持っていく動作を消去動作として説明し
たが、メモリのしきい値電圧を高い状態に持っていく動
作を書込み動作とし、しきい値電圧を低い状態に持って
いく動作を消去動作とする場合には、前記実施例で述べ
た電位関係を逆にすれば、消去ディスターブを阻止する
ことが同様に行えることは言うまでもない。

【０１５２】

【発明の効果】前述した実施の形態および実施例から明
らかなように、本発明に係る不揮発性記憶装置および駆
動方法は、消去動作において、非選択ワード線に負電圧
を印加できるようにしている。これにより、消去動作に
おいて、非選択であるにもかかわらずウェルにのみ負電
圧が印加されるメモリセルがなくなり、消去ディスター
ブを阻止することができる。

【図面の簡単な説明】

【図１】本発明に係る不揮発性記憶装置における消去動
作の際に非選択ワード線に負電圧を印加する概略図であ
る。

【図２】従来の不揮発性記憶装置の構成を示す概略ブロ
ック図である。

【図３】ＣＭＯＳからなるサブデコーダ素子の構成例を
示す回路図である。

【図４】従来の不揮発性記憶装置で用いる負電圧動作用
のＮＭＯＳの（ａ）平面図および（ｂ）平面図中に示し
たＩ−Ｉ線部分の断面図である。

【図５】本発明に係る駆動方法の一実施例を適用する不
揮発性記憶装置のブロック図である。

【図６】図５に示した不揮発性記憶装置で用いる（ａ）
ブロックデコーダの回路図と、（ｂ）ブロックデコーダ
の出力信号ＳｉＳの共有を示すための説明図である。

【図７】図５に示した不揮発性記憶装置で用いるゲート
デコーダの回路図である。

【図８】図５に示した不揮発性記憶装置で用いるメモリ
セルアレイと選択ＭＯＳトランジスタおよびサブデコー
ダの回路図である。

【図９】本発明に係る不揮発性記憶装置の一実施例を示
すブロック図である。

【図１０】図９に示した不揮発性記憶装置で用いる
（ａ）ブロックデコーダの回路図と、（ｂ）ブロックデ
コーダの出力信号ＳｉＳの共有を示すための説明図であ
る。

【図１１】図９に示した不揮発性記憶装置で用いるゲー
トデコーダの回路図である。

【図１２】図９に示した不揮発性記憶装置で用いるメモ
リセルアレイと選択ＭＯＳトランジスタおよびサブデコ
ーダの回路図である。

【符号の説明】

１０…ゲートデコーダ、１２…サブデコーダ素子、１４
…ブロックデコーダ、２０…サブデコーダ、２２…第１
のスイッチ、２４…メモリサブアレイ、２６…第２のス
イッチ、２８…ゲート、３０…コンタクト孔、３２…ｎ
⁺ソース／ドレイン拡散層、３４…ｐ⁺ソース／ドレイン
拡散層、３６…ｎ−ウェル、３８…深いｐ−ウェル、４
０…ｎ−アイソレーション、Ｃ００〜Ｃ１ｍ…メモリセ
ル、Ｗ００〜Ｗ１ｍ…ワード線、ＳＬ０…共通ソース
線、ＤＬ０〜ＤＬｙ…グローバルデータ線、ＳＴ００Ｓ
〜ＳＴ１１Ｓ…ソース側ブロック選択ＭＯＳトランジス
タ、ＳＴ００Ｄ〜ＳＴ１１Ｄ…ドレイン側ブロック選択
ＭＯＳトランジスタ、ＳｉＳ…ソース側ブロック選択Ｍ
ＯＳトランジスタのゲート信号線、ＳｉＤ…ドレイン側
ブロック選択ＭＯＳトランジスタのゲート信号線、Ｂｉ
Ｐ…サブデコーダＰＭＯＳトランジスタの電源線、Ｂｉ
Ｎ…サブデコーダＮＭＯＳトランジスタの電源線、Ｄ０
０〜Ｄ１１…メモリセルのドレイン線、Ｓ００〜Ｓ１１
…メモリセルのソース線、Ｇｊｉ…サブデコーダのゲー
ト信号線、ＳＷＤｉ…ディスターブ阻止電圧供給線、Ｓ
ＷＤＧｊｉ…ディスターブ阻止電圧切換えＭＯＳトラン
ジスタのゲート信号線、ＳＷＧｊｉ…選択ワード線切換
えＭＯＳトランジスタのゲート信号線、ＶＣＣ…正電
源、ＶＳＳ…接地電圧、ＶＮＮ…負電源、ＶＦＦ…負電
源、ＶＧＰ…正電源、ＶＤＰ…正電源、ＶＢＰ…正電
源、ＶＢＰＰ…正電源、ＶＳＷＤ…正電源、ＶＳＷＤＧ
…正電源、ＶＳＷＧ…正電源、ＳＳｉＤ…制御信号線、
ＳＥＥＢ…制御信号線、ＳＳｉＳ…制御信号線、ＳＢｉ
Ｐ…制御信号線、ＷＶＢ…制御信号線、ＷＷＶ…制御信
号線、ＷＥＶＢ…制御信号線、ＷＶＥＶＢ…制御信号
線、ＥＲ…制御信号線、ＥＲＢ…制御信号線、ＷＷＶＢ
…制御信号線、ＧＪＥ…制御信号線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者河原尊之東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者木村勝高東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】制御ゲートと浮遊ゲートを有する複数のメ
モリセルからなるメモリセルアレイと、メモリセルの制
御ゲートと接続したワード線と、該ワード線を駆動する
複数のデコーダ素子からなるデコーダ回路とを有し、メ
モリセルのしきい値電圧を低い状態に持っていく動作を
書込み動作とし、メモリセルのしきい値電圧を高い状態
に持っていく動作を消去動作とした不揮発性記憶装置で
あって、メモリセルの浮遊ゲートへウェルから電子を注
入する消去動作時に前記デコーダにより選択メモリセル
の制御ゲートに正電圧を印加すると共にウェルとソース
には負電圧を印加して選択メモリセルの消去を行うよう
に構成した不揮発性記憶装置において、消去動作時に全ての非選択メモリセルの制御ゲートに消
去ディスターブ阻止用の負電圧を印加するディスターブ
阻止電圧印加回路を設けたことを特徴とする不揮発性記
憶装置。
【請求項２】制御ゲートと浮遊ゲートを有する複数のメ
モリセルからなるメモリセルアレイと、メモリセルの制
御ゲートと接続したワード線と、該ワード線を駆動する
複数のデコーダ素子からなるデコーダ回路とを有し、メ
モリセルのしきい値電圧を高い状態に持っていく動作を
書込み動作とし、メモリセルのしきい値電圧を低い状態
に持っていく動作を消去動作とした不揮発性記憶装置で
あって、メモリセルの浮遊ゲートへウェルから電子を放
出する消去動作時に前記デコーダにより選択メモリセル
の制御ゲートに負電圧を印加すると共にウェルとソース
には正電圧を印加して選択メモリセルの消去を行うよう
に構成した不揮発性記憶装置において、消去動作時に全ての非選択メモリセルの制御ゲートに消
去ディスターブ阻止用の正電圧を印加するディスターブ
阻止電圧印加回路を設けたことを特徴とする不揮発性記
憶装置。
【請求項３】前記ディスターブ阻止電圧印加回路は、消
去ディスターブ阻止のための電圧を供給するディスター
ブ阻止電圧供給線と、前記デコーダ素子を共有するよう
に各ワード線に設けた第１のスイッチと第２のスイッチ
とから構成されて成る請求項１または請求項２に記載の
不揮発性記憶装置。
【請求項４】前記第１のスイッチおよび第２のスイッチ
は、それぞれｎチャネル形ＭＯＳトランジスタ１個で構
成されて成る請求項３記載の不揮発性記憶装置。
【請求項５】前記メモリセルアレイが１本当りｍ個のメ
モリセルと接続された複数のデータ線と交差するワード
線ｎ本分を１ブロックとして複数ブロックから構成さ
れ、前記デコーダ回路が、所要のブロックを選択するブロッ
クデコーダと、選択されたブロック内のワード線を選択
するためのゲートデコーダと、ワード線を直接駆動する
ＣＭＯＳインバータからなるサブデコーダとから構成さ
れると共に、前記ゲートデコーダが前記ＣＭＯＳインバータのゲート
信号と前記第１のスイッチと前記第２のスイッチのゲー
ト信号を制御し、前記ブロックデコーダが前記ＣＭＯＳ
インバータの電源信号と非選択メモリセルの制御ゲート
に印加するディスターブ阻止電圧とを制御するように構
成して成る請求項３または請求項４に記載の不揮発性記
憶装置。
【請求項６】前記複数のメモリセルは、同じデータ線に
接続されるｍ個のメモリセルの各ソースとドレインが埋
込み拡散層によって接続されると共に、ソースの拡散層
が第１の選択トランジスタを介して共通ソース線に、ド
レインの拡散層が第２の選択トランジスタを介してグロ
ーバルデータ線にそれぞれ接続されて成る請求項３〜５
のいずれか１項に記載の不揮発性記憶装置。
【請求項７】前記メモリセルアレイがワード線方向にｒ
バイト毎のメモリサブアレイに分割して配置されると共
に、ｒバイト単位での動作を行なうように前記サブデコ
ーダと前記ゲートデコーダが、前記インバータのゲート
信号をｒバイト毎に独立にデコードするように構成され
て成る請求項６記載の不揮発性記憶装置。
【請求項８】制御ゲートと浮遊ゲートを有する複数のメ
モリセルからなるメモリセルアレイと、メモリセルの制
御ゲートと接続したワード線と、該ワード線を駆動する
複数のデコーダ素子からなるデコーダ回路とを有し、メ
モリセルのしきい値電圧を低い状態に持っていく動作を
書込み動作とし、メモリセルのしきい値電圧を高い状態
に持っていく動作を消去動作とした不揮発性記憶装置に
おいて、メモリセルの浮遊ゲートへウェルから電子を注入する消
去動作時に、選択メモリセルの制御ゲートに正電圧を印
加し、ウェルとソースに負電圧を印加し、更に全ての非
選択メモリセルの制御ゲートに対して負電圧を印加する
ことを特徴とする不揮発性記憶装置の駆動方法。
【請求項９】制御ゲートと浮遊ゲートを有する複数のメ
モリセルからなるメモリセルアレイと、メモリセルの制
御ゲートと接続したワード線と、該ワード線を駆動する
複数のデコーダ素子からなるデコーダ回路とを有し、メ
モリセルのしきい値電圧を高い状態に持っていく動作を
書込み動作とし、メモリセルのしきい値電圧を低い状態
に持っていく動作を消去動作とした不揮発性記憶装置に
おいて、メモリセルの浮遊ゲートへウェルから電子を放出する消
去動作時に、選択メモリセルの制御ゲートに負電圧を印
加し、ウェルとソースには正電圧を印加し、更に全ての
非選択メモリセルの制御ゲートに対して正電圧を印加す
ることを特徴とする不揮発性記憶装置の駆動方法。