CN102810560B

CN102810560B - 分裂栅存储器及其制造方法

Info

Publication number: CN102810560B
Application number: CN201110147095.6A
Authority: CN
Inventors: 刘明; 姜丹丹; 霍宗亮; 张满红; 王琴; 刘璟; 谢常青
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2011-06-01
Filing date: 2011-06-01
Publication date: 2016-03-30
Anticipated expiration: 2031-06-01
Also published as: CN102810560A

Abstract

一种分裂栅存储器，隧穿介质层采用低k介质材料。通过采用低介电常数材料作为分裂栅存储器中的隧穿介质层，由于具有低的介电常数，从而在不增加其隧穿介质层厚度的情况下，有效的降低了控制栅介质层与电荷存储层之间的耦合电容，使得其擦除操作电压有效降低，擦除操作速度得到有效提高。

Description

分裂栅存储器及其制造方法

技术领域

本发明涉及半导体器件及制造技术，更具体地说，涉及一种分裂栅存储器及其制造方法。

背景技术

随着可携式个人设备的流行，非挥发性存储器由于具有在无电源供应时仍能维持记忆状态和操作低功耗等优点，逐渐成为半导体工业中的研发重点。

基于存储单元的结构，非挥发性存储器一般分为两类：堆栈栅结构和分裂栅结构的器件(分裂栅器件)。归因于低压、高速的运作特点，分裂栅器件被广泛应用于嵌入式存储应用中，成为嵌入式存储器件的主流技术。

如图1所示，传统的分裂栅存储器主要包括：衬底100内源区101和漏区102；位于源区101和漏区102之间的衬底上的栅绝缘层104以及其上的电荷存储层106，以及氧化层110及其上的控制栅层112，控制栅层112与电荷存储层106之间有隧穿介质层108。

此外，另一种分裂栅存储结构中，为具有选择管栅层的分裂栅存储器，如图2所示，主要包括：衬底200内源区201和漏区202；位于源区201和漏区202之间的衬底上选择栅堆叠以及存储栅堆叠，选择栅堆叠包括氧化层210及其上的选择栅层214，存储栅堆叠自下至上包括栅绝缘层204、电荷存储层206、隧穿介质层208以及控制栅层212。

对于以上分裂栅存储器，主要通过在电荷存储层中存储电荷来保存数据，而通过将电荷存储层中的电荷穿过隧穿介质层进入控制栅层来擦除数据，数据写入的操作原理主要为：通过设置合适的电压，使得源区附近的电子在横向电场作用下被加速，到达电荷存储层的衬底表面时，发生碰撞电离，高能的电子在垂直电场作用下进入电荷存储层中，从而完成数据存储。数据擦除操作原理主要为：通过在控制栅层施加合适的擦除电压，在控制栅层与衬底间产生高电场，电荷存储层中的电子在高电场作用下，穿过隧穿介质层，从电荷存储层进入控制栅层，从而完成数据擦除。

然而，上述分裂栅存储器的问题在于，通常采用二氧化硅作为隧穿介质层，这样，控制栅介质层与电荷存储层之间的耦合电容C1较大，参考图1或图2，需要的擦除电压也大，擦除速度也慢，影响器件的性能，而要减小控制栅介质层与电荷存储层之间的耦合电容C1，需要增加隧穿介质层的厚度，这样不利于器件尺寸的缩小以及芯片的集成度的提高。

发明内容

本发明实施例提供一种分裂栅存储器及其制造方法，解决了隧穿介质层厚度与耦合电容之间的矛盾，提高器件性能。

为实现上述目的，本发明实施例提供了如下技术方案：

一种分裂栅存储单元，隧穿介质层采用低k介质材料。

可选地，所述隧穿介质层的介电常数小于4.2。

可选地，所述隧穿介质层可以从包括以下材料的组中选择形成：碳氧化硅、聚酞亚胺、聚对二甲苯、非晶氮化碳(CN_X)、多晶硼氮或氟硅玻璃。

可选地，所述存储器包括：衬底；衬底内源区和漏区；位于源区和漏区之间的衬底上栅绝缘层和栅绝缘层上的电荷存储层，位于电荷存储层一侧的衬底上的氧化层以及氧化层上的控制栅层，以及控制栅层与电荷存储层之间的隧穿介质层。

可选地，所述存储器包括：衬底；衬底内源区和漏区；位于源区和漏区之间的衬底上的选择栅堆叠以及存储栅堆叠，选择栅堆叠包括氧化层及氧化层上的选择栅层，存储栅堆叠自下至上包括栅绝缘层、电荷存储层、隧穿介质层以及控制栅层。

本发明实施例还公开了一种分裂栅存储器的制造方法，包括：

提供衬底；

在所述衬底上形成存储栅堆叠，其中，所述存储栅堆叠的隧穿介质层采用低k介质材料；

在存储栅堆叠一侧的衬底上形成选择栅堆叠；

在所述衬底内形成源区和漏区，以使所述选择栅堆叠和存储栅堆叠位于源区和漏区之间。

可选地，所述隧穿介质层的介电常数小于4.2。

与现有技术相比，上述技术方案具有以下优点：

本发明实施例的分裂栅存储器及其制造方法，采用低介电常数材料作为分裂栅存储器中的隧穿介质层，由于具有低的介电常数，从而在不增加其隧穿介质层厚度的情况下，有效的降低了控制栅介质层与电荷存储层之间的耦合电容，提高控制栅层与电荷存储层之间的电势差，从而可以有效的降低擦除操作时控制管栅层上所施加的电压脉冲幅度，即有效降低擦除操作电压，擦除操作速度得到有效提高。

附图说明

通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。

图1为传统的分裂栅存储器的结构示意图；

图2为传统的具有选择栅的分裂栅存储器的结构示意图；

图3为根据本发明实施例的分裂栅存储器的结构示意图；

图4为根据本发明实施例的分裂栅存储器制造方法的流程图；

图5-图7为根据本发明实施例的具有控制栅的分裂栅存储器制造过程的示意图；

图8为根据本发明实施例的具有控制栅的分裂栅存储器的编程操作电压波形图；

图9为根据本发明实施例的具有控制栅的分裂栅存储器的擦除操作电压波形图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

正如背景技术部分所述，传统的分裂栅存储器通常采用二氧化硅作为隧穿介质层，这样，控制栅介质层与电荷存储层之间的耦合电容较大，需要的擦除电压也大，擦除速度也慢，影响器件的性能，而要减小控制栅介质层与电荷存储层之间的耦合电容，需要增加隧穿介质层的厚度，这样不利于器件尺寸的缩小以及芯片的集成度的提高。为了解决耦合电容与隧穿介质层厚度之间的矛盾，本发明提出了一种分裂栅存储器，所述分裂栅存储器的隧穿介质层采用低k介质材料。

在本发明的实施例中，所述分裂栅存储器可以为具有选择栅的分裂栅存储器，参考图3，所述存储器包括：衬底300；衬底300内源区301和漏区302；位于源区301和漏区302之间的衬底300上的选择栅堆叠以及存储栅堆叠，选择栅堆叠包括氧化层310及氧化层上的选择栅层314，存储栅堆叠自下至上包括栅绝缘层304、电荷存储层306、隧穿介质层308以及控制栅层312，其中，所述隧穿介质层308采用低k介质材料。

在具有选择栅的分裂栅存储器实施例中，由于采用低k介质材料作为隧穿介质层，可以有效的降低控制栅层与电荷存储层之间的耦合电容C1，加上选择栅层与电荷存储层之间的耦合电容C3，以及电荷存储层与衬底之间的耦合电容C2的共同作用，将大大提高控制栅层与电荷存储层之间的电势差，从而可以有效的降低擦除操作时控制管栅层上所施加的电压脉冲幅度，提高擦除操作速度。

在本发明的实施例中，所述分裂栅存储器可以为不具有选择栅的存储器结构，参考图1，所述存储器包括：衬底100；衬底100内源区101和漏区102；位于源区101和漏区102之间的衬底上的栅绝缘层104以及其上的电荷存储层106，以及氧化层110及其上的控制栅层112，控制栅层112与电荷存储层106之间有隧穿介质层108，其中，所述隧穿介质层108采用低k介质材料。

在本发明中，隧穿介质层采用低k介质材料，该低k介质材料为介电常数小于二氧化硅介电常数(二氧化硅介电常数为4.2)的介质材料，可以为低k有机介质材料，例如聚酞亚胺、聚对二甲苯等，还可以为无机低k介质材料，例如非晶氮化碳(CN_X)、多晶硼氮、氟硅玻璃等。优选地，可以选择机械性良好的、易于图形化，具有较好的粘合性并且易于集成于现有制造工艺的介质材料，可以为碳掺杂氧化物，例如SiOC(碳氧化硅)等。

在以上实施例中，所述衬底可以为硅衬底，在实际运用中，衬底还可以包括但不限于其他半导体或化合物半导体，如碳化硅、砷化镓、砷化铟或磷化铟等。此外，根据现有技术公知的设计要求(例如p型衬底或者n型衬底)，衬底可以包括各种掺杂配置。

在以上实施例中，氧化层和栅绝缘层可以采用高禁带宽度介质材料或其他合适的材料，如SiO₂、Al₂O₃等。

在以上实施例中，电荷存储层可以采用深导带能级的材料或其他合适的材料，如金属Al、多晶硅等，电荷存储层还可以采用高缺陷密度窄禁带宽度的介质材料，如Si₃N₄、HfO₂等，电荷存储层还可以采用分离的深导带能级的材料，如硅纳米晶体、金属纳米晶体等，同时电荷存储层也可以采用深导带能级的材料与高缺陷密度材料的复合双层或者多层结构，如硅纳米晶体/Si₃N₄复合结构等构成。此处电荷存储层的材料和结构仅为示例，本发明不做限制。

在以上实施例中，控制栅层可以为多晶硅栅或者金属栅，选择栅层可以为多晶硅栅。

以上对本发明的分裂栅存储器进行了详细的描述，为了更好地理解本发明，以下将结合制造流程图以及具有选择栅的分裂栅存储器制造过程示意图对本发明的实施例进行详细的描述。

如图4所示，根据本发明实施例的具有选择栅的分裂栅存储器制造方法的流程图。

在步骤S1，提供衬底300，参考图5。

在本实施例中，所述衬底可以为硅衬底，在其他实施例中，衬底还可以包括但不限于其他半导体或化合物半导体，如碳化硅、砷化镓、砷化铟或磷化铟等。此外，根据现有技术公知的设计要求(例如p型衬底或者n型衬底)，衬底可以包括各种掺杂配置。

在步骤S2，在所述衬底300上形成存储栅堆叠，其中，所述存储栅堆叠的隧穿介质层308采用低k介质材料，参考图5。

在本发明实施例中，隧穿介质层采用低k介质材料，该低k介质材料为介电常数小于二氧化硅介电常数(二氧化硅介电常数为4.2)的介质材料，可以为低k有机介质材料，例如聚酞亚胺、聚对二甲苯等，还可以为无机低k介质材料，例如非晶氮化碳(CN_X)、多晶硼氮、氟硅玻璃等。优选地，可以选择机械性良好的、易于图形化，具有较好的粘合性并且易于集成于现有制造工艺的介质材料，碳掺杂氧化物，例如SiOC等。

在本实施例中，具体地，首先，可以通过热氧化、CVD或者ALD或其他合适的方法在衬底300上生长栅绝缘层304，在一个实施例中，所述栅绝缘层304为二氧化硅，厚度可以为4nm至8nm。

而后，可以采用CVD、ALD或者磁控溅射工艺或其他合适的方法在栅介质层304上淀积电荷存储层306，在一个实施例中，所述电荷存储层为多晶硅层，厚度可以为5nm至50nm.

而后，可以采用化学气相沉积(CVD)或旋压法(spin-on)等方法在所述电荷存储层306上形成隧穿介质层308，所述隧穿介质层采用低k介质材料，在一个实施例中，所述隧穿介质层为SiOC，厚度可以为4nm至8nm。

而后，可以通过CVD或其他合适的方法在所述隧穿介质层上淀积控制栅层312，在一个实施例中，所述控制栅层312为多晶硅栅，厚度可以为200nm。并通过刻蚀技术进行图案化，形成包括栅绝缘层304、电荷存储层306、隧穿介质层308以及控制栅层312的存储栅堆叠，参考图5。

在步骤S3，在存储栅堆叠一侧的衬底300上形成选择栅堆叠，参考图6。

在本实施例中，具体地，首先，可以通过氧化、CVD或者ALD或其他合适的方法生长氧化层310，在一个实施例中，所述氧化层310为二氧化硅，厚度可以为4nm。

而后，可以采用CVD、ALD或者磁控溅射工艺或其他合适的方法淀积选择栅层314，在一个实施例中，所述选择栅层为多晶硅栅，厚度可以为200nm。并通过刻蚀工艺进行图案化，从而形成包括氧化层310和选择栅层314的选择栅堆叠，如图6所示。

在步骤S4，在所述衬底300内形成源区301和漏区302，以使所述选择栅堆叠和存储栅堆叠位于源区301和漏区302之间，参考图7。

可以根据器件期望的类型(n型器件或p型器件)，通过离子注入、退火等工艺在所述选择栅堆叠和存储栅堆叠外侧的衬底内形成源区301和漏区302，从而使所述选择栅堆叠和存储栅堆叠位于源区301和漏区302之间。

至此，形成了本发明实施例的具有选择栅的分裂栅存储器。

以上对根据本发明实施例的分裂栅存储器及制造方法进行了详细的描述，为了更好理解本发明的特点，以下对根据本发明实施例的具有控制栅的n型分裂栅存储器操作进行详细的描述，在进行编程(存储数据)操作时，如图8所示，源区电压VSB为0，选择栅层的电压VGSB为VPSG的正脉冲，漏区电压VDB为VPD′的正脉冲，控制栅层的电压VCGB为VPG′的正脉冲，上述电压均为相对衬底电势的电压值，在此电压偏置下，源区附近的电子将在横向电场的作用下，被加速到达选择栅层与电荷存储层之间的衬底表面发生碰撞电离，电离后的高能电子在纵向电场的作用下，进入到电荷存储层中，从而完成数据存储。由于选择栅层与电荷存储层之间的耦合电容C3以及电荷存储层与衬底之间的耦合电容C2的共同作用，使得本发明中所述的分裂栅存储器同样具备较低的编程操作电压以及编程操作速度。

对于根据本发明实施例的具有控制栅的n型分裂栅存储器，在进行擦除操作时，如图9所示，源区电压VSB为0，选择栅层的电压VGSB为0，漏区电压VDB为0，控制栅层的电压VCGB为VEG′的正脉冲，上述电压均为相对衬底电势的电压值，在此电压偏置下，电荷存储层中的电子将在电场作用下发生FN隧穿进入到控制管栅层中，从而完成擦除操作。由于采用低k介质材料作为隧穿介质层，可以有效的降低控制栅层与电荷存储层之间的耦合电容C1，加上选择栅层与电荷存储层之间的耦合电容C3，以及电荷存储层与衬底之间的耦合电容C2的共同作用，将大大提高控制栅层与电荷存储层之间的电势差，从而可以有效的降低擦除操作时控制栅层上所施加的电压大小，提高擦除操作速度。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。

虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims

1.一种分裂栅存储器，其特征在于，隧穿介质层采用低k介质材料，以

降低控制栅层与电荷存储层之间的耦合电容。

2.根据权利要求1所述的存储器，其特征在于，所述隧穿介质层的介电常数小于4.2。

3.根据权利要求2所述的存储器，其特征在于，所述隧穿介质层可以从包括以下材料的组中选择形成：碳氧化硅、聚酞亚胺、聚对二甲苯、非晶氮化碳CN_X、多晶硼氮或氟硅玻璃。

4.根据权利要求1-3中任一项所述存储器，其特征在于，所述存储器包括：衬底；衬底内源区和漏区；位于源区和漏区之间的衬底上栅绝缘层和栅绝缘层上的电荷存储层，位于电荷存储层一侧的衬底上的氧化层以及氧化层上的控制栅层，以及控制栅层与电荷存储层之间的隧穿介质层。

5.根据权利要求1-3中任一项所述存储器，其特征在于，包括：衬底；衬底内源区和漏区；位于源区和漏区之间的衬底上的选择栅堆叠以及存储栅堆叠，选择栅堆叠包括氧化层及氧化层上的选择栅层，存储栅堆叠自下至上包括栅绝缘层、电荷存储层、隧穿介质层以及控制栅层。

6.一种分裂栅存储器的制造方法，其特征在于，包括：

提供衬底；

在所述衬底上形成存储栅堆叠，其中，所述存储栅堆叠的隧穿介质层采用低k介质材料，以降低控制栅层与电荷存储层之间的耦合电容；所述随穿介质层位于控制栅层与电荷存储层之间；

在存储栅堆叠一侧的衬底上形成选择栅堆叠；

7.根据权利要求6所述的制造方法，其特征在于，所述隧穿介质层的介电常数小于4.2。

8.根据权利要求7所述的制造方法，其特征在于，所述隧穿介质层可以从包括以下材料的组中选择形成：碳氧化硅、聚酞亚胺、聚对二甲苯、非晶氮化碳CN_X、多晶硼氮或氟硅玻璃。