JP6274826B2 - 半導体装置およびその製造方法 - Google Patents
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Description
本発明は、半導体装置およびその製造方法に関し、特に、不揮発性メモリを有する半導体装置およびその製造方法に好適に利用できるものである。
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
特開２０１１−４０７８２号公報（特許文献１）、特開２００９−５４７０７号公報（特許文献２）、特開２００４−２２１５５４号公報（特許文献３）、特開２０１２−９４７９０号公報（特許文献４）、および特開２００７−２５８４９７号公報（特許文献５）には、スプリットゲート型メモリに関する技術が記載されている。
不揮発性メモリを有する半導体装置においても、できるだけ信頼性を向上させることが望まれる。または、半導体装置の性能を向上させることが望まれる。若しくは、半導体装置の信頼性を向上させ、かつ、性能を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、半導体基板と、前記半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記半導体基板上に積層絶縁膜を介して形成されかつ前記第１ゲート電極と前記積層絶縁膜を介して隣り合う第２ゲート電極と、を有している。前記第１ゲート電極と前記第２ゲート電極とは、不揮発性メモリのメモリセルを構成しており、前記積層絶縁膜は、前記半導体基板と前記第２ゲート電極との間と、前記第１ゲート電極と前記第２ゲート電極との間とにわたって形成されている。前記積層絶縁膜は、第１絶縁膜と、前記第１絶縁膜上の第２絶縁膜と、前記第２絶縁膜上の第３絶縁膜とを有しており、前記第２絶縁膜は、電荷蓄積機能を有する絶縁膜であり、前記第１絶縁膜および前記第３絶縁膜のそれぞれのバンドギャップは、前記第２絶縁膜のバンドギャップよりも大きい。前記第２絶縁膜の前記半導体基板と前記第２ゲート電極との間に延在する部分と前記第１ゲート電極と前記第２ゲート電極との間に延在する部分との成す角が９０°以上であり、前記第２ゲート電極の下面の前記第１ゲート電極側の端部は鋭角である。
また、一実施の形態によれば、半導体装置の製造方法は、（ａ）半導体基板を用意する工程、（ｂ）前記半導体基板上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程、（ｃ）第１絶縁膜と前記第１絶縁膜上の第２絶縁膜と前記第２絶縁膜上の第３絶縁膜とを有する積層絶縁膜を、前記半導体基板の主面と前記第１ゲート電極の表面とに形成する工程、を有している。半導体装置の製造方法は、更に、（ｄ）前記積層絶縁膜上に導電膜を形成する工程、（ｇ）前記導電膜をエッチバックすることにより、前記第１ゲート電極の側壁上に前記積層絶縁膜を介して前記導電膜を残して、前記第２ゲート電極を形成する工程、を有している。前記第１ゲート電極と前記第２ゲート電極とは、不揮発性メモリのメモリセルを構成し、前記積層絶縁膜は、前記半導体基板と前記第２ゲート電極との間と、前記第１ゲート電極と前記第２ゲート電極との間とにわたって延在する。前記第２絶縁膜は、電荷蓄積機能を有する絶縁膜であり、前記第１絶縁膜および前記第３絶縁膜のそれぞれのバンドギャップは、前記第２絶縁膜のバンドギャップよりも大きい。前記第２絶縁膜の前記半導体基板と前記第２ゲート電極との間に延在する部分と前記第１ゲート電極と前記第２ゲート電極との間に延在する部分との成す角が９０°以上であり、前記第２ゲート電極の下面の前記第１ゲート電極側の端部は鋭角である。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
または、半導体装置の性能を向上させることができる。
若しくは、半導体装置の信頼性を向上させ、かつ、性能を向上させることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
＜半導体装置の構造について＞
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。また、本実施の形態および以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
＜半導体装置の構造について＞
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。また、本実施の形態および以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
本実施の形態の半導体装置を図面を参照して説明する。
図１は、本実施の形態の半導体装置の要部断面図である。本実施の形態の半導体装置は、不揮発性メモリを備えた半導体装置であり、図１には、不揮発性メモリのメモリセル領域の要部断面図が示されている。図２は、本実施の形態の半導体装置におけるメモリセルＭＣの部分拡大断面図（要部断面図）であり、図１の一部が拡大して示してある。なお、図２は、図面を見やすくするために、図１に示される層間絶縁膜ＩＬ１については図示を省略し、図２の点線の円で囲まれた領域の拡大図を、図２の下側に抜き出して示してある。また、図３は、図２の点線の円で囲まれた領域を示す断面図であり、図面を見やすくするためにハッチングを省略している。図２の下側に抜き出して点線の円で囲んで示された断面図と、図３に点線の円で囲んで示された断面図とは、同じ領域の断面図であるが、ハッチングの有無が相違している（図２はハッチング有りで、図３はハッチング無し）。図４は、メモリセルＭＣの等価回路図である。
図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢには、素子を分離するための素子分離領域（後述の素子分離領域ＳＴに対応するが、ここでは図示されていない）が形成されており、この素子分離領域で分離（規定）された活性領域に、ｐ型ウエルＰＷが形成されている。メモリセル領域のｐ型ウエルＰＷには、図１に示されるようなメモリトランジスタおよび制御トランジスタ（選択トランジスタ）からなる不揮発性メモリのメモリセルＭＣが形成されている。半導体基板ＳＢには、実際には複数のメモリセルＭＣがアレイ状に形成されており、図１には、そのうちの１つのメモリセルＭＣの断面が示されている。各メモリセル領域は、素子分離領域によって他の領域から電気的に分離されている。
図１〜図４に示されるように、本実施の形態の半導体装置における不揮発性メモリのメモリセルＭＣは、スプリットゲート型のメモリセルであり、制御ゲート電極（選択ゲート電極）ＣＧを有する制御トランジスタ（選択トランジスタ）とメモリゲート電極（メモリ用ゲート電極）ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
ここで、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をメモリトランジスタといい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタという。従って、メモリゲート電極ＭＧは、メモリトランジスタのゲート電極であり、制御ゲート電極ＣＧは、制御トランジスタのゲート電極であり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、不揮発性メモリ（のメモリセル）を構成するゲート電極である。
なお、制御トランジスタは、メモリセル選択用トランジスタであるため、選択トランジスタとみなすこともできる。このため、制御ゲート電極ＣＧは、選択ゲート電極とみなすこともできる。メモリトランジスタは、記憶用トランジスタである。
以下に、メモリセルＭＣの構成を具体的に説明する。
図１〜図３に示されるように、不揮発性メモリのメモリセルＭＣは、半導体基板ＳＢのｐ型ウエルＰＷ中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板ＳＢ（ｐ型ウエルＰＷ）の上に形成された制御ゲート電極ＣＧと、半導体基板ＳＢ（ｐ型ウエルＰＷ）の上に形成されて制御ゲート電極ＣＧと隣合うメモリゲート電極ＭＧとを有している。そして、不揮発性メモリのメモリセルＭＣは、更に、制御ゲート電極ＣＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ）間に形成された絶縁膜（ゲート絶縁膜）ＧＩと、メモリゲート電極ＭＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ）間とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに形成された絶縁膜ＭＺとを有している。
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面（側壁）の間に絶縁膜ＭＺを介した状態で、半導体基板ＳＢの主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図１の紙面に垂直な方向である。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、半導体領域ＭＤと半導体領域ＭＳとの間の半導体基板ＳＢ（ｐ型ウエルＰＷ）上に絶縁膜ＧＩまたは絶縁膜ＭＺを介して形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧが位置し、半導体領域ＭＤ側に制御ゲート電極ＣＧが位置している。但し、制御ゲート電極ＣＧは絶縁膜ＧＩを介し、メモリゲート電極ＭＧは絶縁膜ＭＺを介して、半導体基板ＳＢ（ｐ型ウエルＰＷ）上に形成されている。
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に絶縁膜ＭＺを介在して互いに隣り合っており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側面（側壁）上に絶縁膜ＭＺを介してサイドウォールスペーサ状に形成されている。また、絶縁膜ＭＺは、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の領域の、両領域にわたって連続的に延在している。
制御ゲート電極ＣＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間に形成された絶縁膜ＧＩ、すなわち制御ゲート電極ＣＧの下の絶縁膜ＧＩが、制御トランジスタのゲート絶縁膜として機能する。
絶縁膜ＧＩは、例えば酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。また、絶縁膜ＧＩは、上述の酸化シリコン膜または酸窒化シリコン膜など以外にも、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率絶縁膜を使用してもよい。
また、メモリゲート電極ＭＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ）間の領域とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間の領域とに延在している絶縁膜ＭＺを、ゲート絶縁膜（積層ゲート絶縁膜、積層構造のゲート絶縁膜）とみなすことができる。但し、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間の絶縁膜ＭＺ（すなわちメモリゲート電極ＭＧの下の絶縁膜ＭＺ）は、メモリトランジスタのゲート絶縁膜として機能するが、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜ＭＺは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁（電気的に分離）するための絶縁膜として機能する。
絶縁膜ＭＺは、積層絶縁膜であり、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上の絶縁膜ＭＺ２と、絶縁膜ＭＺ２上の絶縁膜ＭＺ３とを有する積層膜からなる。ここでは、絶縁膜ＭＺ１は、酸化シリコン膜（酸化膜）からなり、絶縁膜ＭＺ２は、窒化シリコン膜（窒化膜）からなり、絶縁膜ＭＺ３は、酸化シリコン膜（酸化膜）からなる。
絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜からなる絶縁膜ＭＺにおいて、絶縁膜ＭＺ１は、ボトム絶縁膜とみなすことができ、絶縁膜ＭＺ３は、トップ絶縁膜とみなすことができる。このため、絶縁膜ＭＺは、ボトム絶縁膜である絶縁膜ＭＺ１とトップ絶縁膜である絶縁膜ＭＺ３との間に、絶縁膜ＭＺ２が介在した構造を有している。
なお、図１では、図面を見やすくするために、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３とからなる積層膜を、単に絶縁膜ＭＺとして図示しているが、実際には、図２に示されるように、絶縁膜ＭＺは、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜からなる。
絶縁膜ＭＺのうち、絶縁膜ＭＺ２は、電荷蓄積機能を有する絶縁膜である。すなわち、絶縁膜ＭＺのうち、絶縁膜ＭＺ２は、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能することができる。つまり、絶縁膜ＭＺは、絶縁膜ＭＺ中に形成されたトラップ性絶縁膜である。ここで、トラップ性絶縁膜とは、電荷の蓄積が可能な絶縁膜を指す。このように、トラップ準位を有する絶縁膜（電荷蓄積層）として、絶縁膜ＭＺ２が用いられている。このため、絶縁膜ＭＺは、その内部に電荷蓄積部（ここでは絶縁膜ＭＺ２）を有する絶縁膜とみなすことができる。
絶縁膜ＭＺのうち、トラップ性絶縁膜である絶縁膜ＭＺ２の上下に位置する絶縁膜ＭＺ３と絶縁膜ＭＺ１とは、トラップ性絶縁膜に電荷を閉じ込めるための電荷ブロック層または電荷閉じ込め層として機能することができる。トラップ性絶縁膜である絶縁膜ＭＺ２を、電荷ブロック層（または電荷閉じ込め層）として機能する絶縁膜ＭＺ１，ＭＺ３で挟んだ構造を採用することで、絶縁膜ＭＺ２への電荷の蓄積が可能となる。
絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有している。従って、絶縁膜ＭＺは、メモリトランジスタの電荷保持機能を有するゲート絶縁膜として機能できるように、少なくとも３層の積層構造を有し、電荷ブロック層として機能する外側の層（ここでは絶縁膜ＭＺ１，ＭＺ３）のポテンシャル障壁高さに比べ、電荷蓄積部として機能する内側の層（ここでは絶縁膜ＭＺ）のポテンシャル障壁高さが低くなる。これは、絶縁膜ＭＺ１を酸化シリコン膜により形成し、絶縁膜ＭＺ２を窒化シリコン膜により形成し、絶縁膜ＭＺ３を酸化シリコン膜により形成することで、達成できる。
絶縁膜ＭＺのトップ絶縁膜である絶縁膜ＭＺ３とボトム絶縁膜である絶縁膜ＭＺ１のそれぞれのバンドギャップは、絶縁膜ＭＺ３と絶縁膜ＭＺ１との間の電荷蓄積層（ここでは絶縁膜ＭＺ２）のバンドギャップよりも大きい必要がある。すなわち、絶縁膜ＭＺ１と絶縁膜ＭＺ３のそれぞれのバンドギャップは、トラップ性絶縁膜である絶縁膜ＭＺ２のバンドギャップよりも大きい。そうすることで、電荷蓄積層としての絶縁膜ＭＺ２を挟む絶縁膜ＭＺ３と絶縁膜ＭＺ１とが、それぞれ電荷ブロック層（または電荷閉じ込め層）として機能することができる。酸化シリコン膜は、窒化シリコン膜のバンドギャップよりも大きなバンドギャップを有しているため、絶縁膜ＭＺ２として窒化シリコン膜を採用し、絶縁膜ＭＺ１および絶縁膜ＭＺ３としてそれぞれ酸化シリコン膜を採用することができる。
半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域、半導体領域ＭＤはドレイン領域として機能する半導体領域である。半導体領域ＭＳ，ＭＤは、ｎ型の不純物が導入された半導体領域（ｎ型不純物拡散層）よりなり、それぞれＬＤＤ（lightly doped drain）構造を備えている。すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域ＥＸ１と、ｎ−型半導体領域ＥＸ１よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ１とを有し、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域ＥＸ２と、ｎ−型半導体領域ＥＸ２よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ２とを有している。ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも接合深さが深くかつ不純物濃度が高く、また、ｎ＋型半導体領域ＳＤ２は、ｎ−型半導体領域ＥＸ２よりも接合深さが深くかつ不純物濃度が高い。
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの側壁（互いに隣接していない側の側壁）上には、絶縁膜（酸化シリコン膜、窒化シリコン膜、あるいはそれらの積層膜）からなるサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷが形成されている。すなわち、絶縁膜ＭＺを介して制御ゲート電極ＣＧに隣接する側とは逆側のメモリゲート電極ＭＧの側壁（側面）上と、絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接する側とは逆側の制御ゲート電極ＣＧの側壁（側面）上とに、サイドウォールスペーサＳＷが形成されている。
ソース側のｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧの側壁に対して自己整合的に形成され、ｎ＋型半導体領域ＳＤ１は、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷの側面（メモリゲート電極ＭＧに接する側とは逆側の側面）に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷの下に形成され、高濃度のｎ＋型半導体領域ＳＤ１は、低濃度のｎ−型半導体領域ＥＸ１の外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸ１は、メモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域ＳＤ１は、低濃度のｎ−型半導体領域ＥＸ１に接し（隣接し）、メモリトランジスタのチャネル領域からｎ−型半導体領域ＥＸ１の分だけ離間するように形成されている。
ドレイン側のｎ−型半導体領域ＥＸ２は、制御ゲート電極ＣＧの側壁に対して自己整合的に形成され、ｎ＋型半導体領域ＳＤ２は、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷの側面（制御ゲート電極ＣＧと接する側とは逆側の側面）に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域ＥＸ２は、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷの下に形成され、高濃度のｎ＋型半導体領域ＳＤ２は、低濃度のｎ−型半導体領域ＥＸ２の外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸ２は、制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域ＳＤ２は、低濃度のｎ−型半導体領域ＥＸ２に接し（隣接し）、制御トランジスタのチャネル領域からｎ−型半導体領域ＥＸ２の分だけ離間するように形成されている。
メモリゲート電極ＭＧ下の絶縁膜ＭＺの下にメモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下の絶縁膜ＧＩの下に制御トランジスタのチャネル領域が形成される。制御ゲート電極ＣＧ下の絶縁膜ＧＩの下の制御トランジスタのチャネル形成領域には、制御トランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。また、メモリゲート電極ＭＧ下の絶縁膜ＭＺの下のメモリトランジスタのチャネル形成領域には、メモリトランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。
制御ゲート電極ＣＧは、導電膜からなり、例えば、ｎ型ポリシリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）のようなシリコン膜ＰＳ１からなる。具体的には、制御ゲート電極ＣＧは、パターニングされたシリコン膜ＰＳ１からなる。
メモリゲート電極ＭＧは、導電膜からなり、例えば、ｎ型ポリシリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）のようなシリコン膜ＰＳ２からなる。具体的には、半導体基板ＳＢ上に制御ゲート電極ＣＧを覆うように形成したシリコン膜ＰＳ２（例えばｎ型不純物を導入した多結晶シリコン膜）を異方性エッチング（エッチバック）し、制御ゲート電極ＣＧの側壁上に絶縁膜ＭＺを介してシリコン膜ＰＳ２を残存させることにより形成されている。このため、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの一方の側壁上に絶縁膜ＭＺを介してサイドウォールスペーサ状に形成されている。
メモリゲート電極ＭＧの下面ＭＧ１とメモリゲート電極ＭＧの側面ＭＧ２とによって形成されるメモリゲート電極ＭＧの角部ＭＧ３は、直角よりも鋭くなっており、９０°未満の角、すなわち鋭角となっている。すなわち、メモリゲート電極ＭＧの角部ＭＧ３の内角（角度）α１は、９０°未満（すなわちα１＜９０°）となっている。つまり、メモリゲート電極ＭＧの下面ＭＧ１とメモリゲート電極ＭＧの側面ＭＧ２とにより、断面視（メモリゲート電極ＭＧの断面視）で鋭角（すなわち９０°未満）の角部ＭＧ３が形成されている。なお、メモリゲート電極ＭＧの角部ＭＧ３は、メモリゲート電極ＭＧの下面ＭＧ１の制御ゲート側の端部（角部）とみなすこともできる。このため、メモリゲート電極ＭＧの下面ＭＧ１の制御ゲート側の端部（すなわち角部ＭＧ３）は、９０°未満の角、すなわち鋭角となっている。
ここで、メモリゲート電極ＭＧの下面ＭＧ１は、半導体基板ＳＢに対向する側の面であり、メモリゲート電極ＭＧの側面ＭＧ２は、制御ゲート電極ＣＧに対向する側の面である。また、断面視（メモリゲート電極ＭＧの断面視）とは、メモリゲート電極ＭＧの下面ＭＧ１と側面ＭＧ２の両方に略垂直な断面で見た場合に対応している。このため、メモリゲート電極ＭＧの断面視は、メモリゲート電極ＭＧのゲート幅方向（すなわちメモリゲート電極ＭＧの延在方向）に垂直な断面で見た場合にも対応し、また、制御ゲート電極ＣＧのゲート幅方向（すなわち制御ゲート電極ＣＧの延在方向）に垂直な断面で見た場合にも対応する。また、メモリゲート電極ＭＧの断面視は、半導体基板ＳＢの主面に垂直で、かつ、メモリゲート電極ＭＧのゲート長方向に平行な断面で見た場合にも対応する。図１〜図３に示されるメモリゲート電極ＭＧの断面は、メモリゲート電極ＭＧの断面視に対応している。また、内角α１だけでなく、後述の角α２、角α３および角α４についても、この断面視（メモリゲート電極ＭＧの断面視）での角度に対応している。
また、絶縁膜ＭＺ３は、メモリゲート電極ＭＧの角部ＭＧ３に接する（隣接する）位置で、厚みが局所的に薄くなっている。このため、メモリゲート電極ＭＧの角部ＭＧ３に接する（隣接する）位置での絶縁膜ＭＺ３の厚みＴ１は、半導体基板ＳＢとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ３の厚みＴ２よりも小さくなっている（Ｔ１＜Ｔ２）。また、メモリゲート電極ＭＧの角部ＭＧ３に接する（隣接する）位置での絶縁膜ＭＺ３の厚みＴ１は、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ３の厚みＴ３よりも小さくなっている（Ｔ１＜Ｔ３）。
また、本実施の形態では、絶縁膜ＭＺ２の半導体基板ＳＢとメモリゲート電極ＭＧとの間に延在する部分ＭＺ２ａと、絶縁膜ＭＺ２の制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に延在する部分ＭＺ２ｂとが成す角（角度）α２は、９０°以上である。
なお、図１〜３の半導体装置の場合と後述の第２変形例（後述の図３９）の場合では、絶縁膜ＭＺ２の半導体基板ＳＢとメモリゲート電極ＭＧとの間に延在する部分ＭＺ２ａと、絶縁膜ＭＺ２の制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に延在する部分ＭＺ２ｂとが成す角（角度）α２は、９０°（垂直）である。すなわち、半導体基板ＳＢとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ２（ＭＺ２ａ）に対して、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ２（ＭＺ２ｂ）は、ほぼ垂直である。
一方、後述の第１変形例（後述の図３８）の場合と後述の第３変形例（後述の図４０）の場合では、絶縁膜ＭＺ２の半導体基板ＳＢとメモリゲート電極ＭＧとの間に延在する部分ＭＺ２ａと、絶縁膜ＭＺ２の制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に延在する部分ＭＺ２ｂとが成す角（角度）α２は、９０°よりも大きい。すなわち、半導体基板ＳＢとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ２（ＭＺ２ａ）に対して、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ２（ＭＺ２ｂ）は、垂直から所定の角度傾斜している（但し、角α２が９０°よりも大きくなる側に傾斜している）。
メモリゲート電極ＭＧ（を構成するシリコン膜ＰＳ２）の上部（上面）と制御ゲート電極ＣＧ（を構成するシリコン膜ＰＳ１）の上部（上面）とｎ＋型半導体領域ＳＤ１，ＳＤ２の上部（上面、表面）には、サリサイド（Salicide：Self Aligned Silicide）技術などにより、金属シリサイド層ＳＬが形成されている。金属シリサイド層ＳＬは、例えば、コバルトシリサイド層、ニッケルシリサイド層または白金添加ニッケルシリサイド層などからなる。金属シリサイド層ＳＬにより、拡散抵抗やコンタクト抵抗を低抵抗化することができる。制御ゲート電極ＣＧを構成するシリコン膜ＰＳ１と、その上の金属シリサイド層ＳＬとを合わせたものを、制御ゲート電極ＣＧとみなすこともでき、また、メモリゲート電極ＭＧを構成するシリコン膜ＰＳ２と、その上の金属シリサイド層ＳＬとを合わせたものを、メモリゲート電極ＭＧとみなすこともできる。また、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間のショートをできるだけ防止するという観点から、メモリゲート電極ＭＧと制御ゲート電極ＣＧの一方または両方の上部に金属シリサイド層ＳＬを形成しない場合もあり得る。
半導体基板ＳＢ上には、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷを覆うように、絶縁膜として層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなる。層間絶縁膜ＩＬ１の上面は平坦化されている。
層間絶縁膜ＩＬ１にはコンタクトホール（開口部、貫通孔）ＣＴが形成されており、コンタクトホールＣＴ内に、接続用の導電体部として導電性のプラグ（コンタクトプラグ）ＰＧが形成されている。
プラグＰＧは、コンタクトホールＣＴの底部および側壁（側面）上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールＣＴを埋め込むように形成された主導体膜とで形成されているが、図面の簡略化のために、図１では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。なお、プラグＰＧを構成するバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜とすることができ、プラグＰＧを構成する主導体膜は、タングステン膜とすることができる。
コンタクトホールＣＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域ＳＤ１，ＳＤ２、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上などに形成される。コンタクトホールＣＴの底部では、半導体基板ＳＢの主面の一部、例えばｎ＋型半導体領域ＳＤ１，ＳＤ２（の表面上の金属シリサイド層ＳＬ）の一部、制御ゲート電極ＣＧ（の表面上の金属シリサイド層ＳＬ）の一部、メモリゲート電極ＭＧ（の表面上の金属シリサイド層ＳＬ）の一部などが露出される。そして、その露出部（コンタクトホールＣＴの底部の露出部）にプラグＰＧが接続される。なお、図１においては、ｎ＋型半導体領域ＳＤ２（の表面上の金属シリサイド層ＳＬ）の一部が、コンタクトホールＣＴの底部で露出して、そのコンタクトホールＣＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上には配線（配線層）Ｍ１が形成されている。配線Ｍ１は、例えばダマシン配線（埋込配線）であり、層間絶縁膜ＩＬ１上に形成された絶縁膜（図１には示されていないが後述の絶縁膜ＩＬ２に対応する）に設けられた配線溝に埋め込まれている。配線Ｍ１は、プラグＰＧを介して、メモリトランジスタのソース領域（半導体領域ＭＳ）、制御トランジスタのドレイン領域（半導体領域ＭＤ）、制御ゲート電極ＣＧあるいはメモリゲート電極ＭＧなどと電気的に接続される。なお、図１においては、配線Ｍ１の例として、制御トランジスタのドレイン領域（半導体領域ＭＤ）にプラグＰＧを介して電気的に接続された配線Ｍ１が示されている。
配線Ｍ１よりも更に上層の配線および絶縁膜も形成されているが、ここではその図示および説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線（埋込配線）に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などを採用することもできる。
＜半導体装置の動作について＞
図５は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図５の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図１〜４に示されるようなメモリセル（選択メモリセル）の各部位に印加する電圧（Ｖｄ，Ｖｃｇ，Ｖｍｇ，Ｖｓ，Ｖｂ）が示されている。ここで、電圧Ｖｍｇは、メモリゲート電極ＭＧに印加する電圧Ｖｍｇである。また、電圧Ｖｓは、半導体領域ＭＳ（ソース領域）に印加する電圧Ｖｓである。また、電圧Ｖｃｇは、制御ゲート電極ＣＧに印加する電圧Ｖｃｇである。また、電圧Ｖｄは、半導体領域ＭＤ（ドレイン領域）に印加する電圧Ｖｄである。また、ベース電圧Ｖｂは、ｐ型ウエルＰＷに印加されるベース電圧Ｖｂである。なお、図５の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜ＭＺ中の電荷蓄積部（ここでは絶縁膜ＭＺ２）への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
図５は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図５の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図１〜４に示されるようなメモリセル（選択メモリセル）の各部位に印加する電圧（Ｖｄ，Ｖｃｇ，Ｖｍｇ，Ｖｓ，Ｖｂ）が示されている。ここで、電圧Ｖｍｇは、メモリゲート電極ＭＧに印加する電圧Ｖｍｇである。また、電圧Ｖｓは、半導体領域ＭＳ（ソース領域）に印加する電圧Ｖｓである。また、電圧Ｖｃｇは、制御ゲート電極ＣＧに印加する電圧Ｖｃｇである。また、電圧Ｖｄは、半導体領域ＭＤ（ドレイン領域）に印加する電圧Ｖｄである。また、ベース電圧Ｖｂは、ｐ型ウエルＰＷに印加されるベース電圧Ｖｂである。なお、図５の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜ＭＺ中の電荷蓄積部（ここでは絶縁膜ＭＺ２）への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれる、ソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）を好適に用いることができる。
ＳＳＩ方式の書込みでは、例えば図５の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜ＭＺ中の電荷蓄積層（ここでは絶縁膜ＭＺ２）に電子を注入することで書込みを行う。この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜ＭＺ中の電荷蓄積層（ここでは絶縁膜ＭＺ２）にホットエレクトロンが注入される。このため、ＳＳＩ方式では、絶縁膜ＭＺのメモリゲート電極ＣＧ側に電子が注入される。注入されたホットエレクトロン（電子）は、絶縁膜ＭＺ中の電荷蓄積層（ここでは絶縁膜ＭＺ２）のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
消去方式は、いわゆるＦＮ方式と呼ばれる、ＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式（トンネリング消去方式）を好適に用いることができる。
ＦＮ方式の消去では、例えば図５の「消去」の欄に示されるような電圧（Ｖｍｇが正電圧でＶｄ，Ｖｃｇ，Ｖｓ，Ｖｂがゼロボルト）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホール（正孔）をトンネリングさせて絶縁膜ＭＺ中の電荷蓄積層（ここでは絶縁膜ＭＺ２）に注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により絶縁膜ＭＺ３をトンネリングして絶縁膜ＭＺ中に注入され、絶縁膜ＭＺ中の電荷蓄積層（ここでは絶縁膜ＭＺ２）のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する（消去状態となる）。
読出し時には、例えば図５の表の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
また、消去方式として、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）もある。ＢＴＢＴ方式の消去では、ＢＴＢＴ（Band-To-Band Tunneling）により発生したホール（正孔）を半導体基板（ＳＢ）側から絶縁膜ＭＺ中の電荷蓄積層（ここでは絶縁膜ＭＺ２）に注入することにより消去を行う。
しかしながら、本実施の形態では、消去方式として、ＢＴＢＴ方式（ＢＴＢＴ消去方式）ではなく、ＦＮ方式（トンネリング消去方式）を用いることが好ましい。ＢＴＢＴ方式（ＢＴＢＴ消去方式）よりもＦＮ方式（トンネリング消去方式）の方が、消去時の消費電流（消費電力）が少なくて済む。本実施の形態では、消去方式として、ＦＮ方式（トンネリング消去方式）を用いることで、すなわち、メモリゲート電極ＭＧから絶縁膜ＭＺの絶縁膜ＭＺ２に（トンネリングにより）ホールを注入することによって選択メモリセルの消去を行うことで、消去時の消費電流（消費電力）を低減することができる。
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置の製造方法について説明する。
次に、本実施の形態の半導体装置の製造方法について説明する。
図６〜図８は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。なお、図６に示されるプロセスフローが行われてから、図７に示されるプロセスフローが行われる。また、図８は、図６のステップＳ７（絶縁膜ＭＺ形成工程）の詳細を示すプロセスフローが示されている。図９〜図３２は、本実施の形態の半導体装置の製造工程中の要部断面図である。このうち、図９〜図１３、図１８、図２０、図２２、図２３、図２５〜図３２の断面図には、メモリセル領域１Ａおよび周辺回路領域１Ｂの要部断面図が示されており、メモリセル領域１ＡにメモリセルＭＣが、周辺回路領域１ＢにＭＩＳＦＥＴが、それぞれ形成される様子が示されている。また、図１４〜図１７、図１９、図２１および図２４は、メモリセル領域１Ａの一部が拡大して示されている。なお、図１４〜図１７には、図１３の工程（ステップＳ７の絶縁膜ＭＺ形成工程）の詳細が示されている。
ここで、メモリセル領域１Ａは、半導体基板ＳＢ（の主面）において、不揮発性メモリのメモリセルが形成される予定の領域である。また、周辺回路領域１Ｂは、半導体基板ＳＢ（の主面）において、周辺回路が形成される予定の領域である。メモリセル領域１Ａと周辺回路領域１Ｂとは、同じ半導体基板ＳＢに存在している。すなわち、メモリセル領域１Ａと周辺回路領域１Ｂとは、同一の半導体基板ＳＢの主面の互いに異なる平面領域に対応している。なお、メモリセル領域１Ａと周辺回路領域１Ｂとは隣り合っていなくともよいが、理解を簡単にするために、図９〜図１３、図１８、図２０、図２２、図２３、図２５〜図３２の断面図においては、メモリセル領域１Ａの隣に周辺回路領域１Ｂを図示している。
ここで、周辺回路とは、不揮発性メモリ以外の回路であり、例えば、ＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。周辺回路領域１Ｂに形成されるＭＩＳＦＥＴは、周辺回路用のＭＩＳＦＥＴである。
また、本実施の形態においては、メモリセル領域１Ａにｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）をメモリセル領域１Ａに形成することもできる。同様に、本実施の形態においては、周辺回路領域１Ｂにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴを周辺回路領域１Ｂに形成することもでき、また、周辺回路領域１ＢにＣＭＩＳＦＥＴ（Complementary MISFET）などを形成することもできる。
図９に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意（準備）する（図６のステップＳ１）。それから、半導体基板ＳＢの主面に、活性領域を規定（画定）する素子分離領域（素子間分離絶縁領域）ＳＴを形成する（図６のステップＳ２）。
素子分離領域ＳＴは、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。例えば、半導体基板ＳＢの主面に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離領域ＳＴを形成することができる。より具体的には、半導体基板ＳＢの主面に素子分離用の溝を形成した後、半導体基板ＳＢ上に、この素子分離用の溝を埋めるように、素子分離領域形成用の絶縁膜（例えば酸化シリコン膜）を形成する。それから、素子分離用の溝の外部の絶縁膜（素子分離領域形成用の絶縁膜）を除去することで、素子分離用の溝に埋め込まれた絶縁膜からなる素子分離領域ＳＴを形成することができる。
次に、図１０に示されるように、半導体基板ＳＢのメモリセル領域１Ａにｐ型ウエルＰＷを、周辺回路領域１Ｂにｐ型ウエルＰＷ２を形成する（図６のステップＳ３）。ｐ型ウエルＰＷ，ＰＷ２は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができる。ｐ型ウエルＰＷ，ＰＷ２は、半導体基板ＳＢの主面から所定の深さにわたって形成される。ｐ型ウエルＰＷとｐ型ウエルＰＷ２とは、同じ導電型であるため、同じイオン注入工程で形成しても、あるいは異なるイオン注入工程で形成してもよい。
次に、メモリセル領域１Ａに後で形成される制御トランジスタのしきい値電圧を調整するために、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷの表面部（表層部）に対してチャネルドープイオン注入を行う。また、周辺回路領域１Ｂに後で形成されるｎチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するために、必要に応じて、周辺回路領域１Ｂのｐ型ウエルＰＷ２の表面部（表層部）に対してチャネルドープイオン注入を行う。
次に、希釈フッ酸洗浄などによって半導体基板ＳＢ（ｐ型ウエルＰＷ，ＰＷ２）の表面を清浄化した後、半導体基板ＳＢの主面（ｐ型ウエルＰＷ，ＰＷ２の表面）に、ゲート絶縁膜用の絶縁膜ＧＩを形成する（図６のステップＳ４）。
絶縁膜ＧＩは、例えば薄い酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。絶縁膜ＧＩが酸化シリコン膜の場合は、例えば熱酸化法により絶縁膜ＧＩを形成することができる。また、絶縁膜ＧＩを酸窒化シリコン膜とする場合は、例えば、Ｎ２ＯとＯ２とＨ２とを用いた高温短時間酸化法、あるいは、熱酸化法により酸化シリコン膜を形成した後にプラズマ中で窒化処理（プラズマ窒化）を行う手法などにより、形成することができる。絶縁膜ＧＩの形成膜厚は、例えば２〜３ｎｍ程度とすることができる。絶縁膜ＧＩを熱酸化法により形成した場合には、素子分離領域ＳＴ上には絶縁膜ＧＩは形成されない。
他の形態として、ステップＳ４において、周辺回路領域１Ｂの絶縁膜ＧＩを、メモリセル領域１Ａの絶縁膜ＧＩとは別の工程で形成することもできる。
次に、図１１に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわちメモリセル領域１Ａおよび周辺回路領域１Ｂの絶縁膜ＧＩ上に、制御ゲート電極ＣＧ形成用の導電膜としてシリコン膜ＰＳ１を形成（堆積）する（図６のステップＳ５）。
シリコン膜ＰＳ１は、多結晶シリコン膜（ポリシリコン膜）からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。シリコン膜ＰＳ１の膜厚（堆積膜厚）は、例えば５０〜２５０ｎｍ程度とすることができる。成膜時はシリコン膜ＰＳ１をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ１を、多結晶シリコン膜からなるシリコン膜ＰＳ１に変えることもできる。また、シリコン膜ＰＳ１は、成膜時の段階では、ノンドープのシリコン膜とすることができる。
シリコン膜ＰＳ１を形成した後、シリコン膜ＰＳ１上にフォトリソグラフィ法を用いてフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンは、周辺回路領域１Ｂ全体に形成される。それから、このフォトレジストパターンをマスクとして用いて、メモリセル領域１Ａのシリコン膜ＰＳ１にｎ型不純物をイオン注入法などによって導入することにより、メモリセル領域１Ａのシリコン膜ＰＳ１をｎ型のシリコン膜ＰＳ１とする。すなわち、メモリセル領域１Ａのシリコン膜ＰＳ１にｎ型不純物が導入されて、メモリセル領域１Ａのシリコン膜ＰＳ１が、ｎ型不純物が導入されたｎ型のシリコン膜ＰＳ１となる。この際、周辺回路領域１Ｂのシリコン膜ＰＳ１は、フォトレジストパターンで覆われていたため、ｎ型不純物は導入（イオン注入）されない。その後、このフォトレジストパターンは除去する。
次に、図１２に示されるように、メモリセル領域１Ａのｎ型のシリコン膜ＰＳ１をフォトリソグラフィ技術およびエッチング技術によりパターニングして、制御ゲート電極ＣＧを形成する（図６のステップＳ６）。ステップＳ６のパターニング工程は、具体的には、例えば次のようにして行うことができる。
すなわち、シリコン膜ＰＳ１上にフォトリソグラフィ法を用いてフォトレジストパターン（図示せず）を形成し、このフォトレジストパターンをエッチングマスクとして用いて、メモリセル領域１Ａのシリコン膜ＰＳ１をエッチング（ドライエッチング）してパターニングする。このフォトレジストパターンは、ここでは図示しないけれども、制御ゲート電極ＣＧ形成予定領域と周辺回路領域１Ｂ全体とに形成される。シリコン膜ＰＳ１のパターニングの後で、このフォトレジストパターンは除去される。
このようにして、ステップＳ６でシリコン膜ＰＳ１がパターニングされ、図１２に示されるように、メモリセル領域１Ａに、パターニングされたシリコン膜ＰＳ１からなる制御ゲート電極ＣＧが形成される。このとき、周辺回路領域１Ｂでは、上述したようにフォトレジストパターンを形成していたため、シリコン膜ＰＳ１のパターニングは行われず、シリコン膜ＰＳ１がそのまま残存する。周辺回路領域１Ｂに残存するシリコン膜ＰＳ１を、符号ＰＳ１ａを付してシリコン膜ＰＳ１ａと称することとする。また、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの下に残存する絶縁膜ＧＩが、制御トランジスタのゲート絶縁膜となる。従って、シリコン膜ＰＳ１からなる制御ゲート電極ＣＧは、半導体基板ＳＢ（ｐ型ウエルＰＷ）上にゲート絶縁膜としての絶縁膜ＧＩを介して形成された状態となる。
メモリセル領域１Ａにおいて、制御ゲート電極ＣＧで覆われた部分以外の絶縁膜ＧＩ（すなわちゲート絶縁膜となる部分以外の絶縁膜ＧＩ）は、ステップＳ６のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
次に、メモリセル領域１Ａに後で形成されるメモリトランジスタのしきい値電圧を調整するために、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷの表面部（表層部）に対してチャネルドープイオン注入を行う。
次に、洗浄処理を行って、半導体基板ＳＢの主面を清浄化処理した後、図１３に示されるように、半導体基板ＳＢの主面全面に、すなわち、半導体基板ＳＢの主面（表面）上と制御ゲート電極ＣＧの表面（上面および側面）上に、メモリトランジスタのゲート絶縁膜用の絶縁膜ＭＺを形成する（図６のステップＳ７）。また、周辺回路領域１Ｂでは、シリコン膜ＰＳ１ａが残存しているので、このシリコン膜ＰＳ１ａの表面（上面および側面）上にも絶縁膜ＭＺが形成される。このため、ステップＳ７において、絶縁膜ＭＺは、半導体基板ＳＢ上に、制御ゲート電極ＣＧおよび周辺回路領域１Ｂのシリコン膜ＰＳ１ａを覆うように形成される。
絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積層（電荷蓄積部）を有する絶縁膜である。この絶縁膜ＭＺは、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上に形成された絶縁膜ＭＺ２と、絶縁膜ＭＺ２上に形成された絶縁膜ＭＺ３とを有する積層膜（積層絶縁膜）からなる。ここで、絶縁膜ＭＺ１と絶縁膜ＭＺ３とは、それぞれ酸化シリコン膜（酸化膜）により形成することができ、絶縁膜ＭＺ２は、窒化シリコン膜（窒化膜）により形成することができる。
なお、図面を見やすくするために、図１３では、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３とからなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示しているが、実際には、図１３において点線の円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＺは、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜からなる。
ステップＳ７の絶縁膜ＭＺ形成工程について、図８および図１４〜図１７を参照して具体的に説明する。図１４は、絶縁膜ＭＺを形成する直前の状態が示されており、図１２と同じ工程段階（制御ゲート電極ＣＧを形成した後で絶縁膜ＭＺを形成する前の段階）に対応している。
図１２および図１４に示されるように制御ゲート電極ＣＧを形成した後、絶縁膜ＭＺを形成するには、まず、図１５に示されるように、絶縁膜ＭＺ１を形成する（図８のステップＳ７ａ）。
絶縁膜ＭＺ１は、酸化シリコン膜からなり、酸化処理（熱酸化処理）により形成することができる。この際の酸化処理（熱酸化処理）には、ＩＳＳＧ（In Situ Steam Generation）酸化を用いれば、より好ましい。絶縁膜ＭＺ１としての酸化シリコン膜の膜厚（形成膜厚）は、例えば３〜１０ｎｍ程度とすることができる。絶縁膜ＭＺ１としての酸化シリコン膜を、ＣＶＤ法により形成することも可能である。
但し、絶縁膜ＭＺ１としての酸化シリコン膜は、ＣＶＤ法よりも酸化処理（熱酸化処理）により形成することが好ましく、ＩＳＳＧ酸化により形成することが特に好ましい。これにより、形成された酸化シリコン膜の膜質が向上する（緻密な膜になる）ため、絶縁膜ＭＺの電荷保持特性をより向上させることができる。
絶縁膜ＭＺ１としての酸化シリコン膜の形成にＩＳＳＧ酸化を用いる場合は、例えば、Ｏ２（酸素）ガスおよびＨ２（水素）ガスを用いることができる。また、絶縁膜ＭＺ１としての酸化シリコン膜の形成にＣＶＤ法を用いる場合は、成膜用のガスとして、例えば、ＳｉＨ４（モノシラン）ガスおよびＮ２Ｏ（一酸化二窒素）ガスを用いることができ、あるいは、ＴＥＯＳ（Tetraethoxysilane：テトラエトキシシラン）ガスおよびＯ２（酸素）ガスを用いることもできる。
絶縁膜ＭＺ１としての酸化シリコン膜は、制御ゲート電極ＣＧおよびシリコン膜ＰＳ１ａで覆われていない部分の半導体基板ＳＢ（ｐ型ウエルＰＷ，ＰＷ２）の表面と、制御ゲート電極ＣＧの表面（側面および上面）と、シリコン膜ＰＳ１ａの表面（側面および上面）とに形成される。
次に、図１６に示されるように、絶縁膜ＭＺ１上に、絶縁膜ＭＺ２を形成する（図８のステップＳ７ｂ）。
絶縁膜ＭＺ２は、窒化シリコン膜からなり、例えばＣＶＤ法またはＡＬＤ（Atomic Layer Deposition：原子層堆積）法により形成することができる。絶縁膜ＭＺ２としての窒化シリコン膜の膜厚（形成膜厚）は、例えば４〜１２ｎｍ程度とすることができる。絶縁膜ＭＺ２としての窒化シリコン膜の形成にＣＶＤ法を用いる場合は、成膜ガスとしては、例えば、ＳｉＨ２Ｃｌ２（ジクロルシラン）ガスおよびＮＨ３（アンモニア）ガスを用いることができる。
次に、図１７に示されるように、絶縁膜ＭＺ２上に絶縁膜ＭＺ３を形成する（図８のステップＳ７ｃ）。
絶縁膜ＭＺ３は、酸化シリコン膜からなり、酸化処理（熱酸化処理）により形成することができる。この際の酸化処理（熱酸化処理）には、ＩＳＳＧ酸化を用いれば、より好ましい。絶縁膜ＭＺ３としての酸化シリコン膜の膜厚（形成膜厚）は、例えば５〜１５ｎｍ程度とすることができる。絶縁膜ＭＺ３としての酸化シリコン膜を、ＣＶＤ法により形成することも可能である。
但し、絶縁膜ＭＺ３としての酸化シリコン膜は、ＣＶＤ法よりも酸化処理（熱酸化処理）により形成することが好ましく、ＩＳＳＧ酸化により形成することが特に好ましい。これにより、形成された酸化シリコン膜の膜質が向上する（緻密な膜になる）ため、絶縁膜ＭＺの電荷保持特性をより向上させることができる。
絶縁膜ＭＺ３としての酸化シリコン膜の形成にＩＳＳＧ酸化を用いる場合は、例えば、Ｏ２（酸素）ガスおよびＨ２（水素）ガスを用いることができる。また、絶縁膜ＭＺ３としての酸化シリコン膜の形成にＣＶＤ法を用いる場合は、成膜用のガスとして、例えば、ＳｉＨ４（モノシラン）ガスおよびＮ２Ｏ（一酸化二窒素）ガスを用いることができ、あるいは、ＴＥＯＳ（テトラエトキシシラン）ガスおよびＯ２（酸素）ガスを用いることもできる。
メモリセル領域１Ａに形成された絶縁膜ＭＺは、後で形成されるメモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有する。絶縁膜ＭＺは、電荷保持機能が必要であるため、電荷蓄積層（ここでは窒化シリコン膜からなる絶縁膜ＭＺ）を電荷ブロック層（ここでは酸化シリコン膜からなる絶縁膜ＭＺ１，ＭＺ３）で挟んだ構造を有しており、電荷蓄積層（ここでは絶縁膜ＭＺ２）のポテンシャル障壁高さに比べ、電荷ブロック層（ここでは絶縁膜ＭＺ１，ＭＺ３）のポテンシャル障壁高さが高くなる。つまり、絶縁膜ＭＺ２は、電荷蓄積機能を有する絶縁膜（トラップ性絶縁膜）であり、絶縁膜ＭＺ１および絶縁膜ＭＺ３のそれぞれのバンドギャップは、絶縁膜ＭＺ２のバンドギャップよりも大きい。
このようにステップＳ７ａ，Ｓ７ｂ，Ｓ７ｃを行うことにより、図１３および図１７に示されるように、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜からなる絶縁膜ＭＺが形成される。図１３と図１７とは、同じ工程段階（ステップＳ７ｃの絶縁膜ＭＺ３形成工程を行った段階、すなわち絶縁膜ＭＺ形成工程を終了した段階）に対応している。
なお、本実施の形態では、後で形成されるメモリゲート電極ＭＧの角部ＭＧ３が鋭角となるように（上記図２および図３参照）、ステップＳ７ｃの絶縁膜ＭＺ３の成膜工程を工夫している。
すなわち、ステップＳ７ａの絶縁膜ＭＺ１形成工程は、絶縁膜ＭＺ１がほぼ均一の厚みを有するように行う。同様に、ステップＳ７ｂの絶縁膜ＭＺ２形成工程は、絶縁膜ＭＺ２がほぼ均一の厚みを有するように行う。一方、絶縁膜ＭＺ３については、角部ＫＤで絶縁膜ＭＺ３の厚みが局所的に薄くなるように、ステップＳ７ｃの絶縁膜ＭＺ３形成工程を行う。ここで、角部ＫＤは、絶縁膜ＭＺ３の半導体基板ＳＢの主面に沿って形成される部分と、絶縁膜ＭＺ２の制御ゲート電極ＣＧの側面（側壁）に沿って形成される部分との間の角部である。
酸化膜の成膜工程において、平坦部に比べて角部は、さらされるガスの量が少ないため、すなわち、供給されるガスの量が少ないため、成膜条件によっては、平坦部に比べて角部で成膜速度が遅くなる。そして、平坦部と角部とで膜厚に差が付き始めると、成膜が進むにしたがって平坦部と角部とで膜厚の差が大きくなる。これにより、絶縁膜ＭＺ３は、角部ＫＤで厚みが局所的に薄くなる。すなわち、半導体基板ＳＢの主面に沿って形成される部分の絶縁膜ＭＺ３の厚みＴ１２と、制御ゲート電極ＣＧの側面（側壁）に沿って形成される部分の絶縁膜ＭＺ３の厚みＴ１３よりも、角部ＫＤでの絶縁膜ＭＺ３の厚みＴ１１が薄くなる（Ｔ１１＜Ｔ１２かつＴ１１＜Ｔ１３）。これにより、後で絶縁膜ＭＺ３上に後述のシリコン膜ＰＳ２を形成してからそのシリコン膜ＰＳ２をエッチバックしてメモリゲート電極ＭＧを形成すると、厚みが局所的に薄くなった絶縁膜ＭＺ３の角部ＫＤに隣接する位置に形成されるメモリゲート電極ＭＧの角部ＭＧ３を、鋭角とすることができる。
なお、上記厚みＴ１は厚みＴ１１と同じ（Ｔ１＝Ｔ１１）になり、上記厚みＴ２は厚みＴ１２と同じ（Ｔ２＝Ｔ１２）になり、上記厚みＴ３は厚みＴ１３と同じ（Ｔ３＝Ｔ１３）になる。
このように、角部ＫＤでの成膜速度が遅くなり、角部ＫＤでの厚みが局所的に薄くなるようにステップＳ７ｃの絶縁膜ＭＺ３形成工程を行うが、これを実現するためには、ステップＳ７ｃの成膜条件を調整する必要がある。成膜温度、圧力、成膜用のガスの種類、ガス流量、ガスの流量比などの条件を調整することにより、角部ＫＤでの成膜速度が遅くなり、角部ＫＤでの厚みが局所的に薄くなるような絶縁膜ＭＺ３の成膜条件を、設定することができる。前述の条件を変更して実験を行えば、どのような成膜条件のもとでは、角部ＫＤでの成膜速度が遅くなり、角部ＫＤでの厚みが局所的に薄くなるような絶縁膜ＭＺ３を形成することができるか、調べることができる。このため、事前に実験を行って、絶縁膜ＭＺ３の好適な成膜条件を予め得ておき、その成膜条件に従ってステップＳ７ｃを行えばよい。
次に、図１８および図１９に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＭＺ上に、メモリセル領域１Ａにおいては制御ゲート電極ＣＧを覆うように、周辺回路領域１Ｂにおいてはシリコン膜ＰＳ１ａを覆うように、メモリゲート電極ＭＧ形成用の導電膜としてシリコン膜ＰＳ２を形成（堆積）する（図６のステップＳ８）。
なお、図１８と図１９とは、同じ工程段階（ステップＳ８のシリコン膜ＰＳ２形成工程を行った段階）に対応しており、図１８は、上記図９〜図１３と同じ断面領域が示され、図１９は、上記図１４〜図１７と同じ断面領域が示されている。
シリコン膜ＰＳ２は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜ＰＳ２の膜厚（堆積膜厚）は、例えば３０〜１５０ｎｍ程度とすることができる。成膜時はシリコン膜ＰＳ２をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ２を、多結晶シリコン膜からなるシリコン膜ＰＳ２に変えることもできる。
シリコン膜ＰＳ２は、ｎ型不純物が導入されて低抵抗率とされている。シリコン膜ＰＳ２の成膜後のイオン注入でシリコン膜ＰＳ２にｎ型不純物を導入することもできるが、シリコン膜ＰＳ２の成膜時にシリコン膜ＰＳ２にｎ型不純物を導入することもできる。シリコン膜ＰＳ２の成膜時にｎ型不純物を導入する場合には、シリコン膜ＰＳ２の成膜用のガスにドーピングガス（ｎ型不純物添加用のガス）を含ませることで、ｎ型不純物が導入されたシリコン膜ＰＳ２を成膜することができる。いずれにしても、メモリセル領域１Ａおよび周辺回路領域１Ｂに、ｎ型不純物が導入されたシリコン膜ＰＳ２が形成される。
次に、異方性エッチング技術により、シリコン膜ＰＳ２をエッチバック（エッチング、ドライエッチング、異方性エッチング）する（図７のステップＳ９）。
ステップＳ９のエッチバック工程では、シリコン膜ＰＳ２の堆積膜厚の分だけシリコン膜ＰＳ２を異方性エッチング（エッチバック）することにより、制御ゲート電極ＣＧの両方の側壁上に（絶縁膜ＭＺを介して）シリコン膜ＰＳ２をサイドウォールスペーサ状に残し、他の領域のシリコン膜ＰＳ２を除去する。これにより、図２０および図２１に示されるように、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの両方の側壁のうち、一方の側壁上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、メモリゲート電極ＭＧが形成される。また、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの両方の側壁のうち、他方の側壁上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、シリコンスペーサＳＰが形成される。メモリゲート電極ＭＧは、絶縁膜ＭＺ上に、制御ゲート電極ＣＧと絶縁膜ＭＺを介して隣り合うように形成される。
なお、図２０と図２１とは、同じ工程段階（ステップＳ９のエッチバック工程を行った段階）に対応しており、図２０は、上記図９〜図１３および図１８と同じ断面領域が示され、図２１は、上記図１４〜図１７および図１９と同じ断面領域が示されている。
シリコンスペーサＳＰは、導電体からなるサイドウォールスペーサ、すなわち導電体スペーサとみなすこともできる。メモリゲート電極ＭＧとシリコンスペーサＳＰとは、制御ゲート電極ＣＧの互いに反対側となる側壁上に形成されており、制御ゲート電極ＣＧを挟んでほぼ対称な構造を有している。また、周辺回路領域１Ｂに残存させているシリコン膜ＰＳ１ａの側壁上にも、絶縁膜ＭＺを介してシリコンスペーサＳＰが形成され得る。
ステップＳ９のエッチバック工程を行った段階で、メモリゲート電極ＭＧとシリコンスペーサＳＰで覆われていない領域の絶縁膜ＭＺが露出される。ステップＳ９で形成されたメモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間およびメモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には絶縁膜ＭＺが介在している。メモリセル領域１Ａにおけるメモリゲート電極ＭＧの下の絶縁膜ＭＺが、メモリトランジスタのゲート絶縁膜となる。上記ステップＳ８で堆積するシリコン膜ＰＳ２の堆積膜厚を調整することで、メモリゲート長（メモリゲート電極ＭＧのゲート長）を調整することができる。
次に、フォトリソグラフィ技術を用いて、メモリゲート電極ＭＧが覆われかつシリコンスペーサＳＰが露出されるようなフォトレジストパターン（図示せず）を半導体基板ＳＢ上に形成してから、このフォトレジストパターンをエッチングマスクとしたドライエッチングにより、シリコンスペーサＳＰを除去する（図７のステップＳ１０）。その後、このフォトレジストパターンを除去する。ステップＳ１０のエッチング工程により、図２２に示されるように、シリコンスペーサＳＰが除去されるが、メモリゲート電極ＭＧは、フォトレジストパターンで覆われていたので、エッチングされずに残存する。
次に、図２３および図２４に示されるように、絶縁膜ＭＺのうち、メモリゲート電極ＭＧで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する（図７のステップＳ１１）。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの下とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに位置する絶縁膜ＭＺは、除去されずに残存し、他の領域の絶縁膜ＭＺは除去される。図２３および図２４からも分かるように、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の領域の、両領域にわたって絶縁膜ＭＺが連続的に延在している。
なお、図２３と図２４とは、同じ工程段階（ステップＳ１０の絶縁膜ＭＺの除去工程を行った段階）に対応しており、図２３は、上記図９〜図１３、図１８、図２０および図２２と同じ断面領域が示され、図２４は、上記図１４〜図１７、図１９および図２１と同じ断面領域が示されている。
次に、周辺回路領域１Ｂのシリコン膜ＰＳ１ａをフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、図２５に示されるように、周辺回路領域１Ｂにゲート電極ＧＥを形成する（図７のステップＳ１２）。このステップＳ１２のパターニング工程は、例えば次のようにして行うことができる。
すなわち、周辺回路領域１Ｂに形成されているシリコン膜ＰＳ１ａ上にフォトリソグラフィ法を用いてフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンは、メモリセル領域１Ａ全体と周辺回路領域１Ｂのｐチャネル型ＭＩＳＦＥＴ形成予定領域に形成される。それから、このフォトレジストパターンをマスクとして用いて、周辺回路領域１Ｂのシリコン膜ＰＳ１ａにｎ型不純物をイオン注入法などによって導入する。これにより、周辺回路領域１Ｂのｎチャネル型ＭＩＳＦＥＴ形成予定領域のシリコン膜ＰＳ１ａが、ｎ型のシリコン膜ＰＳ１ａとなる。それから、このフォトレジストパターンを除去してから、シリコン膜ＰＳ１ａ上にフォトリソグラフィ法を用いて別のフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンは、メモリセル領域１Ａ全体と周辺回路領域１Ｂのゲート電極ＧＥ形成予定領域とに形成される。それから、このフォトレジストパターンをエッチングマスクとして用いて、シリコン膜ＰＳ１ａをエッチング（ドライエッチング）してパターニングする。このとき、メモリセル領域１Ａは、フォトレジストパターンで覆われており、エッチングされない。その後、このフォトレジストパターンを除去する。これにより、図２５に示されるように、パターニングされたｎ型のシリコン膜ＰＳ１ａからなるゲート電極ＧＥが周辺回路領域１Ｂに形成される。ゲート電極ＧＥは、周辺回路を構成するＭＩＳＦＥＴのゲート電極である。
次に、図２６に示されるように、ｎ−型半導体領域（不純物拡散層）ＥＸ１，ＥＸ２，ＥＸ３を、イオン注入法などを用いて形成する（図７のステップＳ１３）。
ステップＳ１３において、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ，ＰＷ２）にイオン注入することで、ｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３を形成することができる。
この際、ｎ−型半導体領域ＥＸ１は、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して制御ゲート電極ＣＧに隣接している側とは反対側の側壁）に自己整合して形成される。また、ｎ−型半導体領域ＥＸ２は、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの側壁（絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側とは反対側の側壁）に自己整合して形成される。また、ｎ−型半導体領域ＥＸ３は、周辺回路領域１Ｂにおいて、ゲート電極ＧＥの両側壁に自己整合して形成される。ｎ−型半導体領域ＥＸ１およびｎ−型半導体領域ＥＸ２は、メモリセル領域１Ａに形成されるメモリセルのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能し、ｎ−型半導体領域ＥＸ３は周辺回路領域１Ｂに形成されるＭＩＳＦＥＴのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能することができる。ｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ２とｎ−型半導体領域ＥＸ３とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
次に、図２７に示されるように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して互いに隣合う側とは反対側の側壁）上と、ゲート電極ＧＥの側壁上とに、絶縁膜（酸化シリコン膜、窒化シリコン膜、あるいはそれらの積層膜）からなるサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷを形成する（図７のステップＳ１４）。
ステップＳ１４のサイドウォールスペーサＳＷ形成工程は、例えば次のようにして行うことができる。すなわち、半導体基板ＳＢの主面全面上に、サイドウォールスペーサＳＷ形成用の絶縁膜をＣＶＤ法などを用いて堆積する。このサイドウォールスペーサＳＷ形成用の絶縁膜は、例えば、酸化シリコン膜、窒化シリコン膜、あるいはそれらの積層膜からなる。それから、このサイドウォールスペーサＳＷ形成用の絶縁膜を異方性エッチング（エッチバック）することによって、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して互いに隣合う側とは反対側の側壁）上とゲート電極ＧＥの側壁上とに選択的にこの絶縁膜（サイドウォールスペーサＳＷ形成用の絶縁膜）を残して、サイドウォールスペーサＳＷを形成する。サイドウォールスペーサＳＷは、ゲート電極ＧＥの両側壁上と、制御ゲート電極ＣＧの側壁のうち、絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側の側壁とは反対側の側壁上と、メモリゲート電極ＭＧの側壁のうち、絶縁膜ＭＺを介して制御ゲート電極ＣＧに隣接している側の側壁とは反対側の側壁上とに形成される。
次に、図２８に示されるように、ｎ＋型半導体領域（不純物拡散層）ＳＤ１，ＳＤ２，ＳＤ３を、イオン注入法などを用いて形成する（図７のステップＳ１５）。
ステップＳ１５において、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥとそれらの側壁上のサイドウォールスペーサＳＷとをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ，ＰＷ２）にイオン注入することで、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３を形成することができる。この際、ｎ＋型半導体領域ＳＤ１は、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷに自己整合して形成され、ｎ＋型半導体領域ＳＤ２は、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ＋型半導体領域ＳＤ３は、周辺回路領域１Ｂにおいて、ゲート電極ＧＥの両側壁上のサイドウォールスペーサＳＷに自己整合して形成される。これにより、ＬＤＤ構造が形成される。ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とｎ＋型半導体領域ＳＤ３は、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
このようにして、ｎ−型半導体領域ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ１とにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域ＭＳが形成され、ｎ−型半導体領域ＥＸ２とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ２とにより、制御トランジスタのドレイン領域として機能するｎ型の半導体領域ＭＤが形成される。また、ｎ−型半導体領域ＥＸ３とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ３とにより、周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域として機能するｎ型の半導体領域が形成される。
次に、ソースおよびドレイン用の半導体領域（ｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３およびｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３）などに導入された不純物を活性化するための熱処理である活性化アニールを行う（図７のステップＳ１６）。
このようにして、メモリセル領域１Ａに不揮発性メモリのメモリセルＭＣが形成され、周辺回路領域１ＢにＭＩＳＦＥＴが形成される。
次に、半導体基板ＳＢの主面全面上に酸化シリコン膜（ここでは図示せず）をＣＶＤ法などを用いて形成する。それから、この酸化シリコン膜をフォトリソグラフィ法およびエッチング法を用いて除去して、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３の上面（表面）と制御ゲート電極ＣＧの上面とメモリゲート電極ＭＧの上面とゲート電極ＧＥの上面の各シリコン面（シリコン領域、シリコン膜）を露出させる。なお、この酸化シリコン膜は金属シリサイド層ＳＬを形成すべきでないシリコン領域上に残される。
次に、図２９に示されるように、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３の上面（表面）上とメモリゲート電極ＭＧの上面上と制御ゲート電極ＣＧの上面上とゲート電極ＧＥの上面上とを含む半導体基板ＳＢの主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを覆うように、金属膜ＭＥを形成（堆積）する。ここで、メモリゲート電極ＭＧの上面は、メモリゲート電極ＭＧの表面のうち、サイドウォールスペーサＳＷで覆われていない部分に対応している。金属膜ＭＥは、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、または、ニッケル白金合金膜などからなり、スパッタリング法などを用いて形成することができる。
次に、半導体基板ＳＢに対して熱処理を施すことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３、制御ゲート電極ＣＧ（シリコン膜ＰＳ１）、メモリゲート電極ＭＧ（シリコン膜ＰＳ２）およびゲート電極ＧＥ（シリコン膜ＰＳ１ａ）の各上層部分（表層部分）を金属膜ＭＥと反応させる。これにより、図３０に示されるように、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３、制御ゲート電極ＣＧ（シリコン膜ＰＳ１）、メモリゲート電極ＭＧ（シリコン膜ＰＳ２）およびゲート電極ＧＥ（シリコン膜ＰＳ１ａ）の各上部に、それぞれ金属シリサイド層ＳＬが形成される。金属膜ＭＥがコバルト膜の場合は、金属シリサイド層ＳＬはコバルトシリサイド層からなり、金属膜ＭＥがニッケル膜の場合は、金属シリサイド層ＳＬはニッケルシリサイド層からなり、金属膜ＭＥがニッケル白金合金膜の場合は、金属シリサイド層ＳＬは白金添加ニッケルシリサイド層からなる。その後、未反応の金属膜ＭＥを除去する。図３０には、この段階の断面図が示されている。
このように、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの上部に金属シリサイド層ＳＬを形成し、それによって、ソース、ドレインや各ゲート電極（ＣＧ，ＭＧ，ＧＥ）の抵抗を低抵抗化することができる。
次に、図３１に示されるように、半導体基板ＳＢの主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを覆うように、絶縁膜として層間絶縁膜ＩＬ１を形成（堆積）する。
層間絶縁膜ＩＬ１は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。層間絶縁膜ＩＬ１の形成後、必要に応じてＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて層間絶縁膜ＩＬ１の上面を平坦化する。
次に、フォトリソグラフィ法を用いて層間絶縁膜ＩＬ１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、層間絶縁膜ＩＬ１をドライエッチングすることにより、層間絶縁膜ＩＬ１にコンタクトホール（開口部、貫通孔）ＣＴを形成する。
次に、コンタクトホールＣＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。
プラグＰＧを形成するには、例えば、コンタクトホールＣＴの内部（底部および側壁上）を含む層間絶縁膜ＩＬ１上に、バリア導体膜を形成する。このバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜からなる。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＴを埋めるように形成してから、層間絶縁膜ＩＬ１上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図３１では、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
コンタクトホールＣＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥの上などに形成される。コンタクトホールＣＴの底部では、半導体基板ＳＢの主面の一部、例えばｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３（の表面上の金属シリサイド層ＳＬ）の一部、制御ゲート電極ＣＧ（の表面上の金属シリサイド層ＳＬ）の一部、メモリゲート電極ＭＧ（の表面上の金属シリサイド層ＳＬ）の一部、あるいはゲート電極ＧＥ（の表面上の金属シリサイド層ＳＬ）の一部などが露出される。なお、図３１の断面図においては、ｎ＋型半導体領域ＳＤ２，ＳＤ３（の表面上の金属シリサイド層ＳＬ）の一部がコンタクトホールＣＴの底部で露出して、そのコンタクトホールＣＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
次に、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上に第１層目の配線である配線（配線層）Ｍ１を形成するが、この配線Ｍ１を、ダマシン技術（ここではシングルダマシン技術）を用いて形成する場合について説明する。
まず、図３２に示されるように、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上に、絶縁膜ＩＬ２を形成する。絶縁膜ＩＬ２は、複数の絶縁膜の積層膜で形成することもできる。それから、フォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングによって絶縁膜ＩＬ２の所定の領域に配線溝（配線用の溝）を形成した後、配線溝の底部および側壁上を含む絶縁膜ＩＬ２上にバリア導体膜を形成する。このバリア導体膜は、例えば、窒化チタン膜、タンタル膜または窒化タンタル膜などからなる。それから、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれた銅を主導電材料とする第１層目の配線Ｍ１を形成する。図３２では、図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
配線Ｍ１はプラグＰＧを介して、メモリトランジスタのソース領域（半導体領域ＭＳ）、制御トランジスタのドレイン領域（半導体領域ＭＤ）、周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域（ｎ＋型半導体領域ＳＤ３）、制御ゲート電極ＣＧ、メモリゲート電極ＭＧあるいはゲート電極ＧＥなどと電気的に接続される。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
以上のようにして、本実施の形態の半導体装置が製造される。
また、本実施の形態の変形例として、上記図１および図２において、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上に形成された金属シリサイド層ＳＬとの積層体を、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上に形成された絶縁膜との積層体に置き換えることもできる。この構造は、上記ステップＳ５（上記図１１の工程）でシリコン膜ＰＳ１を形成する際に、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜との積層膜を形成することにより、得ることができる。この場合、上記ステップＳ６（上記図１２の工程）で形成された制御ゲート電極ＣＧは、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜との積層構造を有したものとなる。その後に、上記ステップＳ７〜Ｓ１１行うと、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜との積層構造を有する制御ゲート電極ＣＧに絶縁膜ＭＺを介して隣り合うように、メモリゲート電極ＭＧが形成されることになる。
＜検討の経緯について＞
まず、本発明者が検討した第１検討例の半導体装置について説明する。図３３は、本発明者が検討した第１検討例の半導体装置の要部断面図であり、本実施の形態の上記図２に相当するものである。なお、図３３は、図３３の点線の円で囲まれた領域の拡大図を、図３３の下側に抜き出して示してある。また、図３４は、図３３の点線の円で囲まれた領域を示す断面図であり、本実施の形態の上記図３に相当するものであり、図面を見やすくするためにハッチングを省略している。図３３の下側に抜き出して点線の円で囲んで示された断面図と、図３４に点線の円で囲んで示された断面図とは、同じ領域の断面図であるが、ハッチングの有無が相違している（図３３はハッチング有りで、図３４はハッチング無し）。
まず、本発明者が検討した第１検討例の半導体装置について説明する。図３３は、本発明者が検討した第１検討例の半導体装置の要部断面図であり、本実施の形態の上記図２に相当するものである。なお、図３３は、図３３の点線の円で囲まれた領域の拡大図を、図３３の下側に抜き出して示してある。また、図３４は、図３３の点線の円で囲まれた領域を示す断面図であり、本実施の形態の上記図３に相当するものであり、図面を見やすくするためにハッチングを省略している。図３３の下側に抜き出して点線の円で囲んで示された断面図と、図３４に点線の円で囲んで示された断面図とは、同じ領域の断面図であるが、ハッチングの有無が相違している（図３３はハッチング有りで、図３４はハッチング無し）。
図３３および図３４に示される第１検討例の半導体装置は、不揮発性メモリのメモリセルＭＣ１００を有する半導体装置であり、半導体基板ＳＢ１００のｐ型ウエルＰＷ１００上に、不揮発性メモリセルを構成する制御ゲート電極ＣＧ１００とメモリゲート電極ＭＧ１００とが互いに隣り合うように形成されている。制御ゲート電極ＣＧ１００とｐ型ウエルＰＷ１００との間には、ゲート絶縁膜としての絶縁膜ＧＩ１００が形成されている。また、メモリゲート電極ＭＧ１００とｐ型ウエルＰＷ１００との間および制御ゲート電極ＣＧ１００とメモリゲート電極ＭＧ１００との間には、絶縁膜ＭＺ１０１、絶縁膜ＭＺ１０２および絶縁膜ＭＺ１０３の積層膜からなる絶縁膜ＭＺ１００が形成されている。絶縁膜ＭＺ１０１は酸化シリコン膜からなり、絶縁膜ＭＺ１０２は窒化シリコン膜からなり、絶縁膜ＭＺ１０３は酸化シリコン膜からなり、絶縁膜ＭＺ１０２は電荷ブロック膜として機能する絶縁膜ＭＺ１０１，ＭＺ１０３により挟まれて、電荷蓄積層（トラップ性絶縁膜）として機能することができる。制御ゲート電極ＣＧ１００およびメモリゲート電極ＭＧ１００は、それぞれｎ型ポリシリコン膜により形成され、上部に金属シリサイド層ＳＬ１００が形成されている。制御ゲート電極ＣＧ１００およびメモリゲート電極ＭＧ１００の互いに隣接する側とは反対側の側壁上には、側壁絶縁膜であるサイドウォールスペーサＳＷ１００が形成されている。ｐ型ウエルＰＷ１００には、ｎ−型半導体領域ＥＸ１０１を含むソース用のｎ型半導体領域と、ｎ−型半導体領域ＥＸ１０２を含むドレイン用のｎ型半導体領域とが形成されている。
図３３および図３４に示される第１検討例におけるメモリゲート電極ＭＧ１００は、本実施の形態のメモリゲート電極ＭＧに相当するものである。但し、本実施の形態のメモリゲート電極ＭＧとは異なり、第１検討例におけるメモリゲート電極ＭＧ１００では、メモリゲート電極ＭＧ１００の下面ＭＧ１０１とメモリゲート電極ＭＧ１００の側面ＭＧ１０２とによって形成されるメモリゲート電極ＭＧ１００の角部ＭＧ１０３の内角α１０１は、直角、すなわち９０°である（α１０１＝９０°）。すなわち、メモリゲート電極ＭＧ１００の下面ＭＧ１０１とメモリゲート電極ＭＧ１００の側面ＭＧ１０２とにより、断面視（メモリゲート電極ＭＧ１００の断面視）で直角となる角部ＭＧ１０３が形成されている。
ここで、メモリゲート電極ＭＧ１００の下面ＭＧ１０１は、半導体基板ＳＢ１００に対向する側の面であり、メモリゲート電極ＭＧ１００の側面ＭＧ１０２は、制御ゲート電極ＣＧ１００に対向する側の面である。また、メモリゲート電極ＭＧ１００の断面視とは、メモリゲート電極ＭＧ１００の下面ＭＧ１０１と側面ＭＧ１０２の両方に略垂直な断面で見た場合に対応している。このため、メモリゲート電極ＭＧ１００の断面視は、メモリゲート電極ＭＧ１００のゲート幅方向に垂直な断面で見た場合にも対応し、また、制御ゲート電極ＣＧ１００のゲート幅方向に垂直な断面で見た場合にも対応している。
メモリゲート電極ＭＧ１００から絶縁膜ＭＺ１００の電荷蓄積層（ここでは絶縁膜ＭＺ１０２）にホールを注入することにより消去を行う場合、消去特性は、絶縁膜ＭＺ１００における絶縁膜ＭＺ１０３の厚みを薄くする方が向上する。例えば、絶縁膜ＭＺ１００における絶縁膜ＭＺ１０３の厚みを薄くすると、メモリゲート電極ＭＧ１００から絶縁膜ＭＺ１００の絶縁膜ＭＺ１０３をトンネリングにより通り抜けて絶縁膜ＭＺ１００の電荷蓄積層（ここでは絶縁膜ＭＺ１０２）にホールを注入しやすくなるため、消去速度を速くすることができる。しかしながら、絶縁膜ＭＺ１００における絶縁膜ＭＺ１０３の厚みを薄くすることは、絶縁膜ＭＺ１００の電荷蓄積層（ここでは絶縁膜ＭＺ１０２）に保持されている電荷が、絶縁膜ＭＺ１０３を通過してメモリゲート電極ＭＧ１００側に抜けてしまう現象が発生する確率を増加させてしまうため、リテンション特性（電荷保持特性）を低下させるように作用する。一方、絶縁膜ＭＺ１００における絶縁膜ＭＺ１０３の厚みを厚くすることは、リテンション特性を向上させるが、消去特性が劣化するように作用してしまう。消去特性の低下とリテンション特性の低下とは、いずれも、不揮発性メモリを有する半導体装置の性能の低下につながってしまう。
また、絶縁膜ＭＺ１００の電荷蓄積層（ここでは絶縁膜ＭＺ１０２）に電子を注入することによりメモリセルの書き込みが行われ、絶縁膜ＭＺ１００の電荷蓄積層（ここでは絶縁膜ＭＺ１０２）にホールを注入することによりメモリセルの消去が行われる。このとき、絶縁膜ＭＺ１００の電荷蓄積層（ここでは絶縁膜ＭＺ１０２）において、書き込み動作時に電子が注入される位置と、消去動作時にホールが注入される位置とが離れていると、消去動作後のメモリトランジスタのしきい値電圧が変動しやすくなる。これは、不揮発性メモリを有する半導体装置の性能の低下につながってしまう。
＜主要な特徴と効果について＞
次に、本実施の形態の主要な特徴と効果について説明する。
次に、本実施の形態の主要な特徴と効果について説明する。
本実施の形態の半導体装置は、不揮発性メモリのメモリセルＭＣを備える半導体装置であり、半導体基板ＳＢと、半導体基板ＳＢ上に絶縁膜ＧＩ（第１ゲート絶縁膜）を介して形成された制御ゲート電極ＣＧ（第１ゲート電極）と、半導体基板ＳＢ上に絶縁膜ＭＺを介して形成されかつ制御ゲート電極ＣＧと絶縁膜ＭＺを介して隣り合うメモリゲート電極ＭＧ（第２ゲート電極）と、を有している。絶縁膜ＭＺは積層絶縁膜であり、絶縁膜ＭＺ１（第１絶縁膜）と、絶縁膜ＭＺ１上の絶縁膜ＭＺ２（第２絶縁膜）と、絶縁膜ＭＺ２上の絶縁膜ＭＺ３（第３絶縁膜）とを有している。絶縁膜ＭＺは、半導体基板ＳＢとメモリゲート電極ＭＧとの間と、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間とにわたって形成されている。絶縁膜ＭＺ２は、電荷蓄積機能を有する絶縁膜であり、かつ、絶縁膜ＭＺ１および絶縁膜ＭＺ３のそれぞれのバンドギャップは、絶縁膜ＭＺ２のバンドギャップよりも大きい。
本実施の形態の半導体装置の主要な特徴のうちの一つである第１の特徴は、上記図２および図３にも示されるように、メモリゲート電極ＭＧの下面ＭＧ１（第１面）とメモリゲート電極ＭＧの側面ＭＧ２（第２面）とによって形成されるメモリゲート電極ＭＧの角部ＭＧ３（第１角部）の内角（角度）α１が、９０°未満（すなわちα１＜９０°）であることである。すなわち、メモリゲート電極ＭＧの下面ＭＧ１とメモリゲート電極ＭＧの側面ＭＧ２とにより、断面視（メモリゲート電極ＭＧの断面視）で９０°未満の角部ＭＧ３が形成されている。つまり、メモリゲート電極ＭＧの角部ＭＧ３は、直角よりも鋭くなっており、９０°未満の角、すなわち鋭角となっている。従って、メモリゲート電極ＭＧの下面ＭＧ１とメモリゲート電極ＭＧの側面ＭＧ２とのなす角は、９０°未満である。なお、メモリゲート電極ＭＧの角部ＭＧ３は、メモリゲート電極ＭＧの下面ＭＧ１の制御ゲート側の端部（角部）とみなすこともできる。このため、第１の特徴は、メモリゲート電極ＭＧの下面ＭＧ１の制御ゲート側の端部（すなわち角部ＭＧ３）が、９０°未満の角、すなわち鋭角となっていることに対応している。
ここで、メモリゲート電極ＭＧの下面ＭＧ１は、半導体基板ＳＢに対向する側の面（第１面）であり、メモリゲート電極ＭＧの側面ＭＧ２は、制御ゲート電極ＣＧに対向する側の面（第２面）である。また、断面視（メモリゲート電極ＭＧの断面視）とは、メモリゲート電極ＭＧの下面ＭＧ１と側面ＭＧ２の両方に略垂直な断面で見た場合に対応している。このため、メモリゲート電極ＭＧの断面視は、メモリゲート電極ＭＧのゲート幅方向（すなわちメモリゲート電極ＭＧの延在方向）に垂直な断面で見た場合にも対応し、また、制御ゲート電極ＣＧのゲート幅方向（すなわち制御ゲート電極ＣＧの延在方向）に垂直な断面で見た場合にも対応する。また、メモリゲート電極ＭＧの断面視は、半導体基板ＳＢの主面に垂直で、かつ、メモリゲート電極ＭＧのゲート長方向に平行な断面で見た場合にも対応する。上記図１〜図３に示されるメモリゲート電極ＭＧの断面は、メモリゲート電極ＭＧの断面視に対応している。また、内角α１だけでなく、後述の角α２、角α３および角α４についても、この断面視（メモリゲート電極ＭＧの断面視）での角度に対応している。
本実施の形態では、メモリゲート電極ＭＧの角部ＭＧ３は直角よりも鋭く、鋭角となっているため、消去動作時にメモリゲート電極ＭＧに電圧（消去用電圧）を印加すると、メモリゲート電極ＭＧの鋭角の角部ＭＧ３に電界が集中することになる。このため、消去動作時に、電界が集中したメモリゲート電極ＭＧの鋭角の角部ＭＧ３から絶縁膜ＭＺの電荷蓄積層（ここでは絶縁膜ＭＺ２）に電荷（ここではホール）を集中的に注入することができる。これにより、絶縁膜ＭＺの電荷蓄積層（ここでは絶縁膜ＭＺ２）において、書き込み動作時に電荷（ここでは電子）が注入される位置と、消去動作時に電荷（ここではホール）が注入される位置とを、ほぼ同じにすることができる。従って、消去動作後のメモリトランジスタのしきい値電圧が変動するのを防止することができる。例えば、絶縁膜ＭＺの電荷蓄積層において、書き込み動作時に電子が注入される位置と、消去動作時にホールが注入される位置とを、ほぼ同じにすることができることにより、消去動作後に絶縁膜ＭＺの電荷蓄積層（絶縁膜ＭＺ２）中に消し残りの電荷（電子）が残りにくくなり、消し残りの電荷（電子）によりメモリトランジスタのしきい値電圧が変動するのを抑制または防止することができる。従って、不揮発性メモリを有する半導体装置の信頼性を向上させることができ、ひいては、不揮発性メモリを有する半導体装置の性能を向上させることができる。このことについて、図３５および３６を参照しながら、以下に、より詳細に説明する。
図３５は、書き込み動作時に絶縁膜ＭＺの電荷蓄積層（ここでは絶縁膜ＭＺ２）に電子が注入される様子を示す説明図であり、図３６は、消去動作時に絶縁膜ＭＺの電荷蓄積層（ここでは絶縁膜ＭＺ２）にホールが注入される様子を示す説明図である。図３５および図３６は、いずれも上記図３と同じ領域の断面図が示されており、図面を見やすくするためにハッチングは省略してある。また、図３５および図３６では、電子を白丸で、ホールを黒丸で、模式的に示してある。
本実施の形態では、半導体基板ＳＢから絶縁膜ＭＺの絶縁膜ＭＺ２に電荷を注入することにより選択メモリセルの書き込みを行い、メモリゲート電極ＭＧから絶縁膜ＭＺの絶縁膜ＭＺ２に電荷を注入することにより選択メモリセルの消去を行うが、書き込み時に絶縁膜ＭＺの絶縁膜ＭＺ２に注入される電荷と、消去時に絶縁膜ＭＺの絶縁膜ＭＺ２に注入される電荷とは、極性が逆である。すなわち、書き込み時には、半導体基板ＳＢから絶縁膜ＭＺの絶縁膜ＭＺ２に第１極性の電荷が注入され、消去時には、メモリゲート電極ＭＧから絶縁膜ＭＺの絶縁膜ＭＺ２に、第１極性とは反対の第２極性の電荷が注入される。ここでは、書き込み時に絶縁膜ＭＺの絶縁膜ＭＺ２に注入される電荷は電子であり、すなわち、上記第１極性の電荷は電子であり、消去時に絶縁膜ＭＺの絶縁膜ＭＺ２に注入される電荷はホール（正孔）であり、すなわち上記第２極性の電荷はホール（正孔）である。また、書き込みでは、ソースサイド注入により絶縁膜ＭＺ（の絶縁膜ＭＺ２）の制御ゲート電極ＣＧ側に第１極性の電荷（ここでは電子）が注入される。
本実施の形態では、メモリゲート電極ＭＧの角部ＭＧ３は直角よりも鋭く、鋭角となっているため、消去動作時に消去用の電圧を印加すると、メモリゲート電極ＭＧの鋭角の角部ＭＧ３に電界が集中し、図３６に示されるように、電界が集中したメモリゲート電極ＭＧの角部ＭＧ３から絶縁膜ＭＺの電荷蓄積層である絶縁膜ＭＺ２にホールが注入されやすくなる。すなわち、消去動作時に、メモリゲート電極ＭＧの鋭角の角部ＭＧ３から、絶縁膜ＭＺの絶縁膜ＭＺ３をトンネリングにより通り抜けて、絶縁膜ＭＺ２にホールが注入されやすくなる。つまり、消去動作時には、絶縁膜ＭＺの絶縁膜ＭＺ２において、メモリゲート電極ＭＧの鋭角の角部ＭＧ３に近い位置に集中的にホールが注入されやすくなる。このため、絶縁膜ＭＺの電荷蓄積層（ここでは絶縁膜ＭＺ２）において、消去動作時に注入されるホールの分布は、メモリゲート電極ＭＧの鋭角の角部ＭＧ３に近い位置で相対的に大きくなる。従って、絶縁膜ＭＺの絶縁膜ＭＺ２において、消去動作時にホールが注入される位置は、メモリゲート電極ＭＧの鋭角の角部ＭＧ３に近い位置になる。
一方、絶縁膜ＭＺの電荷蓄積層である絶縁膜ＭＺ２において、書き込み動作時に電子が注入される位置も、メモリゲート電極ＭＧの角部ＭＧ３に近い位置である。これは、ＳＳＩ（ソースサイド注入）方式の書込みでは、図３５に示されるように、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の領域の下方のチャネル領域（基板領域）でホットエレクトロンが発生し、このホットエレクトロンが、絶縁膜ＭＺの電荷蓄積層である絶縁膜ＭＺ２に注入されるためである。このため、ＳＳＩ方式の書込みでは、半導体基板ＳＢ上に半導体基板ＳＢに沿って延在する部分の絶縁膜ＭＺの電荷蓄積層（ここでは絶縁膜ＭＺ２）において、半導体領域ＭＤ側の端部（すなわち制御ゲートＣＧ側の端部）に近い位置に、電子が注入されやすい。
メモリゲート電極ＭＧの鋭角の角部ＭＧ３は、メモリゲート電極ＭＧの下面ＭＧ３の制御ゲート側の端部に対応しており、従って、メモリゲート電極ＭＧの下面ＭＧ３の半導体領域ＭＤ側の端部に対応している。消去動作時にメモリゲート電極ＭＧの角部ＭＧ３から絶縁膜ＭＺの電荷蓄積層（ここでは絶縁膜ＭＺ２）にホールを集中的に注入できれば、絶縁膜ＭＺにおいて、書き込み動作時に電子が注入される位置と、消去動作時にホールが注入される位置とを、ほぼ同じにすることができる。
本実施の形態では、メモリゲート電極ＭＧの角部ＭＧ３を直角よりも鋭くし、鋭角としたことにより、消去動作持に、メモリゲート電極ＭＧの角部ＭＧ３に電界がより集中しやすくなるため、メモリゲート電極ＭＧの鋭角の角部ＭＧ３から、絶縁膜ＭＺの絶縁膜ＭＺ３をトンネリングにより通り抜けて絶縁膜ＭＺの電荷蓄積層（ここでは絶縁膜ＭＺ２）にホールを集中的に注入しやすくなる。このため、図３５および図３６にも示されるように、本実施の形態では、絶縁膜ＭＺの電荷蓄積層（ここでは絶縁膜ＭＺ２）において、書き込み動作時に電子が注入される位置と、消去動作時にホールが注入される位置とを、ほぼ同じ位置にすることができる。
絶縁膜ＭＺの電荷蓄積層（ここでは絶縁膜ＭＺ２）において、書き込み動作時に電子が注入される位置と、消去動作時にホールが注入される位置とが離れていると、消去動作後に絶縁膜ＭＺの電荷蓄積層（ここでは絶縁膜ＭＺ２）中に消し残りの電荷（電子）が残り、この消し残りの電荷（電子）により、メモリトランジスタのしきい値電圧が変動しやすくなる。
それに対して、本実施の形態では、絶縁膜ＭＺの電荷蓄積層（ここでは絶縁膜ＭＺ２）において、書き込み動作時に電子が注入される位置と、消去動作時にホールが注入される位置とを、ほぼ同じにすることができる。このため、書き込み動作時に絶縁膜ＭＺの電荷蓄積層（ここでは絶縁膜ＭＺ２）に注入された電子を、消去動作時に絶縁膜ＭＺの電荷蓄積層（ここでは絶縁膜ＭＺ２）に注入されたホールで消しやすくなる。従って、消去動作後に絶縁膜ＭＺの電荷蓄積層（ここでは絶縁膜ＭＺ２）中に消し残りの電荷（電子）が残りにくくなり、消し残りの電荷（電子）によりメモリトランジスタのしきい値電圧が変動するのを防止することができる。従って、不揮発性メモリを有する半導体装置の信頼性を向上させることができ、ひいては、不揮発性メモリを有する半導体装置の性能を向上させることができる。
また、本実施の形態の半導体装置の主要な特徴のうちの他の一つである第２の特徴は、上記図２および図３にも示されるように、絶縁膜ＭＺ２の半導体基板ＳＢとメモリゲート電極ＭＧとの間に延在する部分ＭＺ２ａと、絶縁膜ＭＺ２の制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に延在する部分ＭＺ２ｂとが成す角（角度）α２が、９０°以上（α２≧９０°）であることである。
この第２の特徴の意義を理解しやすくするために、本発明者が検討した第２検討例について図３７を参照して説明する。
図３７は、本発明者が検討した第２検討例の半導体装置の要部断面図であり、上記第１検討例の図３４に相当するものである。上記図３４と同様に図３７も、断面図であるが、
図面を見やすくするためにハッチングを省略している。
図面を見やすくするためにハッチングを省略している。
上記図３３および図３４の第１検討例では、メモリゲート電極ＭＧ１００の下面ＭＧ１０１とメモリゲート電極ＭＧ１００の側面ＭＧ１０２とによって形成されるメモリゲート電極ＭＧ１００の角部ＭＧ１０３の内角α１０１が、直角、すなわち９０°である（α１０１＝９０°）。それに対して、図３７の第２検討例では、メモリゲート電極ＭＧ１００の下面ＭＧ１０１とメモリゲート電極ＭＧ１００の側面ＭＧ１０２とによって形成されるメモリゲート電極ＭＧ１００の角部ＭＧ１０３の内角α１０１が、９０°未満（α１０１＜９０°）となっている。すなわち、メモリゲート電極ＭＧ１００の角部ＭＧ１０３は、鋭角となっている。
図３４の第１検討例では、制御ゲート電極ＣＧの側面ＣＧ１０１は、半導体基板ＳＢの主面に対してほぼ垂直である。一方、図３７の第２検討例では、制御ゲート電極ＣＧ１００の側面ＣＧ１０１を逆テーパ形状となるように傾斜させ、それによって、メモリゲート電極ＭＧ１００の角部ＭＧ１０３が鋭角となるようにしている。ここで、制御ゲート電極ＣＧ１００の側面ＣＧ１０１は、メモリゲート電極ＭＧ１００に対向する側の側面（側壁）である。
図３７の第２検討例では、メモリゲート電極ＭＧ１００の角部ＭＧ１０３は直角よりも鋭く、鋭角となっているため、消去動作時にメモリゲート電極ＭＧ１００に電圧を印加すると、メモリゲート電極ＭＧ１００の鋭角の角部ＭＧ１０３に電界が集中することになる。このため、図３４の第１検討例に比べると、図３７の第２検討例の方が、消去動作時に、電界が集中したメモリゲート電極ＭＧ１００の鋭角の角部ＭＧ１０３から絶縁膜ＭＺ１００の電荷蓄積層（ここでは絶縁膜ＭＺ１０２）にホールを注入しやすくなる。
しかしながら、図３７の第２検討例では、絶縁膜ＭＺ１０２の半導体基板ＳＢ１００とメモリゲート電極ＭＧ１００との間に延在する部分ＭＺ１０２ａと、絶縁膜ＭＺ１０２の制御ゲート電極ＣＧ１００とメモリゲート電極ＭＧ１００との間に延在する部分ＭＺ１０２ｂとが成す角α１０２が、９０°未満（α１０２＜９０°）となっている。なお、図３４の第１検討例では、この角α１０２は９０°（α１０２＝９０°）となっている。
図３７の第２検討例は、図３４の第１検討例に比べて、次のような課題を有している。
書き込み時には、絶縁膜ＭＺ１０２において、半導体基板ＳＢ１００とメモリゲート電極ＭＧ１００との間に延在する部分の絶縁膜ＭＺ１０２（ＭＺ１０２ａ）と、制御ゲート電極ＣＧ１００とメモリゲート電極ＭＧ１００との間に延在する部分の絶縁膜ＭＺ１０２（ＭＺ１０２ｂ）とにより形成される角部ＭＺ１０２ｃの近傍にチャネル領域から電子が注入されて保持される。一方、消去動作時には、メモリゲート電極ＭＧ１００の角部ＭＧ１０３から、絶縁膜ＭＺ１０２におけるこの角部ＭＺ１０２ｃ近傍にホールが注入される。しかしながら、図３７の第２検討例においては、α１０２＜９０°となっているため、消去動作時において、絶縁膜ＭＺ１０２の角部ＭＺ１０２ｃに電界が集中しやすくなり、チャネル領域から絶縁膜ＭＺ１０２におけるこの角部ＭＺ１０２ｃ近傍に電子が注入される現象が生じやすくなってしまう。消去動作時において、チャネル領域（半導体基板ＳＢ１００）から絶縁膜ＭＺ１０２に電子が注入されてしまうと、消去が進まなくなってしまうため、消去動作時において、チャネル領域（半導体基板ＳＢ１００）から絶縁膜ＭＺ１０２に電子が注入されてしまう現象は、できるだけ防止することが望ましい。
従って、図３７の第２検討例は、図３４の第１検討例に比べて、消去動作時にメモリゲート電極ＭＧ１００の鋭角の角部ＭＧ１０３から絶縁膜ＭＺ１０２に集中的にホールを注入できるという利点は得られるが、消去動作時にチャネル領域（半導体基板ＳＢ１００）から絶縁膜ＭＺ１０２に電子が注入されてしまう現象が生じやすくなるという課題が発生してしまう。
また、図３７の第２検討例の場合は、α１０２＜９０°となっているため、角部ＭＺ１０２ｃ付近で絶縁膜ＭＺ１０２の厚みが局所的に薄くなりやすい。書き込み時に電子が注入されるのは、主として絶縁膜ＭＺ１０２における角部ＭＺ１０２ｃ近傍の領域であるため、角部ＭＺ１０２ｃ付近で絶縁膜ＭＺ１０２の厚みが局所的に薄くなってしまうと、電荷蓄積層（ここでは絶縁膜ＭＺ１０２）に蓄積可能な電荷量が低減してしまう。かといって、絶縁膜ＭＺ１０２全体を厚く形成してしまうと、メモリセルの動作電圧を高くしないといけなくなり、消費電力の増加を招いてしまう。また、図３７の第２検討例の場合は、α１０２＜９０°となっているため、角部ＭＺ１０２ｃ付近で絶縁膜ＭＺ１０２の膜質が低下しやすい。これらも、図３７の第２検討例の課題である。
それに対して、本実施の形態では、第２の特徴として、絶縁膜ＭＺ２の半導体基板ＳＢとメモリゲート電極ＭＧとの間に延在する部分（ＭＺ２ａ）と、絶縁膜ＭＺ２の制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に延在する部分（ＭＺ２ｂ）とが成す角α２が、９０°以上（α２≧９０°）となっている。本実施の形態では、α２≧９０°となっているため、上述した図３７の第２検討例における課題も解決している。
すなわち、書き込み時には、絶縁膜ＭＺ２において、半導体基板ＳＢとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ２（ＭＺ２ａ）と、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ２（ＭＺ２ｂ）とにより形成される角部ＭＺ２ｃの近傍にチャネル領域（半導体基板ＳＢ）から電子が注入されて保持される。一方、消去動作時には、メモリゲート電極ＭＧの角部ＭＧ３から、絶縁膜ＭＺ２におけるこの角部ＭＺ２ｃ近傍にホールが注入される。本実施の形態においては、α２≧９０°となっているため、消去動作時において、絶縁膜ＭＺ２の角部ＭＺ２ｃに電界が集中するのを緩和することができ、チャネル領域（半導体基板ＳＢ）から絶縁膜ＭＺ２におけるこの角部ＭＺ２ｃ近傍に電子が注入される現象が生じるのを抑制または防止することができる。消去動作時において、チャネル領域（半導体基板ＳＢ）から絶縁膜ＭＺ２に電子が注入されてしまうと消去が進まなくなってしまうが、本実施の形態では、これを防止することができるため、消去動作をより的確に行うことができるようになる。従って、不揮発性メモリを有する半導体装置の性能を向上させることができる。
また、本実施の形態では、α２≧９０°となっているため、角部ＭＺ２ｃ付近で絶縁膜ＭＺ２の厚みが局所的に薄くなる現象を、抑制または防止することができる。これにより、電荷蓄積層（ここでは絶縁膜ＭＺ２）に蓄積可能な電荷量を確保しやすくなる。また、電荷蓄積層（ここでは絶縁膜ＭＺ２）に蓄積可能な電荷量を確保しやすいため、絶縁膜ＭＺ２全体を厚く形成しなくともよくなる。これにより、メモリセルの動作電圧を高くしなくともよくなり、消費電力を低減することもできる。従って、半導体装置の性能を向上させることができる。また、本実施の形態では、α２≧９０°となっているため、角部ＭＺ２ｃ付近で絶縁膜ＭＺ２の膜質が低下するのを抑制または防止することができる。このため、半導体装置の信頼性を向上させることができ、ひいては半導体装置の性能を向上させることができる。
従って、本実施の形態のように、上記第１の特徴と上記第２の特徴との両方を満たすことが、不揮発性メモリを有する半導体装置の性能を向上させる上で、極めて重要である。本実施の形態では、上記第１の特徴と上記第２の特徴との両方を満たすことで、優れた性能を有する半導体装置を提供することができる。
図３８は、本実施の形態の半導体装置の第１変形例を示す断面図であり、上記図３に対応するものである。図３８には、上記図３と同じ断面領域が示されており、上記図３と同様に、断面図であるが、ハッチングを省略している。
上記第１の特徴については、図３８の第１変形例も、上記図１〜図３の半導体装置と同様に満たしており、ここではその繰り返しの説明は省略する。
上記第２の特徴については、図３８の第１変形例と上記図１〜図３の半導体装置とのどちらも満たしているが、上記図１〜図３の半導体装置では、α２＝９０°であるのに対して、図３８の第１変形例では、α２＞９０°となっている。これが、図３８の第１変形例が上記図１〜図３の半導体装置と主に相違している点である。
すなわち、上記図１〜図３の半導体装置では、半導体基板ＳＢとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ２（ＭＺ２ａ）と、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ２（ＭＺ２ｂ）とが成す角α２が、直角、すなわち９０°（α２＝９０°）となっている。また、上記図１〜図３の半導体装置では、半導体基板ＳＢとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ１と、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ１とが成す角α３も、直角、すなわち９０°（α３＝９０°）となっている。また、上記図１〜図３の半導体装置では、半導体基板ＳＢとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ３と、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ３とが成す角α４も、直角、すなわち９０°（α４＝９０°）となっている。また、上記図１〜図３の半導体装置では、絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接する側の制御ゲート電極ＣＧの側面（側壁）ＣＧ１は、半導体基板ＳＢの主面に対して、ほぼ垂直となっている。
一方、図３８の第１変形例では、半導体基板ＳＢとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ２（ＭＺ２ａ）と、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ２（ＭＺ２ｂ）とが成す角α２が、鈍角、すなわち９０°より大きくなっている（α２＞９０°）。また、図３８の第１変形例では、半導体基板ＳＢとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ１と、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ１とが成す角α３も、鈍角、すなわち９０°より大きくなっている（α３＞９０°）。また、図３８の第１変形例では、半導体基板ＳＢとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ３と、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ３とが成す角α４も、鈍角、すなわち９０°より大きくなっている（α４＞９０°）。また、図３８の第１変形例では、絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接する側の制御ゲート電極ＣＧの側面（側壁）ＣＧ１は、半導体基板ＳＢの主面に対して垂直から所定の角度傾斜している。傾斜方向は、制御ゲート電極ＣＧの断面形状（制御ゲート電極ＣＧのゲート幅方向に垂直な断面形状）がテーパ形状となる方向であり、制御ゲート電極ＣＧの寸法（ゲート長方向の寸法）は、制御ゲート電極ＣＧの上側から下側に移るにしたがって大きくなっている。
図３８の第１変形例の場合は、角α２が鈍角（α２＞９０°）となっているため、消去動作時において、絶縁膜ＭＺ２の角部ＭＺ２ｃに電界が集中するのを、より的確に緩和することができ、チャネル領域（半導体基板ＳＢ）から絶縁膜ＭＺ２における角部ＭＺ２ｃ近傍に電子が注入される現象が生じるのを、より的確に抑制または防止することができる。また、図３８の第１変形例の場合は、角α２が鈍角（α２＞９０°）となっているため、角部ＭＺ２ｃ付近で絶縁膜ＭＺ２の厚みが局所的に薄くなる現象を、より的確に抑制または防止することができる。また、図３８の第１変形例の場合は、角α２が鈍角（α２＞９０°）となっているため、角部ＭＺ２ｃ付近で絶縁膜ＭＺ２の膜質が低下するのを、より的確に抑制または防止することができる。
一方、上記図１〜図３の半導体装置の場合は、メモリゲート電極ＭＧの角部ＭＧ３を鋭角に形成しやすくなるという利点がある。すなわち、上記図１７に示されるように、角部ＫＤで厚みが局所的に薄くなるように絶縁膜ＭＺ３を形成しやすくなるため、メモリゲート電極ＭＧの角部ＭＧ３を鋭角に形成しやすくなる。
図３９は、本実施の形態の半導体装置の第２変形例を示す断面図であり、図４０は、本実施の形態の半導体装置の第３変形例を示す断面図であり、いずれも上記図３に対応するものである。図３９および図４０には、上記図３と同じ断面領域が示されており、上記図３と同様に、断面図であるが、ハッチングを省略している。
図３９の第２変形例は、上記図１〜図３の半導体装置の変形例であり、図４０の第３変形例は、上記図３８の第１変形例の更なる変形例である。
図３９の第２変形例が上記図１〜図３の半導体装置と相違している点と、図４０の第３変形例が上記図３８の第１変形例と相違している点は、主として、図３９の第２変形例と図４０の第３変形例では、絶縁膜ＭＺ２の角部ＭＺ２ｃが、丸みを帯びている（すなわちラウンド形状となっている）ことである。例えば、上記ステップＳ６で制御ゲート電極ＣＧを形成する際のエッチングやその後のエッチングで制御ゲート電極に隣接する領域の半導体基板ＳＢをオーバーエッチングして基板表面を後退させた場合には、その後の酸化工程を経ることにより、図３９や図４０のように、絶縁膜ＭＺ１の角部ＭＺ１ｃが丸みを帯び（すなわちラウンド形状となり）、それによって絶縁膜ＭＺ２の角部ＭＺ２ｃも丸みを帯びやすい。
ここで、絶縁膜ＭＺ１の角部ＭＺ１ｃとは、絶縁膜ＭＺ１において、半導体基板ＳＢとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ１と、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ１とにより形成される角部ＭＺ１ｃのことである。また、上述のように、絶縁膜ＭＺ２の角部ＭＺ２ｃとは、絶縁膜ＭＺ２において、半導体基板ＳＢとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ２（ＭＺ２ａ）と、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ２（ＭＺ２ｂ）とにより形成される角部ＭＺ２ｃのことである。
図３９の第２変形例の場合であっても、上記第１の特徴と第２の特徴を満たすことにより、上記図１〜図３の半導体装置の場合とほぼ同様の効果を得ることができ、図４０の第３変形例の場合であっても、上記第１の特徴と第２の特徴を満たすことにより、上記図３８の第１変形例の場合とほぼ同様の効果を得ることができる。
ここで、角α２についての規定の仕方は、絶縁膜ＭＺ２の角部ＭＺ２ｃが丸みを帯びていても、丸みを帯びていなくても、同様である。すなわち、角α２は、半導体基板ＳＢとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ２（ＭＺ２ａ）と、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ２（ＭＺ２ｂ）とが成す角（角度）である。例えば、半導体基板ＳＢとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ２（ＭＺ２ａ）に対して、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ２（ＭＺ２ｂ）が垂直であれば、絶縁膜ＭＺ２の角部ＭＺ２ｃが丸みを帯びていても丸みを帯びていなくても、角α２は直角、すなわち９０°である。また、例えば、半導体基板ＳＢとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ２（ＭＺ２ａ）に対して、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ２（ＭＺ２ｂ）が１００°の角度で傾斜していれば、絶縁膜ＭＺ２の角部ＭＺ２ｃが丸みを帯びていても丸みを帯びていなくても、角α２は１００°であり、鈍角である。従って、半導体基板ＳＢとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ２（ＭＺ２ａ）に対して、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ２（ＭＺ２ｂ）がどの程度傾斜しているかで、角α２を規定することができる。
従って、図３の場合は、絶縁膜ＭＺ２の角部ＭＺ２ｃはほとんど丸みを帯びておらず、図３９の場合は、絶縁膜ＭＺ２の角部ＭＺ２ｃは丸みを帯びているが、図３の場合と図３９の場合のいずれも、角α２は９０°（α２＝９０°）であり、上記第２の特徴を満たしている。また、図３８の場合は、絶縁膜ＭＺ２の角部ＭＺ２ｃはほとんど丸みを帯びておらず、図４０の場合は、絶縁膜ＭＺ２の角部ＭＺ２ｃは丸みを帯びているが、図３８の場合と図４０の場合のいずれも、角α２は９０°よりも大きく（α２＞９０°）、上記第２の特徴を満たしている。
また、上記図１〜図３の半導体装置、上記図３８の第１変形例、上記図３９の第２変形例、および図４０の第３変形例のいずれにも共通するが、絶縁膜ＭＺにおける絶縁膜ＭＺ３の膜厚は、次のような膜厚の関係になっていることが好ましい。
すなわち、第１の膜厚の関係として、メモリゲート電極ＭＧの角部ＭＧ３に接する（隣接する）位置での絶縁膜ＭＺ３の厚みＴ１（第１厚み）は、半導体基板ＳＢとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ３の厚みＴ２（第２厚み）よりも小さい（Ｔ１＜Ｔ２）。また、第２の膜厚の関係として、メモリゲート電極ＭＧの角部ＭＧ３に接する（隣接する）位置での絶縁膜ＭＺ３の厚みＴ１（第１厚み）は、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ３の厚みＴ３（第３厚み）よりも小さい（Ｔ１＜Ｔ３）。
ここで、厚みＴ１、厚みＴ２および厚みＴ３は、上記図３に示されている。上記図３８〜図４０には符号Ｔ１，Ｔ２，Ｔ３は示されていないが、上記図３８〜図４０の場合も、厚みＴ１、厚みＴ２および厚みＴ３がそれぞれ指す位置は、上記図３の場合と同様である。
厚みＴ１と厚みＴ２と厚みＴ３とは、いずれも絶縁膜ＭＺ３の厚み（膜厚）であるが、どの領域の厚みであるかが相違している。厚みＴ１は、メモリゲート電極ＭＧの角部ＭＧ３（の先端）に接する（隣接する）位置での絶縁膜ＭＺ３の厚み（膜厚）である。このため、上記図３からも分かるように、メモリゲート電極ＭＧの角部ＭＧ３（の先端）と、その角部ＭＧ３（の先端）に対向する絶縁膜ＭＺ２の角部との間に介在する絶縁膜ＭＺ２の厚みが、厚みＴ１に対応している。また、厚みＴ２は、半導体基板ＳＢとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ３の厚み（膜厚）である。このため、上記図３からも分かるように、メモリゲート電極ＭＧの角部ＭＧ３から離れた位置において、半導体基板ＳＢとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ３の厚みが、厚みＴ２に対応している。例えば、メモリゲート電極ＭＧのゲート長方向の中央付近において、メモリゲート電極ＭＧと半導体基板ＳＢとの間に介在している絶縁膜ＭＺ３の厚みは、厚みＴ２に対応している。また、厚みＴ３は、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ３の厚み（膜厚）である。このため、上記図３からも分かるように、メモリゲート電極ＭＧの角部ＭＧ３から離れた位置において、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ３の厚みが、厚みＴ３に対応している。例えば、メモリゲート電極ＭＧの高さの約半分の高さ位置において、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に介在している絶縁膜ＭＺ３の厚みは、厚みＴ３に対応している。
第１の膜厚の関係であるＴ１＜Ｔ２を満たしていることにより、次のような効果を得ることができる。すなわち、メモリゲート電極ＭＧの角部ＭＧ３と電荷蓄積層（ここでは絶縁膜ＭＺ２）との間の距離は、厚みＴ１と同じであるため、厚みＴ１を厚みＴ２よりも小さく（薄く）することにより、メモリゲート電極ＭＧの角部ＭＧ３を電荷蓄積層（ここでは絶縁膜ＭＺ２）に、より近づけることができる。これにより、消去動作時にメモリゲート電極ＭＧから絶縁膜ＭＺの電荷蓄積層（ここでは絶縁膜ＭＺ２）にホールを注入する際に、メモリゲート電極ＭＧの角部ＭＧ３から絶縁膜ＭＺの電荷蓄積層（ここでは絶縁膜ＭＺ２）に、より集中してホールを注入することができるようになる。つまり、メモリゲート電極ＭＧの角部ＭＧ３を鋭角にするとともに、この角部ＭＧ３に接する位置での絶縁膜ＭＺ３の厚みＴ１を、半導体基板ＳＢとメモリゲート電極ＭＧとの間に延在する絶縁膜ＭＺ３の厚みＴ２より小さくすることで、消去時のメモリゲート電極ＭＧから絶縁膜ＭＺ２へのホールの注入位置を、メモリゲート電極ＭＧの角部ＭＧ３からに、より集中させることができるようになる。これにより、上記第１の特徴（メモリゲート電極ＭＧの角部ＭＧ３を鋭角にすること）で得られる上述した効果を、より的確に得ることができるようになる。
第２の膜厚の関係であるＴ１＜Ｔ３を満たしていることにより、次のような効果を得ることができる。すなわち、厚みＴ１を厚みＴ３よりも小さく（薄く）することにより、メモリゲート電極ＭＧの角部ＭＧ３を電荷蓄積層（ここでは絶縁膜ＭＺ２）に、より近づけることができる。これにより、消去動作時にメモリゲート電極ＭＧから絶縁膜ＭＺの電荷蓄積層（ここでは絶縁膜ＭＺ２）にホールを注入する際に、メモリゲート電極ＭＧの角部ＭＧ３から絶縁膜ＭＺの電荷蓄積層（ここでは絶縁膜ＭＺ２）に、より集中してホールを注入することができるようになる。そして、厚みＴ３を厚みＴ１よりも大きく（厚く）することにより、メモリゲート電極ＭＧの角部ＭＧ３以外での制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間の絶縁膜ＭＺの厚みを厚くすることができるため、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間の耐圧を、より向上させることができる。
また、第１の膜厚の関係であるＴ１＜Ｔ２と、第２の膜厚の関係であるＴ１＜Ｔ３との両方を満たしている場合には、更に次のような効果も得ることができる。すなわち、厚みＴ１を、厚みＴ２および厚みＴ３のそれぞれよりも小さく（薄く）することにより、メモリゲート電極ＭＧの角部ＭＧ３を鋭角にして角部ＭＧ３の先端を鋭くしやすくなる。これにより、上記第１の特徴を実現しやすくなる。また、メモリゲート電極ＭＧの角部ＭＧ３を鋭角にして角部ＭＧ３の先端を鋭くしやすいため、消去動作時のメモリゲート電極ＭＧから絶縁膜ＭＺ２へのホールの注入位置を、メモリゲート電極ＭＧの角部ＭＧ３からに、より的確に集中させやすくなる。
従って、絶縁膜ＭＺ３は、メモリゲート電極ＭＧの角部ＭＧ３に接する位置で、厚みが局所的に薄くなっていることが好ましい。これにより、Ｔ１＜Ｔ２かつＴ１＜Ｔ３が満たされることになる。
また、上記図３３および図３４の第１検討例の半導体装置では、不揮発性メモリのリテンション特性（電荷保持特性）を向上させる点では、絶縁膜ＭＺ１０３の厚みを厚くした方が有利であるが、絶縁膜ＭＺ１０３の厚みを厚くすることは、消去動作時にメモリゲート電極ＭＧ１００から絶縁膜ＭＺ１０２へのホールの注入を行いにくくなることにつながるため、消去速度の低下につながる虞がある。
それに対して、本実施の形態および各変形例では、上記第１の特徴によりメモリゲート電極ＭＧの角部ＭＧ３を鋭角にしたことや、上記第１の膜厚の関係によりメモリゲート電極ＭＧの角部ＭＧ３に接する位置で絶縁膜ＭＺ３の厚みを局所的に薄くしたことにより、消去動作時にメモリゲート電極ＭＧの角部ＭＧ３から絶縁膜ＭＺ２へのホールの注入を行いやすくしている。このため、本実施の形態および各変形例では、メモリゲート電極ＭＧの角部ＭＧ３に接する位置以外での絶縁膜ＭＺ３の厚みを確保しながら、消去動作時のメモリゲート電極ＭＧから絶縁膜ＭＺ２へのホールの注入を行いやすくなり、消去速度の向上を図ることができる。従って、本実施の形態および各変形例では、不揮発性メモリのリテンション特性（電荷保持特性）を維持しながら、消去速度の向上を図ることができる。あるいは、本実施の形態および各変形例では、消去速度を維持しながら、不揮発性メモリのリテンション特性（電荷保持特性）の向上を図ることができる。あるいは、本実施の形態および各変形例では、不揮発性メモリのリテンション特性（電荷保持特性）の向上と、消去速度の向上とを、両立させることができる。
図４１および図４２は、半導体基板ＳＢ（ｐ型ウエルＰＷ）、絶縁膜ＭＺおよびメモリゲート電極ＭＧの積層構造のエネルギーバンド図であり、厚み方向（半導体基板ＳＢの主面に略垂直な方向）のエネルギーバンドが示されている。図４１および図４２は、横が、半導体基板ＳＢ（ｐ型ウエルＰＷ）、絶縁膜ＭＺおよびメモリゲート電極ＭＧの積層構造の厚み方向の位置に対応し、縦が、エネルギーに対応している。また、図４１は、半導体基板ＳＢがシリコン基板で、絶縁膜ＭＺ１が酸化シリコン膜で、絶縁膜ＭＺ２が窒化シリコン膜で、絶縁膜ＭＺ３が酸窒化シリコン膜で、メモリゲート電極ＭＧがシリコンのゲート電極である場合に対応している。また、図４２は、半導体基板ＳＢがシリコン基板で、絶縁膜ＭＺ１が酸化シリコン膜で、絶縁膜ＭＺ２が窒化シリコン膜で、絶縁膜ＭＺ３が酸化シリコン膜で、メモリゲート電極ＭＧがシリコンのゲート電極である場合に対応している。従って、図４１と図４２とでは、絶縁膜ＭＺ３が、酸窒化シリコン膜（図４１の場合）であるか、あるいは酸化シリコン膜（図４２の場合）であるかが相違している。
図４１および図４２に示されるように、絶縁膜ＭＺ１のバンドギャップは、絶縁膜ＭＺ２のバンドギャップよりも大きく、かつ、絶縁膜ＭＺ３のバンドギャップは、絶縁膜ＭＺ２のバンドギャップよりも大きい。これにより、絶縁膜ＭＺ２は、電荷蓄積機能を有する絶縁膜として機能することができ、絶縁膜ＭＺ１と絶縁膜ＭＺ３とは、それぞれ、絶縁膜ＭＺ２に電荷を閉じ込めるための電荷ブロック層（または電荷閉じ込め層）として機能することができる。
また、酸化シリコンのバンドギャップは、酸窒化シリコンのバンドギャップよりも大きいため、絶縁膜ＭＺ３に酸窒化シリコン膜を用いた場合（図４１に対応）よりも、絶縁膜ＭＺ３に酸化シリコン膜を用いた場合（図４２に対応）の方が、電荷蓄積層である絶縁膜ＭＺ２と電荷ブロック層である絶縁膜ＭＺ３との間のエネルギー障壁ＧＰを高くすることができる。
すなわち、絶縁膜ＭＺ２に窒化シリコン膜を用い、かつ絶縁膜ＭＺ３に酸窒化シリコン膜を用いた場合（図４１に対応）の、絶縁膜ＭＺ２と絶縁膜ＭＺ３との間のエネルギー障壁ＧＰを、符号ＧＰ１を付してエネルギー障壁ＧＰ１とする。また、絶縁膜ＭＺ２に窒化シリコン膜を用い、かつ絶縁膜ＭＺ３に酸化シリコン膜を用いた場合（図４２に対応）の、絶縁膜ＭＺ２と絶縁膜ＭＺ３との間のエネルギー障壁ＧＰを、符号ＧＰ２を付してエネルギー障壁ＧＰ２とする。このとき、エネルギー障壁ＧＰ２は、エネルギー障壁ＧＰ１よりも大きくなる（ＧＰ２＞ＧＰ１）。
このため、絶縁膜ＭＺ３としては、酸窒化シリコン膜と酸化シリコン膜のどちらを用いることも可能であるが、酸化シリコン膜を用いた方が、より好ましい。絶縁膜ＭＺ３として、酸化シリコン膜を用いることにより、絶縁膜ＭＺ２と絶縁膜ＭＺ３との間のエネルギー障壁ＧＰを高くすることができるため、電荷蓄積層である絶縁膜ＭＺ２に保持されている電荷が、意図せずしてメモリゲート電極ＭＧ側に抜けてしまうのを、より的確に防止できるようになる。これにより、不揮発性メモリのリテンション特性（電荷保持特性）を、より向上させることができる。
上記図３３および図３４の第１検討例の半導体装置では、絶縁膜ＭＺ１０３として酸窒化シリコン膜を用いると、絶縁膜ＭＺ１０２と絶縁膜ＭＺ１０３との間のエネルギー障壁が低くなるため、消去動作時のメモリゲート電極ＭＧ１００から絶縁膜ＭＺ１０２へのホールの注入を行いやすくなり、消去速度を向上させやすいが、リテンション特性（電荷保持特性）は低下してしまう。一方、上記図３３および図３４の第１検討例の半導体装置では、絶縁膜ＭＺ１０３として酸化シリコン膜を用いると、絶縁膜ＭＺ１０２と絶縁膜ＭＺ１０３との間のエネルギー障壁が高くなるため、リテンション特性（電荷保持特性）を向上させやすいが、消去動作時にメモリゲート電極ＭＧ１００から絶縁膜ＭＺ１０２へのホールの注入を行いにくくなり、消去速度は低下してしまう。
それに対して、本実施の形態および各変形例では、上記第１の特徴によりメモリゲート電極ＭＧの角部ＭＧ３を鋭角にしたことや、上記第１の膜厚の関係によりメモリゲート電極ＭＧの角部ＭＧ３に接する位置で絶縁膜ＭＺ３の厚みを局所的に薄くしたことにより、消去動作時にメモリゲート電極ＭＧの角部ＭＧ３から絶縁膜ＭＺ２へホールを注入しやすくし、消去速度を向上することができる。このため、絶縁膜ＭＺ３として酸化シリコン膜を用いることで絶縁膜ＭＺ２と絶縁膜ＭＺ３との間のエネルギー障壁ＧＰ２が高くなっても、消去速度の向上が可能である。従って、本実施の形態および各変形例では、消去速度の向上を図りながら、絶縁膜ＭＺ３として酸化シリコン膜を用いることにより絶縁膜ＭＺ２と絶縁膜ＭＺ３との間のエネルギー障壁ＧＰ２を高くして、リテンション特性（電荷保持特性）を向上させることができる。
（実施の形態２）
図４３は、本実施の形態２の半導体装置の要部断面図であり、上記実施の形態１の上記図２に相当するものである。上記図２と同様に、図４３は、図４３の点線の円で囲まれた領域の拡大図を、図４３の下側に抜き出して示してある。
図４３は、本実施の形態２の半導体装置の要部断面図であり、上記実施の形態１の上記図２に相当するものである。上記図２と同様に、図４３は、図４３の点線の円で囲まれた領域の拡大図を、図４３の下側に抜き出して示してある。
本実施の形態２の半導体装置が、上記実施の形態１の半導体装置と相違しているのは、本実施の形態２では、絶縁膜ＭＺ３が、絶縁膜ＭＺ４と絶縁膜ＭＺ４上の絶縁膜ＭＺ５との積層膜からなることである。これ以外については、本実施の形態２の半導体装置は、上記実施の形態１の半導体装置と基本的には同様であるので、ここではその繰り返しの説明は省略する。
図４３に示される本実施の形態２の半導体装置では、絶縁膜ＭＺ３は、絶縁膜ＭＺ４と絶縁膜ＭＺ４上の絶縁膜ＭＺ５との積層膜により形成されている。このため、本実施の形態２では、絶縁膜ＭＺは、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上の絶縁膜ＭＺ２と、絶縁膜ＭＺ２上の絶縁膜ＭＺ４と、絶縁膜ＭＺ４上の絶縁膜ＭＺ５との積層膜からなる。絶縁膜ＭＺ４は、好ましくは酸窒化シリコン膜からなり、絶縁膜ＭＺ５は、好ましくは酸化シリコン膜からなる。
また、別の見方をすると、本実施の形態２における酸化シリコン膜からなる絶縁膜ＭＺ５が、上記実施の形態１における酸化シリコン膜からなる絶縁膜ＭＺ３に対応しているとみなすこともできる。このため、上記実施の形態１において、窒化シリコン膜からなる絶縁膜ＭＺ２と酸化シリコン膜からなる絶縁膜ＭＺ３との間に、酸窒化シリコン膜（すなわち絶縁膜ＭＺ４）を介在させたものが、本実施の形態２であると言うこともできる。
本実施の形態２において、絶縁膜ＭＺ４のバンドギャップは絶縁膜ＭＺ２のバンドギャップより大きく、かつ、絶縁膜ＭＺ５のバンドギャップは絶縁膜ＭＺ２のバンドギャップより大きい。このため、絶縁膜ＭＺ４と絶縁膜ＭＺ５との積層膜からなる絶縁膜ＭＺ３のバンドギャップは、絶縁膜ＭＺ２のバンドギャップよりも大きいことになる。これにより、絶縁膜ＭＺ４と絶縁膜ＭＺ５とは、それぞれ、絶縁膜ＭＺ２に電荷を閉じ込めるための電荷ブロック層（または電荷閉じ込め層）として機能することができる。従って、絶縁膜ＭＺ４と絶縁膜ＭＺ４上の絶縁膜ＭＺ５との積層膜からなる絶縁膜ＭＺ３は、絶縁膜ＭＺ２に電荷を閉じ込めるための電荷ブロック層（または電荷閉じ込め層）として機能することができる。
なお、本実施の形態２においても、上記実施の形態１と同様に、絶縁膜ＭＺ１のバンドギャップは絶縁膜ＭＺ２のバンドギャップより大きいため、絶縁膜ＭＺ１は、絶縁膜ＭＺ２に電荷を閉じ込めるための電荷ブロック層（または電荷閉じ込め層）として機能することができる。
図４４〜図４６は、本実施の形態２の半導体装置の製造工程中の要部断面図であり、上記実施の形態１の上記図１４〜図１７および図１９に相当する断面領域が示されている。
本実施の形態２の半導体装置の製造工程は、上記ステップＳ７ｂで絶縁膜ＭＺ２を形成するまでは、上記実施の形態１とほぼ同様であるので、ここではその繰り返しの説明は省略する。
本実施の形態２においても、上記実施の形態１とほぼ同様にして上記ステップＳ７ｂの絶縁膜ＭＺ２形成工程までを行って、上記図１６の構造を得る。絶縁膜ＭＺ１としての酸化シリコン膜の膜厚（形成膜厚）は、例えば３〜１０ｎｍ程度とすることができ、絶縁膜ＭＺ２としての窒化シリコン膜の膜厚（形成膜厚）は、例えば４〜８ｎｍ程度とすることができる。
それから、本実施の形態２では、図４４に示されるように、絶縁膜ＭＺ２上に絶縁膜ＭＺ４を形成する。絶縁膜ＭＺ４は、酸窒化シリコン膜からなり、好ましくはＣＶＤ法により形成することができる。絶縁膜ＭＺ４としての酸窒化シリコン膜の膜厚（形成膜厚）は、例えば５〜１２ｎｍ程度とすることができる。また、ＣＶＤ法により酸窒化シリコン膜（絶縁膜ＭＺ４）を形成する場合は、成膜用のガスとして、例えば、ＳｉＨ２Ｃｌ２（ジクロルシラン）ガスとＮＨ３（アンモニア）ガスとＮ２Ｏ（一酸化二窒素）ガスとの混合ガスなどを用いることができる。
それから、本実施の形態２では、図４５に示されるように、絶縁膜ＭＺ４上に絶縁膜ＭＺ５を形成する。絶縁膜ＭＺ４は、酸窒化シリコン膜からなり、その形成法は、上記実施の形態１における絶縁膜ＭＺ３の形成法と同様であるので、ここではその繰り返しの説明は省略する。絶縁膜ＭＺ５としての酸化シリコン膜の膜厚（形成膜厚）は、例えば５〜１５ｎｍ程度とすることができる。
このようにして、本実施の形態２では、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ４と絶縁膜ＭＺ５との積層膜からなる絶縁膜ＭＺが形成される。
以降の工程は、上記実施の形態１と基本的には同じである。すなわち、上記実施の形態１と同様に上記ステップＳ８のシリコン膜ＰＳ２形成工程を行って、上記図１９に対応する図４６の構造を得る。その後、上記実施の形態１と同様に上記ステップＳ９（シリコン膜ＰＳ２のエッチバック工程）およびそれ以降の工程を行うが、ここではその繰り返しの説明は省略する。
本実施の形態２は、上記実施の形態１で得られる効果に加えて、更に次のような効果も得ることができる。
すなわち、窒化シリコン膜からなる絶縁膜ＭＺ２上に酸化シリコン膜からなる絶縁膜ＭＺ３を直接形成した場合には、絶縁膜ＭＺ２と絶縁膜ＭＺ３との間の界面に、窒化シリコン膜が酸化された遷移層が形成され、その遷移層に浅いトラップ準位が形成されてしまう虞がある。そのような浅いトラップ準位が形成されてしまうと、その浅いトラップ準位からの電荷の出入りが発生し、不揮発性メモリのリテンション特性（電荷保持特性）の低下につながる懸念がある。それに対して、本実施の形態２では、窒化シリコン膜からなる絶縁膜ＭＺ２上に酸化シリコン膜を直接形成するのではなく、窒化シリコン膜からなる絶縁膜ＭＺ２上に酸窒化シリコン膜からなる絶縁膜ＭＺ４を形成してから、絶縁膜ＭＺ４上に酸化シリコン膜からなる絶縁膜ＭＺ５を形成している。このため、本実施の形態２では、絶縁膜ＭＺ２と絶縁膜ＭＺ４との間の界面には、窒化シリコン膜が酸化された遷移層は形成されにくく、その遷移層に浅いトラップ準位が形成されてしまうのを防止することができる。このため、本実施の形態２では、絶縁膜ＭＺ２と絶縁膜ＭＺ３との間の界面に浅いトラップ準位が形成されにくいため、不揮発性メモリのリテンション特性（電荷保持特性）を、より的確に向上させることができる。
一方、上記実施の形態１では、絶縁膜ＭＺ３を単層の絶縁膜により形成することができるため、製造工程数を低減することができ、また、半導体装置のスループットを向上させることができる。
また、本実施の形態２よりも上記実施の形態１の方が、メモリゲート電極ＭＧの角部ＭＧ３を尖らせやすいため、上記第１の特徴の構造を形成しやすい。これは、上記実施の形態１における酸化シリコン膜からなる絶縁膜ＭＺ３は、本実施の形態２における酸化シリコン膜からなる絶縁膜ＭＺ５に比べて、酸窒化シリコン膜からなる絶縁膜ＭＺ４を形成しない分、厚みを厚くすることができるためである。上記第１の膜厚の関係と第２の膜厚の関係を満たすような酸化シリコン膜は、その酸化シリコン膜の形成膜厚が厚い方が得やすいため、酸化シリコン膜の形成膜厚が厚い方が、メモリゲート電極ＭＧの角部ＭＧ３を尖らせて鋭角にしやすい。
また、本実施の形態２は、上記実施の形態１の各変形例にも適用することができ、その場合は、上記実施の形態１の各変形例において、絶縁膜ＭＺ３を、絶縁膜ＭＺ４と絶縁膜ＭＺ４上の絶縁膜ＭＺ５との積層膜により形成することになる。
（実施の形態３）
図４７は、本実施の形態３の半導体装置の要部断面図であり、上記実施の形態１の上記図２に相当するものである。上記図２と同様に、図４７は、図４７の点線の円で囲まれた領域の拡大図を、図４７の下側に抜き出して示してある。
図４７は、本実施の形態３の半導体装置の要部断面図であり、上記実施の形態１の上記図２に相当するものである。上記図２と同様に、図４７は、図４７の点線の円で囲まれた領域の拡大図を、図４７の下側に抜き出して示してある。
本実施の形態３の半導体装置が、上記実施の形態１の半導体装置と相違しているのは、本実施の形態３では、絶縁膜ＭＺ３が、高誘電率絶縁膜からなることである。ここで、高誘電率絶縁膜とは、窒化シリコン膜よりも誘電率（比誘電率）が高い絶縁膜を意味する。これ以外については、本実施の形態３の半導体装置は、上記実施の形態１の半導体装置と基本的には同様であるので、ここではその繰り返しの説明は省略する。従って、絶縁膜ＭＺ３の材料が相違していること以外は、本実施の形態３の半導体装置は、上記実施の形態１の半導体装置の半導体装置と同様の構成とすることができる。
図４７に示される本実施の形態３の半導体装置は、絶縁膜ＭＺの上側の電荷ブロック層（電荷閉じ込め層）である絶縁膜ＭＺ３が、高誘電率絶縁膜ＭＺ６からなることが、上記実施の形態１の半導体装置と相違している。この高誘電率絶縁膜ＭＺ６は、窒化シリコン膜よりも誘電率が高く、例えば、酸化アルミニウム膜（代表的にはＡｌ２Ｏ３膜）、酸化ハフニウム膜（代表的にはＨｆＯ２膜）、またはハフニウムアルミネート膜（ＨｆＡｌＯ膜）などの金属酸化物膜（酸化金属膜）を好適に用いることができる。
但し、絶縁膜ＭＺ３を高誘電率絶縁膜ＭＺ６により形成した場合も、上記実施の形態１と同様に、絶縁膜ＭＺ２が電荷蓄積機能を有する絶縁膜（トラップ性絶縁膜）であり、絶縁膜ＭＺ１および絶縁膜ＭＺ３（ここでは高誘電率絶縁膜ＭＺ６）のそれぞれのバンドギャップは、絶縁膜ＭＺ２のバンドギャップよりも大きい。
図４８〜図５０は、本実施の形態３の半導体装置の製造工程中の要部断面図であり、上記実施の形態１の上記図１４〜図１７および図１９に相当する断面領域が示されている。
本実施の形態３の半導体装置の製造工程は、上記ステップＳ７ｂで絶縁膜ＭＺ２を形成するまでは、上記実施の形態１とほぼ同様であるので、ここではその繰り返しの説明は省略する。
本実施の形態３においても、上記実施の形態１とほぼ同様にして上記ステップＳ７ｂの絶縁膜ＭＺ２形成工程までを行って、上記図１６と同様の図４８の構造を得る。
それから、本実施の形態３では、高誘電率絶縁膜ＭＺ６形成工程を行うが、この高誘電率絶縁膜ＭＺ６形成工程は、ベース膜ＭＺ６ａを形成する工程（図４９に対応）と、このベース膜ＭＺ６ａを酸化する工程（図５０に対応）とを有している。以下、具体的に説明する。
すなわち、上記実施の形態１とほぼ同様にして上記ステップＳ７ｂで絶縁膜ＭＺ２を形成してから、本実施の形態３では、図４９に示されるように、絶縁膜ＭＺ２上にベース膜ＭＺ６ａを形成する。ベース膜ＭＺ６ａは、高誘電率絶縁膜ＭＺ６のベースとなる膜であり、例えば、アルミニウム膜（Ａｌ膜）、ハフニウム膜（Ｈｆ膜）、またはアルミニウムハフニウム膜（ＡｌＨｆ膜）などの金属膜（高誘電率絶縁膜のベースとなる金属膜）である。ベース膜ＭＺ６ａは、ＡＬＤ法またはスパッタリング法などにより形成することができる。
それから、図５０に示されるように、ベース膜ＭＺ６ａを酸化することにより、高誘電率絶縁膜ＭＺ６を形成する。すなわち、ベース膜ＭＺ６ａが酸化されて、高誘電率絶縁膜ＭＺ６となる。このとき、ベース膜ＭＺ６ａがアルミニウム膜（Ａｌ膜）の場合は、高誘電率絶縁膜ＭＺ６は酸化アルミニウム膜（代表的にはＡｌ２Ｏ３膜）となる。また、ベース膜ＭＺ６ａがハフニウム膜（Ｈｆ膜）の場合は、高誘電率絶縁膜ＭＺ６は酸化ハフニウム膜（代表的にはＨｆＯ２膜）となる。また、ベース膜ＭＺ６ａがアルミニウムハフニウム膜（ＡｌＨｆ膜）の場合は、高誘電率絶縁膜ＭＺ６はハフニウムアルミネート膜（ＨｆＡｌＯ膜）となる。ベース膜ＭＺ６ａを酸化する手法としては、熱酸化を好適に用いることができ、ＩＳＳＧ酸化を用いれば、より好ましい。ＩＳＳＧ酸化を用いる場合は、例えば、Ｏ２（酸素）ガスおよびＨ２（水素）ガスを用いることができる。
ベース膜ＭＺ６ａを形成した段階では、ベース膜ＭＺ６ａはほぼ均一の膜厚を有している。しかしながら、ベース膜ＭＺ６ａを酸化して高誘電率絶縁膜ＭＺ６を形成する際には、平坦部に比べて角部は、供給されるガスの量が少ないため、酸化条件によっては、平坦部に比べて角部で酸化の進行速度が遅くなり、形成された酸化膜（ここでは高誘電率絶縁膜ＭＺ６）の厚みは、平坦部に比べて角部で薄くなる。このため、ベース膜ＭＺ６ａを酸化することで形成された高誘電率絶縁膜ＭＺ６は、半導体基板ＳＢの主面に沿って形成される部分と、制御ゲート電極ＣＧの側面（側壁）に沿って形成される部分との間の角部ＫＤで、厚みが局所的に薄くなる。
すなわち、半導体基板ＳＢの主面に沿って形成される部分の高誘電率絶縁膜ＭＺ６の厚みＴ２２と、制御ゲート電極ＣＧの側面（側壁）に沿って形成される部分の高誘電率絶縁膜ＭＺ６の厚みＴ２３よりも、角部ＫＤでの絶縁膜ＭＺ３の厚みＴ２１が薄くなる（Ｔ２１＜Ｔ２２かつＴ２１＜Ｔ２３）。これにより、後で高誘電率絶縁膜ＭＺ６上に上記シリコン膜ＰＳ２を形成してからそのシリコン膜ＰＳ２をエッチバックしてメモリゲート電極ＭＧを形成すると、厚みが局所的に薄くなった高誘電率絶縁膜ＭＺ６の角部ＫＤに隣接する位置に形成されるメモリゲート電極ＭＧの角部ＭＧ３を、鋭角とすることができる。
このように、角部ＫＤでの酸化速度が遅くなり、角部ＫＤでの厚みが局所的に薄くなるように高誘電率絶縁膜ＭＺ６形成工程を行うが、これを実現するためには、ベース膜ＭＺ６ａを酸化する際の酸化処理の条件を調整する必要がある。処理温度、圧力、ガスの種類、ガス流量、ガスの流量比などの条件を調整することにより、角部ＫＤでの酸化速度が遅くなり、角部ＫＤでの厚みが局所的に薄くなるような酸化条件を、設定することができる。前述の条件を変更して実験を行えば、どのような酸化条件のもとでは、角部ＫＤでの酸化速度が遅くなり、角部ＫＤでの厚みが局所的に薄くなるような高誘電率絶縁膜ＭＺ６を形成することができるか、調べることができる。このため、事前に実験を行って、ベース膜ＭＺ６ａの好適な酸化条件を予め得ておき、その酸化条件に従ってベース膜ＭＺ６ａの酸化工程を行えばよい。
また、高誘電率絶縁膜ＭＺ６を形成する他の手法として、図４９の工程で形成するベース膜ＭＺ６ａとして、高誘電率絶縁膜を用いることもでき、例えば酸化アルミニウム膜、酸化ハフニウム膜、またはハフニウムアルミネート膜などの金属酸化物膜（酸化金属膜）を用いることができる。このベース膜ＭＺ６ａとしての高誘電率絶縁膜は、ＡＬＤ法またはスパッタリング法などにより形成することもできる。そして、ベース膜ＭＺ６ａとしての高誘電率絶縁膜を図５０の工程で酸化して、高誘電率絶縁膜ＭＺ６を形成することができる。このときのベース膜ＭＺ６ａを酸化する手法としては、熱酸化を好適に用いることができ、ＩＳＳＧ酸化を用いれば、より好ましい。ＩＳＳＧ酸化を用いる場合は、例えば、Ｏ２（酸素）ガスおよびＨ２（水素）ガスを用いることができる。
ベース膜ＭＺ６ａとして高誘電率絶縁膜用いた場合でも、ベース膜ＭＺ６ａが酸化されて高誘電率絶縁膜ＭＺ６となるが、ベース膜ＭＺ６ａが酸化アルミニウム膜の場合は、高誘電率絶縁膜ＭＺ６は酸化アルミニウム膜となる。また、ベース膜ＭＺ６ａが酸化ハフニウム膜の場合は、高誘電率絶縁膜ＭＺ６は酸化ハフニウム膜となる。また、ベース膜ＭＺ６ａがハフニウムアルミネート膜の場合は、高誘電率絶縁膜ＭＺ６はハフニウムアルミネート膜となる。但し、高誘電率絶縁膜ＭＺ６における酸素の組成比は、ベース膜ＭＺ６ａにおける酸素の組成比よりも大きくなる。
ベース膜ＭＺ６ａとして高誘電率絶縁膜を用いた場合でも、ベース膜ＭＺ６ａを酸化して高誘電率絶縁膜ＭＺ６を形成する際には、平坦部に比べて角部は、供給されるガスの量が少ないため、酸化条件によっては、平坦部に比べて角部で酸化の進行速度が遅くなり、形成された酸化膜（ここでは高誘電率絶縁膜ＭＺ６）の厚みは、平坦部に比べて角部で薄くなる。このため、高誘電率絶縁膜ＭＺ６は、半導体基板ＳＢの主面に沿って形成される部分と、制御ゲート電極ＣＧの側面（側壁）に沿って形成される部分との間の角部ＫＤで、厚みが局所的に薄くなる。すなわち、上記厚みＴ２２および厚みＴ２３よりも、上記厚みＴ２１が薄くなる（Ｔ２１＜Ｔ２２かつＴ２１＜Ｔ２３）。これにより、厚みが局所的に薄くなった高誘電率絶縁膜ＭＺ６の角部ＫＤに隣接する位置に形成されるメモリゲート電極ＭＧの角部ＭＧ３を、鋭角とすることができる。
但し、ベース膜ＭＺ６ａとして高誘電率絶縁膜を用いた場合よりも、ベース膜ＭＺ６ａとして金属膜を用いた場合の方が、上記厚みＴ２１，Ｔ２２，Ｔ２３の関係性（すなわちＴ２１＜Ｔ２２かつＴ２１＜Ｔ２３の関係性）を制御しやすい。
このようにして、本実施の形態３では、絶縁膜ＭＺ１と絶縁膜ＭＺ２と高誘電率絶縁膜ＭＺ６との積層膜からなる絶縁膜ＭＺが形成される。
以降の工程は、上記実施の形態１と基本的には同じである。すなわち、上記実施の形態１と同様に上記ステップＳ８のシリコン膜ＰＳ２形成工程およびそれ以降の工程を行うが、ここではその繰り返しの説明は省略する。
また、本実施の形態３は、上記実施の形態１の各変形例にも適用することができ、その場合は、各変形例において、絶縁膜ＭＺ３を、高誘電率絶縁膜により形成することになる。
本実施の形態３は、上記実施の形態１で得られる効果に加えて、更に次のような効果も得ることができる。
すなわち、絶縁膜ＭＺ３は、メモリゲート電極ＭＧの角部ＭＧ３に隣接する位置で、厚みが局所的に薄くなっている。このため、メモリゲート電極ＭＧの角部ＭＧ３から離れた位置では、絶縁膜ＭＺ３の厚みが厚くなっているため、リテンション特性（電荷保持特性）を向上させることができるが、メモリトランジスタのゲート絶縁膜に対応する部分の絶縁膜ＭＺの物理的膜厚が厚くなってしまう。それに対して、本実施の形態３では、絶縁膜ＭＺ３を、高誘電率絶縁膜ＭＺ６により形成したことにより、絶縁膜ＭＺ３の物理的膜厚を厚くしながら、絶縁膜ＭＺ３のＥＯＴ（酸化膜換算膜厚）を抑制することができる。これにより、絶縁膜ＭＺ３のＥＯＴを抑制できることで、メモリトランジスタのゲート絶縁膜（ここでは絶縁膜ＭＺ）のＥＯＴを抑制できるため、動作電圧の低減などが可能になり、また、動作速度の向上を図ることができる。また、消費電力を低減することができる。従って、半導体装置の性能をより向上させることができる。
本実施の形態３の変形例として、絶縁膜ＭＺ３だけでなく、更に、絶縁膜ＭＺ１と絶縁膜ＭＺ２の一方または両方を高誘電率絶縁膜により形成することもできる。但し、この場合も、絶縁膜ＭＺ２が電荷蓄積機能を有する絶縁膜（トラップ性絶縁膜）であり、絶縁膜ＭＺ１および絶縁膜ＭＺ３のそれぞれのバンドギャップが、絶縁膜ＭＺ２のバンドギャップよりも大きいことが必要である。絶縁膜ＭＺ１と絶縁膜ＭＺ２の一方または両方を高誘電率絶縁膜により形成することにより、メモリトランジスタのゲート絶縁膜（絶縁膜ＭＺ）のＥＯＴを更に抑制できるため、動作電圧の更なる低減などが可能になり、また、動作速度の更なる向上を図ることができる。また、消費電力を更に低減することができる。従って、半導体装置の性能を更に向上させることができる。
（実施の形態４）
図５１および図５２は、本実施の形態４の半導体装置の製造工程の一部を示すプロセスフロー図であり、上記実施の形態１の上記図６および図７に対応するものである。なお、図５１に示されるプロセスフローが行われてから、図５２に示されるプロセスフローが行われる。図５３〜図６５は、本実施の形態の半導体装置の製造工程中の要部断面図である。図５３〜図６５のうち、図５３、図５４、図５６、図５７、図６０および図６４には、上記実施の形態１の上記図９〜図１３、図１８、図２０、図２２、図２３および図２５〜図３２に相当する断面領域が示されている。また、図５３〜図６５のうち、図５５、図５８、図５９、図６１〜図６３および図６５には、上記実施の形態１の上記図１４〜図１７、図１９、図２１および図２４に相当する断面領域が示されている。
図５１および図５２は、本実施の形態４の半導体装置の製造工程の一部を示すプロセスフロー図であり、上記実施の形態１の上記図６および図７に対応するものである。なお、図５１に示されるプロセスフローが行われてから、図５２に示されるプロセスフローが行われる。図５３〜図６５は、本実施の形態の半導体装置の製造工程中の要部断面図である。図５３〜図６５のうち、図５３、図５４、図５６、図５７、図６０および図６４には、上記実施の形態１の上記図９〜図１３、図１８、図２０、図２２、図２３および図２５〜図３２に相当する断面領域が示されている。また、図５３〜図６５のうち、図５５、図５８、図５９、図６１〜図６３および図６５には、上記実施の形態１の上記図１４〜図１７、図１９、図２１および図２４に相当する断面領域が示されている。
なお、本実施の形態４の製造工程において、上記実施の形態１における製造工程と基本的に同じ部分については、繰り返しの説明は省略する。
本実施の形態４の半導体装置の製造工程は、ステップＳ６で制御ゲート電極ＧＥを形成するまでは、上記実施の形態１とほぼ同様であるので、ここではその繰り返しの説明は省略する。
本実施の形態４においても、上記実施の形態１とほぼ同様にしてステップＳ６の制御ゲート電極ＣＧ形成工程までを行って、上記図１２と同様の図５３の構造を得る。
それから、本実施の形態４においても、図５４および図５５に示されるように、ステップＳ７で絶縁膜ＭＺを形成する。
絶縁膜ＭＺが、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上に形成された絶縁膜ＭＺ２と、絶縁膜ＭＺ２上に形成された絶縁膜ＭＺ３との積層膜（積層絶縁膜）からなる点は、本実施の形態４も、上記実施の形態１と同様である。但し、本実施の形態４では、後で後述のステップＳ２１の酸化処理を行う分、ステップＳ７の段階では、ステップＳ７で形成する絶縁膜ＭＺ３の厚み（形成膜厚）を、上記実施の形態１における絶縁膜ＭＺ３の形成膜厚よりも、薄くしておくことが好ましい。
また、ステップＳ７において、絶縁膜ＭＺ１がほぼ均一の厚みを有するように絶縁膜ＭＺ１形成工程を行い、かつ、絶縁膜ＭＺ２がほぼ均一の厚みを有するように絶縁膜ＭＺ２形成工程を行う点は、本実施の形態４も、上記実施の形態１と同様である。しかしながら、ステップＳ７において、絶縁膜ＭＺ３については、上記実施の形態１では、上記図１７に示されるように、角部ＫＤで絶縁膜ＭＺ３の厚みが局所的に薄くなるように絶縁膜ＭＺ３形成工程を行っていたが、本実施の形態４では、そのような制限はなく、図５５に示されるように、絶縁膜ＭＺ３がほぼ均一の厚みを有するように絶縁膜ＭＺ３形成工程を行うことができる。
それ以外については、ステップＳ７については、本実施の形態４も、上記実施の形態１と基本的には同じであるので、ここではその繰り返しの説明は省略する。
次に、図５６に示されるように、ステップＳ８でシリコン膜ＰＳ２を形成する。すなわち、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＭＺ上に、メモリセル領域１Ａにおいては制御ゲート電極ＣＧを覆うように、周辺回路領域１Ｂにおいてはシリコン膜ＰＳ１ａを覆うように、メモリゲート電極ＭＧ形成用の導電膜としてシリコン膜ＰＳ２を形成（堆積）する。ステップＳ８については、本実施の形態４も、上記実施の形態１と基本的には同じであるので、ここではその繰り返しの説明は省略する。
次に、ステップＳ９で、異方性エッチング技術により、シリコン膜ＰＳ２をエッチバック（エッチング、ドライエッチング、異方性エッチング）する。ステップＳ９を行うことにより、図５７および図５８に示されるように、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの両方の側壁のうち、一方の側壁上に絶縁膜ＭＺを介してメモリゲート電極ＭＧが形成され、他方の側壁上に絶縁膜ＭＺを介してシリコンスペーサＳＰが形成される。ステップＳ９については、本実施の形態４も、上記実施の形態１と基本的には同じであるので、ここではその繰り返しの説明は省略する。
次に、上記実施の形態１とは異なり、本実施の形態４では、酸化処理を行う（図５２のステップＳ２１）。このステップＳ２１の酸化処理は、ＩＳＳＧ酸化を用いずに、通常の熱酸化を用いることが好ましい。ＩＳＳＧ酸化を用いなければ、絶縁膜ＭＺ２（窒化シリコン膜）がステップＳ２１で酸化されてしまうのを防止しやすくなる。ステップＳ２１の熱酸化温度は、例えば７００〜１０００℃程度とすることができる。
ステップＳ２１の酸化処理により、メモリゲート電極ＭＧおよびシリコンスペーサＳＰの露出面が酸化されて酸化膜ＯＸが形成されるとともに、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間に延在する部分の絶縁膜ＭＺ（酸化シリコン膜）が、バーズビーク形状になる。また、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に延在する部分の絶縁膜ＭＺ（酸化シリコン膜）も、バーズビーク形状になる。バーズビーク形状が形成されるのは、ステップＳ２１では、メモリゲート電極ＭＧが浸食されながら酸化が進行するためである。また、ステップＳ２１の酸化処理により、シリコンスペーサＳＰと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間およびシリコンスペーサＳＰと制御ゲート電極ＣＧとの間に延在する部分の絶縁膜ＭＺ（酸化シリコン膜）も、バーズビーク形状になる。
すなわち、ステップＳ２１の酸化処理を行う前は、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間およびメモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に延在する部分の絶縁膜ＭＺ（酸化シリコン膜）の厚みは、ほぼ均一である。また、ステップＳ２１の酸化処理を行う前は、シリコンスペーサＳＰと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間およびシリコンスペーサＳＰと制御ゲート電極ＣＧとの間に延在する部分の絶縁膜ＭＺ（酸化シリコン膜）の厚みも、ほぼ均一である。しかしながら、ステップＳ２１の酸化処理を行うと、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間およびメモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に延在する部分の絶縁膜ＭＺ（酸化シリコン膜）の厚みは、均一ではなくなる。また、ステップＳ２１の酸化処理を行うと、シリコンスペーサＳＰと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間およびシリコンスペーサＳＰと制御ゲート電極ＣＧとの間に延在する部分の絶縁膜ＭＺ（酸化シリコン膜）の厚みも、均一ではなくなる。
ステップＳ２１の酸化処理を行った後の絶縁膜ＭＺ３の厚みの関係を具体的に説明すると、次のようになる。
すなわち、ステップＳ２１の酸化処理を行った後は、断面視（メモリゲート電極ＭＧの断面視）において、メモリゲート電極ＭＧと半導体基板ＳＢとの間に延在する部分の絶縁膜ＭＺ（酸化シリコン膜）の厚みＴ３２は、メモリゲート電極ＭＧの下面端部ＭＧ４に接する（隣接する）位置から、メモリゲート電極ＭＧの角部ＭＧ３に接する（隣接する）位置に向かうにつれて、徐々に薄くなっている。すなわち、ステップＳ２１の酸化処理を行った後は、断面視（メモリゲート電極ＭＧの断面視）において、半導体基板ＳＢとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ３の厚みＴ３２は、メモリゲート電極ＭＧの角部ＭＧ３に近づくにしたがって徐々に薄く（小さく）なっている。換言すれば、ステップＳ２１の酸化処理を行った後は、断面視において、メモリゲート電極ＭＧと半導体基板ＳＢとの間に延在する部分の絶縁膜ＭＺ（酸化シリコン膜）の厚みＴ３２は、メモリゲート電極ＭＧの角部ＭＧ３に接する（隣接する）位置から、メモリゲート電極ＭＧの下面端部ＭＧ４に接する（隣接する）位置に向かうにつれて、徐々に厚くなっている。つまり、ステップＳ２１の酸化処理を行った後は、断面視において、メモリゲート電極ＭＧと半導体基板ＳＢとの間に延在する部分の絶縁膜ＭＺ（酸化シリコン膜）の厚みＴ３２は、メモリゲート電極ＭＧの下面端部ＭＧ４に接する（隣接する）位置で最も厚くなり、メモリゲート電極ＭＧの角部ＭＧ３に接する（隣接する）位置で最も薄くなっている。このような状態は、製造された半導体装置においても維持される。
ステップＳ２１の酸化処理を行った後に、メモリゲート電極ＭＧと半導体基板ＳＢとの間に延在する部分の絶縁膜ＭＺ（酸化シリコン膜）の厚みＴ３２が、メモリゲート電極ＭＧの下面端部ＭＧ４に接する（隣接する）位置で、５〜２０ｎｍ程度になるように、ステップＳ２１の酸化処理を行えば、より好ましい。
また、ステップＳ２１の酸化処理を行った後は、断面視（メモリゲート電極ＭＧの断面視）において、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に延在する部分の絶縁膜ＭＺ（酸化シリコン膜）の厚みＴ３３は、メモリゲート電極ＭＧの側面上端部ＭＧ５に接する（隣接する）位置から、メモリゲート電極ＭＧの角部ＭＧ３に接する（隣接する）位置に向かうにつれて徐々に薄くなっている。すなわち、ステップＳ２１の酸化処理を行った後は、断面視（メモリゲート電極ＭＧの断面視）において、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ３の厚みＴ３３は、メモリゲート電極ＭＧの角部ＭＧ３に近づくにしたがって徐々に薄く（小さく）なっている。換言すれば、ステップＳ２１の酸化処理を行った後は、断面視において、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に延在する部分の絶縁膜ＭＺ（酸化シリコン膜）の厚みＴ３３は、メモリゲート電極ＭＧの角部ＭＧ３に接する（隣接する）位置から、メモリゲート電極ＭＧの側面上端部ＭＧ５に接する（隣接する）位置に向かうにつれて、徐々に厚くなっている。つまり、ステップＳ２１の酸化処理を行った後は、断面視において、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に延在する部分の絶縁膜ＭＺ（酸化シリコン膜）の厚みＴ３３は、メモリゲート電極ＭＧの側面上端部ＭＧ５に接する（隣接する）位置で最も厚くなり、メモリゲート電極ＭＧの角部ＭＧ３に接する（隣接する）位置で最も薄くなっている。このような状態は、製造された半導体装置においても維持される。
ここで、メモリゲート電極ＭＧの下面ＭＧ１は、半導体基板ＳＢに対向する側の面であり、メモリゲート電極ＭＧの側面ＭＧ２は、制御ゲート電極ＣＧに対向する側の面である。メモリゲート電極ＭＧの角部ＭＧ３は、メモリゲート電極ＭＧの下面ＭＧ１とメモリゲート電極ＭＧの側面ＭＧ２とにより形成される角部である。メモリゲート電極ＭＧの下面端部（角部）ＭＧ４は、メモリゲート電極ＭＧの下面ＭＧ１の端部であるが、角部ＭＧ３とは反対側の端部である。メモリゲート電極ＭＧの側面上端部（角部）ＭＧ５は、メモリゲート電極ＭＧの側面ＭＧ２の端部（上端部）であるが、角部ＭＧ３とは反対側の端部である。
シリコンスペーサＳＰと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間およびシリコンスペーサＳＰと制御ゲート電極ＣＧとの間に延在する部分の絶縁膜ＭＺの厚みの関係についても、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間およびメモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に延在する部分の絶縁膜ＭＺ（酸化シリコン膜）の厚みの関係と同様である。上記説明（厚みＴ３２，Ｔ３３に関連する説明）において、「メモリゲート電極ＭＧ」を「シリコンスペーサＳＰ」と読み替えればよい。
上述のように、ステップＳ２１の酸化処理を行った後は、断面視において、メモリゲート電極ＭＧと半導体基板ＳＢとの間に延在する部分の絶縁膜ＭＺの厚みＴ３２は、メモリゲート電極ＭＧの下面端部ＭＧ４側からメモリゲート電極ＭＧの角部ＭＧ３側に向かって、徐々に薄くなっている。また、ステップＳ２１の酸化処理を行った後は、断面視において、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に延在する部分の絶縁膜ＭＺの厚みＴ３３は、メモリゲート電極ＭＧの側面上端部ＭＧ５側からメモリゲート電極ＭＧの角部ＭＧ３側に向かって、徐々に薄くなっている。このため、ステップＳ２１の酸化処理を行った後は、メモリゲート電極ＭＧの角部ＭＧ３は、直角よりも鋭くなっており、９０°未満の角、すなわち鋭角となっている。つまり、ステップＳ２１の酸化処理を行った後は、メモリゲート電極ＭＧの角部ＭＧ３の内角（角度）α１は、９０°未満（すなわちα１＜９０°）となっている。このような状態は、製造された半導体装置においても維持される。
つまり、ステップＳ２１の酸化処理を行うことにより、ステップＳ２１の酸化処理を行う前よりもステップＳ２１の酸化処理を行った後の方が、メモリゲート電極ＭＧの角部ＭＧ３の内角（角度）α１を小さくすることができる。このため、ステップＳ２１の酸化処理を行う前は、メモリゲート電極ＭＧの下面ＭＧ１とメモリゲート電極ＭＧの側面ＭＧ２とにより、断面視で略直角（すなわち９０°）の角部ＭＧ３が形成されていても、ステップＳ２１の酸化処理を行った後は、メモリゲート電極ＭＧの下面ＭＧ１とメモリゲート電極ＭＧの側面ＭＧ２とにより、断面視で鋭角（すなわち９０°未満）の角部ＭＧ３が形成される。
次に、図６０に示されるように、ステップＳ１０でシリコンスペーサＳＰを除去する。このステップＳ１０のシリコンスペーサＳＰ除去工程は、具体的には次のように行うことができる。
すなわち、まず、図６１に示されるように、フォトリソグラフィ技術を用いて、メモリゲート電極ＭＧを覆いかつシリコンスペーサＳＰを覆わないフォトレジストパターンＲＰ１を半導体基板ＳＢ上に形成する。それから、図６２に示されるように、このフォトレジストパターンＲＰ１をエッチングマスクとしたエッチング（例えばドライエッチング）により、シリコンスペーサＳＰを除去する。この際、まず、シリコンスペーサＳＰの表面を覆う酸化膜ＯＸが除去され、続いて、露出されたシリコンスペーサＳＰが除去される。その後、図６３に示されるように、フォトレジストパターンＲＰ１を除去し、図６０は、この図６３の段階に対応している。ステップＳ１０のエッチング工程により、シリコンスペーサＳＰが除去されるが、メモリゲート電極ＭＧは、フォトレジストパターンＲＰ１で覆われていたので、エッチングされずに残存する。
次に、ステップＳ１１で、図６４および図６５に示されるように、絶縁膜ＭＺのうち、メモリゲート電極ＭＧで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する。この際、メモリゲート電極ＭＧの表面に形成されていた酸化膜ＯＸも除去される。すなわち、ステップＳ１１では、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの下とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに位置する絶縁膜ＭＺは、除去されずに残存し、他の領域の絶縁膜ＭＺは除去され、また、メモリゲート電極ＭＧの表面に形成されていた酸化膜ＯＸも除去される。図６４および図６５からも分かるように、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の領域の、両領域にわたって絶縁膜ＭＺが連続的に延在している。
以降の工程は、本実施の形態４も上記実施の形態１と基本的には同じである。すなわち、上記実施の形態１と同様に、上記ステップＳ１２（ゲート電極ＧＥ形成工程）およびそれ以降の工程を行うが、ここではその繰り返しの説明は省略する。
図６６は、上述のような製造工程で製造された本実施の形態４の半導体装置の要部断面図であり、上記実施の形態１の上記図２に相当するものである。上記図２と同様に、図６６は、図６６の点線の円で囲まれた領域の拡大図を、図６６の下側に抜き出して示してある。
本実施の形態４の半導体装置が、上記実施の形態１の半導体装置と相違している点を、以下に説明する。
上記実施の形態１では、絶縁膜ＭＺ３は、メモリゲート電極ＭＧの角部ＭＧ３に接する（隣接する）位置で、厚みが局所的に薄くなっており、メモリゲート電極ＭＧの角部ＭＧ３からある程度離れた位置では、絶縁膜ＭＺ３の厚みは、ほぼ均一になっていた。
それに対して、本実施の形態４では、断面視（メモリゲート電極ＭＧの断面視）において、メモリゲート電極ＭＧと半導体基板ＳＢとの間に延在する部分の絶縁膜ＭＺの厚みＴ３２は、メモリゲート電極ＭＧの下面端部ＭＧ４側からメモリゲート電極ＭＧの角部ＭＧ３側に向かって、徐々に薄くなっている。また、断面視（メモリゲート電極ＭＧの断面視）において、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に延在する部分の絶縁膜ＭＺの厚みＴ３３は、メモリゲート電極ＭＧの側面上端部ＭＧ５側からメモリゲート電極ＭＧの角部ＭＧ３側に向かって、徐々に薄くなっている。なお、メモリゲート電極ＭＧと半導体基板ＳＢとの間と、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間とにわたって、絶縁膜ＭＺ３が連続的に延在している点は、本実施の形態４も、上記実施の形態１と同様である。
つまり、上記実施の形態１では、メモリゲート電極ＭＧの角部ＭＧ３に接する（隣接する）位置で、絶縁膜ＭＺ３の厚みが局所的に薄くなっているが、本実施の形態４では、メモリゲート電極ＭＧの下面端部ＭＧ４側から、メモリゲート電極ＭＧの角部ＭＧ３側に向かって、絶縁膜ＭＺ３の厚みＴ３２が緩やかに変化し、徐々に薄くなっている。また、本実施の形態４では、メモリゲート電極ＭＧの側面上端部ＭＧ５側から、メモリゲート電極ＭＧの角部ＭＧ３側に向かって、絶縁膜ＭＺ３の厚みＴ３３が緩やかに変化し、徐々に薄くなっている。すなわち、本実施の形態４では、半導体基板ＳＢとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ３の厚みＴ３２は、メモリゲート電極ＭＧの角部ＭＧ３に近づくにしたがって徐々に薄く（小さく）なっている。また、本実施の形態４では、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に延在する部分の絶縁膜ＭＺ３の厚みＴ３３は、メモリゲート電極ＭＧの角部ＭＧ３に近づくにしたがって徐々に薄く（小さく）なっている。
これ以外については、本実施の形態４の半導体装置の構造も、上記実施の形態１の半導体装置と基本的には同じであるので、ここではその繰り返しの説明は省略する。従って、上記実施の形態１で説明した上記第１の特徴および上記第２の特徴の特徴は、本実施の形態４も満たしている。
すなわち、本実施の形態４においても、上記第１の特徴を満たしており、メモリゲート電極ＭＧの下面ＭＧ１とメモリゲート電極ＭＧの側面ＭＧ２とによって形成されるメモリゲート電極ＭＧの角部ＭＧ３の内角（角度）α１が、９０°未満（すなわちα１＜９０°）となっている。すなわち、メモリゲート電極ＭＧの下面ＭＧ１とメモリゲート電極ＭＧの側面ＭＧ２とにより、断面視（メモリゲート電極ＭＧの断面視）で９０°未満の角部ＭＧ３が形成されている。つまり、メモリゲート電極ＭＧの角部ＭＧ３は、直角よりも鋭くなっており、９０°未満の角、すなわち鋭角となっている。従って、メモリゲート電極ＭＧの下面ＭＧ１とメモリゲート電極ＭＧの側面ＭＧ２とのなす角は、９０°未満である。また、本実施の形態４においても、上記第２の特徴を満たしているが、上記第２の特徴については、ここではその繰り返しの説明は省略する。
本実施の形態４は、上記実施の形態１で得られる効果に加えて、更に次のような効果も得ることができる。
上記実施の形態１では、絶縁膜ＭＺ３の厚みを厚くし過ぎると（ある値を超えるまで厚くすると）、メモリゲート電極ＭＧの角部ＭＧ３が鈍る（角部ＭＧ３の鋭さが低下する）虞がある。それに対して、本実施の形態４では、絶縁膜ＭＺ３の厚みを厚くしても、メモリゲート電極ＭＧの角部ＭＧ３は鈍らず（角部ＭＧ３の鋭さは低下せず）、絶縁膜ＭＺ３の厚みを厚くするほど、メモリゲート電極ＭＧの角部ＭＧ３が鋭くなっていく（内角α１が小さくなっていく）。このため、本実施の形態４では、絶縁膜ＭＺ３の厚みを厚くしたときの不具合が生じにくい。
一方、上記実施の形態１では、ステップＳ２１の酸化処理が不要なので、半導体装置の製造工程数を低減することができる。このため、半導体装置の製造コストを抑制することができる。
また、本実施の形態４は、上記実施の形態１〜３と組み合わせることもできる。本実施の形態４は、上記実施の形態１〜３と組み合わせることにより、メモリゲート電極ＭＧの角部ＭＧ３の内角（角度）α１を、より小さくすることができ、メモリゲート電極ＭＧの角部ＭＧ３を、より鋭くすることができる。これにより、上記実施の形態１で説明した上記第１の特徴によって得られる効果を、より的確に享受できるようになる。また、本実施の形態４は、上記実施の形態１〜３と組み合わせることにより、絶縁膜ＭＺ３の厚みを、後から（すなわちステップＳ２１の酸化処理により）最適な厚みに調整することが可能になる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１Ａ メモリセル領域
１Ｂ 周辺回路領域
ＣＧ，ＣＧ１００ 制御ゲート電極
ＣＧ１，ＣＧ１０１ 側面
ＣＴ コンタクトホール
ＥＸ１，ＥＸ２，ＥＸ３，ＥＸ１０１，ＥＸ１０２ ｎ−型半導体領域
ＧＥ ゲート電極
ＧＩ，ＧＩ１００ 絶縁膜
ＧＰ，ＧＰ１，ＧＰ２ エネルギー障壁
ＩＬ１ 層間絶縁膜
ＩＬ２ 絶縁膜
ＫＤ 角部
Ｍ１ 配線
ＭＣ，ＭＣ１００ メモリセル
ＭＤ，ＭＳ 半導体領域
ＭＥ 金属膜
ＭＧ，ＭＧ１００，ＭＧ２００ メモリゲート電極
ＭＧ１，ＭＧ１０１ 下面
ＭＧ２，ＭＧ１０２ 側面
ＭＧ３，ＭＧ１０３，ＭＧ２０３ 角部
ＭＺ，ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５ 絶縁膜
ＭＺ１ｃ，ＭＺ２ｃ 角部
ＭＺ２ａ，ＭＺ２ｂ 部分
ＭＺ６ 高誘電率絶縁膜
ＭＺ６ａ ベース膜
ＭＺ１００，ＭＺ１０１，ＭＺ１０２，ＭＺ１０３ 絶縁膜
ＭＺ１０２ａ，ＭＺ１０２ｂ 部分
ＭＺ１０２ｃ 角部
ＯＸ 酸化膜
ＰＧ プラグ
ＰＳ１，ＰＳ１ａ，ＰＳ２ シリコン膜
ＰＷ，ＰＷ２，ＰＷ１００ ｐ型ウエル
ＳＢ，ＳＢ１００ 半導体基板
ＳＤ１，ＳＤ２，ＳＤ３ ｎ＋型半導体領域
ＳＬ，ＳＬ１００ 金属シリサイド層
ＳＰ シリコンスペーサ
ＳＴ 素子分離領域
ＳＷ，ＳＷ１００ サイドウォールスペーサ
１Ｂ 周辺回路領域
ＣＧ，ＣＧ１００ 制御ゲート電極
ＣＧ１，ＣＧ１０１ 側面
ＣＴ コンタクトホール
ＥＸ１，ＥＸ２，ＥＸ３，ＥＸ１０１，ＥＸ１０２ ｎ−型半導体領域
ＧＥ ゲート電極
ＧＩ，ＧＩ１００ 絶縁膜
ＧＰ，ＧＰ１，ＧＰ２ エネルギー障壁
ＩＬ１ 層間絶縁膜
ＩＬ２ 絶縁膜
ＫＤ 角部
Ｍ１ 配線
ＭＣ，ＭＣ１００ メモリセル
ＭＤ，ＭＳ 半導体領域
ＭＥ 金属膜
ＭＧ，ＭＧ１００，ＭＧ２００ メモリゲート電極
ＭＧ１，ＭＧ１０１ 下面
ＭＧ２，ＭＧ１０２ 側面
ＭＧ３，ＭＧ１０３，ＭＧ２０３ 角部
ＭＺ，ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５ 絶縁膜
ＭＺ１ｃ，ＭＺ２ｃ 角部
ＭＺ２ａ，ＭＺ２ｂ 部分
ＭＺ６ 高誘電率絶縁膜
ＭＺ６ａ ベース膜
ＭＺ１００，ＭＺ１０１，ＭＺ１０２，ＭＺ１０３ 絶縁膜
ＭＺ１０２ａ，ＭＺ１０２ｂ 部分
ＭＺ１０２ｃ 角部
ＯＸ 酸化膜
ＰＧ プラグ
ＰＳ１，ＰＳ１ａ，ＰＳ２ シリコン膜
ＰＷ，ＰＷ２，ＰＷ１００ ｐ型ウエル
ＳＢ，ＳＢ１００ 半導体基板
ＳＤ１，ＳＤ２，ＳＤ３ ｎ＋型半導体領域
ＳＬ，ＳＬ１００ 金属シリサイド層
ＳＰ シリコンスペーサ
ＳＴ 素子分離領域
ＳＷ，ＳＷ１００ サイドウォールスペーサ
Claims (17)
- 不揮発性メモリのメモリセルを備える半導体装置であって、
半導体基板と、
前記半導体基板上に第１ゲート絶縁膜を介して形成され、前記メモリセルを構成する第１ゲート電極と、
前記半導体基板上に積層絶縁膜を介して形成され、前記第１ゲート電極と前記積層絶縁膜を介して隣り合い、前記メモリセルを構成する第２ゲート電極と、
を有し、
前記積層絶縁膜は、前記半導体基板と前記第２ゲート電極との間と、前記第１ゲート電極と前記第２ゲート電極との間とにわたって形成され、
前記積層絶縁膜は、第１絶縁膜と、前記第１絶縁膜上の第２絶縁膜と、前記第２絶縁膜上の第３絶縁膜とを有し、
前記第２絶縁膜は、電荷蓄積機能を有する絶縁膜であり、前記第１絶縁膜および前記第３絶縁膜のそれぞれのバンドギャップは、前記第２絶縁膜のバンドギャップよりも大きく、
前記第２絶縁膜の前記半導体基板と前記第２ゲート電極との間に延在する部分と前記第１ゲート電極と前記第２ゲート電極との間に延在する部分との成す角が、９０°以上であり、
前記第２ゲート電極の前記半導体基板に対向する側の第１面と前記第１ゲート電極に対向する側の第２面とによって形成される第１角部の内角が、９０°未満であり、
前記第２ゲート電極の前記第１角部に接する位置での前記第３絶縁膜の第１厚みは、前記半導体基板と前記第２ゲート電極との間に延在する部分の前記第３絶縁膜の第２厚みよりも小さい、半導体装置。 - 請求項１記載の半導体装置において、
前記半導体基板から前記積層絶縁膜の前記第２絶縁膜に第１極性の電荷を注入することにより、前記メモリセルの書き込みを行い、
前記第２ゲート電極から前記積層絶縁膜の前記第２絶縁膜に前記第１極性とは反対の第２極性の電荷を注入することにより前記メモリセルの消去を行う、半導体装置。 - 請求項２記載の半導体装置において、
前記第１極性の電荷は電子であり、
前記第２極性の電荷はホールである、半導体装置。 - 請求項３記載の半導体装置において、
前記メモリセルの書き込みでは、ソースサイド注入により、前記積層絶縁膜の前記第１ゲート電極側に電子が注入される、半導体装置。 - 請求項１記載の半導体装置において、
前記第１厚みは、前記第１ゲート電極と前記第２ゲート電極との間に延在する部分の前記第３絶縁膜の第３厚みよりも小さい、半導体装置。 - 請求項１記載の半導体装置において、
前記第１絶縁膜は、酸化シリコン膜からなり、
前記第２絶縁膜は、窒化シリコン膜からなり、
前記第３絶縁膜は、酸化シリコン膜からなる、半導体装置。 - 請求項１記載の半導体装置において、
前記第１絶縁膜は、酸化シリコン膜からなり、
前記第２絶縁膜は、窒化シリコン膜からなり、
前記第３絶縁膜は、酸窒化シリコン膜と該酸窒化シリコン膜上の酸化シリコン膜との積層膜からなる、半導体装置。 - 請求項１記載の半導体装置において、
前記第３絶縁膜は、高誘電率絶縁膜からなる、半導体装置。 - 請求項８記載の半導体装置において、
前記第１絶縁膜および前記第２絶縁膜の一方または両方が、高誘電率絶縁膜からなる、半導体装置。 - 請求項１記載の半導体装置において、
前記第２絶縁膜の前記半導体基板と前記第２ゲート電極との間に延在する部分と前記第１ゲート電極と前記第２ゲート電極との間に延在する部分との間に形成される角部は、丸みを帯びている、半導体装置。 - 請求項１記載の半導体装置において、
前記第２絶縁膜の前記半導体基板と前記第２ゲート電極との間に延在する部分と前記第１ゲート電極と前記第２ゲート電極との間に延在する部分との成す角が、９０°である、半導体装置。 - 請求項１記載の半導体装置において、
前記第２絶縁膜の前記半導体基板と前記第２ゲート電極との間に延在する部分と前記第１ゲート電極と前記第２ゲート電極との間に延在する部分との成す角が、９０°よりも大きい、半導体装置。 - 請求項１記載の半導体装置において、
前記半導体基板と前記第２ゲート電極との間に延在する部分の前記第３絶縁膜の厚みは、前記第１角部に近づくにしたがって徐々に薄くなり、
前記第１ゲート電極と前記第２ゲート電極との間に延在する部分の前記第３絶縁膜の厚みは、前記第１角部に近づくにしたがって徐々に薄くなる、半導体装置。 - 不揮発性メモリのメモリセルを備える半導体装置であって、
半導体基板と、
前記半導体基板上に第１ゲート絶縁膜を介して形成され、前記メモリセルを構成する第１ゲート電極と、
前記半導体基板上に積層絶縁膜を介して形成され、前記第１ゲート電極と前記積層絶縁膜を介して隣り合い、前記メモリセルを構成する第２ゲート電極と、
を有し、
前記積層絶縁膜は、前記半導体基板と前記第２ゲート電極との間と、前記第１ゲート電極と前記第２ゲート電極との間とにわたって形成され、
前記積層絶縁膜は、第１絶縁膜と、前記第１絶縁膜上の第２絶縁膜と、前記第２絶縁膜上の第３絶縁膜とを有し、
前記第２絶縁膜は、電荷蓄積機能を有する絶縁膜であり、前記第１絶縁膜および前記第３絶縁膜のそれぞれのバンドギャップは、前記第２絶縁膜のバンドギャップよりも大きく、
前記第２絶縁膜の前記半導体基板と前記第２ゲート電極との間に延在する部分と前記第１ゲート電極と前記第２ゲート電極との間に延在する部分との成す角が、９０°以上であり、
前記第２ゲート電極の前記半導体基板に対向する側の第１面と前記第１ゲート電極に対向する側の第２面とによって形成される第１角部の内角が、９０°未満であり、
前記半導体基板から前記積層絶縁膜の前記第２絶縁膜に第１極性の電荷を注入することにより、前記メモリセルの書き込みを行い、
前記第２ゲート電極から前記積層絶縁膜の前記第２絶縁膜に前記第１極性とは反対の第２極性の電荷を注入することにより前記メモリセルの消去を行う、半導体装置。 - 不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に、第１ゲート絶縁膜を介して、前記メモリセルを構成する第１ゲート電極を形成する工程、
（ｃ）第１絶縁膜と前記第１絶縁膜上の第２絶縁膜と前記第２絶縁膜上の第３絶縁膜とを有する積層絶縁膜を、前記半導体基板の主面と前記第１ゲート電極の表面とに形成する工程、
（ｄ）前記積層絶縁膜上に、前記メモリセルを構成する第２ゲート電極用の導電膜を形成する工程、
（ｅ）前記導電膜をエッチバックすることにより、前記第１ゲート電極の側壁上に前記積層絶縁膜を介して前記導電膜を残して、前記第２ゲート電極を形成する工程、
を有し、
前記（ｃ）工程では、酸化処理により、前記第３絶縁膜が形成され、
前記積層絶縁膜は、前記半導体基板と前記第２ゲート電極との間と、前記第１ゲート電極と前記第２ゲート電極との間とにわたって延在し、
前記第２絶縁膜は、電荷蓄積機能を有する絶縁膜であり、前記第１絶縁膜および前記第３絶縁膜のそれぞれのバンドギャップは、前記第２絶縁膜のバンドギャップよりも大きく、
前記第２絶縁膜の前記半導体基板と前記第２ゲート電極との間に延在する部分と前記第１ゲート電極と前記第２ゲート電極との間に延在する部分との成す角が、９０°以上であり、
前記第２ゲート電極の前記半導体基板に対向する側の第１面と前記第１ゲート電極に対向する側の第２面とによって形成される第１角部の内角が、９０°未満である、半導体装置の製造方法。 - 請求項１５記載の半導体装置の製造方法において、
前記第３絶縁膜は酸化シリコン膜からなり、
前記（ｃ）工程では、ＩＳＳＧ酸化により、前記第３絶縁膜が形成される、半導体装置の製造方法。 - 請求項１５記載の半導体装置の製造方法において、
（ｆ）前記（ｅ）工程後、酸化処理を行う工程、
（ｇ）前記（ｆ）工程後、前記積層絶縁膜の露出部を除去する工程、
を更に有する、半導体装置の製造方法。
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