KR101552921B1 - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, 비활성 메모리 소자는 반도체 기판, 상기 반도체 기판 상에 형성되는 제1 도전형의 웰 영역, 상기 웰 영역 상에 형성되는 플로팅 게이트, 상기 플로팅 게이트 하부 및 상기 웰 영역 상부 사이에 형성되는 플로팅 게이트 채널 영역, 상기 플로팅 게이트의 양측에 형성되는 컨트롤 게이트, 상기 컨트롤 게이트의 하부 및 상기 웰 영역 상부 사이에 형성되는 컨트롤 게이트 채널 영역 및 상기 플로팅 게이트와 상기 컨트롤 게이트 하부 및 상기 웰 영역의 상부에 일체로 형성되는 제1 도전형의 프로그램 문턱 전압 조절용 이온 주입 영역을 포함하고, 상기 프로그램 문턱 전압 조절용 이온 주입 영역의 도핑 농도는 상기 웰 영역의 도핑 농도보다 높다. 따라서, 본 발명에 따른 비휘발성 메모리 소자는 플로팅 게이트와 컨트롤 게이트의 채널 영역의 구분 없이 일체로 프로그램 문턱 전압 조절용 이온 주입 영역을 형성하여 비휘발성 메모리 소자의 내구성을 보장할 수 있다.
Description
본 발명은 비휘발성 메모리 소자에 관한 것으로, 보다 상세하게는, 프로그램 문턱 전압 조절용 이온 주입 영역을 플로팅 게이트와 컨트롤 게이트의 채널 영역의 구별 없이 일체로 형성하여 도핑 레벨을 증가시킬 수 있는 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
일반적으로, 비휘발성 메모리 소자는 EEPROM(Electrically erasable and programmable read only memory)이라고도 불리며, 전원 없이도 장기간 안정적으로 기억시킬 수 있는 장치에 해당한다. EEPROM은 소거 및 프로그램이 가능한 읽기용 기억 장치(EPROM)의 변형을 통해 내부에 기록된 데이터를 전기적으로 소거하여 재기록할 수 있다. 따라서, 비휘발성 메모리 소자는 프로그램을 재기록할 필요가 있는 응용 분야에 편리하게 사용될 수 있다. 칩을 구성하는 소자의 전하를 전기적으로 변화시킴으로써 데이터를 기록 또는 소거할 수 있다. 비휘발성 메모리 소자는 전기적인 판독이나 기록이 가능하므로 시스템에 내장된 상태로 다시 프로그램할 수 있다. 비휘발성 메모리 소자는 재기록 하는데 보통의 랜덤 기억 장치(RAM)보다 시간이 훨씬 더 걸리고 기억 용량이 작으며 재기록 횟수에도 제한이 있는 단점을 가지고 있으나, EEPROM에 기록된 데이터는 전원 없이도 오래 보존되는 장점이 있어서 다양한 분야에서 사용되고 있다.
한국등록특허 제10-1026288호는 반도체 장치 기술에 관한 것으로, 스플리트 게이트형 메모리 셀 구조를 이용하여 전하 축전층으로서의 질화막을 이용하여 비휘발성 메모리의 전기적 특성을 향상시키는 반도체 장치 및 그 제조방법을 제공한다.
한국등록특허 제10-0967255호는 반도체 집적 회로 장치에 관한 것으로, 비휘발성의 메모리 셀 트랜지스터로부터 기억 정보를 고속으로 판독하는 장치를 제공한다.
비휘발성 메모리 소자는 수십만 번의 프로그램 및 소거 동작의 반복에 의해 전자가 반복적으로 이동하게 되고 이에 따라 터널 산화막에 손상이 발생할 수 있다. 따라서, 전자가 이동될 때, 기설정된 전자보다 더 많은 전자가 터널 산화막을 이동하거나 소실될 수 있다. 이에 따라, 프로그램 및 소거 동작을 결정하는 프로그램 전압(Vp) 또는 소거 전압(Ve)의 크기가 기준 전압(Vr)에 인접하게 되고 이는 비휘발성 메모리 소자(100)의 읽기 및 쓰기, 소거 또는 프로그램 동작을 보장할 수 없는 문제점이 있다.
본 발명의 일 실시예는 프로그램 문턱 전압 조절용 이온 주입 영역에 주입되는 이온의 양을 증가시켜 프로그램 문턱 전압을 상승시킬 수 있는 비휘발성 메모리 소자 및 그 제조 방법을 제공하고자 한다.
본 발명의 일 실시예는 플로팅 게이트와 콘트롤 게이트에 일체로 프로그램 문턱 전압 조절용 이온 주입 영역을 형성함으로써 프로그램 전압(Vp)과 소거 전압(Ve) 크기의 차이를 일정하게 유지시킬 수 있는 비휘발성 메모리 소자 및 그 제조 방법을 제공하고자 한다.
본 발명의 일 실시예는 프로그램 전압(Vp) 및 소거 전압(Ve) 크기의 차이를 증가시켜 비휘발성 메모리 소자의 내구성을 보장할 수 있는 비휘발성 메모리 소자 및 그 제조 방법을 제공하고자 한다.
실시예들 중에서, 비휘발성 메모리 소자는 반도체 기판, 상기 반도체 기판 상에 형성되는 제1 도전형의 웰 영역, 상기 웰 영역 상에 형성되는 플로팅 게이트, 상기 플로팅 게이트 하부 및 상기 웰 영역 상부 사이에 형성되는 플로팅 게이트 채널 영역, 상기 플로팅 게이트의 양측에 형성되는 컨트롤 게이트, 상기 컨트롤 게이트의 하부 및 상기 웰 영역 상부 사이에 형성되는 컨트롤 게이트 채널 영역 및 상기 플로팅 게이트 및 상기 컨트롤 게이트 하부 및 상기 웰 영역의 상부에 일체로 형성되는 제1 도전형의 프로그램 문턱 전압 조절용 이온 주입 영역을 포함하고, 상기 프로그램 문턱 전압 조절용 이온 주입 영역의 도핑 농도는 상기 웰 영역의 도핑 농도보다 높다.
비휘발성 메모리 소자는 상기 반도체 기판의 측면에 형성되는 소자간 분리막(STI, Shallow Trench Isolation), 상기 플로팅 게이트와 상기 프로그램 문턱 전압 조절용 이온 주입 영역 사이에 형성되는 터널 산화막, 상기 플로팅 게이트와 상기 컨트롤 게이트 사이에 형성되어 상기 플로팅 게이트와 상기 컨트롤 게이트를 절연시키는 유전막, 상기 컨트롤 게이트와 상기 프로그램 문턱 전압 조절용 이온 주입 영역 사이에 형성되는 컨트롤 게이트 절연막 및 상기 컨트롤 게이트 측면에 노출되고 상기 웰 영역에 형성되는 소스-드레인 영역을 더 포함할 수 있다.
일 실시예에서, 상기 프로그램 문턱 전압 조절용 이온 주입 영역의 깊이는 상기 소스-드레인 영역의 깊이보다 얕게 형성될 수 있다.
상기 프로그램 문턱 전압 조절용 이온 주입 영역은 상기 플로팅 게이트 채널 영역 및 상기 컨트롤 게이트 채널 영역에 동시에 형성되고, 프로그램 전압(Vp) 및 소거 전압(Ve)을 동시에 조절할 수 있다. 일 실시예에서, 상기 프로그램 전압(Vp) 및 소거 전압(Ve)의 크기 차이는 상기 프로그램 문턱 전압 조절용 이온 주입 영역에 주입되는 도펀트(dopant)의 도즈량이 증가함에 따라 커질 수 있다. 일 실시예에서, 상기 프로그램 전압(Vp)의 크기는 3.5V ~ 6V 범위에서 결정될 수 있고, 상기 소거 전압(Ve)의 크기는 1V ~ 2.5V 범위에서 결정될 수 있다. 상기 프로그램 문턱 전압 조절용 이온 주입 영역에 주입되는 도펀트(dopant)는 1E11 ~ 1E14/cm2의 범위의 도즈로 형성될 수 있다.
실시예들 중에서, 비휘발성 메모리 소자 제조 방법은 반도체 기판에 소자간 분리 영역 및 활성 영역을 형성하는 단계, 상기 활성 영역에 제1 도전형의 웰 영역을 형성하는 단계, 상기 웰 영역에 제1 도전형의 도펀트를 주입하여 프로그램 문턱 전압 조절용 이온주입 영역을 형성하는 단계, 상기 프로그램 문턱 전압 조절용 이온주입 영역상에 플로팅 게이트와 컨트롤 게이트를 형성하는 단계 및 상기 컨트롤 게이트 측면에 노출되고 상기 웰 영역상에 소스-드레인 영역을 형성하는 단계를 포함한다.
상기 프로그램 문턱 전압 조절용 이온 주입 영역의 농도는 상기 웰 영역의 농도보다 높을 수 있다. 일 실시예에서, 상기 프로그램 문턱 전압 조절용 이온 주입 영역은 상기 플로팅 게이트와 상기 컨트롤 게이트의 하부에 일체로 형성될 수 있다.
상기 프로그램 문턱 전압 조절용 이온 주입 영역은 상기 플로팅 게이트 채널 영역 및 상기 컨트롤 게이트 채널 영역에 동시에 형성되고, 프로그램 전압(Vp) 및 소거 전압(Ve)을 동시에 조절할 수 있다. 일 실시예에서, 상기 프로그램 전압(Vp) 및 소거 전압(Ve)의 크기 차이는 상기 프로그램 문턱 전압 조절용 이온 주입 영역에 주입되는 도펀트(dopant)의 도즈량이 증가함에 따라 커질 수 있다. 또한, 상기 프로그램 전압(Vp)의 크기는 3.5V ~ 6V 범위에서 결정되고, 상기 소거 전압(Ve)의 크기는 1V ~ 2.5V 범위에서 결정될 수 있다.
일 실시예에서, 상기 프로그램 문턱 전압 조절용 이온 주입 영역에 주입되는 도펀트(dopant)는 1E11 ~ 1E14/㎠의 범위의 도즈로 형성될 수 있다.
상기 프로그램 문턱 전압 조절용 이온 주입 영역의 깊이는 상기 소스-드레인 영역의 깊이보다 얕게 형성될 수 있다.
개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
본 발명의 일 실시예에 따른 비휘발성 메모리 소자 및 그 제조 방법은 프로그램 문턱 전압 조절용 이온 주입 영역에 주입되는 이온의 양을 증가시켜 프로그램 전압을 상승시킬 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 소자 및 그 제조 방법은 플로팅 게이트와 콘트롤 게이트에 일체로 프로그램 문턱 전압 조절용 이온 주입 영역을 형성함으로써 프로그램 전압(Vp)과 소거 전압(Ve)의 차이를 일정하게 유지시킬 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 소자 및 그 제조 방법은 프로그램 전압(Vp) 및 소거 전압(Ve) 크기의 차이를 증가시켜 비휘발성 메모리 소자의 내구성을 보장할 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 설명하는 단면도이다.
도 2는 도 1에 있는 비휘발성 메모리 소자 중 프로그램 문턱 전압 조절용 이온 주입 영역 상부에 형성된 플로팅 게이트와 컨트롤 게이트를 확대한 단면도이다.
도 3a에서 3e는 도 1에 있는 비휘발성 메모리 소자를 제조하는 과정을 설명하는 도면이다.
도 4는 도 1에 있는 프로그램 문턱 전압 조절용 이온 주입 영역에 주입되는 도펀트(dopant)의 양에 따른 프로그램 전압(Vp)과 소거 전압(Ve)의 변화를 설명하는 그래프이다.
도 5는 도 1의 비휘발성 메모리 소자의 프로그램 전압(Vp)과 소거 전압(Ve)의 크기 차이에 따른 작동을 설명하기 위한 그래프이다.
도 2는 도 1에 있는 비휘발성 메모리 소자 중 프로그램 문턱 전압 조절용 이온 주입 영역 상부에 형성된 플로팅 게이트와 컨트롤 게이트를 확대한 단면도이다.
도 3a에서 3e는 도 1에 있는 비휘발성 메모리 소자를 제조하는 과정을 설명하는 도면이다.
도 4는 도 1에 있는 프로그램 문턱 전압 조절용 이온 주입 영역에 주입되는 도펀트(dopant)의 양에 따른 프로그램 전압(Vp)과 소거 전압(Ve)의 변화를 설명하는 그래프이다.
도 5는 도 1의 비휘발성 메모리 소자의 프로그램 전압(Vp)과 소거 전압(Ve)의 크기 차이에 따른 작동을 설명하기 위한 그래프이다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
“및/또는”의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, “제1 항목, 제2 항목 및/또는 제3 항목”의 의미는 제1, 제2 또는 제3 항목뿐만 아니라 제1, 제2 또는 제3 항목들 중 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다.
어떤 구성요소가 다른 구성요소에 "연결되어"있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어"있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다"또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 설명하는 단면도이다.
도 1 및 도2를 참조하면, 비휘발성 메모리 소자(100)는 반도체 기판(110), 웰 영역(120), 소자간 분리막(STI, Shallow Trench Isolation)(130), 소스-드레인 영역(141, 143), 프로그램 문턱 전압 조절용 이온 주입 영역(150), 플로팅 게이트(160), 컨트롤 게이트(170), 터널 산화막(210), 유전막(220) 및 컨트롤 게이트 절연막(230)을 포함한다.
본 발명에서 “프로그램”이라는 동작은 플로팅 게이트(160)에 전자가 채워지는 상태를 말하며, “소거”라는 동작은 플로팅 게이트(160)로부터 전자가 빠져나가는 상태를 나타낸다. 또한, “쓰기” 동작은 “프로그램” 및 “소거” 동작을 모두 나타내는 용어에 해당한다. “읽기” 동작은 플로팅 게이트(160) 내에 채워진 전자의 양을 체크하는 것을 의미한다. 따라서, 플로팅 게이트(160)에 전자가 충분히 채워진 상태는 “1”로 설정되고, 전자가 모두 빠져 나간 상태는 “0”으로 설정될 수 있다.
프로그램 전압(Vp)은 플로팅 게이트(Floating Gate, FG) 채널 영역에 있는 전자가 플로팅 게이트(160)로 이동될 수 있는 프로그램 문턱 전압(threshold voltage, Vt)을 의미한다. 프로그램 전압(Vp)이 높은 경우, 플로팅 게이트(160) 및 컨트롤 게이트(170)에 높은 전압이 인가해야 한다 . 또한, 플로팅 게이트(160)에 인가되는 전압은 컨트롤 게이트(170)의 커플링 비(Coupling ratio)에 의해 결정된다.
반도체 기판(110)은 비휘발성 메모리 소자(100)를 집적시키기 위한 베이스로서 P형의 도전형의 기판(예를 들어, 실리콘 기판)으로 형성될 수 있다.
웰 영역(120)은 반도체 기판(110)의 상부에 형성되며, 딥 N 웰(deep N well, 121)과 P형 웰(P well, 123)로 구분될 수 있다. 즉, 웰 영역(120)은 반도체 기판(110) 상에서 패드 산화막(미도시) 상에 포토 레지스트를 교대로 형성하여 도펀트 이온을 주입하여 딥 N 웰(121) 및 P 웰(123)을 형성할 수 있다.
보다 구체적으로, 딥 N 웰(121)은 P형 웰(123) 하층에 형성되어 반도체 기판(110)으로부터 P형 웰(123)을 분리시킬 수 있고 반도체 기판(110)에 의해 발생되는 핫 캐리어(hot carrier) 등이 P형 웰(123)로 유입 되는 것을 차단할 수 있다.
소자간 분리막(STI, Shallow Trench Isolation)(130)은 복수의 비휘발성 메모리 소자들(100)을 물리적 및 전기적으로 분리시킬 수 있다. 소자간 분리막(130)은 LOCOS(Local Oxidation of Silicon)공정 또는 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다. 소스-드레인 영역(141, 143)은 컨트롤 게이트(170) 측면에 노출되고 웰 영역(120)에 형성될 수 있다. 즉 소스-드레인 영역(141, 143)은 P형 웰(123) 영역에 형성되며 소스 영역(141)과 드레인 영역(143)으로 분리된다.
프로그램 문턱 전압 조절용 이온 주입 영역(150)은 플로팅 게이트(160) 하부 (150b) 및 컨트롤 게이트(170) 하부(150a, 150c)에 위치한다. 프로그램 문턱 전압 조절용 이온 주입 영역(150)은 플로팅 게이트 채널 영역(150b)과 컨트롤 게이트 채널 영역(150a, 150c)이 합쳐진 채널 영역을 말한다. 즉, 도 2에서 프로그램 문턱 전압 조절용 이온 주입 영역(150)의 중앙에 있는 영역은 플로팅 게이트 채널 영역(150b)이 되고, 컨트롤 게이트(170) 아래에 존재하는 영역은 컨트롤 게이트 채널 영역(150a, 150c)에 해당된다.
프로그램 문턱 전압 조절용 이온 주입 영역(150)은 P형 웰 영역(123)의 상부에 일체로 형성된다. 프로그램 문턱 전압 조절용 이온 주입 영역(150)에 도핑되는 도펀트는 P형 웰 영역(123)과 같은 도전형을 갖는 Boron 또는 BF2 도펀트를 사용한다. 웰 영역(120)과 같은 도전형 도펀트가 사용됨으로써 프로그램 전압(Vp)이 더 증가될 수 있다. 프로그램 문턱 전압 조절용 이온 주입 영역(150)에 주입되는 도즈량은 1E11/cm2에서 1E14/cm2 범위로 형성되어 본 발명에 적합한 프로그램 전압(Vp) 및 소거 전압(Ve)이 결정될 수 있다. 또한, 프로그램 문턱 전압 조절용 이온 주입 영역(150)의 깊이는 소스-드레인 영역(141, 143)의 최대 깊이보다 최소한 얕게 형성된다. 더 깊게 형성될 경우, 프로그램 문턱 전압을 일정 수준 이상으로 올리기 힘들다.
다른 일실시예로, 플로팅 게이트(160)가 형성된 후 플로팅 게이트(160)에 프로그램 문턱 전압 조절용 이온이 주입되는 경우, 프로그램 문턱 전압 조절용 이온 주입 영역(150)은 플로팅 게이트의 바깥 영역에 형성된다. 이 경우, 플로팅 게이트 채널 영역(150b)에 주입된 P형 도펀트의 도즈량이 작아 비휘발성 메모리 소자(100)의 프로그램 문턱 전압(Vt)을 올릴 수 없다. 그래서 프로그램 문턱 전압에 결정적 영향을 미치는 플로팅 게이트 채널 영역(150b)에 P형의 도펀트를 주입하는 것이 중요하다.
그래서 본 발명은 플로팅 게이트(160) 및 컨트롤 게이트들(170)의 형성 전에, 프로그램 문턱 전압 조절용 이온 주입 영역(150)을 형성한다. 그렇게 함으로써, 플로팅 게이트 채널 영역(150b) 및 컨트롤 게이트 채널 영역(150a, 150c) 에 모두 형성될 수 있는 것이다. 그리고 프로그램 문턱 전압 조절이 용이하다.
프로그램 전압 (Vp)의 크기는 프로그램 문턱 전압 조절용 이온 주입 영역(150)에 주입되는 도펀트(dopant)의 양에 따라 결정될 수 있다. 프로그램 문턱 전압 이온 주입 영역(150)에 주입되는 도펀트의 양에 따른 프로그램 전압(Vp)의 크기를 결정하는 방법에 대해서는 도 4에서 자세히 설명한다.
터널 산화막(210)은 프로그램 문턱 전압 조절용 이온 주입 영역(150)의 상부와 플로팅 게이트(160) 하부 사이에 형성된 막이다. 터널 산화막(210)에 대해서는 도 2에서 더욱 상세히 설명한다. 플로팅 게이트(160)는 웰 영역(120) 상, 더욱 상세하게는, 터널 산화막(210) 상에 형성된다. 플로팅 게이트(160)는 다결정실리콘 막을 이용한다. 일 실시예에서, 다결정실리콘막은 불순물의 도핑 여부에 따라 도핑(doped) 다결정실리콘막 또는 언도핑(undoped) 다결정실리콘막에 해당할 수도 있다. 예를 들어, 플로팅 게이트(160)가 도핑 다결정실리콘막으로 형성되는 경우, 플로팅 게이트(160)는 SiH4 또는 Si2H6 가스를 이용한 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 형성되고 불순물 이온주입공정 (즉, 소스-드레인 영역을 형성하기 위한 이온주입공정)을 실시하여 불순물 이온을 도핑시킬 수 있다.
플로팅 게이트(160) 상에는 하드 마스크(180)가 형성될 수 있다. 하드 마스크(180)는 플로팅 게이트(160)를 형성하는 식각 마스크로 사용되어 식각 마진을 보상하는 동시에 플로팅 게이트(160)를 보호하는 보호막 역할을 할 수 있다. 일 실시예에서, 하드 마스크는 산화막 또는 질화막으로 형성되거나 산화막 및 질화막의 적층막 형태로 구현될 수 있다.
유전막(220)은 플로팅 게이트(160)와 컨트롤 게이트(170) 사이에 형성되어 플로팅 게이트(160)와 컨트롤 게이트(170)을 절연시킨다. 유전막(220)은 도 2에서 더욱 상세히 설명한다.
컨트롤 게이트(170)는 플로팅 게이트(160)의 양측에 형성되어 플로팅 게이트(160)의 모든 면을 감싸는 형태로 형성된다. 따라서, 컨트롤 게이트(170)는 단면상으로 분리되어 있는 것으로 보여지나, 평면도 상에서는 일체로 형성되는 구조이다. 컨트롤 게이트(170)는 유전막(220)에 의해 플로팅 게이트(160)와 전기적으로 절연될 수 있다. 또한, 컨트롤 게이트(170)는 프로그램 문턱 전압 조절용 이온 주입 영역(150)의 상부에 형성되며 컨트롤 게이트 절연막(230)에 의해 프로그램 문턱 전압 조절용 이온 주입 영역(150)과 전기적으로 절연될 수 있다.
도 2는 도 1에 있는 비휘발성 메모리 소자 중 프로그램 문턱 전압 조절용 이온 주입 영역 상부에 형성된 플로팅 게이트와 컨트롤 게이트를 확대한 단면도이다.
터널 산화막(210)은 프로그램 문턱 전압 조절용 이온 주입 영역(150)의 상부와 플로팅 게이트(160))의 하부 사이에 형성될 수 있다. 터널 산화막(210)은 순수 산화막, 고유전 상수를 갖는 금속 절연막에 의해 형성된 산화막 또는 질화막에 의해 형성될 수 있다.
터널 산화막(210)은 비휘발성 메모리 소자(100)의 동작에 따라 프로그램 문턱 전압 조절용 이온 주입 영역(150)의 전자가 플로팅 게이트(160)로 이동되거나 또는 플로팅 게이트(160)에 저장되어 있던 전자가 프로그램 문턱 전압 조절용 이온 주입 영역(150)으로 이동될 수 있다. 따라서, 터널 산화막(210)의 두께는 컨트롤 게이트 절연막(230)의 두께보다 두껍게 형성된다.
유전막(220)은 플로팅 게이트(160)와 컨트롤 게이트(170) 사이에 형성된다. 유전막(220)은 플로팅 게이트(160)의 측벽과 접촉되어 형성되는 측벽 산화막(221), 측벽 산화막에 인접하여 형성되는 측벽 질화막(223) 및 측벽 질화막(223)의 측면과 컨트롤 게이트(170)의 하부를 감싸며 형성된 고전압 산화막(225)으로 구성될 수 있다. 일 실시예에서, 유전막(220)은 고유전막인 탄탈륨 산화막 또는 알루미늄 산화막 또는 하프늄 산화막 등의 단일 고유전 산화막 또는 알루미늄 산화막과 하프늄 산화막이 교차되어 형성된 알루미늄 산화막/ 하프늄 산화막 적층 고유전 산화막으로 형성될 수 있다.
측벽 산화막(221)은 플로팅 게이트(160) 형성 후 플로팅 게이트(160) 측면에 열산화 방식 또는 저압 화학기상 증착법(LPCVD, Low Pressure Chemical Vapor Deposition) 또는 플라즈마 방식에 의해 형성되어 에칭 데이지에 의해 형성된 결함 등을 제거할 수 있다. 또한, 측벽 산화막(223)은 전자가 측벽 산화막(221)을 통과하여 플로팅 게이트(160)로부터 컨트롤 게이트(170)로 이동되는 것을 방지할 수 있다.
도 3a에서 도3e는 도 1에 있는 비휘발성 메모리 소자를 제조하는 과정을 설명하는 도면이다.
도 3a에서, 반도체 기판(110)에 소자간 분리막(130)이 형성되어 소자간 분리 영역(310) 및 활성 영역(320)을 형성할 수 있다. 여기에서, 소자간 분리 영역(310)은 소자와 소자 사이를 전기적으로 절연시키는 영역이고, 활성 영역(320)은 비휘발성 메모리 소자 제조 공정에 의해 도전 영역을 형성할 수 있는 영역이다. 그리고 이온 주입 전에 반도체 기판 표면에 스크린 산화막을 형성한다.
도 3b에서, 웰 영역(120)은 반도체 기판(110)의 활성 영역(320) 상에 형성된다. 웰 영역(120)은 딥 N 웰(121) 영역 및 P형 웰(123) 영역으로 구분하여 형성될 수 있다. 딥 N 웰(121)은 반도체 기판(110)과 P형 웰(123) 사이에 위치하여 P형 웰(123) 영역을 반도체 기판으로부터 전기적으로 분리시킬 수 있다.
프로그램 문턱 전압 조절용 이온 주입 영역(150)은 활성 영역(320)에 P형 도펀트(dopant)를 블랭킷으로 이온 주입함으로써 반도체 기판의 표면에 형성될 수 있다. 여기에서, 비휘발성 메모리 소자(100)의 프로그램 전압(Vp)은 도펀트의 도즈량에 따라 결정될 수 있다.
도 3c에서, 플로팅 게이트(160)는 프로그램 문턱 전압 조절용 이온 주입 영역(150) 상에 터널 산화막(210) 및 플로팅 게이트(160)용 도전막, 하드마스크(180)를 증착하고 패터닝 및 식각 공정을 통해 형성된다.
도 3d에서, 유전막(220)은 플로팅 게이트(160)를 둘러싸는 형태로 형성되며, 측벽 산화막(221), 측벽 질화막(223) 및 고전압 산화막(225)으로 구성될 수 있다. 측벽 산화막(221), 측벽 질화막(223) 및 고전압 산화막(225)은 플로팅 게이트(160)에 순차적으로 적층되어 형성된다. 일 실시예에서, 고전압 산화막(225)의 두께는 측벽 산화막(221) 및 측벽 질화막(223)의 두께보다 두껍게 형성될 수 있다.
컨트롤 게이트(170)는 유전막(220)을 감싸는 스페이서 형태로 형성된다. 즉, 컨트롤 게이트(170)는 유전막(220)에 증착하여 형성된 후, 에치백 공정을 통해 플로팅 게이트(160)의 하드마스크(180)를 오픈시킬 수 있다. 컨트롤 게이트 절연막(230)은 컨트롤 게이트(170) 하부에 형성되며, 컨트롤 게이트 절연막(230) 하부에는 프로그램 문턱 전압 조절용 이온 주입 영역(150)이 존재한다.
도 3e에서, 컨트롤 게이트(170)이 형성된 후 LDD 이온 주입을 통해 LDD 영역이 형성되고, 컨트롤 게이트 스페이서(미도시)가 형성된다. 또한, 소스-드레인 영역(141, 143)은 컨트롤 게이트 스페이서(미도시)의 측면에 N형의 도펀트를 사용하여 형성될 수 있다. 이온 주입 후 소스-드레인 확산 및 활성화를 위한 고온 어닐링을 진행한다.
도 4는 도 1에 있는 프로그램 문턱 전압 조절용 이온 주입 영역에 주입되는 도펀트(dopant)의 양에 따른 프로그램 전압(Vp)과 소거 전압(Ve)의 변화를 설명하는 그래프이다. 도 4에서, 비휘발성 메모리 소자(100)는 프로그램 문턱 전압 조절용 이온 주입 영역(150)에서 활동하는 캐리어의 이동 방향에 따라 프로그램 또는 소거 동작을 수행할 수 있다. 비휘발성 메모리 소자(100)의 플로팅 게이트(160)는 유전막(220)에 의해 컨트롤 게이트(170)와 절연되어 있다. 그리고 비휘발성 메모리 소자(100)는 프로그램 문턱 전압 조절용 이온 주입 영역(150)으로부터 플로팅 게이트로 전자가 이동할 경우 플로팅 게이트(160)에 전자를 저장하게 하여 정보를 저장할 수 있다.
도4에 도시된 바와 같이, 프로그램 전압(Vp) 및 소거 전압(Ve)의 크기는 프로그램 문턱 전압 조절용 이온 주입 영역(150)에 주입되는 도펀트(dopant) 양에 따라 결정될 수 있다. 도 4의 그래프에서, 프로그램 전압(Vp) 및 소거 전압(Ve)의 크기가 도펀트의 도즈량에 따라 변화됨을 알 수 있다. 프로그램 문턱 전압 조절용 이온 주입 영역(150)의 도즈량이 증가(#1에서 #10으로 증가함)됨에 따라 프로그램 전압(Vp)은 증가되지만, 소거 전압은 감소됨을 알 수 있다. 프로그램 전압(Vp)이 증가하는 이유는 프로그램 문턱 전압 조절용 이온 주입 영역(150)에 P형 웰 영역(123)과 같은 도전형의 도펀트로 이온 주입되었기 때문이다. 즉, P형 웰 영역(123)의 P형 농도가 증가됨에 따라 이에 상응하는 높은 프로그램 전압(Vp)을 인가해야 전자 carrier의 FN-tunneling이 발생하여 플로팅 게이트(160)로 전자가 이동할 수 있기 때문이다. 여기서, 소거 전압(Ve)은 컨트롤 게이트(170)와 P형 웰 영역(123) 사이에 발생되는 전압에 해당할 수 있다. 소거 전압(Ve)이 낮아지는 이유는 비휘발성 메모리 소자(100)의 전체 공정에서 높은 온도에 의한 어닐링 공정이 있을 경우, 프로그램 문턱 전압 조절용 이온 주입 영역(150)에서 도펀트 일부가 다른 영역으로 빠져 나가기 때문이다.
도 4에 도시된 바와 같이, 프로그램 전압(Vp) 및 소거 전압(Ve)간의 차이는 도펀트의 도즈량이 증가할수록 증가할 수 있다. 일 실시예에서, 프로그램 문턱 전압 조절용 이온 주입 영역(130)에 주입되는 도펀트 양은 1E11 ~ 1E14/cm2의 범위의 농도로 구성될 수 있다.
컨트롤 게이트(Control gate)에 전압을 스윕(sweep)하여 셀 전류(cell current)가 6uA 이상 흐르면 소거 상태이고 6uA 이하이면 프로그램 상태라고 본다. 소거 상태에서는 이미 플로팅 게이트에서 빠져 나온 전자들이 채널 영역에 많이 분포하기 때문에 셀 전류(cell current)가 6uA 이상 쉽게 흐른다. 반면, 프로그램 상태는 채널 영역에 있던 전자가 플로팅 게이트로 많이 이동한 상태이기 때문에 채널에 흐르는 셀 전류는 매우 작은 값을 갖는다. 그래서 셀 전류가 6uA 에 도달하기 위해서 컨트롤 게이트(Control gate)에 전압을 약 4.5V까지 올려야 한다. 그래서 셀 전류가 6uA 에 해당되는 전압, 예를 들어 4.5V를 프로그램 문턱 전압으로 부르고 있다. 그런데 본 발명에서처럼, 플로팅 게이트 채널(FG Channel)영역에 P형 도펀트가 종래 보다 더 많이 존재하게 되면, 셀 전류가 그 만큼 덜 흐르게 된다. 그래서 컨트롤 게이트에 더 높은 전압까지 스윙을 하여야 6uA 에 도달하게 되는 것이다. 그래서 프로그램 전압의 문턱전압(Vt) 값이 더 증가하는 것이다.
본 발명에 의한 프로그램 문턱 전압 증가는 플로팅 게이트 채널 영역(150b)에 P형의 도펀트 주입을 함으로써 플로팅 게이트 채널 영역(150b)으로 흐르는 셀 전류(cell current) 감소에 의한 것이다.
도 5는 도 1의 비휘발성 메모리 소자의 프로그램 전압(Vp)과 소거 전압(Ve) 각각의 분포도와 그 간격(500) 에 따른 작동을 설명하기 위한 그래프이다.
도 5에서, 비휘발성 메모리 소자(100)의 프로그램 문턱 전압(Vt)은 3.5V ~ 6.0V 로 설정된다. 사용자가 비휘발성 메모리 소자(100)에 프로그램을 명령을 내리면, 프로그램 문턱 전압 조절용 이온 주입 영역(150)에 저장되어 있는 전자가 터널 산화막(210)을 통과하여 플로팅 게이트(160)로 이동하면서 플로팅 게이트(160)에 전자의 양이 증가되어 “1”로 설정될 수 있다.
또한, 비휘발성 메모리 소자(100)의 프로그램 문턱 전압(Vt)은 1V ~ 2.5V의 범위로 설정된다. 사용자가 비휘발성 메모리 소자(100)에 소거 동작을 요청하면, 프로그램 동작에 의해 이동되었던 전자가 터널 산화막(210)을 통과하여 웰 영역(120)으로 빠져나온다. 즉, 전자가 프로그램 문턱 전압 조절용 이온 주입 영역(150)으로 이동되면서 플로팅 게이트(160)에 저장된 전자의 양이 감소되어 “0”으로 설정될 수 있다.
도 5에서, 기준 전압(Read Voltage, Vr)은 프로그램 전압(Vp)과 소거 전압(Ve) 값의 차이를 확인하는 기준을 의미하며, 프로그램 전압(Vp) 및 소거 전압(Ve)의 차이는 비휘발성 메모리 소자의 retention life time 또는 endurance에 영향을 준다. 프로그램 전압(Vp)와 기준 전압(Vr)의 차이가 작으면, retention life time (85℃에서 10년)에 문제가 발생할 수 있다. 여기서, “retention”은 플로팅 게이트(160)에 저장될 수 있는 전자의 개수가 일정 수준을 유지하고 있는지를 의미한다.
예를 들어, 도 5는 기준 전압(Vr)이 약 3.0V, 프로그램 전압(Vp)의 최소값이 약 3.5V 및 소거 전압(Ve)가 약 2.5V에 해당하는 경우를 도시한다. 이 때, 프로그램 전압(Vp)의 최소값이 기준 전압과 더 가까워거나 소거 전압(Ve)의 최대값이 기준 전압(Vr)과 더 가까워지게 되면 비휘발성 메모리 소자(100)의 retention life time 또는 endurance에 영향을 주게 된다. endurance는 각 회사별/제품별로 고유하게 가지고 있는 특성에 해당하며, 일반적으로 약 10,000 ~ 100,000회의 프로그램 및 소거를 반복한 후 소거 전압(Ve)의 변화를 관찰함으로써 결정된다. 구체적으로, retention은 endurance spec의 10%에 해당하는 시험을 통하여 결정되며, 일반적으로 85℃에서 10년을 보장하여야 한다.
본 발명에서는 프로그램 전압(Vp) 및 소거 전압(Ve) 크기의 차이를 크게 할 수 있다. 즉, 프로그램 전압(Vp)와 소거 전압(Ve)의 분포 간격(500)이 증가됨으로써, 비휘발성 메모리 소자(100)의 내구성을 보장할 수 있다. 만약 그 간격(500)이 좁아지면, 프로그램된 상태인지, 소거 상태인지 알 수 없게 된다. 프로그램된 상태인지, 소거 상태인지를 확실히 하기 위해서, 그 간격이 어느 정도 유지 되어야 한다. Retention test 를 할 때 터널링 산화막이 열화되어 플로팅 게이트에 존재하는 전자가 채널 영역으로 빠져나올 경우, 프로그램 전압(Vp) 는 감소하게 된다. 이러한 현상이 매우 빨리 일어나게 되면 소거 전압(Ve) 값에 근접하게 되어, 10년을 보장할 수 없게 된다. 이러한 경우를 대비하기 위해서 되도록 프로그램 전압(Vp) 와 소거 전압(Ve) 값이 서로 멀리 떨어져 있는 것이 바람직하다.
본 발명에서는 최대 소거 전압(Max Ve) 및 최소 프로그램 전압(Min Vp)의 간격을 더 크게 하기 위해 플로팅 게이트 채널 영역 및 컨트롤 게이트 채널 영역에 P형 웰 영역과 동일하게 도전형의 도펀트를 1E11 ~ 1E14/cm2 (바람직하게는 1E11 ~ 1E13/cm2)의 도즈량으로 이온 주입시킨다. 이러한 도펀트 주입 공정은 플로팅 게이트(160) 및 컨트롤 게이트(170)의 형성 전에 수행되는 것이 바람직하다. 보다 구체적으로, 터널 산화막(210) 또는 컨트롤 게이트 절연막(230)의 형성 이전에 도펀트 주입 공정이 수행될 수 있다. 따라서, P형 웰(123)의 형성 후에 도펀트가 주입되거나, P형 웰(123)의 형성과 동시에 도펀트가 주입된다. 본 발명은 플로팅 게이트 영역과 컨트롤 게이트 영역에 동시에 이온을 주입하여 프로그램 전압(Vp)와 소거 전압(Ve)를 동시에 조절할 수 있다.
상기에서는 본 출원의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 고안의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 출원을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 비휘발성 메모리 소자
110: 반도체 기판 120: 웰 영역
130: 소자간 분리막(STI)
140: 소스-드레인 영역
150: 프로그램 문턱 전압 조절용 이온 주입 영역
160: 플로팅 게이트 170: 컨트롤 게이트
180: 하드 마스크
210: 터널 산화막
220: 유전막 230: 컨트롤 게이트 절연막
310: 소자간 분리 영역 320: 활성 영역
110: 반도체 기판 120: 웰 영역
130: 소자간 분리막(STI)
140: 소스-드레인 영역
150: 프로그램 문턱 전압 조절용 이온 주입 영역
160: 플로팅 게이트 170: 컨트롤 게이트
180: 하드 마스크
210: 터널 산화막
220: 유전막 230: 컨트롤 게이트 절연막
310: 소자간 분리 영역 320: 활성 영역
Claims (16)
- 삭제
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- 삭제
- 반도체 기판에 소자간 분리 영역 및 활성 영역을 형성하는 단계;
상기 활성 영역에 제1 도전형의 웰 영역을 형성하는 단계;
상기 활성 영역에 제1 도전형의 도펀트를 주입하여 프로그램 문턱 전압 조절용 이온 주입 영역을 형성하는 단계;
상기 프로그램 문턱 전압 조절용 이온 주입 영역상에 플로팅 게이트와 컨트롤 게이트를 형성하는 단계; 및
상기 컨트롤 게이트 측면에 노출되고 상기 웰 영역상에 소스-드레인 영역을 형성하는 단계를 포함하고,
상기 프로그램 문턱 전압 조절용 이온 주입 영역에 주입되는 도펀트(Dopant)는 최대 소거 전압 및 최소 프로그램 전압의 간격을 크게 하기 위하여 1E11 ~ 1E14/cm2의 범위의 도즈로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
- 청구항 8에 있어서, 상기 프로그램 문턱 전압 조절용 이온 주입 영역의 농도는
상기 웰 영역의 농도보다 높은 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법
- 청구항 8에 있어서, 상기 프로그램 문턱 전압 조절용 이온 주입 영역은
상기 플로팅 게이트와 상기 컨트롤 게이트의 하부에 일체로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
- 청구항 8에 있어서, 상기 프로그램 문턱 전압 조절용 이온 주입 영역은
플로팅 게이트 채널 영역 및 컨트롤 게이트 채널 영역에 동시에 형성되고, 프로그램 전압(Vp) 및 소거 전압(Ve)을 동시에 조절하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
- 청구항 11에 있어서, 상기 프로그램 전압(Vp) 및 소거 전압(Ve)의 크기 차이는
상기 프로그램 문턱 전압 조절용 이온 주입 영역에 주입되는 도펀트(dopant)의 도즈량이 증가함에 따라 커지는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
- 반도체 기판에 소자간 분리 영역 및 활성 영역을 형성하는 단계;
상기 활성 영역에 제1 도전형의 웰 영역을 형성하는 단계;
상기 활성 영역에 제1 도전형의 도펀트를 주입하여 프로그램 문턱 전압 조절용 이온 주입 영역을 형성하는 단계;
상기 프로그램 문턱 전압 조절용 이온 주입 영역상에 플로팅 게이트와 컨트롤 게이트를 형성하는 단계; 및
상기 컨트롤 게이트 측면에 노출되고 상기 웰 영역상에 소스-드레인 영역을 형성하는 단계를 포함하고,
상기 프로그램 문턱 전압 조절용 이온 주입 영역에 주입되는 도펀트(dopant)는 프로그램 전압(Vp)의 크기가 3.5V ~ 6V 범위에서 결정되도록, 1E11 ~ 1E14/cm2의 범위의 도즈로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
- 삭제
- 청구항 8에 있어서, 상기 프로그램 문턱 전압 조절용 이온 주입 영역의 깊이는
상기 소스-드레인 영역의 깊이보다 얕게 형성되는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
- 청구항 8에 있어서, 상기 최대 소거 전압 및 상기 최소 프로그램 전압의 간격은 1V 이상이 되도록 하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
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