CN104465523A - 闪存存储器的制造方法 - Google Patents

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Abstract

一种闪存存储器的制造方法，在对浮栅对应位置的第一层多晶硅层进行N型离子注入之前或之后，对浮栅对应位置和选择栅对应位置之间的第一层多晶硅层进行氧离子注入，使得浮栅对应位置和选择栅对应位置之间的第一层多晶硅层变成氧化硅层，利用所述氧化硅层阻挡浮栅对应位置的第一层多晶硅层中的N型离子横向扩散，使得后续将选择栅对应的第二层多晶硅层中的P型杂质离子扩散到第一层多晶硅层中，不会在第一选择栅内形成多晶硅耗尽层，从而能有效的控制选择栅底部的沟道区的开/关状态，从而能提高存储器的读写效率，最终形成的闪存存储器的工作稳定性较佳。

Description

闪存存储器的制造方法
技术领域
本发明涉及半导体制造工艺，特别涉及一种闪存存储器的制造方法。
背景技术
闪存存储器由于具有可多次进行数据写入、读取、擦除等操作，且存入的数据在断电后也不会消失的优点，所以已成为个人计算机和电子设备所广泛采用的一种非挥发性内存元件。
典型的闪存存储器单元包括掺杂的多晶硅制作浮栅（Floating Gate）和控制栅（Control Gate），且浮栅与控制栅之间通过控制栅介电层隔离，浮栅与衬底之间通过浮栅介电层隔离。当对所述闪存存储器单元进行数据写入、擦除时，通过控制控制栅、源极、漏极和擦除栅极的电压，使得电子注入到浮栅中或使得电子从浮栅中拉出。而在读取闪存存储器单元的数据时，通过在控制栅施加工作电压，利用浮栅的带电状态控制浮栅底部的沟道区的开/关状态，通过检测通过沟道区的电流大小，获得对应闪存存储器单元的数据。但当上述闪存存储器单元进行数据的擦除时，由于从浮栅中拉出的电子数量不易控制，容易引起浮栅排出过多电子而带有正电荷，从而发生过度擦除。当过度擦除过于严重时，甚至会使得浮栅底部的沟道区在控制栅未施加工作电压时，即持续呈导通状态，从而发生对数据的误读。
为了解决闪存存储器单元过度擦除的问题，可以在控制栅和浮栅的一侧设置一个选择栅，而形成分离栅极结构。请参考图1，为现有的一种分离栅极的闪存存储器单元的剖面结构示意图，包括：衬底10，位于所述衬底10表面的浮栅氧化层11，位于所述浮栅氧化层11表面的浮栅12，位于所述浮栅12表面的控制栅氧化层13和位于所述控制栅氧化层13表面的控制栅14；位于所述浮栅12、控制栅14一侧的衬底10表面的选择栅氧化层15和位于所述选择栅氧化层15表面的选择栅16，所述选择栅16包括第一选择栅17和位于第一选择栅17表面的第二选择栅18；覆盖所述浮栅12、控制栅14侧壁的侧墙20和覆盖所述选择栅16侧壁的侧墙20；位于所述选择栅16、浮栅12之间暴露出的衬底10内的共用源漏区21，位于所述选择栅16另一侧暴露出的衬底10内的源区22和位于所述浮栅12另一侧暴露出的衬底10内的漏区23。当过度擦除现象过于严重时，浮栅12底部的沟道区在控制栅14未施加电压时也持续打开，但由于选择栅16底部的沟道区仍能保持关闭状态，使得源区22、漏区23之间未导通，从而能防止数据误读。
但上述分离栅极的闪存存储器单元的工作稳定性不佳，仍不能很好的解决闪存存储器单元过度擦除导致数据误读的问题。
发明内容
本发明解决的问题是提供一种闪存存储器的制造方法，使得最终形成的闪存存储器的工作稳定性较佳。
为解决上述问题，本发明提供一种闪存存储器的制造方法，包括：提供半导体衬底；在所述半导体衬底表面形成第一层介电层，在所述第一层介电层表面形成第一层多晶硅层；对浮栅对应位置的第一层多晶硅层进行N型离子注入；对浮栅对应位置和选择栅对应位置之间的第一层多晶硅层进行氧离子注入；在所述第一层多晶硅层表面形成第二层介电层，且刻蚀去除选择栅对应位置的第二层介电层；在所述第二层介电层表面和暴露出的第一层多晶硅层表面形成第二层多晶硅层，所述选择栅对应位置的第二层多晶硅层中掺杂有P型离子；依次对所述第二层多晶硅层、第二层介电层、第一层多晶硅层、第一层介电层进行刻蚀，形成位于半导体衬底表面的存储单元结构和位于存储单元结构一侧的半导体衬底表面的选择栅结构，所述存储单元结构包括位于半导体衬底表面的浮栅介电层、位于浮栅介电层表面的浮栅、位于浮栅表面的控制栅介电层和位于控制栅介电层表面的控制栅，所述选择栅结构包括位于半导体衬底表面的选择栅介电层、位于选择栅介电层表面的第一选择栅和位于第一选择栅表面的第二选择栅，所述第一选择栅和第二选择栅构成选择栅；在所述存储单元结构和选择栅结构之间的半导体衬底内形成共用源漏区，在存储单元结构、选择栅结构另一侧的半导体衬底内形成源区或漏区。
可选的，所述氧离子注入的注入深度等于或大于所述第一层多晶硅层的厚度，使得所述浮栅对应位置和选择栅对应位置之间的全部厚度的第一层多晶硅层成为氧化硅层。
可选的，所述氧离子注入的工艺包括：离子注入浓度范围为5E12atom/cm2～1E15atom/cm2，离子注入的能量范围为1KeV～50KeV，所述注入工艺的方向与半导体衬底法线方向之间的夹角为0度～5度。
可选的，所述第一层多晶硅层的厚度范围为500埃～2000埃。
可选的，先对浮栅对应位置的第一层多晶硅层进行N型离子注入，再对浮栅对应位置和选择栅对应位置之间的第一层多晶硅层进行氧离子注入。
可选的，先对浮栅对应位置和选择栅对应位置之间的第一层多晶硅层进行氧离子注入，再对浮栅对应位置的第一层多晶硅层进行N型离子注入。
可选的，进行氧离子注入后，对第一层多晶硅层进行第一退火处理，使得氧离子与第一层多晶硅层发生反应形成氧化硅层。
可选的，所述氧化硅层的宽度小于或等于浮栅和第一选择栅之间的最小距离。
可选的，所述氧化硅层的厚度小于或等于第一层多晶硅层的厚度。
可选的，所述第二层多晶硅层中掺杂有P型离子的工艺为P型离子注入工艺或原位掺杂工艺。
可选的，所述第二层多晶硅层中掺杂有P型离子后，对第二层多晶硅层进行第二退火处理，使得第二层多晶硅层的P型杂质离子从位于第二层多晶硅层扩散到相接触的第二层多晶硅层内。
可选的，刻蚀形成选择栅后，对所述选择栅进行第二退火处理，使得第二选择栅的P型杂质离子从第二选择栅扩散到相接触的第一选择栅内。
可选的，所述N型离子注入浓度的范围为5E14atom/cm2～5E15atom/cm2，离子注入的能量范围为5KeV～60KeV。
可选的，所述P型掺杂浓度范围为5E14atom/cm2～5E15atom/cm2。
可选的，在形成共用源漏区、源区和漏区之前，在所述存储单元结构和选择栅结构的侧壁形成侧墙。
与现有技术相比，本发明的技术方案具有以下优点：
由于在对浮栅对应位置的第一层多晶硅层进行N型离子注入之前或之后，对浮栅对应位置和选择栅对应位置之间的第一层多晶硅层进行氧离子注入，使得浮栅对应位置和选择栅对应位置之间的第一层多晶硅层变成氧化硅层，利用所述氧化硅层阻挡浮栅对应位置的第一层多晶硅层中的N型离子横向扩散，使得后续将选择栅对应的第二层多晶硅层中的P型杂质离子扩散到第一层多晶硅层中，不会在第一选择栅内形成多晶硅耗尽层，从而能有效的控制选择栅底部的沟道区的开/关状态，从而能提高存储器的读写效率，且最终形成的闪存存储器的工作稳定性较佳。
附图说明
图1是现有技术的一种闪存存储器单元的剖面结构示意图；
图2～图10是本发明实施例的闪存存储器的制造过程的剖面结构示意图。
具体实施方式
由于现有的分离栅极的闪存存储器单元的工作稳定性不佳，对现有技术的闪存存储器单元经过研究发现，请参考图1，选择栅16的第一选择栅17和浮栅12通常是采用第一层多晶硅层刻蚀形成，控制栅14和选择栅16的第二选择栅18通常是采用第二层多晶硅层刻蚀形成，且为了提高写入窗口（program margin），所述浮栅12为N型掺杂，为了提高擦除窗口（erasemargin），所述选择栅16为P型掺杂。因此，在现有的形成工艺中，形成第一层多晶硅层后，利用掩膜对浮栅12对应位置的第一层多晶硅层进行N型掺杂，然后形成第二层多晶硅层后，对第二层多晶硅层进行P型掺杂。由于选择栅16对应位置的第一层多晶硅层与第二层多晶硅层相接触，因此第二层多晶硅层中的P型杂质离子扩散到第一层多晶硅层中，使得最终刻蚀形成的第一选择栅17掺杂有P型杂质离子。但由于利用掩膜对浮栅12对应位置的第一层多晶硅层进行N型掺杂后，所述N型杂质离子也会横向扩散进入第一选择栅17对应的位置，从而可能会在第一选择栅17内形成多晶硅耗尽层，不能有效地将选择栅16底部的沟道区保持关闭状态，源区22、漏区23之间仍有可能发生导通，仍可能导致数据误读，所述分离栅极的闪存存储器单元的工作稳定性不佳。
为此，本发明实施例提供一种闪存存储器的制造方法，在对浮栅对应位置的第一层多晶硅层进行N型离子注入之前或之后，对浮栅对应位置和选择栅对应位置之间的第一层多晶硅层进行氧离子注入，使得浮栅对应位置和选择栅对应位置之间的第一层多晶硅层变成氧化硅层，利用所述氧化硅层阻挡浮栅对应位置的第一层多晶硅层中的N型离子横向扩散，使得后续将选择栅对应的第二层多晶硅层中的P型杂质离子扩散到第一层多晶硅层中，不会在第一选择栅内形成多晶硅耗尽层，从而能有效的控制选择栅底部的沟道区的开/关状态，从而能提高存储器的读写效率，且最终形成的闪存存储器的工作稳定性较佳。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图2～图10，为本发明实施例的闪存存储器的制造过程的剖面结构示意图。
请参考图2，提供半导体衬底100。
所述半导体衬底100为硅衬底、锗衬底、锗硅衬底、碳化硅衬底、氮化镓衬底、绝缘体上硅衬底等。在本实施例中，所述半导体衬底100为硅衬底，所述半导体衬底100内掺杂有N型或P型杂质离子。
依旧请参考图2，在所述半导体衬底100表面形成第一层介电层110，在所述第一层介电层110表面形成第一层多晶硅层120。
所述第一层介电层110为氧化硅层、氮化硅层、氮氧化硅层其中的一层或多层堆叠结构。在本实施例中，所述第一层介电层110为氧化硅层，所述第一层介电层110后续用于形成浮栅介电层和选择栅介电层。
所述第一层多晶硅层120为未掺杂的多晶硅层。所述第一层多晶硅层120后续用于形成浮栅和第一选择栅。
在本实施例中，所述第一层多晶硅层120的厚度范围为500埃～2000埃。在其他实施例中，所述第一层多晶硅层也可以为其他合适的厚度。
请参考图3，在所述第一层多晶硅层120表面形成第一掩膜层126，以所述第一掩膜层126为掩膜，对浮栅对应位置的第一层多晶硅层120进行N型离子注入。
所述第一掩膜层126为硬掩膜层或光刻胶层。在本实施例中，所述第一掩膜层126为光刻胶层，所述第一掩膜层126的形成工艺包括：在所述第一层多晶硅层120表面形成光刻胶薄膜，对所述光刻胶薄膜进行曝光显影，形成具有第一开口127的第一掩膜层126，所述第一开口127的位置对应于后续形成的浮栅的位置，即对应后续形成的存储单元结构的位置。在本实施例中，所述第一开口127的尺寸等于后续形成的浮栅的尺寸，使得只在所述浮栅对应位置的第一层多晶硅层120内注入N型离子，所述N型离子为P、As等。
在现有技术中，为了抑制浮栅对应位置的第一层多晶硅层120内的N型离子横向扩散到第一选择栅对应位置的第一层多晶硅层120中，所述N型离子注入的杂质掺杂浓度受到限制，但过小的N型掺杂浓度会影响写入窗口。而在本实施例中，由于后续的氧化硅层的阻挡，所述注入到浮栅对应位置的第一层多晶硅层120内的N型离子的浓度可以很高，从而有利于提高闪存存储器的写入窗口。在本实施例中，所述N型离子注入浓度的范围为5E14atom/cm2～5E15atom/cm2，离子注入的能量范围为5KeV～60KeV。。
在其他实施例中，所述第一开口的尺寸也可以大于后续形成的浮栅的尺寸，使得在所述浮栅对应位置及相邻的部分第一层多晶硅层内都注入有N型离子，只要所述开口不在选择栅对应的位置，由于后续工艺会将第一层多晶硅层部分去除只保留浮栅和第一选择栅，因此在所述浮栅对应位置及相邻的部分第一层多晶硅层内都注入有N型离子不会影响浮栅的电学性能。
请参考图4，去除所述第一掩膜层126（请参考图3），在所述第一层多晶硅层120表面形成第二掩膜层128，以所述第二掩膜层128为掩膜，对浮栅对应位置和第一选择栅对应位置之间的第一层多晶硅层120进行氧离子注入，形成氧化硅层125。
在本实施例中，去除所述第一掩膜层126的工艺为灰化工艺。
所述第二掩膜层128为硬掩膜层或光刻胶层。在本实施例中，所述第二掩膜层128为光刻胶层，形成第二掩膜层128的工艺包括：在所述第一层多晶硅层120表面形成光刻胶薄膜，对所述光刻胶薄膜进行曝光显影，形成具有第二开口129的第二掩膜层128，所述第二开口129对应于浮栅对应位置和第一选择栅对应位置之间的第一层多晶硅层120，且所述第二开口128对应于后续形成的氧化硅层125的位置，使得所述氧化硅层125位于浮栅对应位置和第一选择栅对应位置之间的第一层多晶硅层120内。所述第二开口129的宽度等于或小于浮栅和第一选择栅之间的最小距离。
在本实施例中，对浮栅对应位置和第一选择栅对应位置之间的第一层多晶硅层120进行氧离子注入的具体工艺包括：离子注入浓度范围为5E12atom/cm2～1E15atom/cm2，离子注入的能量范围为1KeV～50KeV，所述离子注入工艺的方向与半导体衬底法线方向之间的夹角为0度～5度。通过调节离子注入的能量，可以调节最终形成的氧化硅层125的厚度。
在本实施例中，先对浮栅对应位置的第一层多晶硅层120进行N型离子注入，再对浮栅对应位置和选择栅对应位置之间的第一层多晶硅层120进行氧离子注入，在完成氧离子注入后，对所述第一层多晶硅层120进行第一退火处理，所述第一退火处理为尖峰退火、恒温退火等，利用所述第一退火工艺将注入离子激活，所述氧离子与第一层多晶硅层120中的硅发生反应形成氧化硅层125。由于所述第一退火处理在完成氧离子注入之后进行，因此N型离子基本上没有进行横向扩散就被所形成的氧化硅层125所阻挡，因此所述N型离子不会扩散到选择栅对应位置之间的第一层多晶硅层120中，避免后续在第一选择栅内形成多晶硅耗尽区，从而能提高存储器的读写效率，最终形成的闪存存储器的工作稳定性较佳。
在其他实施例中，也可以先对浮栅对应位置和选择栅对应位置之间的第一层多晶硅层进行氧离子注入，再对浮栅对应位置的第一层多晶硅层进行N型离子注入。且在进行N型离子注入之前，先利用第一退火处理将浮栅对应位置和选择栅对应位置之间的第一层多晶硅层变为氧化硅层，可以避免后续在浮栅对应位置的第一层多晶硅层进行N型离子注入后，所述N型离子会横向扩散到选择栅对应位置之间的第一层多晶硅层中。
所述氧化硅层125的厚度小于或等于第一层多晶硅层120的厚度，由于所述氧化硅层125位于浮栅对应位置和第一选择栅对应位置之间，所述氧化硅层125可以隔离或部分隔离浮栅对应位置和第一选择栅对应位置的第一层多晶硅层120，使得位于浮栅对应位置的第一层多晶硅层120内的N型离子不容易扩散到第一选择栅对应位置的第一层多晶硅层120中，避免后续在所述第一选择栅内形成多晶硅耗尽层，使得不能有效的控制选择栅底部的沟道区的开/关状态，容易造成数据误读，使得最终形成的闪存存储器的工作稳定性较差。在本实施例中，所述氧离子注入的注入深度等于或大于所述第一层多晶硅层120的厚度，使得所述浮栅对应位置和选择栅对应位置之间的全部厚度的第一层多晶硅层120完全成为氧化硅层125，所述氧化硅层125能完全防止N型离子扩散到选择栅对应位置之间的第一层多晶硅层120内。
请参考图5，去除所述第二掩膜层128（请参考图4），在所述第一层多晶硅层120和氧化硅层125表面形成第二层介电层130，在所述第二层介电层130表面形成第三掩膜层136，以所述第三掩膜层136为掩膜，对第二层介电层130进行刻蚀去除选择栅对应位置的第二层介电层。
在本实施例中，去除所述第二掩膜层128的工艺为灰化工艺。
所述第二层介电层130为氧化硅层、氮化硅层、氮氧化硅层其中的一层或多层堆叠结构。在本实施例中，所述第二层介电层130为氧化硅层，所述第二层介电层110后续用于形成控制栅介电层。
所述第三掩膜层136为硬掩膜层或光刻胶层。在本实施例中，所述第三掩膜层136为光刻胶层，所述第三掩膜层136的形成工艺包括：在所述第二层介电层130表面形成光刻胶薄膜，对所述光刻胶薄膜进行曝光显影，形成具有第三开口137的第三掩膜层136，所述第三开口137的位置对应于后续形成的选择栅的位置。在本实施例中，所述第三开口137的尺寸等于后续形成的选择栅的尺寸，使得后续形成的第二选择栅完全位于第一选择栅的表面，第二选择栅中的P型杂质离子能够直接扩散到第一选择栅中，使得整个选择栅都掺杂有P型杂质离子。在其他实施例中，所述第三开口的尺寸也可以略大于或小于后续形成的选择栅的尺寸。
在本实施例中，对第二层介电层130进行刻蚀的工艺为干法刻蚀工艺。刻蚀形成的第二层介电层130的开口的尺寸可以大于、小于或等于后续形成的选择栅的尺寸。
请参考图6，在所述第二层介电层130表面和暴露出的第一层多晶硅层120表面形成第二层多晶硅层140，所述第二层多晶硅层140中掺杂有P型离子。
所述第二层多晶硅层140后续用于形成控制栅和第二选择栅。第二层多晶硅层140内掺杂P型离子的工艺为离子注入工艺或原位掺杂工艺。
在本实施例中，利用离子注入工艺在所述控制栅对应位置和第二选择栅对应位置的第二层多晶硅层140内掺杂有P型离子，所述P型离子为B、In等，所述P型掺杂浓度范围为5E14atom/cm2～5E15atom/cm2，注入的能量范围为1KeV到20KeV。在其他实施例中，也可以在第二选择栅对应位置的第二层多晶硅层内掺杂有P型离子，在控制栅对应位置的第二层多晶硅层内掺杂有N型离子。
请参考图7，对所述第二层多晶硅层140进行第二退火处理，使得所述第二层多晶硅层140中的P型离子扩散到第一层多晶硅层120中。
在本实施例中，所述第二退火处理为尖峰退火、恒温退火等，利用所述第二退火工艺将注入的P型离子激活并使得第二层多晶硅层140中的P型离子扩散到第一层多晶硅层120中。
在其他实施例中，所述第二退火处理也可以在刻蚀形成选择栅结构后进行，由于刻蚀形成的选择栅包括第一选择栅和位于第一选择栅表面的第二选择栅表面，利用第二退火处理将第二选择栅内掺杂的P型离子扩散到第一选择栅内，从而使得整个选择栅都掺杂有P型离子。
在其他实施例中，进行氧离子注入后，也可以不进行第一退火处理，只进行第二退火处理，节省了热预算，且所述第二退火处理不仅将第二层多晶硅层中的P型离子扩散到第一层多晶硅层中，还将第一层多晶硅层中的氧离子激活且与第一层多晶硅层的多晶硅发生反应形成氧化硅层。
请参考图8，对所述第二层多晶硅层140（请参考图7）、第二层介电层130（请参考图7）、第一层多晶硅层120（请参考图7）、第一层介电层110（请参考图7）进行刻蚀，形成位于半导体衬底100表面的存储单元结构200和位于存储单元结构200一侧的半导体衬底100表面的选择栅结构300，所述存储单元结构200包括位于半导体衬底100表面的浮栅介电层210、位于浮栅介电层210表面的浮栅220、位于浮栅220表面的控制栅介电层230和位于控制栅介电层230表面的控制栅240，所述选择栅结构300包括位于半导体衬底100表面的选择栅介电层310、位于选择栅介电层310表面的第一选择栅320和位于第一选择栅320表面的第二选择栅340，所述第一选择栅320和第二选择栅340构成选择栅350。
在本实施例中，所述第一层介电层110被刻蚀形成浮栅介电层210和选择栅介电层310，所述第一层多晶硅层120被刻蚀形成浮栅220和第一选择栅320，所述第二层介电层130被刻蚀形成控制栅介电层230，所述第二层多晶硅层140被刻蚀形成控制栅240和第二选择栅340。
由于通过氧离子注入使得浮栅对应位置和第一选择栅对应位置之间的第一层多晶硅层120形成有氧化硅层125，所述氧化硅层125能防止N型离子横向扩散，因此所述第一选择栅320内不会形成多晶硅耗尽区，
请参考图9，在所述存储单元结构200和选择栅结构300的侧壁形成侧墙400。
所述侧墙400的具体形成工艺包括：在所述半导体衬底100表面、存储单元结构200和选择栅结构300表面形成侧墙薄膜，对所述侧墙薄膜400进行回刻蚀形成侧墙400。所述侧墙400用于作为后续离子注入的掩膜，使得后续的离子注入工艺不会注入到存储单元结构200和选择栅结构300的侧壁，不会影响存储单元结构200和选择栅结构300的电学性能。
请参考图10，在所述存储单元结构200和选择栅结构300之间的半导体衬底100内形成共用源漏区101，在存储单元结构200另一侧的半导体衬底100内形成源区102，在选择栅结构300另一侧的半导体衬底100内形成漏区103。
在本实施例中，所述共用源漏区101、源区102、漏区103的形成工艺包括：以所述存储单元结构200、选择栅结构300和侧墙400为掩膜，对半导体衬底100进行离子注入，在所述存储单元结构200和选择栅结构300之间的半导体衬底100内形成共用源漏区101，在存储单元结构200另一侧的半导体衬底100内形成源区102，在选择栅结构300另一侧的半导体衬底100内形成漏区103，所述共用源漏区101、源区102、漏区103同时形成。所述离子注入的杂质离子为N型或P型离子。
在其他实施例中，所述共用源漏区、源区、漏区也可为分开形成。
在其他实施例中，漏区也可以在存储单元结构另一侧的半导体衬底内，源区也可以在选择栅结构另一侧的半导体衬底内。
形成所述源区102、漏区103后，在所述源区102、漏区103表面形成字线结构（未图示）。
综上，由于在对浮栅对应位置的第一层多晶硅层进行N型离子注入之前或之后，对浮栅对应位置和选择栅对应位置之间的第一层多晶硅层进行氧离子注入，使得浮栅对应位置和选择栅对应位置之间的第一层多晶硅层变成氧化硅层，利用所述氧化硅层阻挡浮栅对应位置的第一层多晶硅层中的N型离子横向扩散，使得后续将选择栅对应的第二层多晶硅层中的P型杂质离子扩散到第一层多晶硅层中，不会在第一选择栅内形成多晶硅耗尽层，从而能有效的控制选择栅底部的沟道区的开/关状态，从而能提高存储器的读写效率，且最终形成的闪存存储器的工作稳定性较佳。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种闪存存储器的制造方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底表面形成第一层介电层，在所述第一层介电层表面形成第一层多晶硅层；
对浮栅对应位置的第一层多晶硅层进行N型离子注入；
对浮栅对应位置和选择栅对应位置之间的第一层多晶硅层进行氧离子注入；
在所述第一层多晶硅层表面形成第二层介电层，且刻蚀去除选择栅对应位置的第二层介电层；
在所述第二层介电层表面和暴露出的第一层多晶硅层表面形成第二层多晶硅层，所述选择栅对应位置的第二层多晶硅层中掺杂有P型离子；
依次对所述第二层多晶硅层、第二层介电层、第一层多晶硅层、第一层介电层进行刻蚀，形成位于半导体衬底表面的存储单元结构和位于存储单元结构一侧的半导体衬底表面的选择栅结构，所述存储单元结构包括位于半导体衬底表面的浮栅介电层、位于浮栅介电层表面的浮栅、位于浮栅表面的控制栅介电层和位于控制栅介电层表面的控制栅，所述选择栅结构包括位于半导体衬底表面的选择栅介电层、位于选择栅介电层表面的第一选择栅和位于第一选择栅表面的第二选择栅，所述第一选择栅和第二选择栅构成选择栅；
在所述存储单元结构和选择栅结构之间的半导体衬底内形成共用源漏区，在存储单元结构、选择栅结构另一侧的半导体衬底内形成源区或漏区。
2.如权利要求1所述的闪存存储器的制造方法，其特征在于，所述氧离子注入的注入深度等于或大于所述第一层多晶硅层的厚度，使得所述浮栅对应位置和选择栅对应位置之间的全部厚度的第一层多晶硅层成为氧化硅层。
3.如权利要求1所述的闪存存储器的制造方法，其特征在于，所述氧离子注入的工艺包括：离子注入浓度范围为5E12atom/cm2～1E15atom/cm2，离子注入的能量范围为1KeV～50KeV，所述注入工艺的方向与半导体衬底法线方向之间的夹角为0度～5度。
4.如权利要求1所述的闪存存储器的制造方法，其特征在于，所述第一层多晶硅层的厚度范围为500埃～2000埃。
5.如权利要求1所述的闪存存储器的制造方法，其特征在于，先对浮栅对应位置的第一层多晶硅层进行N型离子注入，再对浮栅对应位置和选择栅对应位置之间的第一层多晶硅层进行氧离子注入。
6.如权利要求1所述的闪存存储器的制造方法，其特征在于，先对浮栅对应位置和选择栅对应位置之间的第一层多晶硅层进行氧离子注入，再对浮栅对应位置的第一层多晶硅层进行N型离子注入。
7.如权利要求5或6所述的闪存存储器的制造方法，其特征在于，进行氧离子注入后，对第一层多晶硅层进行第一退火处理，使得氧离子与第一层多晶硅层发生反应形成氧化硅层。
8.如权利要求7所述的闪存存储器的制造方法，其特征在于，所述氧化硅层的宽度小于或等于浮栅和第一选择栅之间的最小距离。
9.如权利要求7所述的闪存存储器的制造方法，其特征在于，所述氧化硅层的厚度小于或等于第一层多晶硅层的厚度。
10.如权利要求1所述的闪存存储器的制造方法，其特征在于，所述第二层多晶硅层中掺杂有P型离子的工艺为P型离子注入工艺或原位掺杂工艺。
11.如权利要求10所述的闪存存储器的制造方法，其特征在于，所述第二层多晶硅层中掺杂有P型离子后，对第二层多晶硅层进行第二退火处理，使得第二层多晶硅层的P型杂质离子从位于第二层多晶硅层扩散到相接触的第二层多晶硅层内。
12.如权利要求1所述的闪存存储器的制造方法，其特征在于，刻蚀形成选择栅后，对所述选择栅进行第二退火处理，使得第二选择栅的P型杂质离子从第二选择栅扩散到相接触的第一选择栅内。
13.如权利要求1所述的闪存存储器的制造方法，其特征在于，所述N型离子注入浓度的范围为5E14atom/cm2～5E15atom/cm2，离子注入的能量范围为5KeV～60KeV。
14.如权利要求1所述的闪存存储器的制造方法，其特征在于，所述P型掺杂浓度范围为5E14atom/cm2～5E15atom/cm2。
15.如权利要求1所述的闪存存储器的制造方法，其特征在于，在形成共用源漏区、源区和漏区之前，在所述存储单元结构和选择栅结构的侧壁形成侧墙。
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