TW201535612A - 低電場源極抹除非揮發性記憶體單元及其製造方法 - Google Patents

Abstract

一種低電場源極抹除非揮發性記憶體單元，包含一基板，該基板具有上表面，上表面的一側形成汲極區，另一側形成源極區，該源極區具有一從濃摻雜區向汲極一側延伸的淡摻雜區，形成於基板上表面的側牆表面上，該記憶體結構還包括第一介電層、選擇閘極區、穿隧介電層、浮動閘極區、控制閘極區、以及第二介電層，其中浮動閘極區的一側外緣與源極淡摻雜區對齊，並與濃摻雜區形成水平或垂直錯位。本發明能夠減輕閘極引發源極漏電流效應所造成的漏電流，並對導通電流大小有良好的控制，更能配合先進製程縮小記憶體單元的單位面積與製造的完整性。

Description

低電場源極抹除非揮發性記憶體單元及其製造方法

本發明涉及一種積體電路元件的結構及其製造方法，尤其涉及一種低電場源極抹除非揮發性記憶體單元的結構及其製造方法。

非揮發性記憶體(Non-Volatile Memory)具有體積小、重量輕、省電、且資料不隨供應電源斷電而消失的優點，因此非常適合掌上型電子裝置的應用。目前隨著掌上型電子裝置的普及，非揮發性記憶體確已被大量地採用，舉凡作為多媒體的儲存媒介，或是維持電子系統的正常操作皆有其應用。非揮發性記憶體目前正處於一個需求量逐年增大，成本與售價卻逐年降低的正迴圈，已為半導體產業中相當重要的產品之一。

請參考美國專利號US4,698,787。該抹除非揮發性記憶體單元為一傳統的堆疊閘式(Stack-Gate)非揮發性記憶體結構，具有一浮動閘極區(Floating Gate)。在該記憶體 進行寫入“1”的操作時，利用熱電子注入(Hot-electron Injection)的機制，將足夠數量的電子陷捕於該浮動閘極區內，而使該記憶體單位的狀態為“1”；而在該記憶體進行寫入“0”或是抹除的操作時，利用福勒-諾德漢穿隧(Fowler-Nordheim Tunneling)的機制，將電子排出該浮動閘極區之外，而使該記憶體單位的狀態為“0”。由於該記憶體單元的狀態，決定於是否有足夠多的電子陷捕於該浮動閘極區內，因此即使移除供應電源，該記憶體單元的狀態仍得以維持，故稱為非揮發性記憶體。然而此一堆疊閘式之非揮發性記憶體單元有以下缺點：第一、有過度抹除效應。當記憶體單元進行抹除操作時，可能導致過多的電子排出浮動閘極區之外，而造成該記憶體單元的等效電晶體元件的臨界電壓為負電壓，亦即使得該記憶體單元常態為導通狀態而造成不必要的漏電流。第二、進行抹除的操作時，需要較大的操作電流；在記憶體進行抹除操作時，源極電壓遠高於浮動閘極區的電壓，因此會造成閘極引發汲極漏電流(Gate-Induced Drain Leakage,GIDL)效應，而產生從源極到基板的漏電流，因此操作上需要一個供電流能力較強的外接供應電源，而使得整體電路的積體化不容易；另外，為了減輕該漏電流的程度，該源極乃以淡摻雜汲極(Lightly-Doped Drain)的結構實現；然而當製程能力愈先進，而幾何尺寸愈小時，淡摻雜汲極的結構卻也容易造成通道的貫穿效應(Punch-Through Effect)。因此在小於0.2微米的製程下製造堆疊閘式非揮發性記憶體時，便捨棄淡摻雜汲極的結構，而以深N型槽(Deep N-Well)的方式來隔離該源極以及基板而避免漏電流。然而為了節省面積，在一個由堆疊閘式非揮發性記憶體所形成的記憶體矩陣中，會有複數個記憶體單元共用深N型槽；而該共用深N型槽之複數個記憶體單元便由於結構的限制，而必須同時進行抹除的操作，因而犧牲了電路操作上的彈性。最後，在進行寫入“1”的操作時，由於通道的電場強度較大，因此電子發生穿隧的機率較低，因而在操作上需要一較大的電流以增加操作速度。

請參考美國專利號US5,338,952,US5,414,286，此習知技術為一分離閘式(Split-Gate)非揮發性記憶體之結構。如圖1所示，與前述之堆疊式(Stack Gate)習知技術相比，其具有額外的一選擇閘極區。由於該非揮發性記憶體單元的等效電晶體元件，其通道區的導通需要浮動閘極區以及選擇閘極區同時存在大於臨界電壓(Threshold)的正電壓，因此可藉由對選擇閘極區電壓的控制，而避免常態漏電流的缺陷。如同前述的堆疊式(Stack Gate)習之技術，為了減輕抹除操作時的源極GIDL漏電流的程度，該源極以淡摻雜汲極(Lightly-Doped Drain)的擴散結構實現原籍的濃淡摻雜，使源極件次之濃淡摻雜區域均擴散形成於浮動閘極下方，以降低源極橫向電場，進而降低源極與浮動閘極間的垂直電場以 及所產生的GIDL漏電流；然後當製程能力越先進，而幾何尺寸越小時，淡摻雜汲極的結構卻也容易造成通道的貫穿效應(Punch-Through Effect)。因此在小於0.2微米的製程下製造堆疊閘式非揮發性記憶體時，仍然具有較大的晶片面積。

請參考美國專利號US7,009,144,US7,199,424,US7,407,857，此習知技術亦為一分離閘式非揮發性記憶體的結構，其中浮動閘極區的底部存在一階梯狀結構，如圖2所示。該發明與前述之分離閘式非揮發性記憶體(圖1)習知技術相比，此楔形結構雖然不能完全避免在進行抹除操作時，所造成的閘極引發汲極漏電流效應，但此楔形結構的源極區延伸至階梯狀結構穿隧氧化層的較厚區域；可大幅降低浮動閘極區與源極區質檢的垂直電場度，從而減輕該源極到基板漏電流的程度。然而此非揮發性記憶體單元的等效電晶體元件，其導通時導通電流大小將決定於該楔形結構所形成的較厚的閘極介電層，造成該導通電流大小的變異較大，進而影響記憶體的良率。且該階梯狀結構浮動閘極較厚的穿隧介電層，易導致汲極與源極間的短通路現象，進而大幅限制該結構的進一步微縮的可能。

有鑑於此，本發明人潛心構思並更深入研究，終於發明出一種低電場源極抹除非揮發性記憶體單元及其製造方法。

本發明提供一種低電場源極抹除非揮發性記憶體單元及其製造方法，其主要目的是提供一種非揮發性記憶體，藉由抹除操作電壓，下浮動閘極的尖端電廠效應，仍能有效進行電子能夠減輕閘極引逸出於浮動閘極並進行穿隧至淡摻雜源極區，同時避免源極濃摻雜區與浮動閘極重疊所造成的高電場與其導致的GIDL源極漏電流。

為達前述目的，本發明提供一種低電場源極抹除非揮發性記憶體單元，包含：基板、第一介電層、穿隧介電層、源極絕緣層、選擇閘極區、浮動閘極區、第二介電層、以及控制閘極區。該基板為一半導體基板，通常為p型矽基板。該基板具有一上表面或一與該上表面相接的溝槽。該基板的一側以摻雜方式形成一汲極擴散區。該上表面的另一側以摻雜方式形成一源極區。該源極區具有一從濃摻雜區向汲極一側延伸的淡摻雜區形成於基板上表面或一與該基板上表面相接的溝槽的側牆表面上。源極擴散區及汲極擴散區通常為n型摻雜區。該第一介電層形成於該基板的上表面，且位於該汲極擴散區一側。一穿隧介電層，形成於該基板的上表面的淡摻雜源極區及汲極區之間，且近淡摻雜源極區一側，並與第一介電層連接。一浮動閘極區，形成於該穿隧介電層的表面上，且該浮動閘極區的源極一側外緣與源極淡摻雜區對齊，並與源極濃摻雜區形成水平或垂直錯位。一控制閘極區，形成於該浮動閘極區的表面上，且該控制閘極區與該浮 動閘極區以一第二介電層相絕緣。第一介電層與穿隧介電層上方的選擇閘極與浮動閘極之間以一絕緣介電層分開。

為達前述目的，本發明提供一種低電場源極抹除非揮發性記憶體單元的製造方法，此方法之步驟首先為提供一基板。該基板為一半導體基板，通常為p型矽基板，且該基板具有上表面。接下來依次為形成第一介電層於該基板的上表面。形成多晶矽選擇閘極區於該第一介電層之上。形成一選擇閘極區側壁絕緣層。藉由矽基板氧化形成穿隧介電層，接著形成自動對準的浮動閘極多晶矽。形成一自對準淡摻雜源極擴散區並移除多餘的多晶矽以保留穿隧氧化層上方的浮動閘極。形成一離子佈植隔離層，該隔離層具有一厚度阻擋離子佈植的水平方向摻雜；然後以垂直方向離子佈植形成源極濃摻雜區，並與穿隧介電層上方的浮動閘極形成水平方向的錯位。接著於該浮動閘極區及該選擇閘極區之上，形成一第二介電層。於該第二介電層之上，形成一控制閘極區。最後以摻雜方式形成一汲極擴散區，汲極擴散區通常為n型摻雜區。

為達前述目的，本發明提供另一種低電場源極抹除非揮發性記憶體單元的製造方法，此方法之步驟首先為提供一基板。該基板為一半導體基板，通常為p型矽基板，且該基板具有上表面。接下來依次為形成第一介電層於該基板的上表面。形成多晶矽選擇閘極區於該第一介電層之上。形 成一選擇閘極區側壁絕緣層。藉由矽基板氧化形成穿隧介電層。以多晶矽化學沉積以及平坦化處理形成等高度的第一絕緣層與浮動閘極多晶矽的上表面，再施以多晶矽回蝕刻(Etch-Back)形成一凹陷的浮動閘極多晶矽的上表面，形成一自對準隔離側牆，以蝕刻方式去除多餘的多晶矽以保留穿隧氧化層上方的浮動閘極。接著繼續向下蝕刻形成一矽基板的凹陷溝槽。形成一離子佈植隔離層，該隔離層厚度可以為較前述製造方法為薄；以斜角度離子佈植形成源極淡摻雜區，然後以垂直方向離子佈植形成源極濃摻雜區，並與穿隧介電層上方的浮動閘極形成垂直方向的錯位。以一快速氧化修補離子佈植晶格缺陷，接著以氧化矽化學沉積填滿該溝槽，以平坦化處理形成等高度的第一絕緣層與溝槽絕緣氧化矽的上表面，再施以矽回蝕刻(Etch-Back)形成一凹陷的溝槽絕緣氧化矽的上表面。接著於該浮動閘極區及該選擇閘極區之上，形成一第二介電層。於該第二介電層之上，形成一控制閘極區。最後以摻雜方式形成一汲極擴散區，汲極擴散區通常為n型摻雜區。

本發明利用所提供的低電場源極抹除非揮發性記憶體單元及其製造方法，可以獲得的功效在於：本發明有鑒於源極抹除操作下浮動閘極多晶矽指向源極擴散區為具有尖端電廠效應，其電子穿隧所需的浮動閘極尖端電場於源極濃摻雜的重疊與否已無太大影響。而本發明之功效在於，由 於低電場源極抹除非揮發性記憶體單元之浮動閘極區僅與源極延伸的淡摻雜區重疊，而與源極濃摻雜形成一水平方向或垂直方向錯位，因而源極區與p型矽基板之間的水平與垂直電場強度能夠被有效地降低，因而減小了閘極引發源極漏電流效應所造成的源極擴散區到p型矽基板的漏電流，也進而減低了供應電源的供電流能力需求，使整體電路的積體化較易實現。

有關本發明為達成上述目的，所採用之技術、手段及其他之功效，茲舉一較佳可行實施例並配合圖式詳細說明如后。

〔習知〕

1‧‧‧p型矽基板

3‧‧‧選擇閘極區

4‧‧‧第一絕緣層

5‧‧‧穿隧介電層

8‧‧‧浮動閘極區

9‧‧‧汲極區

10‧‧‧源級區

11‧‧‧第二介電層

13‧‧‧第一介電層

17‧‧‧二氧化矽或氮化矽複合側壁絕緣層

〔本發明〕

1‧‧‧p型矽基板

1a‧‧‧上表面

2‧‧‧溝槽底部表面

2a‧‧‧溝槽底面表面

2b‧‧‧溝槽側面表面

3‧‧‧選擇閘極區

4‧‧‧第一絕緣層

5‧‧‧穿隧介電層

6‧‧‧源極絕緣層

7‧‧‧多晶矽層

8‧‧‧浮動閘極區

9‧‧‧汲極區

10‧‧‧源級區

10a‧‧‧n型摻雜區

11‧‧‧第二介電層

12‧‧‧控制閘極區

13‧‧‧第一介電層

15‧‧‧氮化矽側壁隔離層

17‧‧‧二氧化矽或氮化矽複合側壁絕緣層

18‧‧‧二氧化矽或氮化矽側壁隔離層

第1圖為與本發明相關之一先前技術剖面示意圖。

第2圖為與本發明相關的另一先前技術剖面示意圖。

第3圖為本發明的低電場源極抹除非揮發性記憶體單元第一實施例的剖面示意圖。

第4a圖為本發明的低電場源極抹除非揮發性記憶體單元第一實施例製造方法的形成選擇閘極區，第一絕緣層，以及側壁隔離層結構的示意圖。

第4b圖為基於第4a圖的結構形成穿隧氧化層結構的示意圖。

第4c圖為基於第4b圖的結構形成浮動閘極側壁的示意圖。

第4d圖為基於第4c圖的結構形成浮動閘極區以及源極淡摻雜區的示意圖。

第4e圖為基於第4d圖的結構形成離子佈植隔離層的示意圖。

第4f圖為基於第4e圖的結構形成源極濃摻雜區的示意圖。

第4g圖為基於第4f圖的結構形成離子佈植隔離層的另一種方法的示意圖。

第4h圖為基於第4f圖、第4g圖的結構形成汲極區以及源極氧化層的示意圖。

第4i圖為基於第4h圖的結構形成第二介電層以及控制閘極區的示意圖。

第5圖為本發明的低電場源極抹除非揮發性記憶體單元的第二實施例的示意圖。

第6a圖為本發明的低電場源極抹除非揮發性記憶體單元的第二實施例製造方法中形成選擇閘極區，第一絕緣層，以及側壁隔離層結構的示意圖。

第6b圖為基於第6a圖的結構形成穿隧氧化層結構的示意圖。

第6c圖為基於第6b圖的結構形成浮動閘極多晶矽覆蓋平坦化結構的示意圖。

第6d圖為基於第6c圖的結構形成浮動閘極多晶矽覆蓋回蝕刻結構的示意圖。

第6e圖為基於第6d圖的結構形成自對準蝕刻阻擋層的示意圖。

第6f圖為基於第6e圖的結構形成源極溝槽區的示意圖。

第6g圖為基於第6f圖的結構形成源極溝槽區的源極濃淡摻雜區結構示意圖。

第6h圖為基於第6g圖的結構形成半填滿源極溝槽區的源極絕緣結構示意圖。

第6i圖為基於第6h圖的結構形成第二介電層以及控制閘極區的示意圖。

第6j圖為本發明的低電場源極抹除非揮發性記憶體單元第二實施例的剖面示意圖。

在本發明被詳細描述之前，要注意的是在以下的說明內容中，類似的元件是以相同的編號來表示。

以下說明內容的技術用語參照本技術領域習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語的解釋以本說明書說明或定義為准。另外，本說明書所提及用語「上」、「下」、「於」等，在實施為可能的前提下，涵義可包含直接或間接地在某物或某參考物件之「上」、「下」，以及直接或間接地「於」某物或某參考物件，所謂「間接」是指其間尚有中間物或物理空間存在；當提及「鄰近」、「之間」等用語時，在實施為可能的前提下，涵義可包含兩物或兩參考物件間存在其它中間物或空間，以及不存在其它中間物或空間。再者，以下內容關於半導體製程，對於半導體製程領域所習見的氧化層生成、微影、蝕刻、清洗、擴散、離子佈植、化學暨物理氣相沉積等技術，若不涉及本發明的技 術特徵，將不予贅述。此外，圖示所示元件的形狀、尺寸、比例等僅為示意，說明書中敘述的參數與製程能力有關，是供本技術領域具有通常知識者瞭解本發明之用，而非對本發明之實施範圍加以限制。另外，說明書中敘述的製造方法針對單一非揮發性記憶體元件的製造而描述者，事實上本技術領域具有通常知識者皆可利用習知技術，而據以實施具產業利用性之由複數個非揮發性記憶體單元所構成的非揮發性記憶體矩陣。

為使 貴審查委員對本發明之目的、特徵及功效能夠有更進一步之瞭解與認識，以下茲請配合【圖式簡單說明】詳述如后：圖3為本發明低電場源極抹除非揮發性記憶體單元的剖面示意圖。

請參考圖3所示。圖3包含了左右相對稱的兩組低電場源極抹除非揮發性記憶體單元，以下針對圖中位於左半部的低電場源極抹除非揮發性記憶體單元作說明。該低電場源極抹除非揮發性記憶體單元包含一基板，該基板通常為一p型矽基板1。該p型矽基板1具有一上表面1a。該p型矽基板1中設置一n型摻雜層形成一汲極擴散區9，以及另一n型摻雜層形成一源極擴散區10，其中n型摻雜區10a即為濃度較淡的摻雜區；該汲極擴散區9與該源極擴散區10並不相鄰。

如圖3所示，該低電場源極抹除非揮發性記憶體單元亦包含一第一介電層13、一穿隧介電層5、一選擇閘極區3、一第一絕緣層4、一浮動閘極區8以及一控制閘極區12。

該第一介電層13是一閘極介電層，通常為氧化層，形成於該p型矽基板1的上表面1a上。第一介電層13厚度介於0.5奈米至10奈米之間，該第一介電層13厚度亦可等同於任何邏輯閘介電層厚度。

穿隧介電層5，通常為一二氧化矽穿隧絕緣層，形成於第一介電層13與源極區10之間，並與源極淡摻雜區10a相接或者部分重疊，且穿隧介電層5的厚度介於5奈米至15奈米之間，通常為10奈米。

該選擇閘極區3形成於該第一介電層13之上。該第一絕緣層4形成於選擇閘極區3之上。該浮動閘極區8形成於該穿隧介電層5a之上，且該浮動閘極區8的源極側邊緣與源極淡摻雜區10a相接或者部分重疊。浮動閘極區8與選擇閘極區3以及該第一絕緣層4以一側壁絕緣層17，通常為二氧化矽或二氧化矽與氮化矽之複合層，相隔而形成於該的側面上；前述側壁絕緣層17厚度介於10奈米至30奈米之間，較佳為20奈米。該第二介電層11通常為二氧化矽與氮化矽之複合層，形成於該浮動閘極區8及該第一絕緣層4之上；第二介電層11的厚度介於10奈米至20奈米之間。

該控制閘極區12的厚度通常為100奈米，至少 局部的控制閘極區12形成於該浮動閘極區8之上，且該控制閘極區12與該浮動閘極區8以該第二介電層11相絕緣。

如圖3所示，該浮動閘極區8在電性上為絕緣狀態，與外界並無電性上相連接的關係；然而藉由控制該控制閘極區12的電壓，可利用電容耦合方式間接控制該浮動閘極區8的電壓。

由於低電場源極抹除非揮發性記憶體單元的浮動閘極區8位於源極擴散區淡摻雜區10a的上方，使得當該非揮發性記憶體進行抹除操作時，源極擴散區10與浮動閘極8因水平方向距離錯位使源極濃摻雜區擴散的垂直電場大為降低，且源極淡摻雜區10a與浮動閘極區8因尖端電場效應而仍有效率地於穿隧介電層進行電子穿隧，因而浮動閘極區8與p型矽基板1之間的源極漏電流效應能夠被有效地降低，進而減小了供應電源的供電流能力需求，使整體電路的積體化較易實現。

圖3所示的低電場源極抹除非揮發性記憶體單元的一種製造方法將敘述如下。

請參考圖4a至圖4i，其為本發明所揭露的低電場源極抹除非揮發性記憶體單元的一種製造方法實施例示意圖，其可應用於低電場源極抹除非揮發性記憶體單元的製造上。此實施例包含下列步驟。

如圖4a所示，準備一基板，例如一p型矽基板1。 該p型矽基板具有一上表面1a。

如圖4a所示，利用熱氧化法或其它氧化法，在該p型矽基板之上表面1a形成一第一介電層13。第一介電層13通常為二氧化矽閘極氧化層或其它高-K值介電層，其厚度介於1奈米至10奈米之間。

如圖4a所示，形成一選擇閘極區3以及一第一絕緣層4於第一介電層13上。詳細步驟說明如下，在該第一介電層13的整個表面上，依次形成一厚度為100奈米的多晶矽層，以及一厚度為100奈米的絕緣層。該絕緣層材質可以為氮化矽(SiN)或是矽酸乙脂(Tetraethyl Orthosilicate,TEOS)。然後以一蝕刻阻擋圖樣層形成於該絕緣層之上，在蝕刻阻擋圖樣形成之後，進行選擇性蝕刻，以蝕刻一部份該多晶矽層以及該絕緣層，以形成選擇閘極區3以及第一絕緣層4。

如圖4a所示，移除該蝕刻阻擋圖樣層，並利用高溫氧化沉積法(High-Temperature Oxide(HTO)Deposition Process)，形成一二氧化矽絕緣層於已具有該選擇閘極區3以及該第一絕緣層4的該p型矽基板1的整個表面之上。該二氧化矽絕緣層亦可能與另一氮化矽Spacer(10奈米至20奈米)形成複合層覆蓋於該選擇閘極區3以及該第一絕緣層4的側壁表面之上。二氧化矽絕緣層覆蓋範圍包含外露部份的該二氧化矽閘極氧化層、該選擇閘極區3及該第一絕緣層4的側面、以及該第一絕緣層4的上方。二氧化矽絕緣層厚度介於 10奈米至30奈米之間。該二氧化矽絕緣層在該選擇閘極區3及該第一絕緣層4的側面部份形成一二氧化矽或上述複合側壁絕緣層17；至此，該低電場源極抹除非揮發性記憶體單元之剖面圖如圖4a所示。

如圖4b所示，去除基板1a表面上的殘餘絕緣層，接著利用熱氧化法(Thermal Oxidation)或同步蒸氣氧化法(ISSG)，在基板1a之上形成一穿隧介電層5，其厚度介於5奈米至15奈米之間。

如圖4c所示，在圖4b所示的結構表面上，形成一多晶矽層7，且厚度介於20奈米至200奈米之間，較佳為100奈米。對該多晶矽層7進行反應性離子蝕刻(Reactive Ion Etching，RIE)，該蝕刻法具有很好的方向性，最後的該多晶矽層7只留下位於選擇閘極區3以及該第一絕緣層4側面的部分，至此，該非揮發性記憶體的剖面圖如圖4c所示。

如圖4d所示，利用布植法(Implantation)，將N型原子，較佳為砷(Arsenic)或磷(Phosphorus)原子，摻雜(Doping)進上述選擇閘極區3及第一絕緣層4的一側，濃度為每平方公分10的12次方至每平方公分10的14次方，形成一n型淡摻雜區10a，該淡摻雜區亦可以為濃淡深淺漸次摻雜結構。

如圖4e所示，形成一均勻覆蓋離子佈植隔離層18，該隔離層材質可以為氮化矽(SiN)或是矽酸乙酯 (Tetraethyl Orthorsilicate,TEOS)，其厚度為10奈米至50奈米。

如圖4f所示，利用布植法(Implantation)，將N型原子，較佳為砷(Arsenic)原子，摻雜(Doping)進上述源極淡摻雜區，濃度為每平方公分10的14次方至每平方公分10的16次方，形成一n型濃摻雜區10。至此，該非揮發性記憶體的剖面圖如圖4f所示。

如圖4g所示，為另一種源極濃摻雜完成結構，其不同於圖4e在於回蝕刻(Etch Back)該均勻覆蓋的離子佈植隔離層18，形成離子佈植隔離層18側牆，而除去源極淡摻雜區10a的上表面的離子佈植隔離層則有利於低能量離子佈植的遂行，進一步降低離子佈植所造成的矽晶格缺陷與降低源極阻抗。

如圖4h所示，在圖4g所示去除離子佈植隔離層18後的表面上，形成一快速氧化離子佈植修補層與ONO(Oxide/Nitride/Oxide)介電層，為一第二介電層11，且厚度介於10奈米至20奈米之間，較佳為15奈米。該快速氧化離子佈植修補層同時於源極上方因濃摻雜加速氧化形成較厚的源極絕緣層6。

如圖4i所示，於該第二介電層11之上，形成一控制閘極區12。例如在該第二介電層11的整個表面上，形成一多晶矽層，其厚度為100奈米，接著形成另一蝕刻阻擋圖樣層，進行選擇性蝕刻，留下的該多晶矽層即定義了一控制 閘極區12，該控制閘極區12主要覆蓋於該浮動閘極區8之上，接著移除該蝕刻阻擋圖樣層；至此該非揮發性記憶體的主要結構已完成，其剖面圖如圖4i所示。

本發明的低電場源極抹除非揮發性記憶體單元的另一實施例，如圖5所示，其製造方法將敘述如下。

請參考圖6a至圖6j，其是本發明所揭露的非揮發性記憶體的另一種製造方法實施例示意圖。

圖6a的形成步驟與圖4a相同，請參考圖4a的相關說明。

圖6b的形成步驟與圖4b相同，請參考圖4b的相關說明。

如圖6c所示，在圖6b所示的結構表面上，施以化學沉積(CVD)與回蝕刻(Etch Back)或機械研磨(CMP)，形成的平坦化多晶矽層7。該第一絕緣層4與浮動閘極區3多晶矽的上表面為等高度。

如圖6d所示，對該多晶矽層7進行反應性離子蝕刻(Reactive Ion Etching，RIE)，該蝕刻法具有很好的方向性，最後的該多晶矽層7相對於第一絕緣層4有一高度落差，該高度落差為20奈米至100奈米，較佳為50奈米。至此，該非揮發性記憶體的剖面圖如圖6d所示。

如圖6e所示，形成一自對準的蝕刻阻擋層15，該蝕刻阻擋層15通常為化學沉積氧化矽或氮化矽。

如圖6f所示，以自對準的蝕刻阻擋層15為阻擋，進行反應性離子方向性蝕刻，出去蝕刻阻擋層15未覆蓋的下方多晶矽以及矽基板1的一部分，形成一凹陷的源極溝槽區2。該源極溝槽具有一側面表面2b與底部2a。矽基板相對於穿隧氧化層5的蝕刻深度(即2b深度)為50奈米至150奈米。

如圖6g所示，形成一均勻覆蓋的離子佈植隔離層18，該隔離層材質可以為氮化矽(SiN)或是矽酸乙酯(Tetraethyl Orthosilicate,TEOS)，其厚度為5奈米至25奈米。利用斜角度以及垂直角度離子佈植法(implantation)，將N型原子，通常為磷(Phosphorus)及砷(Arsenic)原子，依次摻雜(Doping)進上述凹陷的源極溝槽區2，其中斜角度離子佈植摻雜的淡摻雜濃度為每平方公分10的12次方至每平方公分10的14次方，以垂直角度離子佈植摻雜的淡摻雜濃度為每平方公分10的14次方至每平方公分10的16次方。至此，該非揮發性記憶體的剖面圖如圖6g所示。

如圖6h所示，去除離子佈植隔離層18，利用一化學沉積(CVD)與回蝕刻(Etch Back)或機械研磨(CMP)，形成的平坦化且半填滿於源極溝槽區2的源極絕緣層6。該源極絕緣層6的表面高於穿隧氧化層5。至此，該非揮發性記憶體的剖面圖如圖6h所示。

如圖6i所示，形成一ONO(Oxide/Nitride/Oxide)介電層，為一第二介電層11，且厚度介於10奈米至20奈米 之間，較佳為15奈米；於該第二介電層11之上，形成一控制閘極區12。例如在該第二介電層11的整個表面上，形成一多晶矽層，其厚度為100奈米，接著形成另一蝕刻阻擋圖案層，進行選擇性蝕刻，留下該多晶矽層即定義了一控制閘極區12，該控制閘極區12主要覆蓋於該浮動閘極區8之上，接著移除該蝕刻阻擋圖案層。至此，該非揮發性記憶體的主要結構已完成，其剖面圖如圖6j所示。

以下對本發明的低電場源極抹除非揮發性記憶體單元之操作方法作說明。

進行抹除的操作，也就是對該低電場源極抹除非揮發性記憶體單元進行寫入“1”的操作時，在源極區10施以6伏特的電壓，在控制閘極區12施以負9伏特的電壓，在汲極區9以及選擇閘極區3則施以0伏特的電壓；由於浮動閘極區8與控制閘極區12之間存在一等效電容，其電容值遠大於浮動閘極區8與源極區10之間存在的等效電容電容值，因此控制閘極區12與源極區10之間所施以的電壓差，將大部份反應在浮動閘極區8與源極區10之電壓差上，即浮動閘極區8的電壓約在負8V；根據福勒-諾德漢穿隧原理，此時電子將從浮動閘極區8經位於底部之穿隧介電層5穿隧而進入源極區10，最後該浮動閘極區8之等效極性為正電。

而由於源極區10與控制閘極區12的電壓差高達約14伏特，且源極區10為較高電壓，因此將引發能帶間穿 隧(Band-To-Band Tunneling)效應，或稱閘極引發汲(源)極漏電流(Gate Induced Drain Leakage,GIDL)效應，造成源極區10與p型矽基板1之間的崩潰電壓(Breakdown Voltage)降低，而導致一從源極區10至p型矽基板1的漏電流，此漏電流大小一方面決定於源極區10與p型矽基板1之間的電場強度。本發明所揭露的非揮發性記憶體結構，由於其源極區10可以有較大的橫向延伸空間，且形成一淡摻雜源極的結構，因此可以有效地降低該電場強度，而大大地降低了該漏電流大小，進而提高了供應電源的利用效率，也減低電路於操作時的溫升程度，延長了電路的使用壽命。

進行寫入“0”的操作時，在源極區10施以5伏特至6伏特的電壓，在控制閘極區12施以9伏特之電壓，在汲極區9施以0至0.5伏特之電壓，而在選擇閘極區3則施以約1伏特之電壓，該1伏特乃略高於該低電場源極抹除非揮發性記憶體單元之等效電晶體元件之臨界電壓，而使該等效電晶體元件處於次導通之狀態；該次導通之狀態使得該等效電晶體元件導通微安培(Micro Ampere,uA)級之電流，且電流方向乃由源極區10出發，在p型矽基板1之中緊貼著側牆5的通道部份，並在第一介電層13的下方直角轉彎後，經選擇閘極區3的正下方通道部份而流入汲極區9；至於電子流的流動方向則與電流相反。此時浮動閘極區8隨著控制閘極區12之偏壓而處於較高電壓的狀態，因此浮動閘極區下方通道 5部份亦處於較高電壓的部份，然而在第一介電層13下方通道部份之電壓則由於該等效電晶體元件處於次導通之狀態而相對較低；因此當電子流由第一介電層13下方之通道部份進入5的通道部份時，其對應的電壓變化(約5伏特)將產生一個高電場區域，而引發熱電子注入機制，部份電子將由該高電場區域經穿隧介電層5穿隧而進入浮動閘極區8，最後該浮動閘極區8由於陷捕足夠數量之電子於其中，而使其等效極性為負電。

進行讀取的操作時，在源極區10以及控制閘極區12施以0伏特的電壓(或控制閘極區12亦可施以Vcc之電壓，此Vcc為記憶體電路的供電電壓值，例如0.18微米製程下，此電壓通常為1.8伏特)，在汲極區9施以約1伏特的電壓，而在選擇閘極區3則施以Vcc之電壓，此時，選擇閘極區3下方的通道部份為導通狀態。假設該低電場源極抹除非揮發性記憶體單元之儲存狀態為“0”，亦即該浮動閘極區8之等效極性為負電，則浮動閘極區下方的通道部份5並不導通，亦即通道之電流大小幾乎為0；另一方面，假設該低電場源極抹除非揮發性記憶體單元之儲存狀態為“1”，亦即該浮動閘極區8的等效極性為正電，則浮動閘極區下方之通道部份5亦為導通狀態，此時通道存在電流，大小約為30微安培。藉由偵測通道電流大小，該低電場源極抹除非揮發性記憶體單元之儲存內容即可得知。

以上結合附圖實施例對本發明進行了詳細說明，本領域中普通技術人員可根據上述說明對本發明做出種種變化例。因而，實施例中的某些細節不應構成對本發明的限定，本發明將以所附權利要求書界定的範圍作為本發明的保護範圍。

由上述得知本發明確實符合「具有產業可利用性」、「新穎性」、「進步性」，爰依法提出發明專利申請，祈請惠予審查並早日賜准專利，實感德便。

1‧‧‧p型矽基板

1a‧‧‧上表面

2a‧‧‧溝槽底面表面

2b‧‧‧溝槽側面表面

3‧‧‧選擇閘極區

4‧‧‧第一絕緣層

5‧‧‧穿隧介電層

6‧‧‧源極絕緣層

8‧‧‧浮動閘極區

9‧‧‧汲極區

10‧‧‧源級區

10a‧‧‧n型摻雜區

11‧‧‧第二介電層

12‧‧‧控制閘極區

13‧‧‧第一介電層

17‧‧‧二氧化矽或氮化矽複合側壁絕緣層

Claims (15)

1. 一種低電場源極抹除非揮發性記憶體單元，包括：一基板，該基板設置有一源極擴散區及一汲極擴散區，且該源極擴散區具有從濃摻雜區延伸出的淡摻雜區；一第一介電層，形成於該基板的上表面，且位於該汲極擴散區一側；一穿隧介電層，形成於該基板的上表面，且位於該源極擴散區一側，該穿隧介電層的下表面與該源極擴散區的淡摻雜區相接或者部分重疊；一選擇閘極區，形成於該第一介電層之上；一浮動閘極區，形成於該穿隧介電層的表面上，且一側邊緣與該源極擴散區的淡摻雜區相接或者部分重疊，並與該源極擴散區的濃摻雜區形成一距離錯位；一第二介電層，形成於該浮動閘極區的表面上；以及一控制閘極區，形成於該浮動閘極區的表面上，且該控制閘極區與該浮動閘極區以該第二介電層相絕緣。
2. 如申請專利範圍第1項所述之低電場源極抹除非揮發性記憶體單元，其中，該源極擴散區的淡摻雜區形成於該基板的上表面或者形成於一與該基板上表面相接的溝槽或溝槽的側牆表面上。
3. 如申請專利範圍第1項所述之低電場源極抹除非揮發性記憶體單元，其中，該源極擴散區的濃摻雜區形成的距離錯位為水平方向或者垂直方向。
4. 如申請專利範圍第1項所述之低電場源極抹除非揮發性記憶體單元，其中，該第一介電層厚度介於0.5奈米至10奈米之間。
5. 如申請專利範圍第1項所述之低電場源極抹除非揮發性記憶體單元，其中，該穿隧介電層厚度介於5奈米至15奈米之間。
6. 一種低電場源極抹除非揮發性記憶體單元的製造方法，係包括下列步驟：提供一基板，其中該基板具有一上表面；形成一第一介電層於該基板的上表面；形成一選擇閘極區於該第一介電層之上；形成一選擇閘極區側壁絕緣層，於該選擇閘極區未覆蓋該基板上表面處形成一穿隧介電層，連接於該選擇閘極區上表面；形成一自對準浮動閘極；以離子佈植方式形成源極擴散區的淡摻雜區；形成一離子佈植隔離層；以離子佈植方式形成源極擴散區的濃摻雜擴散區；去除離子佈植隔離層；以快速矽氧化方式修補離子佈植缺陷並形成一源極絕緣層；於該浮動閘極區之上形成一第二介電層；於該第二介電層之上形成一控制閘極區。
7. 如申請專利範圍第6項所述之低電場源極抹除非揮發性記憶體單元的製造方法，其中，該源極擴散區的濃摻雜區和淡摻雜區的結構為兩種不同擴散係數的磷原子以及砷原子。
8. 如申請專利範圍第6項所述之低電場源極抹除非揮發性記憶體單元的製造方法，其中，該離子佈植隔離層的厚度介於10奈米至30奈米之間。
9. 如申請專利範圍第6項所述之低電場源極抹除非揮發性記憶體單元的製造方法，其中，該穿隧介電層的厚度介於5奈米至15奈米之間。
10. 如申請專利範圍第6項所述之低電場源極抹除非揮發性記憶體單元的製造方法，其中，該源極絕緣層的厚度介於10奈米至30奈米之間。
11. 一種低電場源極抹除非揮發性記憶體單元的製造方法，係包括下列步驟：提供一基板，該基板具有一上表面；形成一第一介電層於該基板的上表面；形成一選擇閘極區於該第一介電層之上；形成一選擇閘極區側壁絕緣層，於該選擇閘極區未覆蓋該基板上表面之上形成一穿隧介電層，連接於該選擇閘極區的上表面；形成一自對準浮動閘極；形成一自對準溝槽結構；形成一離子佈植隔離層；以斜角度與垂直離子佈植方式形成源極擴散區的濃摻雜 區和淡摻雜區；以快速矽氧化方式修補離子佈植缺陷並形成一源極絕緣層；去除離子佈植隔離層；以一平坦化絕緣層填滿溝槽結構的一部分；於該浮動閘極區與平坦化絕緣層之上，形成一第二介電層；於該第二介電層之上，形成一控制閘極區。
12. 如申請專利範圍第11項所述之低電場源極抹除非揮發性記憶體單元的製造方法，其中，該源極擴散區的濃摻雜區和淡摻雜區的結構為兩種不同擴散係數的離子磷原子和砷原子。
13. 如申請專利範圍第11項所述之低電場源極抹除非揮發性記憶體單元的製造方法，其中，該離子佈植隔離層的厚度介於2奈米至20奈米之間。
14. 如申請專利範圍第11項所述之低電場源極抹除非揮發性記憶體單元的製造方法，其中，該穿隧介電層的厚度介於5奈米至15奈米之間。
15. 如申請專利範圍第11項所述之低電場源極抹除非揮發性記憶體單元的製造方法，其中，該源極絕緣層的厚度介於10奈米至30奈米之間。