TWI534959B

TWI534959B - 非揮發性記憶體單元及其製造方法

Info

Publication number: TWI534959B
Application number: TW103104380A
Authority: TW
Inventors: 范德慈; 陳志民; 呂榮章
Original assignee: 北京芯盈速騰電子科技有限責任公司
Priority date: 2014-02-11
Filing date: 2014-02-11
Publication date: 2016-05-21
Also published as: TW201532200A

Description

非揮發性記憶體單元及其製造方法

本發明涉及一種積體電路元件的結構及其製造方法，尤其涉及一種非揮發性記憶體單元的結構及其製造方法。

非揮發性記憶體(non-volatile memory)具有體積小、重量輕、省電、且資料不隨供應電源斷電而消失的優點，因此非常適合掌上型電子裝置的應用。目前隨著掌上型電子裝置的普及，非揮發性記憶體確已被大量地採用，舉凡作為多媒體的儲存媒介，或是維持電子系統的正常操作皆有其應用。非揮發性記憶體目前正處於一個需求量逐年增大，成本與售價卻逐年降低的正迴圈，已為半導體產業中相當重要的產品之一。

請參考美國專利號US4,698,787。該非揮發性記憶體單元為一傳統的堆疊閘式(stack-gate)非揮發性記憶體結構，具有一浮動閘極區(floating gate)。在該記憶體進行寫入“1”的操作時，利用熱電子注入(hot-electron injection)的機制，將足夠數量的電子陷捕於該浮動閘極區內，而使該記憶體單位的狀態為“1”；而在該記憶體進行寫入“0”或是抹除的操作時，利用福勒-諾德漢穿隧(Fowler-Nordheim tunneling)的機制，將電子排出該浮動閘極區之外，而使該記憶體單位的狀態為“0”。由於該記憶體單元的狀態，決定於是否有足夠多的電子陷捕於該浮動閘極區內，因此即使移除供應電源，該記憶體單元的狀態仍得以維持，故稱為非揮發性記憶體。然而此一堆疊閘式之非揮發性記憶體單元有以下缺點：第一、有過度抹除效應。當記憶體單元進行抹除操作時，可能導致過多的電子排出浮動閘極區之外，而造成該記憶體單元的等效電晶體元件的臨界電壓為負電壓，亦即使得該記憶體單元常態為導通狀態而造成不必要之漏電流。第二、進行抹除的操作時，需要較大的操作電流；在記憶體進行抹除操作時，源極電壓遠高於浮動閘極區的電壓，因此會造成閘極引發汲極漏電流(gate-induced drain leakage,GIDL)效應，而產生從源極到基板的漏電流，因此操作上需要一個供電流能力較強之外接供應電源，而使得整體電路的積體化不容易；另外，為了減輕該漏電流之程度，該源極乃以淡摻雜汲極(lightly-doped drain)的結構實現；然而當製程能力愈先進，而幾何尺寸愈小時，輕摻雜汲極的結構卻也容易造成通道的貫穿效應(punch-through effect)。因此在小於0.2微米的製程下製造堆疊閘式非揮發性記憶體時，便捨棄輕摻雜汲極的結構，而以深N型槽(deep N-well)的方式來隔離該源極以及基板而避免漏電流。然而為了節省面積，在一個由堆疊閘式非揮發性記憶體所形成的記憶體矩陣中，會有複數個記憶體單元共用深N型槽；而該共用深N型槽之複數個記憶體單元便由於結構的限制，而必須同時進行抹除的操作，因而犧牲了電路操作上的彈性。最後，在進行寫入“1”的操作時，由於通道的電場強度較大，因此電子發生穿隧的機率較低，因而在操作上需要一較大的電流以增加操作速度。

請參考美國專利號US5,338,952、US5,414,286，此習知技術為一分離閘式(split-gate)非揮發性記憶體之結構。與前述之習知技術相比，其具有額外的一選擇閘極區。由於該非揮發性記憶體單元之等效電晶體元件，其通道區的導通需要浮動閘極區以及選擇閘極區同時存在大於臨界電壓(threshold)之正電壓，因此可藉由對選擇閘極區電壓的控制，而避免常態漏電流的缺陷。但由於浮動閘極區以及選擇閘極區並未重疊，因此代價是具有較大的晶片面積。除此之外，其寫入與抹除操作的原理與堆疊閘式非揮發性記憶體一致。

請參考美國專利號US7,009,144、US7,199,424、US7,407,857，此習知技術亦為一分離閘式非揮發性記憶體之結構，其中浮動閘極區之底部存在一階梯狀結構。該發明與前述之習知技術相比有兩個優點：第一、與前述之分離閘式非揮發性記憶體之習知技術相比，此楔形結構可降低浮動閘極區與源極區之間的電容耦合程度，因此控制閘極區上所施加的電壓可以有較高比例耦合至浮動閘極區，而使得記憶體單元在進行寫入或抹除操作時，能以較低之供應電壓為之；第二、與前兩個習知技術相比較，此改良之分離閘式非揮發性記憶體結構雖然不能完全避免在進行抹除操作時，所造成的閘極引發汲極漏電流效應，但其楔形結構能降低源極與浮動閘極區之間的電場強度，從而減輕該源極到基板漏電流的程度，因此可避免使用輕摻雜汲極或是以深N型槽的製程，而使面積能進一步縮小，降低成本。然而此非揮發性記憶體單元之等效電晶體元件，其導通時導通電流大小將決定於該楔形結構所形成之較厚之閘極介電層，造成該導通電流大小的變異較大，進而影響記憶體的良率。且該階梯狀結構浮動閘極較厚之穿隧介電層，易導致汲極與源極間之短通路現象，進而大幅限制該結構之進一步微縮之可能。

另外，上述之分離閘式非揮發性記憶體之結構，美國專利號US5,338,952、US5,414,286與US7,009,144、US7,199,424、US7,407,857，於實施過程中，因形成浮動閘所涉及之多重多晶矽蝕刻製程，易造成過度蝕刻之源極表面穿孔或淺蝕刻之多晶矽殘存，而難以穩定維持該非揮發性記憶體之完整性，進而降低該分離閘式非揮發性記憶體之可實現性。

本發明的目的在於克服現有技術的缺陷，提供一種非揮發性記憶體單元，能夠減輕閘極引發汲極漏電流效應所造成的漏電流，並對導通時的導通電流大小有良好的控制，更能進一步配合先進製程縮小記憶體單元的單位面積和製造的完整性。

實現上述目的的技術手段是：

本發明提供一種非揮發性記憶體單元，包含基板、第一介電層、穿隧介電層、源極絕緣層、選擇閘極區、浮動閘極區、第二介電層、以及控制閘極區。該基板為一半導體基板，通常為p型矽基板。該基板具有一上表面。該基板中以摻雜方式形成一源極擴散區及一汲極擴散區。源極擴散區及汲極擴散區通常為n型摻雜區。該第一介電層形成於該基板的上表面，且位於該汲極擴散區一側。穿隧介電層形成於該基板的上表面，且位於該源極擴散區一側。該源極絕緣層形成於源極主摻閘區上方，該選擇閘極區形成於該第一介電層之上。該浮動閘極區形成於該穿隧介電層與源極絕緣層的表面上，且該浮動閘極區的一部份位於源極擴散淡摻雜上方的穿隧介電層上方。該第二介電層形成於該浮動閘極區的表面上。該控制閘極區形成於該浮動閘極區的表面上，且該控制閘極區與該浮動閘極區以該第二介電層相絕緣。

本發明又提出一種非揮發性記憶體單元的製造方法，此方法之步驟首先為提供一基板。該基板為一半導體基板，通常為p型矽基板，且該基板具有上表面。接下來依次為形成第一介電層於該基板的上表面。形成多晶矽選擇閘極區於該第一介電層之上。形成一選擇閘側壁絕緣層。接著於選擇閘極未覆蓋之該基板上表面之上形成自對準源極摻雜阻擋層，通常為氮化矽，以定義源極摻雜區域。以摻雜方式形成源極擴散區，該源極擴散區通常為n型摻雜區，且該源極摻雜形成一部分之汲極擴散區。接著去除氮化矽後，同時藉由矽基板氧化形成穿隧介電層與源極絕緣層於源極摻雜區表面之上，該源極摻雜之擴散與摻雜加速生成之較厚源極絕緣層形成一自動對準分佈，該源極摻雜之淡摻雜區形成於穿隧介電層與源極絕緣層相接處，並涵蓋穿隧介電層之一部分。該源極擴散區摻雜之主摻雜區形成源極絕緣層之下方，並為該較厚之源極絕緣層全部涵蓋。接著形成自動對準之多晶矽浮動閘極，並移除選擇閘之汲極擴散區側上方多餘之多晶矽浮動閘。接著於該浮動閘極區及該選擇閘極區之上，形成一第二介電層。於該第二介電層之上，形成一控制閘極區。最後以摻雜方式形成一汲極擴散區，汲極擴散區通常為n型摻雜區。

本發明又提出另一種非揮發性記憶體單元之製造方法，此方法之步驟首先為提供一基板。該基板為一半導體基板，通常為p型矽基板，且該基板具有上表面。接下來依次為形成第一介電層於該基板的上表面。形成多晶矽選擇閘極區於該第一介電層之上。形成一選擇閘側壁絕緣層。接著於選擇閘極未覆蓋之該基板上表面之上形成自對準源極摻雜阻擋層，通常為氮化矽，以定義源極摻雜區域。以摻雜方式形成源極擴散區，該源極擴散區通常為n型摻雜區，且該源極摻雜形成一部分之汲極擴散區。以氮化矽為自動對準阻隔，先藉由矽基板氧化形成源極絕緣層於源極摻雜區表面之上，接著去除氮化矽與表面殘餘之介電層，再藉由第二次矽基板氧化形成穿隧介電層。該源極擴散區摻雜之擴散與摻雜加速生成之較厚源極絕緣層形成一自動對準分佈，該源極摻雜之淡摻雜區形成於穿隧介電層與源極絕緣層相接處，並涵蓋穿隧介電層之一部分。該源極擴散摻雜之主摻雜區形成源極絕緣層之下方，並為該較厚之源極絕緣層全部涵蓋。接著形成自動對準之多晶矽浮動閘極，並移除選擇閘之汲極擴散區側上方多餘之多晶矽浮動閘。該浮動閘極因穿隧介電層之生成於源極絕緣層之後，形成一指向源極摻雜之凸出，有助於穿隧之進行。接著於該浮動閘極區及該選擇閘極區之上，形成一第二介電層。於該第二介電層之上，形成一控制閘極區。最後以摻雜方式形成一汲極區，汲極區通常為n型摻雜區。

本發明之功效在於，由於非揮發性記憶體單元之浮動閘極區與源極摻雜間之介電層厚度與摻雜過程所造成基板表面缺陷藉由矽基板氧化之修補，因源極擴散摻雜濃度而自動調整，使得當該非揮發性記憶體進行抹除操作時，除了源極區與p型矽基板之間的平行與垂直電場強度能夠被有效地降低，誘發源極漏電流效應之基板缺陷亦經由氧化回火而獲得充分降低，因而減小了閘極引發源極漏電流效應所造成之源極擴散區到p型矽基板之漏電流，也進而減低了供應電源之供電流能力需求，使整體電路的積體化較易實現。

另外，此種結構之分離閘式非揮發性記憶體之結構，因較厚的源極絕緣層，可充分提供形成浮動閘極之多重多晶矽蝕刻，對汲極表面以及源極擴散表面之保護，在增加蝕刻除去浮動閘間之多晶矽殘存情況下，得以保持該非揮發性記憶體之完整性。此外，上述的改善也使得該非揮發性記憶體單元之面積得以配合先進製程而進一步地被縮小，也進一步地改善了成本和良率。

〔本發明〕

1‧‧‧p型矽基板

1a‧‧‧上表面

3‧‧‧選擇閘極區

4‧‧‧第一絕緣層

5a‧‧‧穿隧介電層

5b‧‧‧源極絕緣層

6‧‧‧犧牲氧化絕緣層

7‧‧‧多晶矽層

8‧‧‧浮動閘極區

9‧‧‧汲極擴散區

10‧‧‧源極擴散區

10a‧‧‧摻雜區

11‧‧‧第二介電層

12‧‧‧控制閘極區

13‧‧‧第一介電層

15‧‧‧隔離層

17‧‧‧側牆絕緣層

18‧‧‧隔離層

圖1為本發明非揮發性記憶體單元的剖面示意圖。

圖2a為本發明非揮發性記憶體單元的一種製造方法中形成選擇閘極區以及第一絕緣層的示意圖。

圖2b為基於圖2a的結構形成側壁隔離層結構的示意圖。

圖2c為基於圖2b的結構形成源極n型摻雜區的示意圖。

圖2d為基於圖2c的結構形成穿隧氧化層以及源極絕緣層的示意圖。

圖2e為基於圖2d的結構形成反應性離子蝕刻後的多晶矽層的示意圖。

圖2f為基於圖2e的結構形成浮動閘極區、汲極區以及源極區的示意圖。

圖2g為基於圖2f的結構形成第二介電層的示意圖。

圖2h為基於圖2g的結構形成控制閘極區的示意圖。

圖3a為本發明非揮發性記憶體單元的另一種製造方法中形成選擇閘極區以及第一絕緣層的示意圖。

圖3b為基於圖3a的結構形成側壁隔離層結構的示意圖。

圖3c為基於圖3b的結構形成源極n型摻雜區的示意圖。

圖3d為基於圖3c的結構形成源極犧牲氧化絕緣層之示意圖。

圖3e為基於圖3d的結構去除基板殘餘氧化層以及部分源極絕緣層之示意圖。

圖3f為基於圖3e的結構形成穿隧氧化層以及源極絕緣層的示意圖。

圖3g為基於圖3f的結構形成反應性離子蝕刻後的多晶矽層之示意圖。

圖3h為基於圖3g的結構形成控制閘極區的示意圖。

下面結合各圖式和具體實施例對本發明做進一步說明。

以下說明內容的技術用語參照本技術領域習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語的解釋以本說明書說明或定義為准。另外，本說明書所提及用語「上」、「下」、「於」等，在實施為可能的前提下，涵義可包含直接或間接地在某物或某參考物件之「上」、「下」，以及直接或間接地「於」某物或某參考物件，所謂「間接」是指其間尚有中間物或物理空間存在；當提及「鄰近」、「之間」等用語時，在實施為可能的前提下，涵義可包含兩物或兩參考物件間存在其它中間物或空間，以及不存在其它中間物或空間。再者，以下內容關於半導體製程，對於半導體製程領域所習見的氧化層生成、微影、蝕刻、清洗、擴散、離子佈植、化學暨物理氣相沉積等技術，若不涉及本發明的技術特徵，將不予贅述。此外，圖式所示元件的形狀、尺寸、比例等僅為示意，說明書中敘述的參數與製程能力有關，是供本技術領域具有通常知識者瞭解本發明之用，而非對本發明之實施範圍加以限制。另外，說明書中敘述的製造方法針對單一非揮發性記憶體元件的製造而描述者，事實上本技術領域具有通常知識者皆可利用習知技術，而據以實施具產業利用性之由複數個非揮發性記憶體單元所構成之非揮發性記憶體矩陣。

圖1為本發明非揮發性記憶體單元的剖面示意圖。

請參考圖1所示。圖1包含了左右相對稱的兩組非揮發性記憶體單元，以下針對圖中位於左半部的非揮發性記憶體單元作說明。該非揮發性記憶體單元包含一基板，該基板通常為一p型矽基板1。該p型矽基板1具有一上表面1a。該p型矽基板1中設置一n型摻雜層形成一汲極擴散區9，以及另一n型摻雜層形成一源極擴散區10，該源極擴散區10中n型摻雜區10a即為濃度較淡之摻雜區；該汲極擴散區9與該源極擴散區10並不相鄰。

如圖1所示，該非揮發性記憶體單元亦包含一第一介電層13、一穿隧介電層5a、一源極絕緣層5b、一選擇閘極區3、一第一絕緣層4、一浮動閘極區8以及一控制閘極區12。

該第一介電層13是一閘極介電層，通常為氧化層，形成於該p型矽基板1的上表面1a上。第一介電層13厚度介於0.5奈米至10奈米之間，該第一介電層13厚度亦可等同於任何邏輯閘介電層厚度。

穿隧介電層5a，通常為一二氧化矽穿隧絕緣層，形成於第一介電層13與源極區10之間，且穿隧介電層5a的厚度介於5奈米至15奈米之間，通常為10奈米。源極絕緣層5b形成於源極主摻雜區上方，且源極絕緣層5b的厚度介於10奈米至50奈米之間，通常為20奈米。穿隧介電層5a與源極絕緣層5b相連接。

該選擇閘極區3形成於該第一介電層13之上。該第一絕緣層4形成於選擇閘極區3之上。該浮動閘極區8形成於該穿隧介電層5a之上，且該浮動閘極區8的一部份位於源極擴散區10淡摻雜區10a上方的穿隧介電層5b的上方。浮動閘極區8與選擇閘極區3以及該第一絕緣層4以一側牆絕緣層17，通常為二氧化矽或二氧化矽與氮化矽之複合層，相隔而形成於該側牆絕緣層17的側面上；前述側牆絕緣層17厚度介於10奈米至30奈米之間，較佳為20奈米。該第二介電層11通常為二氧化矽與氮化矽之複合層，形成於該浮動閘極區8及該第一絕緣層4之上；第二介電層11的厚度介於10奈米至20奈米之間。

該控制閘極區12的厚度通常為100奈米，至少局部的控制閘極區12形成於該浮動閘極區8之上，且該控制閘極區12與該浮動閘極區8以該第二介電層11相絕緣。

如第1圖所示，該浮動閘極區8在電性上為絕緣狀態，與外界並無電性上相連接的關係；然而藉由控制該控制閘極區12的電壓，可利用電容耦合方式間接控制該浮動閘極區8的電壓。

由於非揮發性記憶體單元的浮動閘極區8位於源極擴散區濃摻雜10以及源極擴散區淡摻雜10a的上方，使得當該非揮發性記憶體進行抹除操作時，源極擴散區10與浮動閘8因較厚的源極絕緣層5b阻隔，且源極淡摻雜區10a與浮動閘極區8以穿隧介電層5a相隔並進行電子穿隧，因而浮動閘極區8與p型矽基板1之間的源極漏電流效應能夠被有效地降低，進而減小了供應電源的供電流能力需求，使整體電路的積體化較易實現。另外，此種結構的分離閘式非揮發性記憶體的結構，因較厚的源極絕緣層，可充分提供形成浮動閘極的多重多晶矽蝕刻，對汲極擴散表面以及源極表面的保護，在增加蝕刻除去浮動閘間之多晶矽殘存情況下，得以保持該非揮發性記憶體的完整性。此外，上述的改善也使得該非揮發性記憶體單元的面積得以配合先進製程而進一步地被縮小，也進一步地改善了成本和良率。

該非揮發性記憶體單元的一種製造方法將敘述如下。

請參考圖2a至圖2h，其為本發明所揭露的非揮發性記憶體單元的一種製造方法實施例示意圖，其可應用於非揮發性記憶體單元的製造上。此實施例包含下列步驟。

如圖2a所示，準備一基板，例如一p型矽基板1。該p型矽基板具有一上表面1a。

如圖2a所示，利用熱氧化法或其它氧化法，在該p型矽基板之上表面1a形成一第一介電層13。第一介電層13通常為二氧化矽閘極氧化層或其它高-K值介電層，其厚度介於1奈米至10奈米之間。

如圖2a所示，形成一選擇閘極區3以及一第一絕緣層4於第一介電層13上。詳細步驟說明如下，在該第一介電層13的整個表面上，依次形成一厚度為100奈米的多晶矽層，以及一厚度為100奈米的絕緣層。該絕緣層材質可以為氮化矽(SiN)或是矽酸乙酯(Tetraethyl orthosilicate， TEOS)。然後以一蝕刻阻擋圖樣層形成於該絕緣層之上，在蝕刻阻擋圖樣形成之後，進行選擇性蝕刻，以蝕刻一部份該多晶矽層以及該絕緣層，以形成選擇閘極區3以及第一絕緣層4。

如圖2a所示，移除該蝕刻阻擋圖樣層，並利用高溫氧化沉積法(high-temperature oxide(HTO)deposition process)，形成一二氧化矽絕緣層於已具有該選擇閘極區3以及該第一絕緣層4的該p型矽基板1的整個表面之上。該二氧化矽絕緣層亦可能與另一氮化矽隔離層(10奈米至20奈米)形成複合層覆蓋於該選擇閘極區3以及該第一絕緣層4的側壁表面之上。二氧化矽絕緣層覆蓋範圍包含外露部份之該二氧化矽閘極氧化層、該選擇閘極區3及該第一絕緣層4之側面、以及該第一絕緣層4之上方。二氧化矽絕緣層厚度介於10奈米至30奈米之間。該二氧化矽絕緣層在該選擇閘極區3及該第一絕緣層4的側面部份形成一二氧化矽或上述複合側牆絕緣層17；至此，該非揮發性記憶體單元之剖面圖如圖2a所示。

如圖2b所示，選擇性蝕刻一均勻覆蓋的隔離層15，通常為氮化矽或氧化矽，形成一覆蓋複合側牆絕緣層17側壁的隔離層18。該側壁的隔離層18的厚度於20奈米至200奈米之間，較佳為100奈米。該非揮發性記憶體的剖面圖如圖2b所示。

如圖2c所示，利用佈植法(implantation)，將N型原子，較佳為砷(Arsenic)原子，摻雜(doping)進上述選擇閘極區3及第一絕緣層4的一側，濃度為每平方公分10的13次方至每平方公分10的16次方，形成一n型摻雜區，該摻雜區亦可以為漸次摻雜結構。接著施以快速熱處理(Rapid Thermal Anneal)，並作為一源極區10。

如圖2d所示，依序去除該側牆絕緣層17側壁的隔離層18，去除基板1a表面上的殘餘氧化層與絕緣層，接著利用熱氧化法(thermal oxidation)或同步蒸氣氧化法(ISSG)，在基板1a之上形成一穿隧介電層5a，穿隧介電層5a厚度介於5奈米至15奈米之間。

如圖2d所示，於形成穿隧介電層5過程中，因源極摻雜對氧化矽有加速生成效應(doping enhanced oxidation)，使得該源極摻雜區上方生成一較厚之絕緣氧化層5b，其厚度介於15奈米與100奈米之間。且該源極摻雜藉由穿隧介電層5熱氧化形成過程，得以修復離子佈植所造成的晶格缺陷，並自動擴散形成較淡支持極摻雜區10a。由於當非揮發性記憶體單元進行寫入“1”之操作時，熱電子流的穿隧動作乃發生於該穿隧介電層5a之中，因此此一薄厚不同的穿隧介電層5a與自對準之淡濃源極摻雜結構將有效降低抹除操作的源極能帶間漏電流，進而提高穿隧動作的效率及其均勻度，而有助於提升非揮發性記憶體單元之良率。至此，該非揮發性記憶體之剖面圖如圖2d所示。

如圖2e所示，在圖2d所示的結構表面之上，形成一多晶矽層7，且厚度介於20奈米至200奈米之間，較佳為100奈米(可能範圍)。對該多晶矽層7進行反應性離子蝕刻(reactive ion etching，RIE)，該蝕刻法具有很好的方向性，最後的該多晶矽層7只留下位於選擇閘極區3以及該第一絕緣層4側面的部份；至此，該非揮發性記憶體的剖面圖如圖2e所示。

如圖2f所示，在圖2e所示的表面上形成一蝕刻阻擋圖樣層，在蝕刻阻擋圖樣形成之後，進行選擇性蝕刻，以定義浮動閘極區，並蝕刻該多晶矽層7位於該選擇閘極區3以及該第一絕緣層4之該另一側面之部份；最後剩下之該多晶矽層7即形成一浮動閘極區8，位於該穿隧介電層5a與源極絕緣層5b之上。

如圖2f所示，於該選擇閘極區的另一側的該基板中，形成另一摻雜區以作為一汲極區。例如，利用離子佈植法(ion implantation)，將N型原子摻雜進該p型矽基板1之上，且於該選擇閘極區3以及該第一絕緣層4之該另一側面，該區域為一汲極區9。至此，該非揮發性記憶體的剖面圖如圖2f所示。

如圖2g所示，在圖2f所示的表面之上，形成一ONO(Oxide/Nitride/Oxide)介電層，為一第二介電層11，且厚度介於10奈米至20奈米之間，較佳為15奈米；如圖2h所示，於該第二介電層11之上，形成一控制閘極區12，且該控制閘極區12的一部份位於該第二介電層11成形為溝渠結構的空間中。例如在該第二介電層11的整個表面上，形成一多晶矽層，其厚度為100奈米，接著形成另一蝕刻阻擋圖樣層，進行選擇性蝕刻，留下之該多晶矽層即定義了一控制閘極區12，該控制閘極區12主要覆蓋於該浮動閘極區8之上；接著移除該蝕刻阻擋圖樣層；至此該非揮發性記憶體之主要結構已完成，其剖面圖如圖2h所示。

該非揮發性記憶體單元的另一種製造方法將敘述如下。

請參考圖3a至圖3h，其是本發明所揭露的非揮發性記憶體的另一種製造方法實施例示意圖。

圖3a的形成步驟與圖2a相同，請參考圖2a的相關說明。

圖3b的形成步驟與圖2b相同，請參考圖2b的相關說明。

圖3c的形成步驟與圖2c相同，請參考圖2c之相關說明。

如圖3d所示，不去除側牆絕緣層17側壁的隔離層18狀態下，利用熱氧化法(thermal oxidation)或同步蒸氣氧化法(ISSG)，在基板1a之上形成一源極犧牲氧化絕緣層6，其厚度介於15奈米至100奈米之間。於形成犧牲氧化層絕緣層6過程中，因源極摻雜對氧化矽有加速生成效應(doping enhanced oxidation)，使得該源極摻雜區上方生成一較厚的絕緣氧化層5b。且該源極摻雜藉由穿隧介電層5熱氧化形成過程，得以修復離子佈植所造成的晶格缺陷，並自動擴散形成較淡支持極摻雜區10a。

如圖3e所示，接著依序去除側牆絕緣層17側壁的隔離層18，去除基板1a表面上的殘餘氧化層與絕緣層全部以及犧牲氧化層絕緣層6的一部分。

如圖3f所示，再次利用熱氧化法(thermal oxidation)或同步蒸氣氧化法(ISSG)，在基板1a之上形成一穿隧介電層5a，其厚度介於1奈米至15奈米之間。犧牲氧化層絕緣層6則形成源極絕緣層5b。由於當非揮發性記憶體單元進行寫入“1”之操作時，熱電子流之穿隧動作乃發生於該穿隧介電層5a之中，因此此一薄厚不同之穿隧介電層與自對準之淡濃源極摻雜結構將有效降低抹除超操作之源極能帶間漏電流，進而提高穿隧動作的效率及其均勻度，而有助於提升非揮發性記憶體單元之良率。至此，該非揮發性記憶體的剖面圖如圖3f所示。

圖3g的形成步驟與圖2e相同，請參考圖2e的相關說明。

圖3h的形成步驟與圖2h相同，請參考圖2h的相關說明。至此該非揮發性記憶體之主要結構已完成，其剖面圖如圖3h所示。

以下對本發明之非揮發性記憶體單元之操作方法作說明。

進行抹除的操作，也就是對該非揮發性記憶體單元進行寫入“1”的操作時，在源極區10施以6伏特的電壓，在控制閘極區12施以負9伏特的電壓，在汲極區9以及選擇閘極區3則施以0伏特的電壓；由於浮動閘極區8與控制閘極區12之間存在一等效電容，其電容值遠大於浮動閘極區8與源極區10之間存在的等效電容電容值，因此控制閘極區12與源極區10之間所施以的電壓差，將大部份反應在浮動閘極區8與源極區10之電壓差上，即浮動閘極區8之電壓約在負8V；根據福勒-諾德漢穿隧原理，此時電子將從浮動閘極區8經位於底部之穿隧介電層5a穿隧而進入源極區10，最後該浮動閘極區8之等效極性為正電。

而由於源極區10與控制閘極區12之電壓差高達約14伏特，且源極區10為較高電壓，因此將引發能帶間穿隧(band-to-band tunneling)效應，或稱閘極引發汲極漏電流(gate induced drain leakage，GIDL)效應，造成源極區10與p型矽基板1之間的崩潰電壓(breakdown voltage)降低，而導致一從源極區10至p型矽基板1的漏電流，此漏電流大小一方面決定於源極區10與p型矽基板1之間的電場強度。本發明所揭露之非揮發性記憶體結構，由於其源極區10可以有較大的橫向延伸空間，且形成一淡摻雜源極之結構，因此可以有效地降低該電場強度，而大大地降低了該漏電流大小，進而提高了供應電源的利用效率，也減低電路於操作時的溫升程度，延長了電路的使用壽命。

進行寫入“0”的操作時，在源極區10施以5至6伏特之電壓，在控制閘極區12施以9伏特之電壓，在汲極區9施以0至0.5伏特之電壓，而在選擇閘極區3則施以約1伏特之電壓，該1伏特乃略高於該非揮發性記憶體單元之等效電晶體元件之臨界電壓，而使該等效電晶體元件處於次導通之狀態；該次導通之狀態使得該等效電晶體元件導通微安培(micro ampere，uA)級之電流，且電流方向乃由源極區10出發，在p型矽基板1之中緊貼著通道5a之通道部份，並在第一介電層13之下方直角轉彎後，經選擇閘極區3之正下方通道部份而流入汲極區9；至於電子流的流動方向則與電流相反。此時浮動閘極區8隨著控制閘極區12之偏壓而處於較高電壓的狀態，因此浮動閘下方通道5a部份亦處於較高電壓的部份，然而在第一介電層13下方通道部份之電壓則由於該等效電晶體元件處於次導通之狀態而相對較低；因此當電子流由第一介電層13下方之通道部份進入5a之通道部份時，其對應之電壓變化(約5伏特)將產生一個高電場區域，而引發熱電子注入機制，部份電子將由該高電場區域經穿隧介電層5a穿隧而進入浮動閘極區8，最後該浮動閘極區8由於陷捕足夠數量之電子於其中，而使其等效極性為負電。

進行讀取的操作時，在源極區10以及控制閘極區12施以0伏特之電壓(或控制閘極區12亦可施以Vcc之電壓，此Vcc為記憶體電路之供電電壓值，例如0.18微米製程下，此電壓通常為1.8伏特)，在汲極區9施以約1伏特之電壓，而在選擇閘極區3則施以Vcc之電壓，此時，選擇閘極區3下方之通道部份為導通狀態。假設該非揮發性記憶體單元之儲存狀態為“0”，亦即該浮動閘極區8之等效極性為負電，則浮動閘下方之通道部份5a並不導通，亦即通道之電流大小幾乎為0；另一方面，假設該非揮發性記憶體單元之儲存狀態為“1”，亦即該浮動閘極區8之等效極性為正電，則浮動閘下方之通道部份5a亦為導通狀態，此時通道存在電流，大小約為30微安培。藉由偵測通道電流大小，該非揮發性記憶體單元之儲存內容即可得知。

以上結合附圖實施例對本發明進行了詳細說明，本領域中普通技術人員可根據上述說明對本發明做出種種變化例。因而，實施例中的某些細節不應構成對本發明的限定，本發明將以所附權利要求書界定的範圍作為本發明的保護範圍。