TWI590387B - 具有自我對準浮動與抹除閘的非揮發性記憶體單元及其製造方法 - Google Patents

具有自我對準浮動與抹除閘的非揮發性記憶體單元及其製造方法 Download PDF

Info

Publication number
TWI590387B
TWI590387B TW103144307A TW103144307A TWI590387B TW I590387 B TWI590387 B TW I590387B TW 103144307 A TW103144307 A TW 103144307A TW 103144307 A TW103144307 A TW 103144307A TW I590387 B TWI590387 B TW I590387B
Authority
TW
Taiwan
Prior art keywords
pair
trench
substrate
forming
region
Prior art date
Application number
TW103144307A
Other languages
English (en)
Other versions
TW201532203A (zh
Inventor
博邁 陳
堅昇 蘇
恩漢 杜
Original Assignee
超捷公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 超捷公司 filed Critical 超捷公司
Publication of TW201532203A publication Critical patent/TW201532203A/zh
Application granted granted Critical
Publication of TWI590387B publication Critical patent/TWI590387B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28238—Making the insulator with sacrificial oxide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7889—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

具有自我對準浮動與抹除閘的非揮發性記憶體單元及其製造方法
本發明係關於一種形成浮動閘記憶體單元之一半導體記憶體陣列的自我對準方法。本發明亦關於一種先前類型之浮動閘記憶體單元的半導體記憶體陣列。
使用一浮動閘在其上儲存電荷的非揮發性半導體記憶體單元，以及在一半導體基板中形成之此種非揮發性記憶體單元的記憶體陣列，在本技術領域中已廣為所知。一般而言，此種浮動閘記憶體單元一直以來係為分離閘類型或堆疊閘類型。
面臨半導體浮動閘記憶體單元陣列之可製造性的該等問題中之一者係為各種組件諸如源極、汲極、控制閘、與浮動閘之對準。隨著半導體處理之整合的設計規則減少而縮小了最小的微影特徵，精確對準的需求則變得更重要。各種部件的對準亦決定半導體產品的製造良率。
自我對準在所屬技術領域中係廣為所知。自我對準係指處理涉及一或多種材料之一或多個步驟以使特徵在該步驟處理中相對於彼此自動對準的動作。於是，本發明 使用自我對準之技術來達成浮動閘記憶體單元類型之半導體記憶體陣列的製造。
為了最大化單一晶圓上之記憶體單元數目同時又要不犧牲效能(亦即，程式化、抹除與讀取效率與可靠性)，需要不斷地縮小記憶體單元陣列之尺寸。已廣為所知的係形成成對的記憶體單元可減小記憶體單元陣列的尺寸，其中各對共享一單個源極區，且其中相鄰的單元對共享一共汲極區。在基板中形成溝槽且於溝槽中放置一或多個記憶體單元元件以增加適配於一給定單元表面積中的記憶體單元數目亦為已知(例如，見美國專利案案號5,780,341與6,891,220)。不過，此種記憶體單元使用控制閘來控制通道區(以一低電壓操作)與抹除浮動閘(以一高電壓操作)二者。這意味著控制閘係同時為低電壓與高電壓元件，這使得很難使其周圍充份絕緣以供高電壓操作的同時，對於低電壓操作而言又不能太過電性隔離。再者，一抹除操作所需要之控制閘對浮動閘的鄰近度可導致在控制閘與浮動閘之間非所要程度的電容耦合。
美國專利案案號8,148,768揭露於一基板溝槽中形成一或多個記憶體元件，並且提供一另外之抹除閘用於記憶體單元抹除，而使控制閘不需進行任何高電壓抹除操作。記憶體單元陣列包括與源極區46電性接觸的多晶塊(poly blocks)50，藉此多晶塊50經連續地跨隔離區形成而到相鄰的主動區，因而形成源極線，各源極線將各列成對記憶體單元的源極區全都電性連接在一起。多晶塊50平行於 浮動閘而向上延伸，以於其間達到較佳的電容性耦合。不過，需要一另外的多晶矽形成步驟僅用來形成多晶塊50，其明顯地增加了製造成本。此於各列多晶塊50的端點處亦需要一額外的電性接觸。
因此，本發明之一目的係為產生一記憶體單元組態與製造方法，其中該等記憶體單元元件彼此自我對準，且在不需要過多製造成本之下可改善程式化、抹除與讀取效率。
上述的問題、需求與目的係由本文中所揭露的記憶體裝置與方法所解決。具體來說，一記憶體單元對包括：一半導體材料基板，其具有一第一導電型與一表面；一溝槽，其經形成於該基板之該表面中且包括一對相對側壁；一第一區，其經形成於該溝槽下方之該基板中；經形成於該基板中的一對第二區，其中一對通道區之各者係位於該第一區與該等第二區中之一者間的該基板中，其中該等第一與第二區具有一第二導電型，且其中該等通道區之各者包括實質上沿著該等相對溝槽側壁中之一者延伸的一第一部份以及實質上沿著該基板表面延伸的一第二部份；一對導電浮動閘，其之各者係經至少部份地設置於與該等通道區第一部份中之一者相鄰且與其絕緣的該溝槽中而用以控制該一個通道區第一部份的一導電性；一導電抹除閘，其具有經設置於該溝槽中且經設置成與該等浮動閘相鄰且與其等絕緣的一下部部份；以及一對導電控制閘，其之各者 經設置於該等通道區第二部份中之一者上方且與其絕緣而用以控制該一個通道區第二部份的一導電性；其中在該對浮動閘之間的該溝槽的任何部份除了該抹除閘下部部份以外沒有導電元件。
一種形成一記憶體單元對之方法包括：於第一導電型之半導體基板的一表面中形成一溝槽，其中該溝槽具有一對相對側壁；於該基板中且在該溝槽下方形成一第一區；於該基板中形成一對第二區，其中一對通道區之各者係經界定於該第一區與該等第二區中之一者間的該基板中，其中該等第一與第二區具有一第二導電型，且其中該等通道區之各者包括實質上沿著該等相對溝槽側壁中之一者延伸的一第一部份以及實質上沿著該基板之該表面延伸的一第二部份；形成一對導電浮動閘，其之各者經至少部份地設置於與該等通道區第一部份中之一者相鄰且與其絕緣的該溝槽中而用以控制該一個通道區第一部份的一導電性；形成一導電抹除閘，其具有經設置於該溝槽中且經設置成與該等浮動閘相鄰且與其等絕緣的一下部部份；以及形成一對導電控制閘，其之各者經設置於該等通道區第二部份中之一者上方且與其絕緣而用以控制該一個通道區第二部份的一導電性，其中在該對浮動閘間之該溝槽的任何部份除了該抹除閘下部部份以外沒有導電元件。
一種對一記憶體單元對中之一者程式化的方法，其中該記憶體單元對包含：一半導體材料基板，其具有一第一導電型與一表面；一溝槽，其經形成於該基板之 該表面中且包括一對相對側壁；一第一區，其經形成於該溝槽下方之該基板中；經形成於該基板中的一對第二區，其中一對通道區之各者係位於該第一區與該等第二區中之一者間的該基板中，其中該等第一與第二區具有一第二導電型，且其中該等通道區之各者包括實質上沿著該等相對溝槽側壁中之一者延伸的一第一部份以及實質上沿著該基板表面延伸的一第二部份；一對導電浮動閘，其之各者係經至少部份地設置於與該等通道區第一部份中之一者相鄰且與其絕緣的該溝槽中而用以控制該一個通道區第一部份的一導電性；一導電抹除閘，其具有經設置於該溝槽中且經設置成與該等浮動閘相鄰且與其等絕緣的一下部部份；以及一對導電控制閘，其之各者經設置於該等通道區第二部份中之一者上方且與其絕緣而用以控制該一個通道區第二部份的一導電性；其中在該對浮動閘之間的該溝槽的任何部份除了該抹除閘下部部份以外沒有導電元件。該方法包括：對該等第二區中之一者施加一正電壓；對該等控制閘中之一者施加一正電壓；對該第一區施加一高的正電壓；以及對該抹除閘施加一高的正電壓。
本發明的其他目的與特徵將藉由檢視說明書、申請專利範圍與隨附圖式而變得顯而易見。
1B-1B‧‧‧線
1D-1D‧‧‧線
2A-2A‧‧‧線
W‧‧‧距離
10‧‧‧半導體基板
12‧‧‧第一材料層、氧化物層
14‧‧‧第二材料層、氮化物層
16‧‧‧光阻材料
18‧‧‧長條
20‧‧‧溝槽
22‧‧‧主動區
24‧‧‧隔離區
26‧‧‧氧化物塊
30‧‧‧絕緣層
30‧‧‧氧化物層
32‧‧‧遮罩材料層、氮化物層
36‧‧‧溝槽、第二溝槽
37‧‧‧絕緣材料犧牲層、犧牲氧化物層
38‧‧‧氧化物層
38a‧‧‧部份
40‧‧‧多晶矽層
42‧‧‧多晶塊、浮動閘
42a‧‧‧角落邊緣
44‧‧‧氧化物間隔物
46‧‧‧源極區、第一區
48‧‧‧氧化物塊
50‧‧‧多晶塊
52‧‧‧氧化物層
54‧‧‧閘極氧化物層
56a‧‧‧多晶塊、抹除閘
56b‧‧‧多晶塊、控制閘
58‧‧‧氧化物間隔物
60‧‧‧汲極區、第二區
62‧‧‧絕緣材料
64‧‧‧金屬接點
72‧‧‧通道區
72a‧‧‧第一(垂直)部份
72b‧‧‧第二(水平)部份
80‧‧‧缺口
圖1A為在本發明之形成隔離區之方法的第一步驟中所使用的一半導體基板的一俯視圖。
圖1B為沿著線1B-1B所取之結構的一截面圖，其 顯示本發明的最初處理步驟。
圖1C為該結構的一俯視圖，其顯示在處理圖1B之該結構中的下一步驟，其中界定隔離區。
圖1D為沿著線1D-1D所取之圖1C中之該結構的一截面圖，其顯示形成於該結構中的隔離溝槽。
圖1E為圖1D中之該結構的一截面圖，其顯示隔離材料塊形成於隔離溝槽中。
圖1F為圖1E中之該結構的一截面圖，其顯示隔離區之最終結構。
圖2A-2H為沿著線2A-2A所取之圖1F中之半導體結構的截面圖，其依序顯示在形成本發明之浮動閘記憶體單元之一非揮發性記憶體陣列時之處理半導體結構的步驟。
本發明的方法係繪示於圖1A至1F以及圖2A至2F中(其等顯示在製造本發明之記憶體單元陣列時的處理步驟)。該方法起始於一半導體基板10，其係較佳為P型且在所屬領域係廣為所知。以下所說明之層厚度將取決於設計規則與製程技術世代。在本文中所說明者係用於深次微米(deep sub-micron)技術製程。不過，所屬技術領域中具有通常知識者將理解到，本發明不限於任何特定製程技術世代，也不限於下文所說明之製程參數之任一者中的任何特定值。
隔離區形成
圖1A至1F繪示在基板上形成隔離區之廣為所知的STI方法。參照圖1A，其顯示一半導體基板10(或一半導體井)的一俯視平面圖，其較佳為P型且在所屬技術領域係廣為所知。第一與第二材料層12與14係形成(例如，生長或沈積)於該基板上。例如，第一層12可為二氧化矽(下文稱「氧化物」)，其係藉由諸如氧化或氧化物沈積(例如，化學氣相沈積或CVD)的任何廣為所知技術而形成於基板10上達大約50-150Å之厚度。亦可使用氮摻雜氧化物或其它絕緣介電質。第二層14可為氮化矽(下文稱「氮化物」)，其係較佳藉由CVD或PECVD而形成於氧化物層12上方達大約1000-5000Å之厚度。圖1B繪示所得結構的一截面圖。
一旦第一層12與第二層14已經形成了，則施加適當的光阻材料16於氮化物層14上且執行一遮蔽步驟(masking step)以自延伸於Y或行方向的某些區(長條18)選擇性地移除該光阻材料，如圖1C所示。在光阻材料16被移除之處，使用標準的蝕刻技術(亦即，非等向性氮化物與氧化物/介電質蝕刻製程)將長條18中暴露的氮化物層14與氧化物層12蝕刻掉，以在該結構中形成溝槽20。在相鄰長條18之間的距離W可與所使用製程的最小微影特徵一樣小。隨後使用一矽蝕刻製程將溝槽20向下延伸到矽基板10中(例如，至大約500Å至數微米的深度)，如圖1D所示。在光阻16沒被移除之處，保持有氮化物層14與氧化物層12。圖1D所繪示之該所得結構現在界定出與隔離區24交錯的主動區22。
進一步處理該結構以移除剩餘的光阻16。然後，藉由沈積一厚氧化物層將諸如二氧化矽的一隔離材料形成於溝槽20中，接著，藉由一化學機械拋光或CMP蝕刻(使用氮化物層14作為一蝕刻停止層)移除除了在溝槽20中的氧化物塊26以外的氧化物層，如圖1E所示。隨後使用氮化物/氧化物蝕刻製程，將剩餘的氮化物與氧化物層14/12移除，而留下沿著隔離區24延伸的STI氧化物塊26，如圖1F所示。
以上所說明之STI隔離方法係形成隔離區24的較佳方法。然而，可替代地使用廣為所知的LOCOS隔離方法(例如，凹陷型LOCOS、多晶緩衝LOCOS等等)，在該方法中，溝槽20可不延伸到基板中且隔離材料可形成於長條區18中的基板表面上。圖1A至1F繪示基板的記憶體單元陣列區，其中數行的記憶體單元將形成於由隔離區24所分開的主動區22中。應注意，基板10亦包括至少一個周邊區(未顯示)，在該周邊區中形成控制電路，該控制電路將用來操作形成於記憶體單元陣列區中的記憶體單元。較佳地，在以上所說明的同一STI或LOCOS製程期間，亦將氧化物塊26形成於該周邊區中。
記憶體單元形成
圖1F所示之結構進一步經如下處理。圖2A至2H顯示從垂直於圖1F來觀看(沿著在圖1C與1F中所示的線2A-2A)之主動區22中之該結構的截面圖，因為在本發明之製程中的下一步驟係同時在兩區中執行。
首先，將一絕緣層30(較佳為氧化物或氮摻雜氧化物)形成於基板10上方(例如，~10至50Å厚)。可於此時對基板10的主動區部份摻雜，以較佳地獨立控制該記憶體裝置中相關於周邊區之單元陣列部份。此種摻雜經常被稱為Vt植入或單元井植入，且係於所屬技術領域中廣為所知。在此植入期間，周邊區受到一光阻層保護，該光阻層係沈積於整個該結構上方且僅自基板的記憶體單元陣列區移除。接著，諸如氮化物的硬遮罩材料32之一厚層係形成於氧化物層30上方(例如~3500Å厚)。所得結構係如圖2A所示。
藉由施加一光阻(遮蔽)材料於氮化物層32上且隨後執行一遮蔽步驟以自選定的平行長條區移除光阻材料，而將複數個平行第二溝槽36形成於氮化物與氧化物層32、30中。使用非等向性氮化物與氧化物蝕刻來移除在長條區中之氮化物與氧化物層32、30的暴露部份，而留下向下延伸至且暴露基板10的第二溝槽36。隨後使用一矽非等向性蝕刻製程將第二溝槽36向下延伸到主動區22之各者中的基板10中(例如，向下到大約一個特徵尺寸深的深度，例如約500Å至數微米)。可於溝槽36形成於基板10中之前或之後移除光阻。
接著，沿著在第二溝槽36中暴露的矽形成一絕緣材料犧牲層37(較佳地使用一熱氧化或CVD氧化物製程)，其形成第二溝槽36的底部壁與下部壁。氧化物37之形成允許藉由氧化步驟接著氧化物移除而將受損的矽移除。接著 執行一植入步驟，以將摻雜物植入於溝槽36下面的基板中(亦即，將在浮動閘下面調整浮動閘VT及/或避免擊穿的那些基板部份)。較佳地，該植入係為一斜角植入。所得結構係如圖2B所示。
執行氧化物蝕刻以移除犧牲氧化物層37。隨後沿著在第二溝槽36中暴露之矽來形成氧化物層38(較佳地使用一熱氧化或CVD氧化物製程)，其形成第二溝槽36的底部壁與下部側壁(例如，~60Å至150Å厚)。隨後於該結構上方形成一厚層的多晶矽40(下文稱「多晶」)，其填滿第二溝槽36。多晶層40可藉由離子植入或藉由原位磷或砷摻雜多晶製程而摻雜(例如，n+)。若多晶40係藉由離子植入來摻雜，則可執行一植入退火製程。所得結構係如圖2C所示。
使用一多晶蝕刻製程(例如，使用氮化物層32作為一蝕刻停止層的CMP製程)來移除除了仍留在第二溝槽36中之多晶矽層40塊以外的多晶層40。隨後使用一受控制的多晶蝕刻來降低多晶塊的高度，此時多晶塊的頂部經設置為大約與基板10的表面齊平。之後沿著第二溝槽36的側壁形成氧化物間隔物44。間隔物之形成為所屬技術中眾所周知，且其涉及先將材料沈積在該結構的輪廓上方，接著進行非等向性蝕刻處理，藉此移除該結構之水平表面上的材料，而在該結構之垂直定向表面上之材料大部分保持完好(具有一圓化的上表面)。間隔物44係藉由在該結構上方沈積氧化物(例如，大約300至1000Å厚)、接著進行一非等向性氧化物蝕刻而形成，其導致間隔物44沿著溝槽側 壁並且部份地覆蓋多晶塊。之後使用一非等向性多晶蝕刻來移除多晶塊的該經暴露部份，而留下一對多晶塊42各置於間隔物44之一者之下(且自我對準至間隔物44之一者)。所得結構如圖2D所示。
接著，在該結構表面各處進行適當離子植入(取決於基板是P或N型而可包括砷、磷、硼及/或銻)(以及選用的退火)，以於第二溝槽36底部的基板部份中形成第一(源極)區46，接著對植入物進行退火。源極區46自我對準至第二溝槽36且具有第二導電型(例如，N型)，其係與基板的第一導電型(例如，P型)不同。為了使源極區46延伸跨越隔離區24，該離子植入係為一深層植入，或者在該植入之前，自第二溝槽36的隔離區部份移除STI絕緣材料。接著，執行氧化製程而使在第二溝槽36底部處之多晶塊42之間的氧化物層38的部份38a變厚。此氧化製程幫助擴散摻雜物，以於浮動閘下面更均勻地形成源極區46，且其使浮動閘的底部角落平滑。隨後將一厚的氧化物層形成於該結構上方，接著進行一非等向性氧化物蝕刻以移除除了在第二溝槽36底部處的氧化物塊48以外之該氧化物層。所得結構係如圖2E所示。
隨後執行一等向性氧化物蝕刻以減小氧化物間隔物44的厚度(其亦稍微地減小氧化物塊48的高度)。執行氧化物沈積製程以形成氧化物層52於包括在溝槽36中之該結構上方。層52可係使用高品質的氧化物化學氣相沈積(CVD)製程所形成。所得結構係如圖2F所示。替代地，氧 化物層52可係使用高溫熱氧化(HTO)製程所形成，其意味著層52會僅形成於多晶塊42之經暴露部份上。
執行氧化物與氮化物蝕刻，以移除在氮化物32上的氧化物52、以移除氮化物32、且移除氧化物30。可執行一選用的微影製程，以保留溝槽36中的氧化物52(如圖2G所示)。替代地，可在氧化物52形成之前，移除氮化物32。使用P型離子植入來形成記憶體單元的控制(或WL)電晶體。執行熱氧化以於基板10的經暴露部份上形成一閘極氧化物層54(至15A~70A的厚度)。將一厚的多晶層沈積在該結構上方(亦即，在氧化物層54上與在溝槽36中)。可執行原位的磷或砷摻雜，或替代地，可使用一多晶植入與退火製程。執行一多晶平面化蝕刻，以將多晶層的頂部平面化。使用一光微影與多晶蝕刻製程來移除部份多晶層，以留下溝槽36中的多晶塊56a以及在溝槽36外面且相鄰氧化物間隔物44的閘極氧化物層54上的多晶塊56b，如圖2G所示。
之後使用氧化物蝕刻來移除氧化物層54的該經暴露部份。使用氧化物沈積與非等向性蝕刻在多晶塊56b的外部側面上形成氧化物間隔物58。使用適當的離子植入(以及退火)在基板中形成第二(汲極)區60。
隨後將諸如BPSG或氧化物的絕緣材料62形成於該整個結構上方。執行一遮蔽步驟以界定汲極區60上方的蝕刻區域。在經遮蔽區中選擇性地蝕刻絕緣材料62以產生向下延伸到汲極區60的接觸開口。接著以導體金屬(例如，鎢)來充填接觸開口以形成與汲極區60電性連接的金屬接 點64。最終的主動區記憶體單元結構係如圖2H所示。
如圖2H所示，本發明的製程形成彼此鏡映的記憶體單元對，其中在氧化物塊48的各側上形成一記憶體單元。就各記憶體單元而言，第一區46與第二區60分別形成源極區與汲極區(雖然所屬技術領域中具有通常知識者知道源極與汲極在操作期間可調換)。多晶塊42構成浮動閘，多晶塊56b構成控制閘，而多晶塊56a構成抹除閘。各記憶體單元的通道區72係界定於在源極46與汲極60中間的基板之表面部份中。各通道區72包括以一近似直角接合在一起的兩部份，其中第一(垂直)部份72a沿著已充填之第二溝槽36的垂直壁延伸，而第二(水平)部份72b在已充填之第二溝槽36的側壁與汲極區60之間延伸。各記憶體單元對共享一共源極區46，其設置於已充填第二溝槽36下方(且在浮動閘42下方)。同樣地，來自不同鏡映組之記憶體單元的相鄰記憶體單元之間共享各汲極區60。圖2H所示之記憶體單元的陣列中，控制閘56b連續地形成為延伸跨越主動區22與隔離區24兩者的控制(字)線。
浮動閘42係設置於第二溝槽36中，其中各浮動閘面對通道區垂直部份72a中之一者並與其絕緣且在源極區46中之一者上方。各浮動閘42包括一上部部份，其具有面對(並與其絕緣)抹除閘56a之缺口80的一角落邊緣42a，因而提供穿過氧化物層52而到抹除閘56a的一富爾諾罕(Fowler-Nordheim)穿隧路徑。
記憶體單元操作
現將說明記憶體單元之操作。此種記憶體單元的操作與操作理論亦說明於美國專利案案號5,572,054，其中關於具有一浮動閘、閘對閘穿隧、以及因此形成之一記憶體單元陣列之非揮發性記憶體單元的操作以及操作理論之揭露內容以引用方式併入本文中。
為了抹除在任何給定的主動區22中之一選定的記憶體單元，施加一接地電位至其源極區46與其字線(控制閘56b)兩者。施加高的正電壓(例如，+11.5伏)至其抹除閘56a。經由富爾諾罕穿隧機制，在浮動閘42上的電子經感應而自浮動閘42的角落邊緣42a穿隧通過氧化物層52而至抹除閘56a上，使得浮動閘42帶正電。藉由角落邊緣42a的銳度以及邊緣42a事實上面對形成於抹除閘56a中之缺口80來增強穿隧。缺口80的產生原因是抹除閘56a的下部部份之寬度比其上部部份更窄，且該下部部份延伸到第二溝槽36的頂部部份中以便能夠環繞角落邊緣42a。應注意，由於各抹除閘56a面對一對浮動閘42，因此在各對中的兩個浮動閘42將被同時抹除。
當欲程式化一選定的記憶體單元時，施加一小電壓(例如，0.5至2.0V)至其汲極區60。施加接近MOS結構之臨界電壓的一正電壓位準(大約為在汲極60上方約+0.2至1伏，譬如1V)至其控制閘56b。施加一正高電壓(例如，大約5至10伏，譬如6V)至其源極區46與抹除閘56a。因為浮動閘42係高度電容耦合至源極區46及抹除閘56a，所以浮動閘42「經歷(see)」大約+4至+8伏的電壓電位。由汲極區 60所產生的電子將自該區通過通道區72的深度空乏水平部份72b流向源極區46。當電子抵達通道區72的垂直部份72a時，其將經歷浮動閘42的高電位(因為浮動閘42係強烈地電壓耦合至帶正電之源極區46及抹除閘56a)。電子將加速且變熱，其中大部分的電子會被注入到氧化物層38中且通過氧化物層38而到浮動閘42上，因此使浮動閘42帶負電。施加低或接地電位至未含選定記憶體單元之記憶體單元列/行的源極/汲極區46/60與控制閘56b。因此，只有在選定列與行中的記憶體單元被程式化。
將持續注入電子到浮動閘42上直到浮動閘42上之電荷減少而不再能維持沿垂直通道區部份72a之高表面電位以產生熱電子。此時，在浮動閘42中的電子或負電荷將減少從汲極區60流至浮動閘42上的電子流。
最後，為了讀取一選定的記憶體單元，施加接地電位至其源極區46。施加一讀取電壓(例如，~0.6至1伏)至其汲極區60，並施加大約1至4伏的Vcc電壓(取決於該裝置的電源供應電壓)至其控制閘56b。若浮動閘42帶正電(亦即，浮動閘釋出電子)，則垂直通道區部份72a(鄰近浮動閘42)則被導通。當控制閘56b被提高到讀取電位時，水平通道區部份72b(相鄰控制閘56b)亦被導通。因此，整個通道區72將被導通，造成電子自源極區46流到汲極區60。此感應電流將為「1」狀態。
另一方面，若浮動閘42帶負電，則垂直通道區部份72a則被弱導通或者完全截止。甚至當控制閘56b與汲極 區60被提高到其讀取電位時，僅極少或沒有任何電流將流經垂直通道區部份72a。在此情形中，該電流相較於「1」狀態的電流是非常小的，或者完全沒有電流。以此方式，記憶體單元會被感應為以「0」狀態程式化。施加接地電位至未選擇之列與行的源極/汲極區46/60以及控制閘56b，如此只有該選定的記憶體單元被讀取。
記憶體單元陣列包括周邊電路，其包括習知的列位址解碼電路、行位址解碼電路、感測放大器電路、輸出緩衝器電路與輸入緩衝器電路，此於所屬領域已為眾所周知。
本發明所提供之一記憶體單元陣列具有縮小尺寸與優良程式化、讀取與抹除效率。因為源極區46被埋在基板10內部且自我對準至第二溝槽36，所以明顯地縮小了記憶體單元尺寸，在此情況下由於微影產生、接觸對準與接觸完整性而使空間不會被浪費。各浮動閘42具有設置於形成於基板中之第二溝槽36中的一下部部份，以用於在程式化操作期間接收穿隧電子以及用於在讀取操作期間導通垂直通道區部份72a。各浮動閘42亦具有終止於面對抹除閘56a的缺口部份80的角落邊緣42a中之一上部部份，以用於在抹除操作期間進行富爾諾罕穿隧。藉由環繞角落邊緣42a之抹除閘56a的缺口80，可增強抹除效率。
同樣地，本發明使源極區46與汲極區60垂直地以及水平地分離，可在不影響單元尺寸之下允許更簡單地最佳化可靠性參數。再者，藉由提供與控制閘56b分離的抹除 閘56a，使得控制閘僅需要成為一低電壓裝置。這意味著高電壓驅動電路不需要與控制閘56b耦合，控制閘56b可與浮動閘42離得更遠以減少其間的電容耦合，且意味著在缺乏控制閘56b的高電壓操作之下，使控制閘56b與基板10絕緣的氧化物層54可更薄。最後，記憶體單元可係使用僅兩個多晶沈積步驟而形成，第一步驟用於形成浮動閘，而第二步驟用於形成控制閘與抹除閘。
應了解，本發明不受限於本文上述提及與描述的實施例，而是其涵蓋屬於隨附申請專利範圍之範疇內的任何及所有變化例。例如，溝槽20/36最終可具有延伸入基板中的任何形狀，其中側壁為垂直定向或不為垂直定向的，而不只是圖式所示的狹長矩形形狀。同樣地，雖然前述的方法說明使用適當摻雜的多晶矽作為用以形成記憶體單元的導電材料，但是所屬技術領域中具有通常知識者應該清楚，在本揭露與隨附申請專利範圍的上下文中，「多晶矽」意指可被使用來形成非揮發性記憶體單元之元件的任何適當導電材料。此外，可使用任何適當的絕緣體來替代二氧化矽或氮化矽。另外，可使用具有與二氧化矽(或任何絕緣體)以及與多晶矽(或任何導體)不同之蝕刻特性的任何適當材料。再者，如從申請專利範圍可明白，並非所有方法步驟皆須完全依照所說明或主張的順序執行，而是可以任意的順序來執行，只要是可適當地形成本發明之記憶體單元即可。此外，上述的發明係被顯示為形成於被顯示為均勻摻雜的基板中，但廣為所知並且已為本發明所設想 的是，記憶體單元元件可被形成於該基板的井區中，該等井區係經摻雜以具有與該基板之其他部份不同的導電性類型的區。單層的絕緣或導電材料可被形成為多層的此種材料，反之亦然。浮動閘42的頂部表面可延伸於基板表面上方或可凹陷於基板表面下方。最後，雖然圍繞浮動閘邊緣42a的缺口80較佳，但是它們不一定是強制性的，因為有可能實施不具有缺口80的抹除閘56a(例如，在抹除閘56a的下部部份僅側向地相鄰於或垂直地相鄰於浮動閘42(並與其絕緣)的情況中)。
本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍用語之範疇，而僅是用以對可由申請專利範圍中一或多項所涵蓋的一或多種技術特徵作出引述。上述之材料、製程及數值之實例僅為例示之用，且不應視為對申請專利範圍之限制。應注意的是，如本文中所使用，「在…上方(over)」及「在…之上(on)」之用語皆含括性地包括了「直接在…之上」(無居中的材料、元件或間隔設置於其間)及「間接在…之上」(有居中的材料、元件或間隔設置於其間)的含意。同樣地，用語「相鄰」包括「直接相鄰」(二者之間無設置任何中間材料、元件或間隔)和「間接相鄰」(二者之間設置有中間材料、元件或間隔)。例如，「在一基材上方」形成一元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。
10‧‧‧半導體基板
36‧‧‧溝槽、第二溝槽
38‧‧‧氧化物層
38a‧‧‧部份
42‧‧‧多晶塊、浮動閘
42a‧‧‧角落邊緣
44‧‧‧氧化物間隔物
46‧‧‧源極區、第一區
48‧‧‧氧化物塊
52‧‧‧氧化物層
54‧‧‧閘極氧化物層
56a‧‧‧多晶塊、抹除閘
56b‧‧‧多晶塊、控制閘
58‧‧‧氧化物間隔物
60‧‧‧汲極區、第二區
62‧‧‧絕緣材料
64‧‧‧金屬接點
72‧‧‧通道區
72a‧‧‧第一(垂直)部份
72b‧‧‧第二(水平)部份
80‧‧‧缺口

Claims (18)

  1. 一種記憶體單元對，其包含：一半導體材料基板，其具有一第一導電型與一表面；一溝槽，其係形成於該基板的該表面中且包括一對相對側壁；一第一區，其係形成於該溝槽下方的該基板中；一對第二區，其係形成於該基板中，其中有一對通道區，各通道區在該基板中位於該第一區與該等第二區中之一者間，其中該第一區與該等第二區具有一第二導電型，且其中該等通道區中之各者包括實質上沿著相對溝槽側壁中之一者延伸的一第一部份，以及實質上沿著基板表面延伸的一第二部份；一對導電浮動閘，各導電浮動閘係至少部份地設置於該溝槽中與通道區第一部份中之一者相鄰且與其絕緣，用以控制該通道區第一部份的一導電性；一導電抹除閘，其具有設置於該溝槽中且設置成與該等浮動閘相鄰且與其絕緣的一下部部份；以及一對導電控制閘，各導電控制閘係設置於通道區第二部份中之一者上方且與其絕緣，用以控制該通道區第二部份的一導電性；其中該對浮動閘之間的該溝槽之任何部份除了抹除閘下部部份以外，其他部份沒有導電元件。
  2. 如請求項1之陣列，其中在該對控制閘與該對浮動閘之間沒有垂直重疊。
  3. 如請求項1之陣列，其中該抹除閘係設置成與該等浮動閘相鄰且在該處利用絕緣材料絕緣，該絕緣材料具有允許富爾諾罕(Fowler-Nordheim)穿隧之一厚度。
  4. 如請求項1之陣列，其中該抹除閘包括一對缺口，且該等浮動閘中之各者包括直接面向該對缺口中之一者並與其絕緣的一邊緣。
  5. 如請求項4之陣列，其中該抹除閘包括具有一第一寬度的一上部部份，且其中該抹除閘下部部份具有小於該第一寬度的一第二寬度。
  6. 如請求項5之陣列，其中該對缺口係設置於該抹除閘之該等第一與第二部份相會之處。
  7. 一種形成記憶體單元對的方法，其包含：形成一溝槽到第一導電型之一半導體基板的一表面中，其中該溝槽具有一對相對側壁；於該基板中且在該溝槽下方形成一第一區；於該基板中形成一對第二區，其中有各係界定於該基板中位於該第一區與該等第二區中之一者間之一對通道區，其中該第一區與該等第二區具有一第二導電型，且其中該等通道區中之各者包括實質上沿著相對溝槽側壁中之一者延伸的一第一部份，以及實質上沿著該基板之該表面延伸的一第二部份；形成一對導電浮動閘，各導電浮動閘係至少部份地 設置於該溝槽中與通道區第一部份中之一者相鄰且與其絕緣，用以控制該通道區第一部份的一導電性；形成一導電抹除閘，其具有設置於該溝槽中且設置成與該等浮動閘相鄰及與其絕緣的一下部部份；以及形成一對導電控制閘，各導電控制閘係設置於通道區第二部份中之一者上方且與其絕緣，用以控制該通道區第二部份的一導電性；其中該對浮動閘之間的該溝槽之任何部份除了抹除閘下部部份以外，其他部份沒有導電元件。
  8. 如請求項7之方法，其中該對控制閘與該對浮動閘之間沒有垂直重疊。
  9. 如請求項7之方法，其中該抹除閘包括一對缺口，且該等浮動閘中之各者包括直接面向該對缺口中之一者且與其絕緣的一邊緣。
  10. 如請求項9之方法，其中形成該抹除閘之步驟包含：形成具有一第一寬度之該抹除閘的一上部部份；以及形成具有小於該第一寬度之一第二寬度之該抹除閘的該下部部份。
  11. 如請求項10之方法，其中該對缺口係設置於該抹除閘之該等第一與第二部份相會之處。
  12. 如請求項7之方法，其進一步包含：於該溝槽的該等相對側壁上形成一氧化物犧牲層；以及 移除該氧化物犧牲層。
  13. 如請求項7之方法，其中形成該等浮動閘之步驟包含：於該溝槽中形成導電材料；於該導電材料上形成一對相對的絕緣材料間隔物，使得該導電材料的一部份係暴露於該對相對間隔物之間；以及移除該導電材料的經暴露部份。
  14. 如請求項13之方法，其中移除該導電材料之該經暴露部份包含一非等向性蝕刻。
  15. 如請求項13之方法，其中形成該抹除閘與該等控制閘之步驟包含：形成一導電材料層，其具有設置於該等相對間隔物之間的一第一部份，以及設置於該基板表面上方且有該等相對間隔物設置於其間的第二與第三部份。
  16. 如請求項13之方法，其進一步包含：執行一蝕刻，其減少該等相對間隔物的一厚度，且增加在該等相對間隔物之間的一空間之一寬度。
  17. 如請求項16之方法，其中形成該抹除閘的步驟包含：在該蝕刻之後，於該等相對間隔物之間的該空間中形成該抹除閘的一上部部份。
  18. 一種對記憶體單元對中之一者程式化的方法，藉此該記憶體單元對包含：一半導體材料基板，其具有一第一導電型與一表面；一溝槽，其係形成到該基板之該表面中且包括一對相對側壁；一第一區，其係形成於該溝槽下 方之該基板中；形成於該基板中的一對第二區，其中一對通道區中之各者係位於該第一區與該等第二區中之一者間的該基板中，其中該第一區與該等第二區具有一第二導電型，且其中該等通道區中之各者包括實質上沿著相對溝槽側壁中之一者延伸的一第一部份，以及實質上沿著基板表面延伸的一第二部份；一對導電浮動閘，各導電浮動閘係至少部份地設置於該溝槽中與通道區第一部份中之一者相鄰且與其絕緣，用以控制該通道區第一部份的一導電性；一導電抹除閘，其具有設置於該溝槽中且設置成與該等浮動閘相鄰及與其絕緣的一下部部份；以及一對導電控制閘，各導電控制閘係設置於通道區第二部份中之一者上方且與其絕緣，用以控制該通道區第二部份的一導電性；其中在該對浮動閘之間的該溝槽的任何部份除了該抹除閘下部部份以外，其他部份沒有導電元件，該方法包含：施加一正電壓至該等第二區中之一者；施加一正電壓至該等控制閘中之一者；施加一高的正電壓至該第一區；以及施加一高的正電壓至該抹除閘。
TW103144307A 2013-12-19 2014-12-18 具有自我對準浮動與抹除閘的非揮發性記憶體單元及其製造方法 TWI590387B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/133,821 US20150179749A1 (en) 2013-12-19 2013-12-19 Non-volatile Memory Cell With Self Aligned Floating And Erase Gates, And Method Of Making Same
PCT/US2014/069002 WO2015094730A1 (en) 2013-12-19 2014-12-08 Non-volatile memory cell with self aligned floating and erase gates, and method of making same

Publications (2)

Publication Number Publication Date
TW201532203A TW201532203A (zh) 2015-08-16
TWI590387B true TWI590387B (zh) 2017-07-01

Family

ID=52232448

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103144307A TWI590387B (zh) 2013-12-19 2014-12-18 具有自我對準浮動與抹除閘的非揮發性記憶體單元及其製造方法

Country Status (7)

Country Link
US (1) US20150179749A1 (zh)
EP (1) EP3084837A1 (zh)
JP (1) JP6291584B2 (zh)
KR (1) KR101923791B1 (zh)
CN (1) CN106415851B (zh)
TW (1) TWI590387B (zh)
WO (1) WO2015094730A1 (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9293204B2 (en) * 2013-04-16 2016-03-22 Silicon Storage Technology, Inc. Non-volatile memory cell with self aligned floating and erase gates, and method of making same
US9679979B2 (en) * 2014-02-13 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure for flash memory cells and method of making same
CN104091803A (zh) * 2014-07-24 2014-10-08 上海华虹宏力半导体制造有限公司 分离栅极式存储器、半导体器件及其制作方法
CN106486529A (zh) * 2015-08-24 2017-03-08 联华电子股份有限公司 存储器元件及其制造方法
US10553708B2 (en) * 2017-08-29 2020-02-04 International Business Machines Corporation Twin gate tunnel field-effect transistor (FET)
TWI741204B (zh) * 2017-09-15 2021-10-01 美商綠芯智慧財產有限責任公司 電可抹除可程式化記憶體單元、電可程式化及可抹除非揮發性記憶體單元及操作記憶體單元之方法
US10720214B2 (en) * 2017-11-30 2020-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Non-volatile memory device and method for controlling the non-volatile memory device
TWI760412B (zh) * 2018-01-05 2022-04-11 聯華電子股份有限公司 記憶體元件及其製造方法
CN110021602B (zh) * 2018-01-05 2023-04-07 硅存储技术公司 在专用沟槽中具有浮栅的非易失性存储器单元
CN108447866B (zh) * 2018-03-06 2019-03-26 武汉新芯集成电路制造有限公司 浮栅器件及其制作方法
KR102217856B1 (ko) * 2019-10-15 2021-02-19 주식회사 예스파워테크닉스 트렌치 게이트 하부에 쉴드를 형성하는 방법
TWI775437B (zh) * 2021-05-17 2022-08-21 力晶積成電子製造股份有限公司 非揮發性記憶體結構
CN113517352A (zh) * 2021-06-01 2021-10-19 上海华力集成电路制造有限公司 半浮栅器件的制造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5572054A (en) 1990-01-22 1996-11-05 Silicon Storage Technology, Inc. Method of operating a single transistor non-volatile electrically alterable semiconductor memory device
US5168072A (en) * 1990-10-12 1992-12-01 Texas Instruments Incorporated Method of fabricating an high-performance insulated-gate field-effect transistor
US5386132A (en) * 1992-11-02 1995-01-31 Wong; Chun C. D. Multimedia storage system with highly compact memory device
US5780341A (en) 1996-12-06 1998-07-14 Halo Lsi Design & Device Technology, Inc. Low voltage EEPROM/NVRAM transistors and making method
US5861347A (en) * 1997-07-03 1999-01-19 Motorola Inc. Method for forming a high voltage gate dielectric for use in integrated circuit
JP3241316B2 (ja) * 1998-01-07 2001-12-25 日本電気株式会社 フラッシュメモリの製造方法
KR100406179B1 (ko) * 2001-12-22 2003-11-17 주식회사 하이닉스반도체 플래쉬 메모리 셀의 자기 정렬 플로팅 게이트 형성 방법
US6756633B2 (en) * 2001-12-27 2004-06-29 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with horizontally oriented floating gate edges
US6891220B2 (en) 2002-04-05 2005-05-10 Silicon Storage Technology, Inc. Method of programming electrons onto a floating gate of a non-volatile memory cell
US6952034B2 (en) * 2002-04-05 2005-10-04 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried source line and floating gate
US7015537B2 (en) * 2004-04-12 2006-03-21 Silicon Storage Technology, Inc. Isolation-less, contact-less array of nonvolatile memory cells each having a floating gate for storage of charges, and methods of manufacturing, and operating therefor
US6972260B2 (en) * 2004-05-07 2005-12-06 Powerchip Semiconductor Corp. Method of fabricating flash memory cell
JP2006253685A (ja) 2005-03-07 2006-09-21 Samsung Electronics Co Ltd スプリットゲート不揮発性メモリ装置及びそれの形成方法
US7247907B2 (en) * 2005-05-20 2007-07-24 Silicon Storage Technology, Inc. Bidirectional split gate NAND flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing
US7592224B2 (en) 2006-03-30 2009-09-22 Freescale Semiconductor, Inc Method of fabricating a storage device including decontinuous storage elements within and between trenches
US7598561B2 (en) * 2006-05-05 2009-10-06 Silicon Storage Technolgy, Inc. NOR flash memory
US8148768B2 (en) * 2008-11-26 2012-04-03 Silicon Storage Technology, Inc. Non-volatile memory cell with self aligned floating and erase gates, and method of making same

Also Published As

Publication number Publication date
CN106415851B (zh) 2019-08-23
KR101923791B1 (ko) 2018-11-29
EP3084837A1 (en) 2016-10-26
CN106415851A (zh) 2017-02-15
US20150179749A1 (en) 2015-06-25
WO2015094730A1 (en) 2015-06-25
KR20160098493A (ko) 2016-08-18
JP6291584B2 (ja) 2018-03-14
TW201532203A (zh) 2015-08-16
JP2017500747A (ja) 2017-01-05

Similar Documents

Publication Publication Date Title
TWI590387B (zh) 具有自我對準浮動與抹除閘的非揮發性記憶體單元及其製造方法
TWI527161B (zh) 具有自我對準浮動與抹除閘極之非依電性記憶體胞元及其製作方法
US8148768B2 (en) Non-volatile memory cell with self aligned floating and erase gates, and method of making same
JP4004948B2 (ja) 水平に向けたエッジをもつフローティングゲートメモリセルの半導体メモリアレーを形成するセルフ・アライン型方法及びそれにより形成されたメモリアレー
TWI419307B (zh) 具有埋置選擇閘極之非依電性記憶體晶胞及其製造方法
US7208376B2 (en) Self aligned method of forming a semiconductor memory array of floating gate memory cells with buried floating gate and pointed channel region
JP5035775B2 (ja) ソース側消去を伴うフローティングゲートメモリセルの半導体メモリアレイを形成する自己整合法及びこれによって形成されるメモリアレイ
TWI600144B (zh) 使用增強橫向控制閘至浮閘耦合之改良尺度之分離閘快閃記憶體單元
US20050104115A1 (en) Self aligned method of forming a semiconductor memory array of floating gate memory cells with buried bit-line and raised source line, and a memory array made thereby
KR20060027080A (ko) 비휘발성 메모리 소자 및 그 제조방법
TW201929197A (zh) 製造具有抹除閘的分離閘快閃記憶體單元之方法
KR20050093064A (ko) 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법
EP3994731B1 (en) Method of forming split-gate flash memory cell with spacer defined floating gate and discretely formed polysilicon gates
TW201535612A (zh) 低電場源極抹除非揮發性記憶體單元及其製造方法
CN114335186A (zh) 具有设置在字线栅上方的擦除栅的分裂栅非易失性存储器单元及其制备方法
US9882033B2 (en) Method of manufacturing a non-volatile memory cell and array having a trapping charge layer in a trench