CN108447866B - 浮栅器件及其制作方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title abstract description 6
- 238000007667 floating Methods 0.000 claims abstract description 296
- 239000004065 semiconductor Substances 0.000 claims abstract description 82
- 239000000758 substrate Substances 0.000 claims abstract description 81
- 238000004519 manufacturing process Methods 0.000 claims abstract description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 38
- 229920005591 polysilicon Polymers 0.000 claims description 34
- 239000004020 conductor Substances 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 17
- 238000003860 storage Methods 0.000 abstract description 15
- 238000000034 method Methods 0.000 description 55
- 238000005530 etching Methods 0.000 description 30
- 230000008569 process Effects 0.000 description 19
- 230000015654 memory Effects 0.000 description 14
- 230000004888 barrier function Effects 0.000 description 12
- 239000000463 material Substances 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 238000001039 wet etching Methods 0.000 description 10
- 230000008878 coupling Effects 0.000 description 9
- 238000010168 coupling process Methods 0.000 description 9
- 238000005859 coupling reaction Methods 0.000 description 9
- 239000003989 dielectric material Substances 0.000 description 9
- 238000002955 isolation Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 239000000243 solution Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000002210 silicon-based material Substances 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000001143 conditioned effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000012163 sequencing technique Methods 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000004408 titanium dioxide Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本发明涉及浮栅器件及其制作方法，其中，浮栅器件包括设置在半导体衬底中的源极区、第一浮栅、第二浮栅以及控制栅，第一浮栅和第二浮栅的上表面均高于源极区，控制栅设置于第一浮栅和第二浮栅之间，浮栅器件还包括设置于第一浮栅和第二浮栅的上方且位于控制栅两侧的漏极区。该浮栅器件的漏极区和源极区之间构成了纵向的沟道，有利于增加沟道长度，同时抑制短沟道效应以及漏电流，相对于平面结构的浮栅器件，可以在缩小占用半导体衬底表面面积同时避免产生短沟道效应，从而有利于提高存储密度。本发明另外提供了一种浮栅器件的制作方法，可以形成上述结构的浮栅器件。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及浮栅器件及其制作方法。
背景技术
存储器用于存储大量数字信息，多年来，工艺技术的进步和市场需求催生越来越多高密度的各种类型存储器，其中，非易失存储器(non-volatile memory，NVM)在系统关闭或无电源供应时仍能保持数据信息。浮栅型存储器就是一种非易失存储器，在浮栅型存储器中，电荷被存储在浮栅中，它们在无电源供应的情况下仍然可以保持。
浮栅型存储器的结构与金属氧化物半导体场效应晶体管(MOSFET)结构类似，包括源/漏和栅极，与一般的MOSFET主要的不同在于还包括一个浮栅(floating gate，FG)。浮栅被介质层包围从而将其与各电极相互隔离，控制栅通过介电层耦合以控制浮栅中电子的储存与释放，浮栅中存储的电荷数量可以调节晶体管阈值电压的大小，即对应于逻辑的“0”与“1”，因而浮栅型存储器也被称为浮栅隧道氧化层晶体管(floating gate tunnelingoxide，FLOTOX)。
目前浮栅型存储器基本都是横向沟道器件(或平面型的半导体器件)，即源/漏和栅极基本在同一平面上，由于制作工艺比较复杂，使得器件的隔离性较差，除了浮栅和控制栅之外，半导体衬底上需要额外的区域设置源/漏，增大了器件尺寸，影响了器件存储密度的提高。如果要提高这种器件的存储密度，一般需要降低沟道长度以及源/漏的宽度，但这样可能会导致短沟道效应以及使源/漏的击穿电压变低。此外，由于栅极的各个部件均位于衬底之上，因而整体高度较高，不利于与逻辑器件的制作工艺兼容。
因此，如何进一步缩小与浮栅型存储器相关的半导体器件(以下简称浮栅器件)的尺寸仍然是本领域的重要研究方向。
发明内容
本发明的目的是提供一种浮栅器件及其制作方法，以解决现有的浮栅器件存储密度较低、整体高度较高的问题。
为解决上述问题，本发明提供了一种浮栅器件，包括：半导体衬底，所述半导体衬底中设置有源极区；第一浮栅和第二浮栅，所述第一浮栅和所述第二浮栅设置于所述源极区上方的所述半导体衬底中，所述第一浮栅和所述第二浮栅的上表面均高于所述源极区，并且所述第一浮栅和所述第二浮栅的下表面均不高于所述源极区；控制栅，所述控制栅设置于所述第一浮栅和所述第二浮栅之间的所述半导体衬底中，所述控制栅的上表面高于所述第一浮栅和所述第二浮栅的上表面；以及设置于所述第一浮栅和所述第二浮栅的上方且位于所述控制栅两侧的半导体衬底中的漏极区。
可选的，所述浮栅器件还包括：介质层，所述介质层设置于所述第一浮栅、所述第二浮栅和所述控制栅与所述源极区之间。
可选的，所述源极区和所述漏极区具有第一掺杂类型，在所述源极区和所述漏极区之间的所述半导体衬底中设置有具有第二掺杂类型的阱区，所述第二掺杂类型与所述第一掺杂类型相反。
可选的，所述浮栅器件还包括：栅极介电层，所述栅极介电层设置于所述第一浮栅与所述阱区之间，所述栅极介电层还设置于所述第二浮栅与所述阱区之间。
可选的，所述浮栅器件还包括：极间介电层，所述极间介电层设置于所述控制栅与所述第一浮栅之间，所述控制栅通过所述极间介电层间接覆盖所述第一浮栅的上表面和侧表面；所述极间介电层还设置于所述控制栅与所述第二浮栅之间，所述控制栅通过所述极间介电层间接覆盖所述第二浮栅的上表面和侧表面。
可选的，所述控制栅还间接覆盖所述第一浮栅和/或所述第二浮栅的至少部分下表面。
本发明还提供了一种浮栅器件的制作方法，包括以下步骤：提供半导体衬底，所述半导体衬底中形成有源极区；在所述源极区上方的半导体衬底中形成沟槽，所述沟槽的底面位于所述源极区；在所述沟槽中形成第一浮栅和第二浮栅，所述第一浮栅和所述第二浮栅的上表面均高于所述源极区，且所述第一浮栅和所述第二浮栅的下表面均不高于所述源极区；在所述沟槽中形成控制栅，所述控制栅间接覆盖在所述第一浮栅和所述第二浮栅表面并填充所述沟槽，所述控制栅的上表面高于所述第一浮栅和所述第二浮栅的上表面；以及进行离子注入，在位于所述第一浮栅和所述第二浮栅的上方且所述控制栅两侧的半导体衬底中形成漏极区。
可选的，在所述沟槽中形成第一浮栅和第二浮栅的步骤包括：形成介质层，所述介质层覆盖所述沟槽的底面；形成栅极介电层，所述栅极介电层覆盖所述沟槽的侧表面；形成第一多晶硅层，所述第一多晶硅层覆盖所述介质层以及与所述介质层相连接的部分所述栅极介电层；形成第一侧墙和第二侧墙，所述第一侧墙和所述第二侧墙覆盖于包括栅极介电层的所述沟槽的侧表面，且所述第一侧墙和所述第二侧墙均与所述第一多晶硅层接触；以及以所述第一侧墙和第二侧墙为掩模，刻蚀所述第一多晶硅层，以形成第一浮栅和第二浮栅。
可选的，在形成所述第一浮栅和所述第二浮栅之后，所述浮栅器件的制作方法还包括：刻蚀所述介质层，以露出所述第一浮栅和/或所述第二浮栅的至少部分下表面。
可选的，在所述沟槽中形成控制栅的步骤包括：形成极间介电层，所述极间介电层覆盖所述第一浮栅和所述第二浮栅的表面；以及形成控制栅，所述控制栅覆盖所述极间介电层并填充所述沟槽，以所述控制栅作为控制栅。
本发明提供的浮栅器件，源极区设置于半导体衬底中，第一浮栅、第二浮栅和控制栅设置于源极区上方的半导体衬底内，所述控制栅的上表面高于所述第一浮栅和所述第二浮栅的上表面，所述漏极区设置于所述第一浮栅和所述第二浮栅的上方并且位于所述控制栅两侧的半导体衬底中，从而在漏极区和源极区之间构成了纵向的沟道，相对于平面结构的浮栅器件，纵向沟道的浮栅器件对于增加沟道长度、减小浮栅器件占用的衬底面积的同时抑制短沟道效应以及漏电流、提高浮栅器件的存储密度都是很有利的。
本发明提供的浮栅器件的制作方法，首先在形成有源极区的半导体衬底中形成沟槽，然后在沟槽中形成第一浮栅和第二浮栅以及控制栅，所述控制栅设置于所述第一浮栅和所述第二浮栅之间的所述沟槽中，所述控制栅的上表面高于所述第一浮栅和所述第二浮栅的上表面，以及在所述第一浮栅和所述第二浮栅的上方、位于所述控制栅两侧的半导体衬底中形成漏极区，从而形成了具有纵向沟道的浮栅器件，有利于增加沟道长度，并且，通过开设沟槽，使浮栅器件为纵向结构，可以减小衬底上浮栅器件的占用面积，有利于提高浮栅器件的存储密度，并且，浮栅器件的整体高度降低，有利于浮栅器件的制作工艺与逻辑区工艺的兼容。
附图说明
图1是一种平面浮栅器件的剖面示意图。
图2是本发明实施例的浮栅器件的制作方法的流程示意图。
图3a至图3i是利用本发明实施例的浮栅器件的制作方法执行各个工艺步骤后的剖面示意图。
附图标记说明：
100-平面浮栅器件；10、20-半导体衬底；110-栅极结构；111-浮栅；112、207-极间介电层；113、230-控制栅；101、204-栅极介电层；210-源极区；21-沟槽；22-阱区；201-衬垫氧化层；202-第一硬掩模层；203-介质层；220-第一多晶硅层；205-第二硬掩模层；205a-第一侧墙；205b-第二侧墙；206-刻蚀阻挡层；240-漏极区；200-浮栅器件。
具体实施方式
以下结合附图和具体实施例对本发明的浮栅器件及其制作方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。为了清楚起见，附图不会将所有相同构件的标号标于每个图中。
在说明书和权利要求书中的术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。
在此需要说明的是，上述以及下面即将提到的各层的材料、各层的厚度以及各层的形成方式，仅仅是本发明的实施例的一个例子，在不同的情况中可以采用不同的材料、不同的厚度以及不同的形成方式，这些均不应当构成对本发明的限制。
图1是一种平面浮栅器件的剖面示意图。如图1所示，平面浮栅器件100包括在半导体衬底上10形成的层叠的栅极结构110以及位于栅极结构110两侧的源极区S和漏极区D，其中，栅极结构110包括浮栅111、极间介电层112以及通过极间介质层112间接覆盖在浮栅111表面的控制栅113。其中，浮栅111被埋在栅极介电层101和极间介电层112之间，与外部电路并没有连接，是处于浮置状态，用以存储电荷；位于浮栅111上方的控制栅113与漏极(位于漏极区)在强电场的作用下(正向或负向)，使浮栅111中的电荷获得足够的能量后，穿过栅极介电层101的禁带到达导带，这样电荷可在半导体衬底10和浮栅111之间移动，继而实现“写入”操作或“擦除”操作。
图1所示的平面浮栅器件100为平面结构，源极区S通过横向(或水平)沟道与漏极区D相连，平面浮栅器件100的各个部件均位于半导体衬底10之上，光刻工艺复杂，使隔离难度加大，源极区S和漏极区D需要占用额外的衬底区域，因而影响了浮栅器件100存储密度的提高；另一方面，如果沿用这种平面结构，通常只能通过降低沟道长度或者减小源极区S和漏极区D的宽度来提高存储密度，但这种方法容易引起短沟道效应以及降低源极区S和漏极区D的击穿电压，对其存储性能是不利的。
图2是本发明实施例的浮栅器件的制作方法的流程示意图。如图2所示，本发明实施例的浮栅器件的制作方法包括以下步骤：
S1：提供半导体衬底，所述半导体衬底中形成有源极区；
S2：在所述源极区上方的半导体衬底中形成沟槽，所述沟槽的底面位于所述源极区；
S3：在所述沟槽中形成第一浮栅和第二浮栅，所述第一浮栅和所述第二浮栅的上表面均高于所述源极区，且所述第一浮栅和所述第二浮栅的下表面均不高于所述源极区；
S4：在所述沟槽中形成控制栅，所述控制栅间接覆盖在所述第一浮栅和所述第二浮栅表面并填充所述沟槽，所述控制栅的上表面高于所述第一浮栅和所述第二浮栅的上表面；以及
S5：进行离子注入，在位于所述第一浮栅和所述第二浮栅的上方且所述控制栅两侧的半导体衬底中形成漏极区。
上述浮栅器件的方法在半导体衬底中形成了源极区，在源极区上方的半导体衬底中形成沟槽，以及在沟槽中形成第一浮栅、第二浮栅以及控制栅，所述控制栅的上表面高于所述第一浮栅和所述第二浮栅的上表面，漏极区形成于第一浮栅和第二浮栅的上方且在沟槽两侧的半导体衬底中，所形成的半导体结构是具有纵向沟道的浮栅器件，纵向沟道有利于增加沟道长度，从而避免短沟道效应，提高源/漏的击穿电压，并且，栅极结构(包括第一浮栅、第二浮栅、控制栅)位于沟槽中，有利于减小半导体衬底上浮栅器件的占用面积，即提高浮栅器件的存储密度。
图3a至图3i是利用本发明实施例的浮栅器件的制作方法在制作浮栅器件的过程中，执行各个工艺步骤后的剖面示意图。以下结合图2、图3a至图3i，对本发明的浮栅器件的制作方法和浮栅器件作进一步详细说明。
图3a是利用本实施例的浮栅器件的制作方法在形成沟槽后的剖面示意图。参照2和图3a，执行步骤S1和S2，提供半导体衬底20，半导体衬底20中形成有源极区(S)210；在源极区210上方的半导体衬底20中形成沟槽21，沟槽21的底面位于源极区210。
半导体衬底20的材料可以为硅、锗、硅锗或碳化硅等，也可以是绝缘体上覆硅(SOI)或者绝缘体上覆锗(GOI)，或者还可以为其他的材料，例如砷化镓等Ⅲ、Ⅴ族化合物。在其他实施例中，半导体衬底20可以包括取决于浮栅器件200的设计要求的各种掺杂区域。半导体衬底20中可以包括隔离结构(例如浅沟槽隔离，STI)以隔离各区域和/或在半导体衬底20上形成的半导体器件。本实施例中，半导体衬底20是未掺杂的或者轻度P型掺杂的包括硅的衬底。
本实施例中，源极区210形成于半导体衬底20中，作为一个示例，源极区210的形成方法包括：在半导体衬底20中的浅沟槽隔离中形成凹槽，在凹槽中进行离子注入从而形成源极区210，之后可在该凹槽内填充介质材料。本实施例中，源极区210具有第一种掺杂类型，该第一种掺杂类型为N型，源极区210可以包括砷(As)、磷或者锑(Sb)中的一种掺杂离子或者它们的组合。
优选方案中，在源极区210上方的半导体衬底20中形成有阱区22，沟槽21贯穿了阱区22。阱区22具有第二种掺杂类型，第二种掺杂类型与第一种掺杂类型相反，即阱区22为P型阱(Pwell)。在另一实施例中，也可以将P型作为第一种掺杂类型，而将N型作为第二种掺杂类型。
沟槽21的形成是为了使后续形成的浮栅和控制栅设置于半导体衬底20的内部。
作为一个示例，沟槽21的形成方法包括：在半导体衬底20上沉积衬垫氧化层201以及第一硬掩模层202；在第一硬掩模层202的上表面旋涂一层光刻胶，之后借助掩模版进行曝光显影工艺，将沟槽区域的光刻胶打开，然后利用具有开口图案的光刻胶为掩模向下刻蚀，刻蚀方法例如是等离子体干法蚀刻，将沟槽区域的第一硬掩模层202和衬垫氧化层201蚀刻出开口，然后以具有开口图案的第一硬掩模层202和衬垫氧化层201为掩模，继续蚀刻半导体衬底20，从而在半导体衬底20中形成沟槽21。衬垫氧化层201的材料例如是氧化硅，第一硬掩模层202的材料例如是氮化硅。
在另外的实施例中，为了保证刻蚀的精度和抑制刻蚀过程中的反射，可以先在第一硬掩模层202的上表面涂覆一层抗反射层(BARC)，之后再旋涂光刻胶，以减小在曝光过程中由于光线的反射造成对光刻胶曝光过度的现象，或者还可以在底部抗反射层下方再引入一层底部抗反射涂层(organic under layer，ODL)，即在半导体衬底20表面进行三次旋涂工艺，以更好的保护需要保留的图形，但是应当理解，增加BARC或ODL的步骤仅为可选方式。下文所描述的有关图案化处理工艺与步骤S2中的图案化处理过程相同或相似，因而在下文的描述中，将不再详述图案化处理的过程。
第一硬掩模层202和衬垫氧化层201的形成方法包括化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子CVD(HDPCVD)、金属有机CVD(MOCVD)、等离子体增强CVD(PECVD)或其他适合的沉积工艺，此外，衬垫氧化层201(以氧化硅为例)还可以利用热氧化、RTA(快速热退火)、ISSG(原位蒸汽生成)、DPN(脱耦等离子体氮化)或其他适合的工艺形成。下文所描述的有关硬掩模材料、介质材料、绝缘材料以及多晶硅材料的形成方法与步骤S2中衬垫氧化层201和第一硬掩模层202的沉积方法相同或相似，因而在下文对浮栅的制作方法的描述中，将不再介绍各膜层的沉积方法。此外，在下文对浮栅的制作方法的描述中涉及到的蚀刻工艺，可以是干法蚀刻、湿法蚀刻或者其组合，其中干法蚀刻(如等离子体刻蚀，回刻蚀)的刻蚀气体可以包括HBr、Cl2、SF6、O2、N2、NF3、Ar、He、CF4、CH2F2组成的组中的一种或多种气体，无论是干法蚀刻，还是湿法蚀刻，均应该具有能够被调节的蚀刻参数，比如所用的蚀刻液(或刻蚀气体)、蚀刻温度、蚀刻液(或刻蚀气体)浓度、蚀刻压力、电源功率、RF偏置电压、RF偏置功率、蚀刻液(或刻蚀气体)流速以及其他合适的参数，以便得到本实施例所描述的刻蚀后结构或图形，具体工艺条件可以参照本领域公开的方法进行，下文中不再赘述。
本实施例中，沟槽21贯穿源极区210上方的阱区22，并且沟槽21的底面位于源极区210，其技术效果包括便于源极区210与后续在凹槽23中形成的浮栅的下表面对准。
在形成沟槽21之后，可执行步骤S3，在沟槽21中形成第一浮栅220a和第二浮栅220b，第一浮栅220a和第二浮栅220b的上表面均高于源极区210，且第一浮栅220a和第二浮栅220b的下表面均不高于源极区210(如图3e～3i)。
作为一个示例，本实施例将步骤S3分为若干子步骤以形成第一浮栅220a和第二浮栅220b。接下来具体介绍本实施例在沟槽21中形成浮栅(包括第一浮栅220a和第二浮栅220b)的方法。
图3b是利用本实施例的浮栅器件的制作方法在形成介质层和栅极介电层后的剖面示意图。参照图3b，执行第一子步骤，形成介质层203，介质层203覆盖沟槽21的底面；以及执行第二子步骤，形成栅极介电层204，栅极介电层204覆盖沟槽21的侧表面。
作为一个示例，介质层203的形成方法包括：在沟槽21中沉积介质材料例如二氧化硅，在沟槽21中填满介质材料后，利用回刻(etch back)工艺使介质材料达到需要的厚度，剩余的介质材料作为介质层203覆盖沟槽21的底面。回刻介质材料的方法可以利用各向异性的干法蚀刻工艺，形成介质层203的技术效果在于，隔离源极区210与后续在沟槽21中形成的浮栅和控制栅。为了去除附着于沟槽21侧表面的介质材料，该方法还可包括在回刻蚀之后利用各向同性的湿法蚀刻工艺去除沟槽21侧表面的介质材料。
可以通过刻蚀工艺的控制，使介质层203的上表面低于源极区210的上表面，或者使介质层203的上表面与源极区210的上表面齐平，以利于源极区210与后续在沟槽21中形成的浮栅的下表面对准。本实施例中，介质层203的厚度约
在形成介质层203之后，可以利用如热氧化工艺在沟槽21的侧表面形成栅极介电层204，形成栅极介电层204的技术效果在于作为后续形成的浮栅与半导体衬底20(本实施例中是半导体衬底20中的阱区22)之间的隧穿层。栅极介电层204的厚度约80至
图3c是利用本实施例的浮栅器件的制作方法在形成第一多晶硅层后的剖面示意图。参照图3c，执行第三子步骤，形成第一多晶硅层220，第一多晶硅层220覆盖介质层203以及与介质层203相连接的部分栅极介电层204。
作为一个示例，第一多晶硅层220的形成方法包括：在半导体衬底20上沉积多晶硅将沟槽21填满，并用干法蚀刻的方式回刻多晶硅到预定的厚度，以形成第一多晶硅层220。本实施例中，第一多晶硅层220用于制作浮栅，因而第一多晶硅层220的预定厚度可以为浮栅的设计高度(此处“厚度”、“高度”指的是在半导体衬底20的法线方向的两端距离)。优选的，第一多晶硅层220的上表面高于源极区210。第一多晶硅层220的厚度约500至
在形成第一多晶硅层220后，通过纵向刻蚀第一多晶硅层220，可以形成第一浮栅220a和第二浮栅220b(如图3e所示)。本实施例中第一浮栅220a和第二浮栅220b相互隔离。但本发明并不局限于此，在另外的实施例中，例如具有环状栅极结构的浮栅器件，第一浮栅220a和第二浮栅220b也可以相互连接。
作为一个示例，本实施例在第一多晶硅层220上方形成第一侧墙和第二侧墙以作为刻蚀第一多晶硅层220的掩模。
图3d是利用本实施例的浮栅器件的制作方法在形成第一侧墙和第二侧墙后的剖面示意图。参照图3d，执行第四子步骤，形成第一侧墙205a和第二侧墙205b，第一侧墙205a和第二侧墙205b覆盖于包括栅极介电层204的沟槽21的侧表面，且第一侧墙205a和第二侧墙205b均与第一多晶硅层220接触。
具体的，第一侧墙205a和第二侧墙205b的形成方法可以包括：在包括第一多晶硅层220的半导体衬底20上(包括沟槽内部)沉积第二硬掩模层205；然后利用各向异性的干法蚀刻工艺刻蚀第二硬掩模层205，使得剩余的第二硬掩模层205位于沟槽21的侧表面(即覆盖栅极介电层204)，并与第一多晶硅层220接触，从而在第一多晶硅层220上方形成第一侧墙205a和第二侧墙205b。第一侧墙205a部分覆盖相连接的第一多晶硅层220和栅极介电层204，第二侧墙205b同样部分覆盖相连接的第一多晶硅层220和栅极介电层204，第一侧墙205a和第二侧墙205b相互隔离。第一侧墙205a的宽度对应于第一浮栅220a的宽度(此处“宽度”指的是在平行于半导体衬底20表面方向上的两端距离)，而第二侧墙205b的宽度对应于第一浮栅220a的宽度，本实施例中第一侧墙205a和/或第二侧墙205b的宽度约300至
本实施例在沉积第二硬掩模层205之前，在沟槽21外的半导体衬底20上方形成了刻蚀阻挡层206，其技术效果在于，在后续对第二硬掩模层205的刻蚀过程中起阻挡作用。刻蚀阻挡层206的材料例如是氧化硅，第二硬掩模层205的材料例如是氮化硅。
图3e是利用本实施例的浮栅器件的制作方法在形成第一浮栅和第二浮栅后的剖面示意图。参照图3e，执行第五子步骤，以第一侧墙205a和第二侧墙205b为掩模刻蚀第一多晶硅层220，以形成第一浮栅220a和第二浮栅220b。
可以利用各向异性的干法蚀刻工艺刻蚀第一多晶硅层220，从而去除其未被第一侧墙205a和第二侧墙205b覆盖的部分，位于第一侧墙205a下方剩余的第一多晶硅层220作为第一浮栅220a，位于第二侧墙205b下方剩余的第一多晶硅层220作为第二浮栅220b。在刻蚀第一多晶硅层220的过程中，刻蚀阻挡层206和介质层203可以作为刻蚀停止层以避免对半导体衬底20上其他结构的影响。
本实施例经过上述步骤，在沟槽21中形成了相互隔离的覆盖于沟槽21侧表面的第一浮栅220a和第二浮栅220b。第一浮栅220a和第二浮栅220b的下表面均与介质层203接触，且第一浮栅220a和第二浮栅220b的下表面均不高于栅极区210，从而有利于在沟槽21两侧的半导体衬底20中形成纵向的沟道。
如图3e所示，通过上述第一至第五子步骤，第一浮栅220a和第二浮栅220b的上表面(即与栅极区210背离的表面)和侧表面(即朝向沟槽2121内部的表面)露出，其技术效果在于，有利于控制栅通过第一浮栅220a和/或第二浮栅220b的上表面和侧表面与浮栅耦合。
接下来介绍利用本实施例的浮栅器件的制作方法形成控制栅的步骤。
本实施例中，为了提高控制栅对第一浮栅220a和/或第二浮栅220b的耦合效率(coupling ratio)，在形成第一浮栅220a和第二浮栅220b之后，接着利用各向同性的湿法蚀刻工艺，刻蚀被暴露出的介质层203表面，以便暴露出第一浮栅和220a/或第二浮栅220b的下表面。
图3f为利用本实施例的浮栅器件的制作方法在刻蚀介质层后的剖面示意图。如图3f所示，经湿法蚀刻，介质层203的上表面形成了U型凹陷，介质层203仅覆盖部分第一浮栅220a和第二浮栅220b的下表面，使得第一浮栅和220a/或第二浮栅220b的下表面被部分暴露，在另外的实施例中，可以利用该湿法蚀刻工艺，使第一浮栅和220a/或第二浮栅220b的下表面被全部暴露出来，暴露出第一浮栅和220a/或第二浮栅220b的至少部分下表面的技术效果在于，增加后续覆盖在第一浮栅220a和/或第二浮栅220b表面上方的控制栅与第一浮栅220a和/或第二浮栅220b的耦合面积，以提高耦合效率。本实施例中，被刻蚀的介质层203的厚度可以大于以便于后续控制栅间接覆盖在第一浮栅和220a/或第二浮栅220b的下表面。优选方案中，对介质层203的刻蚀过程应保留覆盖在沟槽21底面的部分。
本实施例中，介质层203和刻蚀阻挡层206均包括氧化硅，因而刻蚀阻挡层206可以在湿法蚀刻介质层203的过程中被去除。当然，在另外的实施例中，刻蚀阻挡层206也可以单独去除。
在完成对介质层203的刻蚀以暴露至少部分第一浮栅220a和/或第二浮栅220b的下表面之后，去除第一侧墙205a和第二侧墙205b，例如利用湿法蚀刻的方法。
当然，上述对介质层203的湿法刻蚀步骤并不是必要的，在另一实施例中，可以在形成第一浮栅220a和第二浮栅220b之后，直接执行去除刻蚀阻挡层206、第一侧墙205a以及第二侧墙205b的步骤，即仅以第一浮栅220a和第二浮栅220b的上表面和侧表面作为与控制栅的耦合面。
此外，本实施例中，位于半导体衬底20表面的第一硬掩模层202由于与第一侧墙205a或第二侧墙205b均包括氮化硅，因而在去除第一侧墙205a和第二侧墙205b的过程中也被刻蚀，优选方案中，第一硬掩模层202的厚度大于第二硬掩模层205的厚度，即在去除第一侧墙205a以及第二侧墙205b之后蚀刻过程停止，剩余的第一硬掩模层202仍然覆盖于衬垫氧化层201表面，剩余的第一硬掩模层202可以在后续的刻蚀工艺中起阻挡作用。当然，在其他实施例中，刻蚀阻挡层206第一硬掩模层202均被去除，可以另外在衬垫氧化层201表面沉积阻挡材料。图3g为利用本实施例的浮栅器件的制作方法在去除第一侧墙和第二侧墙后的剖面示意图。
图3h为利用本实施例的浮栅器件的制作方法在形成控制栅后的剖面示意图。参照图3h，执行步骤S4，在沟槽21中形成控制栅230，控制栅230间接覆盖在第一浮栅220a和第二浮栅220b表面并填充沟槽21，控制栅230的上表面高于第一浮栅220a和第二浮栅220b的上表面。
具体的，如图3h所示，首先形成极间介电层207，极间介电层207覆盖第一浮栅220a和第二浮栅220b的表面(本实施例包括上表面、侧表面以及部分下表面)；然后形成控制栅230，控制栅230覆盖极间介电层207并填充沟槽21。
极间介电层207覆盖在第一浮栅220a和第二浮栅220b的表面。极间介电层207用于将第一浮栅220a和第二浮栅220b与控制栅230隔离，它的组成可以是氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide，ONO)堆叠层，也可以是二氧化硅等介质材料，极间介电层207的厚度约50至
作为一个示例，控制栅230的形成方法可以包括：在形成极间介电层207的半导体衬底20上沉积多晶硅材料将沟槽21填满，然后利用干法蚀刻工艺将多晶硅材料回刻到预定的厚度，剩余的多晶硅材料即作为控制栅230。本实施例中，控制栅230通过极间介电层207间接覆盖在第一浮栅220a和第二浮栅220b的表面，控制栅230的上表面高于第一浮栅220a和/或第二浮栅220b的上表面。优选方案中，控制栅230不高于沟槽21外的半导体衬底20的表面。
在形成控制栅230之后，可以利用如湿法蚀刻工艺去除沟槽21外的极间介电层207以及第一硬掩模层202。
本实施例中，介质层203经各向同性蚀刻工艺(如湿法蚀刻)之后，露出了部分第一浮栅220a和/或第二浮栅220b的下表面(也可以露出第一浮栅220a和/或第二浮栅220b的全部的下表面)，因而，在第一浮栅220a和/或第二浮栅220b的表面覆盖极间介电层207以及控制栅230之后，控制栅230与第一浮栅220a和/或第二浮栅220b的耦合面积增加，因而可以提高耦合效率。
图3i是利用本实施例的浮栅器件的制作方法在形成漏极区后的剖面示意图。如图3i所示，执行步骤S5，进行离子注入，在位于第一浮栅220a和第二浮栅220b的上方且沟槽21两侧的半导体衬底20中形成漏极区240。
本实施例中，在沟槽21两侧的半导体衬底20中形成有阱区22，并且漏极区240位于阱区22。本实施例中，在漏极区240注入的是N型离子，即漏极区240具有第一掺杂类型。
通过以上步骤和方法，形成了浮栅器件200。如图i所示，所形成的浮栅器件200包括栅极区210、位于栅极区210上方的第一浮栅220a和第二浮栅220b、通过极间介电层207间接覆盖第一浮栅220a和第二浮栅220b的控制栅230以及位于第一浮栅220a和第二浮栅220b的上方的漏极区240。可以看出，浮栅器件200的源极区210和漏极区240之间具有纵向的沟道(如图i中虚线所示)，从而可以在缩小浮栅器件200占用的半导体衬底面积同时不减小沟道的长度，从而抑制了短沟道效应以及漏电流，换句话说，本实施例浮栅器件200的形成方法，通过开设沟槽21，有利于减小浮栅器件200对半导体衬底20的占用面积和增加沟道长度，从而提高浮栅器件的存储密度，并且由于浮栅器件200的栅极区域高度降低，可以提高其与逻辑区工艺的兼容性。
进一步的，本实施例所描述的浮栅器件200的形成方法中，第一浮栅220a和/或第二浮栅220b的上表面、侧表面和至少部分下表面构成与控制栅230的耦合区(或耦合面)，从而有利于提高控制栅230到第一浮栅220a和/或第二浮栅220b的耦合效率。
本实施例还包括一种浮栅器件200，如图3i所示，浮栅器件200包括：
半导体衬底20，半导体衬底20中设置有源极区210；
第一浮栅220a和第二浮栅220b，第一浮栅220a和第二浮栅220b设置于源极区210上方的半导体衬底20中，第一浮栅220a和第二浮栅220b的上表面均高于源极区210，并且第一浮栅220a和第二浮栅220b的下表面均不高于源极区210；
控制栅230，控制栅230设置于第一浮栅220a和第二浮栅220b之间的半导体衬底20中，控制栅230的上表面高于第一浮栅220a和第二浮栅220b的上表面；以及
设置于第一浮栅220a和第二浮栅220b的上方并且位于控制栅230两侧的半导体衬底20中的漏极区240。
具体而言，本实施例中，浮栅器件200的源极区210和漏极区240具有第一掺杂类型(本实施例具体为N型)，并且，在源极区210和漏极区240之间的半导体衬底20中设置有具有第二掺杂类型(本实施例具体为P型)的阱区(即Pwell)22，从而在源极区210和漏极区240之间的第一浮栅220a一侧和第二浮栅220b一侧均构成了纵向的沟道。在阱区22和第一浮栅220a之间、阱区22和第二浮栅220b之间均设置有栅极介电层204，栅极介电层204在浮栅器件200中起隔离和隧穿作用。为了隔离源极区210与上方的栅极层(包括第一浮栅220a、第二浮栅220b、控制栅230)，介质层203设置于第一浮栅220a、第二浮栅220b和控制栅230与源极区210之间。
此外，浮栅器件200还包括设置于控制栅230与第一浮栅220a之间、控制栅230与第二浮栅220b之间的极间介电层207，极间介电层207可以包括ONO堆叠层。控制栅230通过极间介电层207间接覆盖在第一浮栅220a和第二浮栅220b的上表面和侧表面。优选方案中，控制栅230还间接覆盖第一浮栅220a和/或第二浮栅220b的至少部分下表面。
上述浮栅器件200可以通过电性控制实现“写入”和“擦除”操作，作为一个示例，当漏端(位于漏极区240)施加高压时，会在漏端产生热载流子，然后利用施加在控制栅230的正压将热载流子拉入浮栅，从而实现“写入”操作；当控制栅施加较高的负压时，浮栅中的电子将推出，从而实现“擦除”操作。
本实施例所描述的浮栅器件200，其漏极区240和源极区210之间构成了纵向的沟道，有利于增加沟道长度，同时抑制短沟道效应以及漏电流，并且，纵向沟道的浮栅器件200相对于平面结构的浮栅器件，可以在缩小占用半导体衬底20表面面积同时避免产生短沟道效应，从而有利于提高存储密度。
浮栅器件200可以属于各类浮栅型存储器，例如闪存(flash)、电可擦可编程只读存储器(EEPROM)等，并可以用于各类非易失性存储器、随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路、掩埋式DRAM和数字射频存储器等。
需要说明的是，本说明书中的实施例采用递进的方式描述，每个部分重点说明的都是与前述部分的不同之处，各个部分之间相同和相似的地方互相参见即可。对于实施例公开的浮栅器件而言，由于与实施例公开的浮栅器件的制作方法相对应，所以描述的比较简单，相关之处参见对浮栅器件的制作方法的说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (9)
1.一种浮栅器件，其特征在于，包括：
半导体衬底，所述半导体衬底中设置有源极区；
第一浮栅和第二浮栅，所述第一浮栅和所述第二浮栅设置于所述源极区上方的所述半导体衬底中，所述第一浮栅和所述第二浮栅的上表面均高于所述源极区，并且所述第一浮栅和所述第二浮栅的下表面均不高于所述源极区；
控制栅，所述控制栅设置于所述第一浮栅和所述第二浮栅之间的所述半导体衬底中，所述控制栅的上表面高于所述第一浮栅和所述第二浮栅的上表面，所述控制栅的下表面低于所述第一浮栅和所述第二浮栅中至少一个的下表面，并与所述第一浮栅和所述第二浮栅中至少一个的下表面至少部分重叠；以及
设置于所述第一浮栅和所述第二浮栅的上方且位于所述控制栅两侧的半导体衬底中的漏极区。
2.如权利要求1所述的浮栅器件，其特征在于，所述浮栅器件还包括：介质层，所述介质层设置于所述第一浮栅、所述第二浮栅和所述控制栅与所述源极区之间。
3.如权利要求1所述的浮栅器件，其特征在于，所述源极区和所述漏极区具有第一掺杂类型，在所述源极区和所述漏极区之间的所述半导体衬底中设置有具有第二掺杂类型的阱区，所述第二掺杂类型与所述第一掺杂类型相反。
4.如权利要求3所述的浮栅器件，其特征在于，所述浮栅器件还包括：栅极介电层，所述栅极介电层设置于所述第一浮栅与所述阱区之间，所述栅极介电层还设置于所述第二浮栅与所述阱区之间。
5.如权利要求1至4任一项所述的浮栅器件，其特征在于，所述浮栅器件还包括：极间介电层，所述极间介电层设置于所述控制栅与所述第一浮栅之间，所述控制栅通过所述极间介电层间接覆盖所述第一浮栅的上表面和侧表面；所述极间介电层还设置于所述控制栅与所述第二浮栅之间，所述控制栅通过所述极间介电层间接覆盖所述第二浮栅的上表面和侧表面。
6.一种浮栅器件的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底中形成有源极区；
在所述源极区上方的半导体衬底中形成沟槽，所述沟槽的底面位于所述源极区；
在所述沟槽中形成第一浮栅和第二浮栅，所述第一浮栅和所述第二浮栅的上表面均高于所述源极区，且所述第一浮栅和所述第二浮栅的下表面均不高于所述源极区；
在所述沟槽中形成控制栅，所述控制栅间接覆盖在所述第一浮栅和所述第二浮栅表面并填充所述沟槽，所述控制栅的上表面高于所述第一浮栅和所述第二浮栅的上表面，所述控制栅的下表面低于所述第一浮栅和所述第二浮栅中至少一个的下表面，并与所述第一浮栅和所述第二浮栅中至少一个的下表面至少部分重叠；以及
进行离子注入，在位于所述第一浮栅和所述第二浮栅的上方且所述控制栅两侧的半导体衬底中形成漏极区。
7.如权利要求6所述的浮栅器件的制作方法，其特征在于，在所述沟槽中形成第一浮栅和第二浮栅的步骤包括：
形成介质层，所述介质层覆盖所述沟槽的底面；
形成栅极介电层，所述栅极介电层覆盖所述沟槽的侧表面；
形成第一多晶硅层，所述第一多晶硅层覆盖所述介质层以及与所述介质层相连接的部分所述栅极介电层；
形成第一侧墙和第二侧墙，所述第一侧墙和所述第二侧墙覆盖于包括栅极介电层的所述沟槽的侧表面，且所述第一侧墙和所述第二侧墙均与所述第一多晶硅层接触；以及
以所述第一侧墙和第二侧墙为掩模，刻蚀所述第一多晶硅层，以形成第一浮栅和第二浮栅。
8.如权利要求7所述的浮栅器件的制作方法，其特征在于，在形成所述第一浮栅和所述第二浮栅之后，所述浮栅器件的制作方法还包括：刻蚀所述介质层，以露出所述第一浮栅和/或所述第二浮栅的至少部分下表面。
9.如权利要求6至8任一项所述的浮栅器件的制作方法，其特征在于，在所述沟槽中形成控制栅的步骤包括：
形成极间介电层，所述极间介电层覆盖所述第一浮栅和所述第二浮栅的表面；以及
形成控制栅，所述控制栅覆盖所述极间介电层并填充所述沟槽，以所述控制栅作为控制栅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810184574.7A CN108447866B (zh) | 2018-03-06 | 2018-03-06 | 浮栅器件及其制作方法 |
Applications Claiming Priority (1)
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| CN201810184574.7A CN108447866B (zh) | 2018-03-06 | 2018-03-06 | 浮栅器件及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108447866A CN108447866A (zh) | 2018-08-24 |
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ID=63193274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810184574.7A Active CN108447866B (zh) | 2018-03-06 | 2018-03-06 | 浮栅器件及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108447866B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109216465B (zh) * | 2018-09-20 | 2021-08-20 | 武汉新芯集成电路制造有限公司 | 浮栅型闪存及其制作方法 |
| CN112530963B (zh) * | 2019-09-19 | 2022-10-28 | 中芯国际集成电路制造(北京)有限公司 | 闪存器件及其制作方法 |
| CN111508960B (zh) * | 2020-04-27 | 2022-09-16 | 复旦大学 | 一种低操作电压半浮栅存储器及其制备方法 |
| CN111477626B (zh) * | 2020-04-27 | 2022-06-21 | 复旦大学 | 一种半浮栅存储器及其制备方法 |
| CN115692505A (zh) * | 2022-11-21 | 2023-02-03 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制造方法、操作方法 |
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| CN105161492A (zh) * | 2015-08-04 | 2015-12-16 | 武汉新芯集成电路制造有限公司 | 一种浮栅闪存结构及其制备方法 |
| CN106415851A (zh) * | 2013-12-19 | 2017-02-15 | 硅存储技术公司 | 具有自对准的浮栅和擦除栅的非易失性存储器单元及其制造方法 |
-
2018
- 2018-03-06 CN CN201810184574.7A patent/CN108447866B/zh active Active
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| CN104637945A (zh) * | 2013-11-08 | 2015-05-20 | 苏州东微半导体有限公司 | 半浮栅存储器及其制造方法和半浮栅存储器阵列 |
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| CN106415851A (zh) * | 2013-12-19 | 2017-02-15 | 硅存储技术公司 | 具有自对准的浮栅和擦除栅的非易失性存储器单元及其制造方法 |
| CN105161492A (zh) * | 2015-08-04 | 2015-12-16 | 武汉新芯集成电路制造有限公司 | 一种浮栅闪存结构及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108447866A (zh) | 2018-08-24 |
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