CN109979818B - 具有具不同特征尺寸的图案的半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供制造具有具不同特征尺寸的图案的半导体装置的方法。实例方法包含：刻蚀图案化掩模下面的第一膜层以在第二膜层上形成第一及第二特征；在第二膜层上形成邻近于第一及第二特征的侧壁的各个第一及第二间隔物；移除第一及第二特征以暴露第二膜层的各个第一及第二部分，第二部分相较于第一部分具有较大CD；控制刻蚀工艺，使得第一部分被刻蚀贯穿且第二部分受到刻蚀工艺期间所形成的保护膜保护而免受刻蚀；以及图案化由第一间隔物、第二间隔物以及第二部分遮蔽的薄膜以在薄膜的各个第一及第二区中形成较小特征以及较大特征。

Description

具有具不同特征尺寸的图案的半导体装置及其制造方法
技术领域
本发明是有关于一种制造半导体装置的技术，且特别是有关于一种具有具不同特征尺寸的图案的半导体装置及其制造方法。
背景技术
自对准双重图案化(Self-Aligned Double Patterning；SADP)可适用于形成小间距的图案，例如，具有小间距的存储器单元。SADP技术可在半导体基板上形成重复的小间距图案及空间。然而，若亦需要大间距图案形成于半导体基板的其他区域上，则小间距图案及大间距图案就需要分开形成，而导致复杂的制作工艺。
发明内容
本揭露内容描述制造具有具不同特征尺寸的图案的半导体装置或系统的方法，以及通过此方法所制造的半导体装置或系统。
本揭露内容的一个方式特征化一种图案化薄膜的方法，所述方法包含：刻蚀位于图案化掩模下面的第一膜层以在位于所述第一膜层下面的第二膜层上形成第一特征以及第二特征，所述第二特征相较于所述第一特征具有较大临界尺寸(critical dimension，CD)；在所述第二膜层上形成邻近于所述第一特征的侧壁的第一间隔物以及邻近于所述第二特征的侧壁的第二间隔物；移除所述第一特征以暴露所述第二膜层的第一部分且移除所述第二特征以暴露所述第二膜层的第二部分，所述第二部分相较于所述第一部分具有较大CD；控制刻蚀工艺，使得所述第二膜层的所述第一部分经刻蚀贯穿且所述第二膜层的所述第二部分受在所述刻蚀工艺期间形成的保护膜保护而免受刻蚀；以及图案化由所述第一间隔物遮蔽的所述薄膜的第一区以在所述第一区中形成较小特征，且图案化由所述第二部分以及所述第二间隔物遮蔽的所述薄膜的第二区以在所述第二区中形成较大特征。
所述较小特征可具有由所述第一间隔物的宽度判定的第一宽度，且所述较大特征可具有由所述第二特征的宽度以及所述第二间隔物的宽度判定的第二宽度，所述第一宽度小于所述第二宽度。
在一些实施例中，控制所述刻蚀工艺包含：刻蚀所述第二膜层的所述第二部分以获得具有一量的所述第二膜层的材料，所述量的材料足以与所述刻蚀工艺的刻蚀气体反应以在所述第二膜层的所述第二部分的表面上形成所述保护膜。
在一些实施例中，形成所述第一间隔物以及所述第二间隔物包含：在所述第一特征以及所述第二特征上方以及在所述第二膜层上共形地沉积间隔物层；以及刻蚀所述间隔物层以暴露所述第一特征以形成所述第一间隔物且暴露所述第二特征以形成所述第二间隔物。所述第一间隔物的宽度对应于所述沉积的间隔物层的厚度。
所述方法亦可包含：以光刻方式图案化位于所述第一膜层上方的光刻胶(photoresist；PR)层以形成图案化掩模，所述图案化掩模包含对应于所述第一特征以及所述第二特征的各个PR特征。
本揭露内容的另一方式特征化一种制造半导体装置的方法，所述方法包含：在半导体基板上的目标材料层的第一区以及第二区上方沉积模板硬掩模；以光刻方式图案化位于所述模板硬掩模上方的光刻胶(PR)层，以在所述模板硬掩模上形成图案化掩模；用所述图案化掩模刻蚀所述模板硬掩模的第一膜层以在所述第一膜层的至少一部分中形成第一特征以及第二特征，所述第二特征相较于所述第一特征具有较大宽度；在所述第一特征以及所述第二特征上方且在所述模板硬掩模的第二膜层上共形地沉积间隔物层，所述第二膜层位于所述第一膜层下面；刻蚀所述间隔物层以暴露所述第一特征以形成邻近于所述第一特征的第一侧壁的第一侧壁间隔物且暴露所述第二特征以形成邻近于所述第二特征的第二侧壁的第二侧壁间隔物；移除所述第一特征以暴露所述第二膜层的第一部分且移除所述第二特征以暴露所述第二膜层的第二部分，所述第二部分相较于所述第一部分具有较大表面积；控制刻蚀工艺，使得所述第二膜层的所述第一部分经刻蚀贯穿且所述第二膜层的所述第二部分受在所述刻蚀工艺期间形成的保护膜保护而免受刻蚀；以及刻蚀由所述第一侧壁间隔物遮蔽的所述目标材料层的所述第一区以在所述第一区中形成较小特征，且刻蚀由所述第二膜层的所述第二部分以及所述第二侧壁间隔物遮蔽的所述目标材料层的所述第二区以在所述第二区中形成较大特征。
在一些状况下，所述目标材料层包含浮置栅极层，且刻蚀所述目标材料层的所述第一区以及所述第二区可包含刻蚀贯穿所述浮置栅极层至所述半导体基板中以在所述第一区中形成具有较小单元线宽的第一离散浮置栅极且在所述第二区中形成具有较大单元线宽的第二离散浮置栅极。
在一些实施例中，所述方法还可包含在所述半导体基板上制造集成存储电路，所述集成存储电路包含存储器单元区及周边区。所述第一区可在所述存储器单元区中，所述较小特征界定较小单元线宽，且所述第二区可在所述周边区中，所述较大特征界定大于所述较小单元线宽的宽度。
本揭露内容的另外方式特征化一种半导体存储装置，其包含：半导体基板，其界定第一单元区以及第二单元区；形成于所述第一单元区上的第一存储器单元的第一阵列，所述第一存储器单元中的每一者具有第一单元间距；以及形成于所述第二单元区上的第二存储器单元的第二阵列，所述第二存储器单元中的每一者具有具大于所述第一单元间距的临界尺寸(CD)的第二单元间距。
在以下附图以及描述中阐述了一或多个所揭露实施的细节。其他特征、方式以及优点将自描述、附图以及权利要求将变得显而易见。
附图说明
图1A说明根据一个或多个实施例的包含存储器的系统的实例。
图1B说明根据一个或多个实施例的图1A的存储器的实例存储器组态。
图1C说明根据一个或多个实施例的图1A的存储器中的实例存储器区块。
图1D为根据一个或多个实施例的图1A的存储器的单元区及周边区的横截面视图。
图2A至图2P为根据一个或多个实施例的说明制造具有具不同特征尺寸的图案的非易失性存储器装置的方法的工艺步骤的横截面视图。
图3展示根据一个或多个实施例的图案化具有不同特征尺寸的薄膜的实例工艺。
【符号说明】
100：系统
110：装置
112：装置控制器
113：处理器
114：内部存储器
116：存储器
118：区块
120：主机装置/单元串
122：存储器单元
124：漏极选择晶体管(DST)
126：源极选择晶体管(SST)
130：单元页面
150：较小单元间距区
152：存储器单元
155：凹槽
160：较大单元间距区
162：存储器单元
170：周边电路区
180：周边金属氧化物半导体(MOS)区
182：金属氧化物半导体(MOS)晶体管
185：开口
190：基板
191：有源区
192：隔离层
193：隧穿绝缘层
194：浮置栅极
195：栅极间介电层
196：控制栅极层
197：额外导电层
198：沟道
200：非易失性存储器装置
202：半导体基板
204：隧穿绝缘层
206：浮置栅极(FG)层
208：模板硬掩模(HM)
209：氧化物(OX)硬掩模(HM)层
210：非晶硅(aSi)硬掩模(HM)层
211：SiN硬掩模(HM)层
212：先进曝光图样薄膜(APF)
214：介电抗反射涂层(DARC)
216：图案化光刻胶(PR)掩模
216a：第一光刻胶(PR)特征
216b：第二光刻胶(PR)特征
216c：第三光刻胶(PR)特征
218：第一图案化硬掩模(HM)
218a：第一特征
218b：第二特征
218c：第三特征
220：间隔物层
220a：第一侧壁间隔物
220b：第二侧壁间隔物
220c：第三侧壁间隔物
222：第二图案化硬掩模(HM)
222a：新的第一特征
222b：新的第二特征
222c：新的第三特征
224a：第一部分
224b：第二部分
224c：第三部分
226：较小特征
228b、228c：保护层
230：第三硬掩模(HM)图案
230a、232a：较小特征
230b、232b：第一较大特征
230c、232c：第二较大特征
232：第四硬掩模(HM)图案
234：离散浮置栅极
234a、234b、234c：浮置栅极
236a、236b、236c：隧穿绝缘体
238：邻近有源区
238a、238b、238c：有源区
239：沟道
240：浅沟道隔离(STI)图案
242：隔离层
243：凹槽
243′：凹槽/控制栅极(CG)插塞
244、248：光刻胶(PR)层
245：栅极间介电层
246：控制栅极层
247：凹槽
249：开口
250：较小单元间距区
252：导电层
254：浮置栅极晶体管
260：较大单元间距区
264：浮置栅极晶体管
270：周边金属氧化物半导体(MOS)区
274：金属氧化物半导体(MOS)晶体管
300：图案化具有不同特征尺寸的薄膜的实例工艺
302、304、306、308、310：步骤
BL0、BL1、BLn-1、BLn：行位线
CSL：共同源极线
DSL：漏极选择线
SSL：源极选择线
W：浮置栅极宽度
WL0、WL1、WLn-1、WLn：列字线
W′：浮置栅极宽度
W″：栅极宽度
具体实施方式
本揭露内容的实施提供一种制造具有具不同特征尺寸的图案(例如，具不同单元线宽或间距的存储器单元)的例如非易失性存储器装置的半导体装置的方法。所述方法可在同一存储器芯片上通过经修改的自对准双重图案化(SADP)工艺形成不同存储器单元尺寸。在此工艺中，刻蚀负载效应(etch loading effect)会产生以在硬掩模(HM)层上而产生较大特征，同时用侧壁间隔物作为掩模，刻蚀HM层以在同一硬掩模(HM)上产生较小特征。HM层可由氮化硅(SiN)或氧化物或具有高分子量聚合物性质的任何薄膜制成，其可在刻蚀期间产生此负载效应。
所述方法可形成具有存储器芯片的较小单元间距的第一单元区，以用低成本提供高密度存储器，且形成存储器芯片的具有较大单元间距的第二单元区，以提供用于安全/重要数据的高可靠性存储器以避免例如循环持续时间及数据保持的安全性降级问题。较小间距与较大间距的面积比率可为任意的，且可基于使用者的需求来决定。所形成的存储器芯片可同时满足高密度存储器需求及高可靠性存储器需求。
此技术能够制造由针对不同应用的两个不同间距单元构成的存储器芯片，而无额外的光刻/掩模工艺。此技术亦可适用于制造由具有不同特征尺寸的图案构成的任何阵列。举例而言，此技术适用于制造单元区上具有较小特征尺寸的存储器单元以及周边区中具有较大特征尺寸的晶体管。此技术亦可适用于任何合适的多图案光刻工艺，例如自对准双重图案化(SADP)、自对准三重图案化(self-aligned triple patterning；SATP)或自对准四重图案化(self-aligned quadruple patterning；SAQP)。
此等技术可适用于各种存储器类型，诸如单电平单元(single-level cell；SLC)装置；多电平单元(multi-level cell；MLC)装置，例如2电平单元装置、三电平单元(triple-level cell；MLC)装置、四电平单元(quad-level cell；QLC)装置，或其任何合适组合。举例而言，具有较小单元间距的存储器单元可编程以是MLC单元、TLC或用于较高密度存储的QLC单元，且具有较大单元间距的存储器单元可编程为用于较高可靠性的SLC单元。此技术亦适用于制造任何合适的非易失性存储器系统，例如，NAND闪存、NOR闪存、AND闪存、相变存储器(phase-change memory；PCM)或其他存储器；或任何其他半导体装置或系统，例如逻辑设备。仅出于说明目的，以下描述是针对制造具有具不同单元线宽及/或间距的存储器单元的非易失性存储装置。
图1A说明系统100的实例。系统100包含装置110及主机装置120。装置110包含装置控制器112及存储器116。装置控制器112包含处理器113及内部存储器114。
在一些实施中，装置110为存储装置。举例而言，装置110可为嵌入式多媒体卡(embedded multimedia card；eMMC)、安全数字(secure digital；SD)卡、固态磁盘驱动器(solid-state drive；SSD)或一些其他合适存储器。在一些实施中，装置110为智能型腕表、数字摄影机或媒体播放器。在一些实施中，装置110为耦接至主机装置120的客户端装置。举例而言，装置110为是主机装置120的数字摄影机或媒体播放器中的SD卡。
装置控制器112为通用微处理器或特殊应用微控制器。在一些实施中，装置控制器112为针对装置110的存储器控制器。以下章节描述基于装置控制器112为存储器控制器的实施的各种技术。然而，描述于以下章节中的技术亦适用于装置控制器112为不同于存储器控制器的另一类型的控制器的实施中。
处理器113经组态以执行指令并处理数据。指令包含分别作为固件码及/或其他程序代码存储于辅助存储器中的固件指令及/或其他程序指令。数据报含对应于由处理器执行的固件及/或其他程序的程序数据外加其他合适数据。在一些实施中，处理器113为通用微处理器或特殊应用微控制器。处理器113亦可被称为中央处理单元(central prpcessingunit；CPU)。
处理器113自内部存储器114存取指令及数据。在一些实施中，内部存储器114为静态随机存取存储器(Static Random Access Memory；SRAM)或动态随机存取存储器(Dynamic Random Access Memory；DRAM)。举例而言，在一些实施中，当装置110为eMMC、SD卡或智能型腕表时，内部存储器114为SRAM。在一些实施中，当装置110为数字摄影机或媒体播放器时，内部存储器114为DRAM。
在一些实施中，内部存储器为包含于装置控制器112中的高速缓存，如图1A中所展示。内部存储器114存储对应于由处理器113执行的指令的脚本，及/或在运转时间期间由处理器113请求的数据。
装置控制器112将脚本及/或数据自存储器116传送至内部存储器114。在一些实施中，存储器116为经组态用于指令及/或数据的长期存储的非易失性存储器，例如，NAND闪存组件或一些其他合适非易失性存储器装置。在存储器116为NAND闪存的实施中，装置110为例如闪存卡的闪存装置，且装置控制器112为NAND快闪控制器。举例而言，在一些实施中，当装置110为eMMC或SD卡时，存储器116为NAND闪存；在一些实施中，当装置110为数字摄影机时，存储器116为SD卡；且在一些实施中，当装置110为媒体播放器时，存储器116为硬盘机。仅出于说明目的，以下描述使用NAND闪存作为存储器116的实例。
图1B说明根据一个或多个实施的图1A的存储器116的实例存储器组态。存储器116包含较小单元间距区150、较大单元间距区160及周边电路区170。具有较小单元间距的存储器单元的阵列可形成于较小单元间距区150中。具有较大单元间距的存储器单元的阵列可形成于较大单元间距区160中。较小单元间距区150及较大单元间距区160可具有任何合适面积及关联面积比率。举例而言，区150与区160之间的面积比率可为90∶10、80∶20、50∶50、40∶60或任何其他合适比率。面积比率可取决于例如使用者的需求。较小单元间距及较大单元间距亦可具有任何合适尺寸。举例而言，较小单元间距根据SADP工艺可具有最小单元间距。较大单元间距可具有合适单元间距，其可通过光刻图案化工艺来达成。较小单元间距与较大单元间距之间的比率可为例如取决于使用者的需求的任何合适值。举例而言，根据高存储密度需求，可一起决定区150的面积、较小单元间距及/或存储器单元类型(例如，SLC、MLC、TLC或QLC)。根据高可靠性需求，可一起决定区160的面积、较大单元间距及/或存储器单元类型(例如，SLC或MLC)。
周边电路区170电耦接至较小单元间距区150及较大单元间距区160，且传输控制及/或数据信号至较小单元间距区150及较大单元间距区160。金属氧化物半导体(Metal-oxide-semiconductor；MOS)晶体管可形成于周边电路区170上。如图1D及图2A至图2P中进一步详细地论述的，较小单元间距区150、较大单元间距区160及周边电路区170中的周边MOS区180可一起形成于整合式存储器芯片中。
图1C说明存储器116的区块118的实例组态。区块118包含多个存储器单元122，其串联地耦接至行位线BL0、BL1，…，BLn-1及BLn以形成多个单元串120；且串联耦接至列字线WL0、WL1，…，WLn-1及WLn以形成多个单元页面130。
在一些实施中，单元串120包含皆串联连接的漏极选择晶体管(drain selecttransistor；DST)124、多个存储器单元122以及源极选择晶体管(source selecttransistor；SST)126。DST 124的漏极连接至位线BL，且其源极连接至存储器单元122的漏极。DST 124的栅极连接至漏极选择线(drain select line；DSL)。不同串中DST的栅极亦连接至同一DSL。存储器单元122的栅极分别连接至字线WL0、WL1，…，WLn-1、WLn。SST 126的漏极连接至存储器单元122的源极，且其漏极连接至共同源极线(CSL)。SST 126的栅极连接至源极选择线(source select line；SSL)。不同串中SST的栅极亦连接至同一SSL。DST 124及SST 126可为金属氧化物半导体(metal-oxide-semiconductor；MOS)晶体管，且存储器单元122可为浮置栅极晶体管(floating gate transistor；FGT)。
图1D展示存储器116中实例单元区150及160以及周边MOS区180的横截面视图。在一个制造工艺中，如在图2A至图2P中进一步详细地说明，具有较小单元间距的存储器单元152可形成于较小单元间距区150中。具有较大单元间距的存储器单元162可形成于较大单元间距区160中。具有大于较小单元间距及较大单元间距的宽度的MOS晶体管182可形成于周边MOS区180中。存储器单元152及162例如为浮置栅极晶体管。较小单元间距区150及较大单元间距区160可通过例如凹槽155的标记分隔开。
存储器单元152、存储器单元162及MOS晶体管182形成于同一半导体基板190上。基板190包含自其突出的多个有源区191。邻近有源区191的侧壁(sidewall、side wall)界定其之间的沟道198。隔离层192填充沟道198，且沿着有源区191的侧壁延伸。
每一浮置栅极194定位于各个有源区191的顶部上，且通过隧穿绝缘层193例如隧穿氧化物层与有源区191绝缘。浮置栅极194可与有源区191自对准。举例而言，浮置栅极194及有源区191可在同一工艺中制造且不需要额外步骤来对准浮置栅极194与有源区191。在制造之后，浮置栅极194的中心线与有源区191的中心线对准，例如，两个中心线相同。
如下文进一步详细地论述，浮置栅极194为电荷存储闸。浮置栅极194的宽度可被称作单元线宽。邻近浮置栅极194之间的宽度可被称作单元间隔。单元线宽与单元间隔的总和可被称作单元间距(pitch)。单元线宽可为单元间距的一半。如图1D及以下图2I中所示，存储器单元152具有相较于存储器单元162的浮置栅极宽度(W′)较小的浮置栅极宽度(W)(因此具有较小单元线宽)。MOS晶体管182具有相较于存储器单元162的浮置栅极宽度(W′)较大的栅极宽度(W″)。
控制栅极层196定位于浮置栅极194的顶部且充当针对每一存储器单元152、162的控制栅极。浮置栅极194通过栅极间介电层195与控制栅极层196绝缘。栅极间介电层195的底面(或隔离层192的顶表面)低于浮置栅极194的顶面且高于隧穿绝缘层193的顶面。在具体实例中，隔离层192的顶面经形成以处于与隔离层192的顶面实质上类似的水平。栅极间介电层195界定邻近浮置栅极194之间的凹槽，其中控制栅极层196填充凹槽。
浮置栅极194可沿着栅极间介电层195的轮廓概况与控制栅极层196电耦接。凹槽的高度可经界定为浮置栅极194的顶面与栅极间介电层195的底部表面之间于凹槽的底部处的垂直距离。在一些状况下，浮置栅极194与控制栅极层196之间的耦合是沿着高度发生，且高度H可被称作有效场高度(effective field height；EFH)。
例如源极/漏极区的杂质区可形成于有源区191中。如图1D中所示，存储器单元152或162(例如)浮置栅极晶体管可提供于控制栅极层196与各个有源区191之间的交叉点处。举例而言，存储器单元152或162提供于控制栅极层196与各个有源区191之间的重迭处。
对于周边MOS区180中的MOS晶体管182，控制栅极196通过开口185开启。额外导电层197形成于控制栅极层196的顶部上，且经由开口185连接至浮置栅极194以形成共同栅极。导电层197可由与浮置栅极194相同的材料制成，例如，由多晶硅(多晶硅或多晶Si)制成。
电子自信道注入至浮置栅极194中，且例如通过Fowler-Nordheim(F-N)隧穿电流自浮置栅极194注入至信道中，藉此编程并擦除非易失性存储器116的存储器单元152或162中的数据。当电子注入至浮置栅极194中，会改变浮置栅极194的位能，且因此晶体管的临限电压会根据位能改变而发生变化。因此，数据经编程至非易失性存储器116的存储器单元152或162中。当F-N隧穿电流流动越过隧穿绝缘层193时，浮置栅极194中的电子抽出至信道中，藉此擦除非易失性存储器116的存储器单元152或162中的数据。
当施加控制栅极电压至浮置栅极194时，可操作非易失性存储器116，所述控制栅极电压为自电源施加至控制栅极196的电压。而浮置栅极上的电压可被称作浮置栅极电压。因此，浮置栅极电压对控制栅极电压的比率会对非易失性存储器116的操作特性有影响。所述比率是关于界定为控制栅极与浮置栅极之间的电容与浮置栅极的电容的比率的栅极耦合比(gate-coupling ratio，GCR)。在一些状况下，凹槽高度可例如归因于制造不稳定性或材料缺陷，而在通过栅极间介电层界定的凹槽间发生变化。凹槽高度的变化引起EFH的变化，其可能影响浮置栅极194与控制栅极196之间的耦合而导致GCR的不均匀性。因此，编程电压(例如控制栅极电压)不容易被控制。
非易失性存储器116可经组态以管理浮置栅极与控制栅极之间的栅极耦合，如题为「管理存储器装置的栅极耦合(MANAGING GATE COUPLING FOR MEMORY DEVICES)」且特此在同一日期申请的美国专利申请案15/849,971中所描述，所述案内容特此以全文引用方式并入本文中。举例而言，浮置栅极可包含多个部分，诸如依序叠层在一起的下部浮置栅极及上部浮置栅极。下部浮置栅极可由具有不同于上部浮置栅极材料的性质的材料制成，使得下部浮置栅极相较于上部浮置栅极可具有不同刻蚀特性。举例而言，下部浮置栅极及上部浮置栅极可由多晶硅(polysilicon、polycrystalline silicon)制成，且下部浮置栅极可包含具有小于上部浮置栅极的粒度的多晶硅。当(例如)在浅沟道隔离(shallow trenchisolation；STI)刻蚀工艺期间刻蚀贯穿浮置栅极至半导体基板中时，刻蚀工艺可经控制，使得下部浮置栅极相较于上部浮置栅极具有较高刻蚀速率。因此，下部浮置栅极相较于上部浮置栅极，在刻蚀工艺之后可具有较小宽度。接着，例如旋涂介电质(spin-ondielectric；SOD)材料的稍后沉积的隔离层可填充下部浮置栅极的侧壁与栅极间介电层之间的空间。由于控制栅极层与下部浮置栅极之间的分离距离是通过下部栅极的侧壁与介电层之间的隔离层的填充材料而增大，因此浮置栅极与控制栅极层之间的耦合可被降低。此降低归因于邻近栅极之间的凹槽中的EFH的变化，而减小GCR的不均匀性。
图2A至图2P为说明制造非易失性存储器装置200的方法的工艺步骤的横截面视图。所制造的非易失性存储器装置200(如图2P中所示)可为图1A至图1D的存储器116。非易失性存储器装置200包含较小单元间距区250、较大单元间距区260以及可整合于存储器电路上的周边MOS区270。
请注意，本文中所描述的方法亦可用以制造具有较小单元间距区250及较大单元间距区260的非易失性存储器装置、具有较小单元间距区250及周边MOS区270的非易失性存储器装置、或具有较大单元间距区260及周边MOS区270的非易失性存储器装置。
如图2A中所展示，非易失性存储器装置200形成于半导体基板202上。半导体基板202可包含任何适当类型的半导体材料，诸如单晶硅、多晶硅、非晶硅、硅锗、碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、锑化镓、合金半导体、磊晶生长材料及/或硅绝缘体(silicon on insulator，SOI)。半导体基板202亦可提供用于后续工艺及结构的基底。
参看图2A，浮置栅极(FG)层206提供于例如硅(Si)基板的半导体基板202上。浮置栅极层206用作电荷存储层，其可由例如多晶硅(polysilicon；PL)的导电材料制成。浮置栅极层厚度可为约400埃
Figure BDA0001608089390000141
至约700埃。
在一些实施中，浮置栅极层206包含叠层在一起的上部浮置栅极层及下部浮置栅极层。下部浮置栅极层可作为缓冲层，以减轻形成在浮置栅极层206与基板202之间的隧穿绝缘层204上的实体应力及/或重力压力。在一些实例中，下部浮置栅极层由相较于上部浮置栅极层具有较小粒度的多晶硅制成。
隧穿绝缘层204可为隧穿氧化物(tunnel oxidation，TUN OX)层，且使用热氧化技术形成。隧穿绝缘层204可包含SiO2或SiON。隧穿绝缘层204厚度可为大约
Figure BDA0001608089390000142
至
Figure BDA0001608089390000143
模板硬掩模(hard mask；HM)208形成于浮置栅极层206上。模板HM 208形成用于刻蚀浮置栅极层206的保护图案如刻蚀掩模。模板HM208可包含任何数目的薄膜层，以适用于SADP工艺。具体来说，如下文进一步详细地论述，模板HM 208包含由可产生大分子量聚合物性质(heavy polymer behavior)的材料制成的薄膜层，以在刻蚀工艺期间产生负载效应。材料可包含氮化硅(SiN)。
在一些实施中，如图2A中所示，模板HM 208包含例如依序沉积于浮置栅极层206上的氧化物(OX)HM层209、非晶硅(aSi)HM层210(或多晶硅)、SiN HM层211及先进曝光图样薄膜(APF)212。在具体实例中，OX HM层209具有
Figure BDA0001608089390000144
至
Figure BDA0001608089390000145
的厚度，aSi HM层210具有
Figure BDA0001608089390000146
至
Figure BDA0001608089390000147
的厚度，SiN HM层211具有
Figure BDA0001608089390000148
至
Figure BDA0001608089390000149
的厚度，且APF HM层212具有
Figure BDA00016080893900001410
至
Figure BDA00016080893900001411
的厚度。
图案化光刻胶(photo resist；PR)掩模216位于模板HM 208上。图案化PR掩模216可通过以下操作形成：于模板HM 208上沉积光刻胶(PR)层，且以光刻图案化所述PR层，以在区250中形成离散的第一PR特征216a、在区260中形成离散的第二PR特征216b且在区270中形成离散的第三PR特征216c。
第一PR特征216a的特征尺寸或临界尺寸(CD)(例如宽度)小于第二PR特征216b的特征尺寸或临界尺寸，第二特征的特征尺寸或临界尺寸小于第三PR特征216c的特征尺寸或临界尺寸。如下文所论述，形成于区250中的存储器单元具有与第一PR特征216a之间的间隙宽度(gap width)相关联的单元空间。形成于区260中的存储器单元具有与第二PR特征216b的特征尺寸相关联的单元线宽及与第二PR特征216b之间的间隙宽度相关联的单元空间。形成于区270中的MOS晶体管具有与第三PR特征216c的特征尺寸相关联的宽度，及与第三PR特征216c之间的间隙宽度相关联的空间。
介电抗反射涂层(dielectric anti-reflective coating；DARC)214位于模板HM208上方。在刻蚀PR层以形成图案化PR掩模216期间，DARC 214可作为停止层。DARC 214可包含例如氧化硅、氮化硅、氮氧化硅(silicon oxy-nitride；SiON)或碳氮化硅的材料。DARC214可足够厚，以抑制小孔(pinholes)的形成，如本文中其他地方描述，所述小孔可能不必要地暴露出APF层212至用以形成模板掩模、形成间隔物掩模或用以移除模板掩模的刻蚀工艺中。在具体实例中，DARC 214具有大约
Figure BDA0001608089390000151
至
Figure BDA0001608089390000152
的厚度。
参看图2B，通过刻蚀贯穿由图案化PR掩模216遮蔽的DARC 214及APF层212且接着移除图案化PR掩模216，来形成第一图案化HM 218。第一图案化HM 218包含自第一PR特征216a转印的第一特征218a、自第二PR特征216b转印的第二特征218b以及自第三PR特征216c转印的第三特征218c。因此，第一特征218a的CD小于第二特征218b的CD，且所述第二特征的CD小于第三特征218c的CD。
参看图2C，间隔物层220共形地沉积于第一图案化HM 218上且SiN HM层211上。间隔物层220亦邻近于第一特征218a的侧壁形成第一侧壁间隔物220a、邻近于第二特征218b的侧壁形成第二侧壁间隔物220b且邻近于第三特征218c的侧壁形成第三侧壁间隔物220c。每一侧壁间隔物220a、220b、220c具有实质上相同的宽度，所述宽度实质上等于沉积于SiNHM层211上的间隔物层220的厚度。
如下文进一步详细地论述，形成于较小单元间距区250中的存储器单元具有通过侧壁间隔物220a的宽度对应于通过沉积的间隔物层220的厚度判定的单元线宽。举例而言，单元线宽可相等于沉积的间隔物层220的厚度。在一些实例中，沉积的间隔物层220的厚度是在大约10nm至36nm的范围内。
间隔物层220的材料可不同于DARC 214、APF层212及SiN HM层211，以便确保间隔物层220的材料与DARC 214、APF层212及SiN HM层211具有高选择性刻蚀比率。间隔物层220可通过任何适当方法形成，例如：旋涂工艺、CVD工艺、PVD工艺或原子层沉积(atomic layerdeposition；ALD)工艺。在具体实例中，间隔物层220为低温氧化物(low temperatureoxide；LTO)层，且通过CVD工艺在低温下沉积介电质氧化硅来形成。
第一图案化HM 218及SiN HM层211顶部上的间隔物层220被刻蚀掉，以暴露第一特征218a、第二特征218b以及第三特征218c。邻近侧壁间隔物220a、邻近侧壁间隔物220b及邻近侧壁间隔物220c之间的凹槽中的SiN HM层211上的间隔物层220亦被刻蚀掉，以暴露SiNHM层211。因此，第一特征218a及第一侧壁间隔物220a、第二特征218b及第二侧壁间隔物220b以及第三特征218c及第三侧壁间隔物220c形成用于SiN HM层211的新图案化掩模。又，第一特征218a、第二特征218b及第三特征218c上的DARC 214也被移除，以在侧壁间隔物220a、220b、220c之间的核心位置暴露图案化APF层212。
通过新的图案化掩模，凹槽中的SiN HM层211被刻蚀贯穿，以暴露下层的aSi HM层210。第二图案化HM 222形成于SiN HM层211中与新图案化掩模下方，如图2D中所示。第二图案化HM 222包含新的第一特征222a、新的第二特征222b以及新的第三特征222c。每一新的第一特征222a是在第一侧壁间隔物220a及第一特征218a下方。每一新的第二特征222b是在第二侧壁间隔物220b及第二特征218b下方。每一新的第三特征222c是在第三侧壁间隔物220c及第三特征218c下方。
参看图2D至图2I，形成于较大单元间距区260中的存储器单元具有对应于新的第二特征222b的CD的单元线宽，其可为第二特征218b的CD(例如，第二PR特征216b的CD)与第二侧壁间隔物220b的两倍CD(例如，沉积的间隔物层220的两倍厚度)的总和。形成于区270中的MOS晶体管具有对应于新的第三特征222c的CD的宽度，其可为第三特征218c的CD(例如，第三PR特征216c的CD)与第三侧壁间隔物220c的两倍CD(例如，沉积的间隔物层220的两倍厚度)的总和。
在侧壁间隔物220a、220b、220c之间的核心位置处的图案化APF层212(例如)通过干式剥离移除，以分别暴露SiN HM层211的第一部分224a、SiN HM层211的第二部分224b及SiN HM层211的第三部分224c，如图2E中所示。第一部分224a是在第一侧壁间隔物220a之间，第二部分224b是在第二侧壁间隔物220b之间，且第三部分224c是在第三侧壁间隔物220c之间。
第一部分224a对应于第一特征218a且具有与第一特征218a相同的CD。CD可为宽度或表面积。第二部分224b对应于第二特征218b，且具有与第二特征218b相同的CD。第三部分224c对应于第三特征218c，且具有与第三特征218c相同的CD。因此，第三部分224c相较于第二部分224b具有较大CD，所述第二部分相较于第一部分224a具有较大CD。
进行一刻蚀工艺以刻蚀SiN HM层211。SiN HM层211的材料(例如SiN)在刻蚀工艺期间可与刻蚀气体反应，所述刻蚀气体例如CxFy、CHx、CHxFy、Ar、O2或其任何组合。相较于第一部分224a，由于第二部分224b具有较大CD，因此具有较大表面积，更多SiN材料与刻蚀气体反应以在第二部分224b的表面上产生更多聚合物。刻蚀工艺可例如通过控制刻蚀气体的流动速率而控制，使得产生于第二部分224b上的聚合物足以形成保护层228b，从而保护第二部分224b免受刻蚀，且产生于第一部分224a上的聚合物并不足以形成保护层，而不能保护第一部分224a免受刻蚀。因此，如图2F中所示，第一部分224a经刻蚀贯穿，且较小特征226通过第一侧壁间隔物220a遮蔽而形成。所形成的较小特征226具有与第一侧壁间隔物220a的CD相同的CD。第二部分224b通过保护层228b保护而免受刻蚀。第三部分224c相较于第二部分224b具有较大表面积，且保护层228c在刻蚀工艺期间亦产生于第三部分224c的表面上，因此第三部分224c亦通过保护层228c保护而免受刻蚀。
参看图2G，第三HM图案230通过用较小特征226、新的第二特征222b及新的第三特征222c作为经刻蚀掩模刻蚀贯穿aSi HM层210形成于aSi HM层210上。第三HM图案230包含形成于较小单元间距区250中的较小特征230a、形成于较大单元间距区260中的第一较大特征230b以及形成于周边MOS区270中的第二较大特征230c。
新的第二特征222b是在第二部分224b及第二侧壁间隔物220b下面的SiN HM层。新的第三特征222c为在第二部分224c及第二侧壁间隔物220c下面的SiN HM层。侧壁间隔物220a、220b及220c亦在刻蚀工艺期间予以刻蚀。在刻蚀之后在第三HM图案230上可存在剩余侧壁间隔物。
参看图2H，第四HM图案232通过用第三HM图案230作为图案化掩模刻蚀贯穿氧化物HM层209来形成于氧化物HM层209中。第四HM图案232包含自较小特征230a转印的较小特征232a、自第一较大特征230b转印的第一较大特征232b以及自第二较大特征230c转送的第二较大特征232c。包含特征226、222b及222c的图案化SiN HM层亦在刻蚀氧化物HM层209期间进行刻蚀，且在第三HM图案230及第四HM图案232上可存在剩余SiN HM层。
参看图2I，浅沟道隔离(shallow trench isolation；STI)图案240通过用第四HM图案232(及/或第三HM图案230)作为图案化掩模而刻蚀贯穿浮置栅极层206及隧穿绝缘层204至半导体基板202中来形成。如下文所论述，STI图案240包含经制造作为晶体管的多个个别区，例如，浮置栅极晶体管作为存储器单元或MOS晶体管。刻蚀可包含诸如反应性离子刻蚀(reactive ion etching；RIE)的干式刻蚀。第三HM图案230及第四HM图案232亦在STI刻蚀期间刻蚀，且可存在剩余第四HM图案232。
浮置栅极层206亦经刻蚀贯穿以形成离散浮置栅极234，包含较小单元间距区250中的浮置栅极234a、较大单元间距区260中的浮置栅极234b以及周边MOS区270中的浮置栅极234c。
存储器单元的单元间距为单元线宽与自邻近存储器单元的空间的总和。形成于较小单元间距250中的存储器单元具有浮置栅极234a作为电荷存储闸。较小间距存储器单元的单元线宽通过浮置栅极234a的宽度W判定，例如单元线宽等于宽度W。如上所论述，宽度W通过第一侧壁间隔物220a的宽度判定，所述第一侧壁间隔物的宽度通过沉积的间隔物层220的厚度h判定，例如，W＝h。存储器单元的空间可界定为邻近浮置栅极234a之间的凹槽的宽度。如上文所说明，在一些状况下，凹槽宽度通过第一PR特征216a的宽度判定。在一些状况下，凹槽宽度通过邻近第一PR特征216a之间的空间及沉积的间隔物层220的厚度判定，例如，凹槽宽度等于第一PR特征空间减去两倍间隔物层厚度。
形成于较大单元间距区260中的存储器单元具有浮置栅极234b作为电荷存储闸。较大间距存储器单元的单元线宽通过浮置栅极234b的宽度W′判定，例如，单元线宽等于宽度W′。如上文所论述，宽度W′通过第二PR特征216b的宽度W2ndPR及第二侧壁间隔物220b的宽度判定，所述第二侧壁间隔物的宽度通过沉积的间隔物层220的厚度h判定，例如W′＝W2ndPR+2*h。存储器单元的空间可界定为邻近浮置栅极及234b之间的凹槽的宽度。如上文所说明，凹槽宽度通过邻近第二PR特征216b之间的空间及沉积的间隔物层220的厚度而判定，例如，凹槽宽度等于第二PR特征空间减去两倍间隔物层厚度2*h。
形成于周边MOS区270中的MOS晶体管具有浮置栅极234c。MOS晶体管的宽度通过浮置栅极234c的宽度W″判定，例如，晶体管宽度等于宽度W″。如上文所论述，宽度W″通过第三PR特征216c的宽度W3rdPR以及第三侧壁间隔物220c的宽度判定，所述第三侧壁间隔物的宽度通过沉积的间隔物层220的厚度h来判定，例如，W″＝W3rdPR+2*h。MOS晶体管的空间可界定为邻近浮置栅极234c之间的凹槽的宽度。如上文所说明，凹槽宽度通过邻近第三PR特征216c之间的空间及沉积的间隔物层220的厚度判定，例如，凹槽宽度等于第三PR特征空间减去两倍间隔物层厚度2*h。
在具体实例中，浮置栅极234a的宽度W是在19nm与36nm之间的范围内，浮置栅极234b的宽度W′是在60nm与90nm之间的范围内，且浮置栅极234c的宽度W″可大于300nm。
隧穿绝缘层204经刻蚀贯穿以形成离散隧穿绝缘体，包含较小单元间距区250中的隧穿绝缘体236a、较大单元间距区260中的隧穿绝缘体236b以及周边MOS区270中的隧穿绝缘体236c。
STI图案240亦包含形成于半导体基板202中的个别有源区238。每一有源区对应于位于上方的各个浮置栅极。举例而言，有源区238a对应于浮置栅极236a，有源区238b对应于浮置栅极236b，且有源区238c对应于浮置栅极236c。
邻近有源区238界定其之间的沟道239。沟道239可具有矩形形状、「V形」形状、「U形」形状或任何合适形状。仅为了说明，在图2I中，沟道239具有梯形形状，其中宽度沿着有源区的侧壁自底面至顶面增大。沟道连接至邻近浮置栅极的侧壁之间的间隙。
图2J至图2P说明如下工艺步骤：基于形成于半导体基板202中的STI图案240，形成非易失性存储器装置200，例如，在较小单元间距区250中形成较小间距存储器单元、在较大单元间距区260中形成较大间隙存储器单元以及在周边MOS 270中形成MOS晶体管。
参看图2J，隔离层242形成于STI图案240的顶部，且填充浮置栅极之间及有源区之间的沟道及凹槽。在一些实例中，由于较小单元间隙区250中的高高宽比(aspect ratio)，隔离层242例如通过采用旋涂介电质(SOD)方法来形成。隔离层242亦可通过具有高填充能力的任何其他合适材料形成。
STI图案240填充有隔离层242的材料，所述材料(例如)通过化学机械研磨/平坦化(Chemical mechanical polishing/planarization；CMP)工艺来研磨以拓朴平坦化。如图2K中所示，所述工艺可继续直至在浮置栅极234的上部部分中结束。
隔离层242经刻蚀以例如通过在包含较小单元间距区250及较大单元间距区260的存储器单元区中的阵列(ARY)OX刻蚀、SiCoNi刻蚀或其他高选择性各向异性刻蚀工具，在邻近浮置栅极之间形成凹槽243，如图2L中所示。周边MOS区270例如通过使用光刻工艺来在周边MOS区270的顶部上选择性地沉积光刻胶(PR)层244而免受刻蚀。
隔离层242经刻蚀，直至剩余隔离层的顶面靠近于浮置栅极的底面但在隧穿隔离物的顶面上。在一些实施中，如上所论述，浮置栅极可包含上部浮置栅极及下部浮置栅极。剩余隔离层242的顶面(或凹槽243的底面)可在与浮置栅极的顶面(或下部浮置栅极的顶面)实质相同的水平。在一些状况下，剩余隔离层242的顶面可在下部浮置栅极的顶面与顶面之间。
在一些状况下，凹槽243的顶面可发生变化，且可存在凹槽243的EFH的变化。如上文所指出，为了达成高栅极耦合比(gate coupling ratio；GCR)并减小EFH变化的效应，下部浮置栅极可由具有不同于上部浮置栅极的材料的性质的材料制成，且STI刻蚀工艺可受到控制，使得下部浮置栅极可具有不同于上部浮置栅极的刻蚀特性。因此，下部浮置栅极相较于上部浮置栅极在刻蚀工艺之后可具有较小宽度。接着，(例如)旋涂介电质(SOD)材料的所沉积隔离层242可填充下部浮置栅极的侧壁于栅极间介电层之间的空间。由于控制栅极层与下部浮置栅极之间的分离距离通过下部闸的侧壁与介电层之间的隔离层的所填充材料而增大，因此浮置栅极与控制栅极之间的耦合可被降低。此降低由于邻近浮置栅极之间的凹槽243中的EFH的变化而减小GCR的非均匀性。
参看图2M及图2N，栅极间介电层245及控制栅极层246例如依序形成于浮置栅极上且凹槽243中。栅极间介电层245经组态以分隔开浮置栅极234与控制栅极层246。栅极间介电层245可为多晶硅间介电(inter poly dielectric；IPD)层，且可通过沉积OX/SiN/OX(ONO)薄膜、SiN/OX/SiN/OX/SiN(NONON)薄膜或任何其他高k(或高介电常数)介电薄膜形成。控制栅极层246可通过炉沉积具有小粒度的多晶硅来形成，从而例如更好地填充至凹槽243′(或控制栅极(CG)插塞)中。在一些状况下，凹槽247作为标记形成于控制栅极层246中，以分隔开较小单元间距区250及较大单元间距区260。
参看图2O及图2P，MOS晶体管通过在MOS晶体管中的每一者中形成单一闸而形成于周边MOS区270中。光刻胶层248形成于控制栅极层246上且接着栅间电层245及控制栅极层246的部分在周边MOS区270中移除以形成开口249。接着，光刻胶层248被移除，且导电层252沉积于控制栅极层246的顶部上并填充开口249。因此，导电层252及浮置栅极234c经电连接而作为单一栅极。
图2P展示在工艺步骤之后所形成的非易失性存储器装置200的横截面视图，所述横截面视图与于图1D中显示的非易失性存储器装置116的横截面视图相同。
在一些实施中，源极/漏极区可进一步形成在半导体基板202中的各个浮置栅极234下面的有源区238中。因此，可分别形成浮置栅极晶体管254、264及MOS晶体管274。形成于较小单元间距区250中的浮置栅极晶体管254可充当具有较小单元间距的存储器单元。形成于较大单元间距区260中的浮置栅极晶体管264可充当具有较大单元间距的存储器单元。形成于周边MOS区270中的MOS晶体管274具有甚至大于浮置栅极晶体管254及264的CD。其他组件及接口设备亦可形成于半导体基板202上，以形成非易失性存储器装置200。
图3展示图案化具有不同特征尺寸(或CD)的薄膜的实例工艺300。薄膜可为目标材料层，例如，图2A的浮置栅极层206。图案化薄膜可用于制造半导体装置，例如，图1A至图1D的非易失性存储器116或图2P的非易失性存储器装置200。工艺300可包含展示于图2A至图2P中的方法的一或多个工艺步骤。
第一膜层用图案化掩模刻蚀，以形成第一特征及第二特征(302)。第二膜层位于第一膜层下方，且所形成的第一特征及第二特征是在第二膜层上。第二特征相较于第一特征具有较大临界尺寸(CD)。CD可为宽度。第一膜层位于图案化掩模下方。图案化掩模可为通过以光刻方式图案化位于第一膜层上方的光刻胶层而形成的光刻胶(PR)掩模。图案化掩模包含对应于第一特征及第二特征的各个PR特征。在具体实例中，第一膜层包含先进曝光图样薄膜(APF)。
在一些实施中，模板硬掩模(HM)沉积于薄膜上方。模板HM可包含依序位于薄膜上方的一或多个HM层。第一膜层可为模板HM中的第一HM层。第二膜层可为模板HM中第一HM层下方的第二HM层。在一具体实例中，模板HM包含氧化物层、非晶硅层、氮化硅层作为第二膜层，以及先进曝光图样薄膜(APF)作为第一膜层。
邻近于第一特征的第一侧壁的第一间隔物及邻近于第二特征的第二侧壁的第二间隔物形成于第二膜层上(304)。在一些实施中，形成所述第一间隔物以及所述第二间隔物包含：在所述第一特征以及所述第二特征上方以及在所述第二膜层上共形地沉积间隔物层；以及刻蚀所述间隔物层以暴露所述第一特征以形成所述第一间隔物且暴露所述第二特征以形成所述第二间隔物。在具体实例中，间隔物层为低温氧化物(LTO)层。
第一间隔物的CD，例如宽度，可与沉积的间隔物层的厚度相同。第二间隔物的CD可与第一间隔物的CD实质上相同，且与沉积的间隔物层的厚度相同。沉积的间隔物层的厚度可在大约10nm至36nm的范围内。
移除所述第一特征以暴露第二膜层的第一部分，且移除所述第二特征以暴露第二膜层的第二部分(306)。第一部分是在第一特征下方，且通过第一间隔物邻近。因此，第一部分具有对应于第一特征的CD的CD。类似地，第二部分是在第二特征下方，且通过第二间隔物邻近。因此，第二部分具有对应于第二特征的CD的CD。由于第二特征相较于第一特征具有较大CD，因此第二部分相较于第一部分具有较大CD(且因此较大表面积)。
控制刻蚀工艺，使得第一部分经刻蚀贯穿且第二部分受在刻蚀工艺期间形成的保护膜保护而免受刻蚀(308)。在所述刻蚀工艺中，第二膜层的材料经获得，且可与刻蚀气体反应以产生聚合物。当所产生的聚合物达到某个量时，其可在第二膜层的表面上形成聚合物薄膜，以保护第二膜层免受刻蚀。如上文所指出，第二膜层可由如下材料制成：所述材料可产生大分子量聚合物性质以在刻蚀工艺期间产生负载效应。材料可包含氮化硅(SiN)。
由于第二部分相较于第一部分具有较大表面积，因此第二部分可提供更多材料以形成聚合物。刻蚀工艺可例如通过控制刻蚀气体的流动速率来进行控制，使得第二部分中所产生的聚合物的量足够大以形成保护膜以进行保护而免受刻蚀，同时第一部分中产生聚合物的量并非足够大而不能形成保护性薄膜而不能提供保护而免受刻蚀。
在一些状况下，刻蚀通过第一间隔物、第一特征、第二间隔物及第二特征遮蔽的第二膜层。以此方式，可减小邻近于第一部分的第二膜层的材料，以形成更多聚合物。
用由第一间隔物遮蔽的第一区来图案化薄膜，以在第一区中形成较小特征，且用由第二部分及第二间隔物遮蔽的第二区来图案化薄膜，以在第二区中形成较大特征(310)。因此，较小特征具有的第一宽度是通过第一间隔物的宽度判定，例如，等于沉积的间隔物层的厚度。较大特征具有的第二宽度是由第二特征的宽度以及第二间隔物的宽度判定。因此，第一宽度小于第二宽度。以此方式，薄膜用具有不同宽度的特征而图案化。
在一些实施中，使图案化薄膜使用图案化掩模以图案化另一材料层。在一些实施中，图案化薄膜包含于半导体装置中，例如，非易失性存储器装置中。半导体装置可包含集成存储电路。
在一些实例中，薄膜的第一区是在集成存储电路的存储器单元区中。较小特征界定较小单元线宽。第二区是在集成存储电路的周边区中，且较大特征界定大于较小单元线宽的装置宽度。
在一些实例中，第一区及第二区皆在集成存储电路的存储器单元区中，且较小特征界定较小单元线宽，且较大特征界定较大单元线宽。如上文所指出，较小单元线宽由第一间隔物的宽度(因此沉积的间隔物层的厚度)判定，且较大单元线宽由第二特征的宽度及第二间隔物的宽度(因此，沉积的间隔物层的的厚度)来判定。
所述薄膜可为浮置栅极层，且刻蚀所述第一区以及所述第二区可包含刻蚀贯穿所述浮置栅极层至所述半导体基板中以在所述第一区中形成具有所述较小单元线宽的第一离散浮置栅极且在所述第二区中形成具有所述较大单元线宽的第二离散浮置栅极。
在一些实施中，所述图案化掩模包含对应于所述第一膜层中的所述第一特征以及所述第二特征的第一PR特征以及第二PR特征，以及第三PR特征，所述第三PR特征在所述薄膜的第三区上方，所述第三区在所述集成存储电路的周边区中。所述第三PR特征可转印至所述第一膜层中以在所述第二膜层的第三部分上形成第三特征。第三PR特征相较于第一PR特征及/或第二PR特征可具有较大CD，因此第三部分相较于第一部分及/或第二部分可具有较大表面积，且因此第三部分可受在刻蚀工艺期间形成的另一保护膜保护而免受刻蚀。可刻蚀由所述第二膜层的所述第三部分以及邻近于所述第三特征形成的第三侧壁间隔物遮蔽的所述薄膜的所述第三区，以在所述第三区中形成第三较大特征。第三较大特征界定大于较小单元线宽及/或较大单元线宽的第三宽度。
工艺300可进一步包含：在所述浮置栅极上且在所述浮置栅极间的沟道中形成隔离层，以及在所述薄膜的所述第三区上选择性地形成第二光刻胶层。所述工艺可包含刻蚀所述第一区以及所述第二区上的所述隔离层以在邻近浮置栅极之间形成凹槽，所述第三区上的所述隔离层受所述第二光刻胶层保护而免受刻蚀。所述工艺可包含自所述第三区移除所述第二光刻胶层，在所述第一区、所述第二区以及所述第三区上形成栅极间介电层，以及在所述栅极间介电层上形成控制栅极层。以此方式，具有较小单元线宽的浮置栅极晶体管可形成于第一区中，且具有较大单元线宽的浮置栅极晶体管可形成于第二区中。
工艺300可进一步进行，以通过在所述第一区、所述第二区以及所述第三区中形成第三光刻胶层而在所述第三区中形成MOS晶体管。所述工艺还可包括选择性地刻蚀贯穿所述第三光刻胶层、所述控制栅极层以及所述栅极间介电层至所述第三区上的浮置栅极以形成各个开口。所述工艺还可包括移除所述第三光刻胶层，以及在所述第三区上形成导电层以填充所述各个开口，使得所述第三区上的所述导电层以及所述浮置栅极电性连接。
虽然此文献可描述任何特性，但此等不应解释为对本发明的所主张或可主张的范畴的限制，而是解释为描述对于具体实施例特定的特征。在独立实施例的情形下描述于此文献中的某些特征亦可在单一实施例中结合地实施。相反地，在单个实施例的上下文中所述的各种特征亦可分别在多个实施例中分离地实施或以任何适合子组合来实施。此外，尽管上文可将特征描述为以某些组合起作用且甚至最初按此来主张，但来自所主张的组合的一或多个特征在一些情况下可自所述组合删除，且所主张的组合可针对子组合或子组合的变化。类似地，尽管在图式中以特定次序来描绘操作，但不应将此理解为需要以所展示的特定次序或以顺序次序执行此等操作，或执行所有所说明操作以达成合乎需要的结果。
揭露仅少许实例及实施。对所描述实例及实施以及其他实施的变化、修改及增强可给予所揭露的内容而进行。

Claims (9)

1.一种图案化薄膜的方法，所述方法包括：
刻蚀位于图案化掩模下的第一膜层，以在位于所述第一膜层下的第二膜层上形成第一特征以及第二特征，所述第二特征相较于所述第一特征具有较大宽度；
在所述第二膜层上形成邻近于所述第一特征的侧壁的第一间隔物以及邻近于所述第二特征的侧壁的第二间隔物；
移除所述第一特征，以暴露所述第二膜层的第一部分，且移除所述第二特征，以暴露所述第二膜层的第二部分，所述第二部分相较于所述第一部分具有较大表面积；
控制刻蚀工艺，使得所述第二膜层的所述第一部分经刻蚀贯穿，且所述第二膜层的所述第二部分受在所述刻蚀工艺期间形成的保护膜保护而免受刻蚀；以及
图案化由所述第一间隔物遮蔽的所述薄膜的第一区以在所述第一区中形成较小特征，且图案化由所述第二部分以及所述第二间隔物遮蔽的所述薄膜的第二区，以在所述第二区中形成较大特征。
2.如权利要求书1所述的图案化薄膜的方法，其中所述较小特征具有由所述第一间隔物的宽度判定的第一宽度，且所述较大特征具有由所述第二特征的宽度以及所述第二间隔物的宽度判定的第二宽度，所述第一宽度小于所述第二宽度。
3.如权利要求书1所述的图案化薄膜的方法，其中控制所述刻蚀工艺包括：
刻蚀所述第二膜层的所述第二部分，以获得具有一定量的所述第二膜层的材料，所述量的材料足以与所述刻蚀工艺的刻蚀气体反应，以在所述第二膜层的所述第二部分的表面上形成所述保护膜。
4.如权利要求书1所述的图案化薄膜的方法，其中形成所述第一间隔物以及所述第二间隔物包括：
在所述第一特征以及所述第二特征上以及在所述第二膜层上共形地沉积间隔物层；以及
刻蚀所述间隔物层以暴露所述第一特征以形成所述第一间隔物，且暴露所述第二特征以形成所述第二间隔物。
5.如权利要求书4所述的图案化薄膜的方法，其中所述第一间隔物的宽度对应于所述沉积的间隔物层的厚度。
6.如权利要求书1所述的图案化薄膜的方法，更包括：
以光刻方式图案化位于所述第一膜层上方的光刻胶层，以形成所述图案化掩模，所述图案化掩模包含对应于所述第一特征及所述第二特征的各个光刻胶特征。
7.一种制造半导体装置的方法，所述方法包括：
在半导体基板上的目标材料层的第一区以及第二区上沉积模板硬掩模；
以光刻方式图案化位于所述模板硬掩模上方的光刻胶层，以在所述模板硬掩模上形成图案化掩模；
用所述图案化掩模刻蚀所述模板硬掩模的第一膜层，以在所述第一膜层的至少一部分中形成第一特征及第二特征，所述第二特征相较于所述第一特征具有较大宽度；
在所述第一特征及所述第二特征上方且在所述模板硬掩模的第二膜层上共形地沉积间隔物层，所述第二膜层位于所述第一膜层下；
刻蚀所述间隔物层以暴露所述第一特征，以形成邻近于所述第一特征的第一侧壁的第一侧壁间隔物，且暴露所述第二特征以形成邻近于所述第二特征的第二侧壁的第二侧壁间隔物；
移除所述第一特征以暴露所述第二膜层的第一部分，且移除所述第二特征以暴露所述第二膜层的第二部分，所述第二部分相较于所述第一部分具有较大表面积；
控制刻蚀工艺，使得所述第二膜层的所述第一部分经刻蚀贯穿，且所述第二膜层的所述第二部分受在所述刻蚀工艺期间形成的保护膜保护而免受刻蚀；以及
刻蚀由所述第一侧壁间隔物遮蔽的所述目标材料层的所述第一区，以在所述第一区中形成较小特征，且刻蚀由所述第二膜层的所述第二部分以及所述第二侧壁间隔物遮蔽的所述目标材料层的所述第二区，以在所述第二区中形成较大特征。
8.如权利要求书7所述的制造半导体装置的方法，其中所述目标材料层包括浮置栅极层，且
其中刻蚀所述目标材料层的所述第一区以及所述第二区，包括刻蚀贯穿所述浮置栅极层至所述半导体基板中，以在所述第一区中形成具有较小单元线宽的第一离散浮置栅极，且在所述第二区中形成具有较大单元线宽的第二离散浮置栅极。
9.如权利要求书7所述的制造半导体装置的方法，更包括在所述半导体基板上制造集成存储电路，所述集成存储电路包含存储器单元区及周边区，
其中所述第一区在所述存储器单元区中，所述较小特征界定较小单元线宽，且
其中所述第二区在所述周边区中，所述较大特征界定大于所述较小单元线宽的宽度。
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