TWI663470B - 半導體記憶裝置、製造半導體裝置的方法及圖案化薄膜的方法 - Google Patents

半導體記憶裝置、製造半導體裝置的方法及圖案化薄膜的方法 Download PDF

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Abstract

本發明提供製造具有具不同特徵尺寸的圖案的半導體裝 置的方法。實例方法包含：蝕刻圖案化罩幕下面的第一膜層以在第二膜層上形成第一及第二特徵；在第二膜層上形成鄰近於第一及第二特徵的側壁的各別第一及第二間隔物；移除第一及第二特徵以暴露第二膜層的各別第一及第二部分，第二部分相較於第一部分具有較大CD；控制蝕刻製程，使得第一部分被蝕刻貫穿且第二部分受到蝕刻製程期間所形成的保護膜保護而免受蝕刻；以及圖案化由第一間隔物、第二間隔物以及第二部分遮蔽的薄膜以在薄膜的各別第一及第二區中形成較小特徵以及較大特徵。

Description

半導體記憶裝置、製造半導體裝置的方法及圖案化薄膜的方法
本發明是有關於一種製造半導體裝置的技術，且特別是有關於一種具有具不同特徵尺寸的圖案的半導體裝置及其製造方法。
自對準雙重圖案化(Self-Aligned Double Patterning；SADP)可適用於形成小間距的圖案，例如，具有小間距的記憶體單元。SADP技術可在半導體基板上形成重複的小間距圖案及空間。然而，若亦需要大間距圖案形成於半導體基板的其他區域上，則小間距圖案及大間距圖案就需要分開形成，而導致複雜的製作製程。
本揭露內容描述製造具有具不同特徵尺寸的圖案的半導體裝置或系統的方法，以及藉由此方法所製造的半導體裝置或系 統。
本揭露內容的一個態樣特徵化一種圖案化薄膜的方法，所述方法包含：蝕刻位於圖案化罩幕下面的第一膜層以在位於所述第一膜層下面的第二膜層上形成第一特徵以及第二特徵，所述第二特徵相較於所述第一特徵具有較大臨界尺寸(critical dimension，CD)；在所述第二膜層上形成鄰近於所述第一特徵的側壁的第一間隔物以及鄰近於所述第二特徵的側壁的第二間隔物；移除所述第一特徵以暴露所述第二膜層的第一部分且移除所述第二特徵以暴露所述第二膜層的第二部分，所述第二部分相較於所述第一部分具有較大CD；控制蝕刻製程，使得所述第二膜層的所述第一部分經蝕刻貫穿且所述第二膜層的所述第二部分受在所述蝕刻製程期間形成的保護膜保護而免受蝕刻；以及圖案化由所述第一間隔物遮蔽的所述薄膜的第一區以在所述第一區中形成較小特徵，且圖案化由所述第二部分以及所述第二間隔物遮蔽的所述薄膜的第二區以在所述第二區中形成較大特徵。
所述較小特徵可具有由所述第一間隔物的寬度判定的第一寬度，且所述較大特徵可具有由所述第二特徵的寬度以及所述第二間隔物的寬度判定的第二寬度，所述第一寬度小於所述第二寬度。
在一些實施例中，控制所述蝕刻製程包含：蝕刻所述第二膜層的所述第二部分以獲得具有一量的所述第二膜層的材料，所述量的材料足以與所述蝕刻製程的蝕刻氣體反應以在所述第二膜層的所述第二部分的表面上形成所述保護膜。
在一些實施例中，形成所述第一間隔物以及所述第二間 隔物包含：在所述第一特徵以及所述第二特徵上方以及在所述第二膜層上共形地沈積間隔物層；以及蝕刻所述間隔物層以暴露所述第一特徵以形成所述第一間隔物且暴露所述第二特徵以形成所述第二間隔物。所述第一間隔物的寬度對應於所述沈積的間隔物層的厚度。
所述方法亦可包含：以光微影方式圖案化位於所述第一膜層上方的光阻(photo resist；PR)層以形成圖案化罩幕，所述圖案化罩幕包含對應於所述第一特徵以及所述第二特徵的各別PR特徵。
本揭露內容的另一態樣特徵化一種製造半導體裝置的方法，所述方法包含：在半導體基板上的目標材料層的第一區以及第二區上方沈積模板硬罩幕；以光微影方式圖案化位於所述模板硬罩幕上方的光阻(PR)層，以在所述模板硬罩幕上形成圖案化罩幕；用所述圖案化罩幕蝕刻所述模板硬罩幕的第一膜層以在所述第一膜層的至少一部分中形成第一特徵以及第二特徵，所述第二特徵相較於所述第一特徵具有較大寬度；在所述第一特徵以及所述第二特徵上方且在所述模板硬罩幕的第二膜層上共形地沈積間隔物層，所述第二膜層位於所述第一膜層下面；蝕刻所述間隔物層以暴露所述第一特徵以形成鄰近於所述第一特徵的第一側壁的第一側壁間隔物且暴露所述第二特徵以形成鄰近於所述第二特徵的第二側壁的第二側壁間隔物；移除所述第一特徵以暴露所述第二膜層的第一部分且移除所述第二特徵以暴露所述第二膜層的第二部分，所述第二部分相較於所述第一部分具有較大表面積；控制蝕刻製程，使得所述第二膜層的所述第一部分經蝕刻貫穿且所述第 二膜層的所述第二部分受在所述蝕刻製程期間形成的保護膜保護而免受蝕刻；以及蝕刻由所述第一側壁間隔物遮蔽的所述目標材料層的所述第一區以在所述第一區中形成較小特徵，且蝕刻由所述第二膜層的所述第二部分以及所述第二側壁間隔物遮蔽的所述目標材料層的所述第二區以在所述第二區中形成較大特徵。
在一些狀況下，所述目標材料層包含浮置閘極層，且蝕刻所述目標材料層的所述第一區以及所述第二區可包含蝕刻貫穿所述浮置閘極層至所述半導體基板中以在所述第一區中形成具有較小單元線寬的第一離散浮置閘極且在所述第二區中形成具有較大單元線寬的第二離散浮置閘極。
在一些實施例中，所述方法還可包含在所述半導體基板上製造積體記憶電路，所述積體記憶電路包含記憶體單元區及周邊區。所述第一區可在所述記憶體單元區中，所述較小特徵界定較小單元線寬，且所述第二區可在所述周邊區中，所述較大特徵界定大於所述較小單元線寬的寬度。
本揭露內容的另外態樣特徵化一種半導體記憶裝置，其包含：半導體基板，其界定第一單元區以及第二單元區；形成於所述第一單元區上的第一記憶體單元的第一陣列，所述第一記憶體單元中的每一者具有第一單元間距；以及形成於所述第二單元區上的第二記憶體單元的第二陣列，所述第二記憶體單元中的每一者具有具大於所述第一單元間距的臨界尺寸(CD)的第二單元間距。
在以下附圖以及描述中闡述了一或多個所揭露實施的細節。其他特徵、態樣以及優點將自描述、圖式以及申請專利範圍將 變得顯而易見。
100‧‧‧系統
110‧‧‧裝置
112‧‧‧裝置控制器
113‧‧‧處理器
114‧‧‧內部記憶體
116‧‧‧記憶體
118‧‧‧區塊
120‧‧‧主機裝置/單元串
122‧‧‧記憶體單元
124‧‧‧汲極選擇電晶體(DST)
126‧‧‧源極選擇電晶體(SST)
130‧‧‧單元頁面
150‧‧‧較小單元間距區
152‧‧‧記憶體單元
155‧‧‧凹槽
160‧‧‧較大單元間距區
162‧‧‧記憶體單元
170‧‧‧周邊電路區
180‧‧‧周邊金屬氧化物半導體(MOS)區
182‧‧‧金屬氧化物半導體(MOS)電晶體
185‧‧‧開口
190‧‧‧基板
191‧‧‧主動區
192‧‧‧隔離層
193‧‧‧穿隧絕緣層
194‧‧‧浮置閘極
195‧‧‧閘極間介電層
196‧‧‧控制閘極層
197‧‧‧額外導電層
198‧‧‧溝渠
200‧‧‧非揮發性記憶體裝置
202‧‧‧半導體基板
204‧‧‧穿隧絕緣層
206‧‧‧浮置閘極(FG)層
208‧‧‧模板硬罩幕(HM)
209‧‧‧氧化物(OX)硬罩幕(HM)層
210‧‧‧非晶矽(aSi)硬罩幕(HM)層
211‧‧‧SiN硬罩幕(HM)層
212‧‧‧先進曝光圖樣薄膜(APF)
214‧‧‧介電抗反射塗層(DARC)
216‧‧‧圖案化光阻(PR)罩幕
216a‧‧‧第一光阻(PR)特徵
216b‧‧‧第二光阻(PR)特徵
216c‧‧‧第三光阻(PR)特徵
218‧‧‧第一圖案化硬罩幕(HM)
218a‧‧‧第一特徵
218b‧‧‧第二特徵
218c‧‧‧第三特徵
220‧‧‧間隔物層
220a‧‧‧第一側壁間隔物
220b‧‧‧第二側壁間隔物
220c‧‧‧第三側壁間隔物
222‧‧‧第二圖案化硬罩幕(HM)
222a‧‧‧新的第一特徵
222b‧‧‧新的第二特徵
222c‧‧‧新的第三特徵
224a‧‧‧第一部分
224b‧‧‧第二部分
224c‧‧‧第三部分
226‧‧‧較小特徵
228b、228c‧‧‧保護層
230‧‧‧第三硬罩幕(HM)圖案
230a、232a‧‧‧較小特徵
230b、232b‧‧‧第一較大特徵
230c、232c‧‧‧第二較大特徵
232‧‧‧第四硬罩幕(HM)圖案
234‧‧‧離散浮置閘極
234a、234b、234c‧‧‧浮置閘極
236a、236b、236c‧‧‧穿隧絕緣體
238‧‧‧鄰近主動區
238a、238b、238c‧‧‧主動區
239‧‧‧溝渠
240‧‧‧淺溝渠隔離(STI)圖案
242‧‧‧隔離層
243‧‧‧凹槽
243'‧‧‧凹槽/控制閘極(CG)插塞
244、248‧‧‧光阻(PR)層
245‧‧‧閘極間介電層
246‧‧‧控制閘極層
247‧‧‧凹槽
249‧‧‧開口
250‧‧‧較小單元間距區
252‧‧‧導電層
254‧‧‧浮置閘極電晶體
260‧‧‧較大單元間距區
264‧‧‧浮置閘極電晶體
270‧‧‧周邊金屬氧化物半導體(MOS)區
274‧‧‧金屬氧化物半導體(MOS)電晶體
300‧‧‧圖案化具有不同特徵尺寸的薄膜的實例製程
302、304、306、308、310‧‧‧步驟
BL0、BL1、BLn-1、BLn‧‧‧行位元線
CSL‧‧‧共同源極線
DSL‧‧‧汲極選擇線
SSL‧‧‧源極選擇線
W‧‧‧浮置閘極寬度
WL0、WL1、WLn-1、WLn‧‧‧列字元線
W'‧‧‧浮置閘極寬度
W"‧‧‧閘極寬度
圖1A說明根據一個或多個實施例的包含記憶體的系統的實例。
圖1B說明根據一個或多個實施例的圖1A的記憶體的實例記憶體組態。
圖1C說明根據一個或多個實施例的圖1A的記憶體中的實例記憶體區塊。
圖1D為根據一個或多個實施例的圖1A的記憶體的單元區及周邊區的橫截面視圖。
圖2A至圖2P為根據一個或多個實施例的說明製造具有具不同特徵尺寸的圖案的非揮發性記憶體裝置的方法的製程步驟的橫截面視圖。
圖3展示根據一個或多個實施例的圖案化具有不同特徵尺寸的薄膜的實例製程。
本揭露內容的實施提供一種製造具有具不同特徵尺寸的圖案(例如，具不同單元線寬或間距的記憶體單元)的例如非揮發性記憶體裝置的半導體裝置的方法。所述方法可在同一記憶體晶片上藉由經修改的自對準雙重圖案化(SADP)製程形成不同記憶體單元尺寸。在此製程中，蝕刻負載效應(etch loading effect)會 產生以在硬罩幕(HM)層上而產生較大特徵，同時用側壁間隔物作為罩幕，蝕刻HM層以在同一硬罩幕(HM)上產生較小特徵。HM層可由氮化矽(SiN)或氧化物或具有高分子量聚合物性質的任何薄膜製成，其可在蝕刻期間產生此負載效應。
所述方法可形成具有記憶體晶片的較小單元間距的第一單元區，以用低成本提供高密度儲存器，且形成記憶體晶片的具有較大單元間距的第二單元區，以提供用於安全/重要資料的高可靠性儲存器以避免例如循環持續時間及資料保持的安全性降級問題。較小間距與較大間距的面積比率可為任意的，且可基於使用者的需求來決定。所形成的記憶體晶片可同時滿足高密度儲存器需求及高可靠性儲存器需求。
此技術能夠製造由針對不同應用的兩個不同間距單元構成的記憶體晶片，而無額外的微影/罩幕製程。此技術亦可適用於製造由具有不同特徵尺寸的圖案構成的任何陣列。舉例而言，此技術適用於製造單元區上具有較小特徵尺寸的記憶體單元以及周邊區中具有較大特徵尺寸的電晶體。此技術亦可適用於任何合適的多圖案微影製程，例如自對準雙重圖案化(SADP)、自對準三重圖案化(self-aligned triple patterning；SATP)或自對準四重圖案化(self-aligned quadruple patterning；SAQP)。
此等技術可適用於各種記憶體類型，諸如單位準單元(single-level cell；SLC)裝置；多位準單元(multi-level cell；MLC)裝置，例如2位準單元裝置、三位準單元(triple-level cell；MLC)裝置、四位準單元(quad-level cell；QLC)裝置，或其任何合適組合。舉例而言，具有較小單元間距的記憶體單元可程式化以是MLC 單元、TLC或用於較高密度儲存的QLC單元，且具有較大單元間距的記憶體單元可程式化為用於較高可靠性的SLC單元。此技術亦適用於製造任何合適的非揮發性記憶體系統，例如，NAND快閃記憶體、NOR快閃記憶體、AND快閃記憶體、相變記憶體(phase-change memory；PCM)或其他記憶體；或任何其他半導體裝置或系統，例如邏輯裝置。僅出於說明目的，以下描述是針對製造具有具不同單元線寬及/或間距的記憶體單元的非揮發性記憶裝置。
圖1A說明系統100的實例。系統100包含裝置110及主機裝置120。裝置110包含裝置控制器112及記憶體116。裝置控制器112包含處理器113及內部記憶體114。
在一些實施中，裝置110為儲存裝置。舉例而言，裝置110可為嵌入式多媒體卡(embedded multimedia card；eMMC)、安全數位(secure digital；SD)卡、固態磁碟機(solid-state drive；SSD)或一些其他合適儲存器。在一些實施中，裝置110為智慧型腕錶、數位攝影機或媒體播放器。在一些實施中，裝置110為耦接至主機裝置120的用戶端裝置。舉例而言，裝置110為是主機裝置120的數位攝影機或媒體播放器中的SD卡。
裝置控制器112為通用微處理器或特殊應用微控制器。在一些實施中，裝置控制器112為針對裝置110的記憶體控制器。以下章節描述基於裝置控制器112為記憶體控制器的實施的各種技術。然而，描述於以下章節中的技術亦適用於裝置控制器112為不同於記憶體控制器的另一類型的控制器的實施中。
處理器113經組態以執行指令並處理資料。指令包含分別作為韌體碼及/或其他程式碼儲存於輔助記憶體中的韌體指令及/ 或其他程式指令。資料包含對應於由處理器執行的韌體及/或其他程式的程式資料外加其他合適資料。在一些實施中，處理器113為通用微處理器或特殊應用微控制器。處理器113亦可被稱為中央處理單元(central prpcessing unit；CPU)。
處理器113自內部記憶體114存取指令及資料。在一些實施中，內部記憶體114為靜態隨機存取記憶體(Static Random Access Memory；SRAM)或動態隨機存取記憶體(Dynamic Random Access Memory；DRAM)。舉例而言，在一些實施中，當裝置110為eMMC、SD卡或智慧型腕錶時，內部記憶體114為SRAM。在一些實施中，當裝置110為數位攝影機或媒體播放器時，內部記憶體114為DRAM。
在一些實施中，內部記憶體為包含於裝置控制器112中的快取記憶體，如圖1A中所展示。內部記憶體114儲存對應於由處理器113執行的指令的指令碼，及/或在運轉時間期間由處理器113請求的資料。
裝置控制器112將指令碼及/或資料自記憶體116傳送至內部記憶體114。在一些實施中，記憶體116為經組態用於指令及/或資料的長期儲存的非揮發性記憶體，例如，NAND快閃記憶體元件或一些其他合適非揮發性記憶體裝置。在記憶體116為NAND快閃記憶體的實施中，裝置110為例如快閃記憶體卡的快閃記憶體裝置，且裝置控制器112為NAND快閃控制器。舉例而言，在一些實施中，當裝置110為eMMC或SD卡時，記憶體116為NAND快閃記憶體；在一些實施中，當裝置110為數位攝影機時，記憶體116為SD卡；且在一些實施中，當裝置110為媒體播放器時，記憶體116為硬 碟機。僅出於說明目的，以下描述使用NAND快閃記憶體作為記憶體116的實例。
圖1B說明根據一個或多個實施的圖1A的記憶體116的實例記憶體組態。記憶體116包含較小單元間距區150、較大單元間距區160及周邊電路區170。具有較小單元間距的記憶體單元的陣列可形成於較小單元間距區150中。具有較大單元間距的記憶體單元的陣列可形成於較大單元間距區160中。較小單元間距區150及較大單元間距區160可具有任何合適面積及關聯面積比率。舉例而言，區150與區160之間的面積比率可為90：10、80：20、50：50、40：60或任何其他合適比率。面積比率可取決於例如使用者的需求。較小單元間距及較大單元間距亦可具有任何合適尺寸。舉例而言，較小單元間距根據SADP製程可具有最小單元間距。較大單元間距可具有合適單元間距，其可藉由光微影圖案化製程來達成。較小單元間距與較大單元間距之間的比率可為例如取決於使用者的需求的任何合適值。舉例而言，根據高儲存密度需求，可一起決定區150的面積、較小單元間距及/或記憶體單元類型(例如，SLC、MLC、TLC或QLC)。根據高可靠性需求，可一起決定區160的面積、較大單元間距及/或記憶體單元類型(例如，SLC或MLC)。
周邊電路區170電耦接至較小單元間距區150及較大單元間距區160，且傳輸控制及/或資料信號至較小單元間距區150及較大單元間距區160。金屬氧化物半導體(Metal-oxide-semiconductor；MOS)電晶體可形成於周邊電路區170上。如圖1D及圖2A至圖2P中進一步詳細地論述的，較小單元間距區150、較大單元間距區160及周邊電路區170中的周邊MOS區180可一起形成於整合式記憶體晶 片中。
圖1C說明記憶體116的區塊118的實例組態。區塊118包含多個記憶體單元122，其串聯地耦接至行位元線BL0、BL1,…,BLn-1及BLn以形成多個單元串120；且串聯耦接至列字元線WL0、WL1,…,WLn-1及WLn以形成多個單元頁面130。
在一些實施中，單元串120包含皆串聯連接的汲極選擇電晶體(drain select transistor；DST)124、多個記憶體單元122以及源極選擇電晶體(source select transistor；SST)126。DST 124的汲極連接至位元線BL，且其源極連接至記憶體單元122的汲極。DST 124的閘極連接至汲極選擇線(drain select line；DSL)。不同串中DST的閘極亦連接至同一DSL。記憶體單元122的閘極分別連接至字元線WL0、WL1，…，WLn-1、WLn。SST 126的汲極連接至記憶體單元122的源極，且其汲極連接至共同源極線(CSL)。SST 126的閘極連接至源極選擇線(source select line；SSL)。不同串中SST的閘極亦連接至同一SSL。DST 124及SST 126可為金屬氧化物半導體(metal-oxide-semiconductor；MOS)電晶體，且記憶體單元122可為浮置閘極電晶體(floating gate transistor；FGT)。
圖1D展示記憶體116中實例單元區150及160以及周邊MOS區180的橫截面視圖。在一個製造製程中，如在圖2A至圖2P中進一步詳細地說明，具有較小單元間距的記憶體單元152可形成於較小單元間距區150中。具有較大單元間距的記憶體單元162可形成於較大單元間距區160中。具有大於較小單元間距及較大單元間距的寬度的MOS電晶體182可形成於周邊MOS區180中。記憶體單元152及162例如為浮置閘極電晶體。較小單元間距區150及較大單 元間距區160可藉由例如凹槽155的標記分隔開。
記憶體單元152、記憶體單元162及MOS電晶體182形成於同一半導體基板190上。基板190包含自其突出的多個主動區191。鄰近主動區191的側壁(sidewall、side wall)界定其之間的溝渠198。隔離層192填充溝渠198，且沿著主動區191的側壁延伸。
每一浮置閘極194定位於各別主動區191的頂部上，且藉由穿隧絕緣層193例如穿隧氧化物層與主動區191絕緣。浮置閘極194可與主動區191自對準。舉例而言，浮置閘極194及主動區191可在同一製程中製造且不需要額外步驟來對準浮置閘極194與主動區191。在製造之後，浮置閘極194的中心線與主動區191的中心線對準，例如，兩個中心線相同。
如下文進一步詳細地論述，浮置閘極194為電荷儲存閘。浮置閘極194的寬度可被稱作單元線寬。鄰近浮置閘極194之間的寬度可被稱作單元間隔。單元線寬與單元間隔的總和可被稱作單元間距(pitch)。單元線寬可為單元間距的一半。如圖1D及以下圖2I中所示，記憶體單元152具有相較於記憶體單元162的浮置閘極寬度(W')較小的浮置閘極寬度(W)(因此具有較小單元線寬)。MOS電晶體182具有相較於記憶體單元162的浮置閘極寬度(W')較大的閘極寬度(W")。
控制閘極層196定位於浮置閘極194的頂部且充當針對每一記憶體單元152、162的控制閘極。浮置閘極194藉由閘極間介電層195與控制閘極層196絕緣。閘極間介電層195的底面(或隔離層192的頂表面)低於浮置閘極194的頂面且高於穿隧絕緣層193的頂面。在具體實例中，隔離層192的頂面經形成以處於與隔離層192的 頂面實質上類似的水平。閘極間介電層195界定鄰近浮置閘極194之間的凹槽，其中控制閘極層196填充凹槽。
浮置閘極194可沿著閘極間介電層195的輪廓概況與控制閘極層196電耦接。凹槽的高度可經界定為浮置閘極194的頂面與閘極間介電層195的底部表面之間於凹槽的底部處的垂直距離。在一些狀況下，浮置閘極194與控制閘極層196之間的耦合是沿著高度發生，且高度H可被稱作有效場高度(effective field height；EFH)。
例如源極/汲極區的雜質區可形成於主動區191中。如圖1D中所示，記憶體單元152或162(例如)浮置閘極電晶體可提供於控制閘極層196與各別主動區191之間的交叉點處。舉例而言，記憶體單元152或162提供於控制閘極層196與各別主動區191之間的重疊處。
對於周邊MOS區180中的MOS電晶體182，控制閘極196藉由開口185開啟。額外導電層197形成於控制閘極層196的頂部上，且經由開口185連接至浮置閘極194以形成共同閘極。導電層197可由與浮置閘極194相同的材料製成，例如，由多晶矽(多晶矽或多晶Si)製成。
電子自通道注入至浮置閘極194中，且例如藉由Fowler-Nordheim(F-N)穿隧電流自浮置閘極194注入至通道中，藉此程式化並抹除非揮發性記憶體116的記憶體單元152或162中的資料。當電子注入至浮置閘極194中，會改變浮置閘極194的位能，且因此電晶體的臨限電壓會根據位能改變而發生變化。因此，資料經程式化至非揮發性記憶體116的記憶體單元152或162中。當F-N穿隧電流 流動越過穿隧絕緣層193時，浮置閘極194中的電子抽出至通道中，藉此抹除非揮發性記憶體116的記憶體單元152或162中的資料。
當施加控制閘極電壓至浮置閘極194時，可操作非揮發性記憶體116，所述控制閘極電壓為自電源施加至控制閘極196的電壓。而浮置閘極上的電壓可被稱作浮置閘極電壓。因此，浮置閘極電壓對控制閘極電壓的比率會對非揮發性記憶體116的操作特性有影響。所述比率是關於界定為控制閘極與浮置閘極之間的電容與浮置閘極的電容的比率的閘極耦合比(gate-coupling ratio，GCR)。在一些狀況下，凹槽高度可例如歸因於製造不穩定性或材料缺陷，而在藉由閘極間介電層界定的凹槽間發生變化。凹槽高度的變化引起EFH的變化，其可能影響浮置閘極194與控制閘極196之間的耦合而導致GCR的不均勻性。因此，程式化電壓(例如控制閘極電壓)不容易被控制。
非揮發性記憶體116可經組態以管理浮置閘極與控制閘極之間的閘極耦合，如題為「管理記憶體裝置的閘極耦合(MANAGING GATE COUPLING FOR MEMORY DEVICES)」且特此在同一日期申請的美國專利申請案15/849,971中所描述，所述案內容特此以全文引用方式併入本文中。舉例而言，浮置閘極可包含多個部分，諸如依序堆疊在一起的下部浮置閘極及上部浮置閘極。下部浮置閘極可由具有不同於上部浮置閘極材料的性質的材料製成，使得下部浮置閘極相較於上部浮置閘極可具有不同蝕刻特性。舉例而言，下部浮置閘極及上部浮置閘極可由多晶矽(polysilicon、polycrystalline silicon)製成，且下部浮置閘極可包含具有小於上部浮置閘極的粒度的多晶矽。當(例如)在淺槽隔離 (shallow trench isolation；STI)蝕刻製程期間蝕刻貫穿浮置閘極至半導體基板中時，蝕刻製程可經控制，使得下部浮置閘極相較於上部浮置閘極具有較高蝕刻速率。因此，下部浮置閘極相較於上部浮置閘極，在蝕刻製程之後可具有較小寬度。接著，例如旋塗介電質(spin-on dielectric；SOD)材料的稍後沈積的隔離層可填充下部浮置閘極的側壁與閘極間介電層之間的空間。由於控制閘極層與下部浮置閘極之間的分離距離是藉由下部閘極的側壁與介電層之間的隔離層的填充材料而增大，因此浮置閘極與控制閘極層之間的耦合可被降低。此降低歸因於鄰近閘極之間的凹槽中的EFH的變化，而減小GCR的不均勻性。
圖2A至圖2P為說明製造非揮發性記憶體裝置200的方法的製程步驟的橫截面視圖。所製造的非揮發性記憶體裝置200(如圖2P中所示)可為圖1A至圖1D的記憶體116。非揮發性記憶體裝置200包含較小單元間距區250、較大單元間距區260以及可整合於記憶體電路上的周邊MOS區270。
請注意，本文中所描述的方法亦可用以製造具有較小單元間距區250及較大單元間距區260的非揮發性記憶體裝置、具有較小單元間距區250及周邊MOS區270的非揮發性記憶體裝置、或具有較大單元間距區260及周邊MOS區270的非揮發性記憶體裝置。
如圖2A中所展示，非揮發性記憶體裝置200形成於半導體基板202上。半導體基板202可包含任何適當類型的半導體材料，諸如單晶矽、多晶矽、非晶矽、矽鍺、碳化矽、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、銻化鎵、合金半導體、磊晶生長材料及/ 或矽絕緣體(silicon on insulator，SOI)。半導體基板202亦可提供用於後續製程及結構的基底。
參看圖2A，浮置閘極(FG)層206提供於例如矽(Si)基板的半導體基板202上。浮置閘極層206用作電荷儲存層，其可由例如多晶矽(polysilicon；PL)的導電材料製成。浮置閘極層厚度可為約400埃(Å)至約700埃。
在一些實施中，浮置閘極層206包含堆疊在一起的上部浮置閘極層及下部浮置閘極層。下部浮置閘極層可作為緩衝層，以減輕形成在浮置閘極層206與基板202之間的穿隧絕緣層204上的實體應力及/或重力壓力。在一些實例中，下部浮置閘極層由相較於上部浮置閘極層具有較小粒度的多晶矽製成。
穿隧絕緣層204可為穿隧氧化物(tunnel oxidation，TUNOX)層，且使用熱氧化技術形成。穿隧絕緣層204可包含SiO2或SiON。穿隧絕緣層204厚度可為大約50Å至70Å。
模板硬罩幕(hard mask；HM)208形成於浮置閘極層206上。模板HM 208形成用於蝕刻浮置閘極層206的保護圖案如蝕刻罩幕。模板HM 208可包含任何數目的薄膜層，以適用於SADP製程。具體來說，如下文進一步詳細地論述，模板HM 208包含由可產生大分子量聚合物性質(heavy polymer behavior)的材料製成的薄膜層，以在蝕刻製程期間產生負載效應。材料可包含氮化矽(SiN)。
在一些實施中，如圖2A中所示，模板HM 208包含例如依序沈積於浮置閘極層206上的氧化物(OX)HM層209、非晶矽(aSi)HM層210(或多晶矽)、SiN HM層211及先進曝光圖樣薄膜(APF)212。在具體實例中，OX HM層209具有800Å至1500Å的厚度，aSi HM層210具有300Å至700Å的厚度，SiN HM層211具有300Å至700Å的厚度，且APF HM層212具有800Å至1200Å的厚度。
圖案化光阻(photo resist；PR)罩幕216位於模板HM 208上。圖案化PR罩幕216可藉由以下操作形成：於模板HM 208上沈積光阻(PR)層，且以微影圖案化所述PR層，以在區250中形成離散的第一PR特徵216a、在區260中形成離散的第二PR特徵216b且在區270中形成離散的第三PR特徵216c。
第一PR特徵216a的特徵尺寸或臨界尺寸(CD)(例如寬度)小於第二PR特徵216b的特徵尺寸或臨界尺寸，第二特徵的特徵尺寸或臨界尺寸小於第三PR特徵216c的特徵尺寸或臨界尺寸。如下文所論述，形成於區250中的記憶體單元具有與第一PR特徵216a之間的間隙寬度(gap width)相關聯的單元空間。形成於區260中的記憶體單元具有與第二PR特徵216b的特徵尺寸相關聯的單元線寬及與第二PR特徵216b之間的間隙寬度相關聯的單元空間。形成於區270中的MOS電晶體具有與第三PR特徵216c的特徵尺寸相關聯的寬度，及與第三PR特徵216c之間的間隙寬度相關聯的空間。
介電抗反射塗層(dielectric anti-reflective coating；DARC)214位於模板HM 208上方。在蝕刻PR層以形成圖案化PR罩幕216期間，DARC 214可作為停止層。DARC 214可包含例如氧化矽、氮化矽、氮氧化矽(silicon oxy-nitride；SiON)或碳氮化矽的材料。DARC 214可足夠厚，以抑制小孔(pinholes)的形成，如本文中其他地方描述，所述小孔可能不必要地暴露出APF層212至用以形成模板罩幕、形成間隔物罩幕或用以移除模板罩幕的蝕刻製程中。在具體實 例中，DARC 214具有大約150Å至250Å的厚度。
參看圖2B，藉由蝕刻貫穿由圖案化PR罩幕216遮蔽的DARC 214及APF層212且接著移除圖案化PR罩幕216，來形成第一圖案化HM 218。第一圖案化HM 218包含自第一PR特徵216a轉印的第一特徵218a、自第二PR特徵216b轉印的第二特徵218b以及自第三PR特徵216c轉印的第三特徵218c。因此，第一特徵218a的CD小於第二特徵218b的CD，且所述第二特徵的CD小於第三特徵218c的CD。
參看圖2C，間隔物層220共形地沈積於第一圖案化HM 218上且SiN HM層211上。間隔物層220亦鄰近於第一特徵218a的側壁形成第一側壁間隔物220a、鄰近於第二特徵218b的側壁形成第二側壁間隔物220b且鄰近於第三特徵218c的側壁形成第三側壁間隔物220c。每一側壁間隔物220a、220b、220c具有實質上相同的寬度，所述寬度實質上等於沈積於SiN HM層211上的間隔物層220的厚度。
如下文進一步詳細地論述，形成於較小單元間距區250中的記憶體單元具有藉由側壁間隔物220a的寬度對應於藉由沈積的間隔物層220的厚度判定的單元線寬。舉例而言，單元線寬可相等於沈積的間隔物層220的厚度。在一些實例中，沈積的間隔物層220的厚度是在大約10nm至36nm的範圍內。
間隔物層220的材料可不同於DARC 214、APF層212及SiN HM層211，以便確保間隔物層220的材料與DARC 214、APF層212及SiN HM層211具有高選擇性蝕刻比率。間隔物層220可藉由任何適當方法形成，例如：旋塗製程、CVD製程、PVD製程或原子層沈 積(atomic layer deposition；ALD)製程。在具體實例中，間隔物層220為低溫氧化物(low temperature oxide；LTO)層，且藉由CVD製程在低溫下沈積介電質氧化矽來形成。
第一圖案化HM 218及SiN HM層211頂部上的間隔物層220被蝕刻掉，以暴露第一特徵218a、第二特徵218b以及第三特徵218c。鄰近側壁間隔物220a、鄰近側壁間隔物220b及鄰近側壁間隔物220c之間的凹槽中的SiN HM層211上的間隔物層220亦被蝕刻掉，以暴露SiN HM層211。因此，第一特徵218a及第一側壁間隔物220a、第二特徵218b及第二側壁間隔物220b以及第三特徵218c及第三側壁間隔物220c形成用於SiN HM層211的新圖案化罩幕。又，第一特徵218a、第二特徵218b及第三特徵218c上的DARC 214也被移除，以在側壁間隔物220a、220b、220c之間的核心位置暴露圖案化APF層212。
藉由新的圖案化罩幕，凹槽中的SiN HM層211被蝕刻貫穿，以暴露下層的aSi HM層210。第二圖案化HM 222形成於SiN HM層211中與新圖案化罩幕下方，如圖2D中所示。第二圖案化HM 222包含新的第一特徵222a、新的第二特徵222b以及新的第三特徵222c。每一新的第一特徵222a是在第一側壁間隔物220a及第一特徵218a下方。每一新的第二特徵222b是在第二側壁間隔物220b及第二特徵218b下方。每一新的第三特徵222c是在第三側壁間隔物220c及第三特徵218c下方。
參看圖2D至圖2I，形成於較大單元間距區260中的記憶體單元具有對應於新的第二特徵222b的CD的單元線寬，其可為第二特徵218b的CD(例如，第二PR特徵216b的CD)與第二側壁間隔物 220b的兩倍CD(例如，沈積的間隔物層220的兩倍厚度)的總和。形成於區270中的MOS電晶體具有對應於新的第三特徵222c的CD的寬度，其可為第三特徵218c的CD(例如，第三PR特徵216c的CD)與第三側壁間隔物220c的兩倍CD(例如，沈積的間隔物層220的兩倍厚度)的總和。
在側壁間隔物220a、220b、220c之間的核心位置處的圖案化APF層212(例如)藉由乾式剝離移除，以分別暴露SiN HM層211的第一部分224a、SiN HM層211的第二部分224b及SiN HM層211的第三部分224c，如圖2E中所示。第一部分224a是在第一側壁間隔物220a之間，第二部分224b是在第二側壁間隔物220b之間，且第三部分224c是在第三側壁間隔物220c之間。
第一部分224a對應於第一特徵218a且具有與第一特徵218a相同的CD。CD可為寬度或表面積。第二部分224b對應於第二特徵218b，且具有與第二特徵218b相同的CD。第三部分224c對應於第三特徵218c，且具有與第三特徵218c相同的CD。因此，第三部分224c相較於第二部分224b具有較大CD，所述第二部分相較於第一部分224a具有較大CD。
進行一蝕刻製程以蝕刻SiN HM層211。SiN HM層211的材料(例如SiN)在蝕刻製程期間可與蝕刻氣體反應，所述蝕刻氣體例如CxFy、CHx、CHxFy、Ar、O2或其任何組合。相較於第一部分224a，由於第二部分224b具有較大CD，因此具有較大表面積，更多SiN材料與蝕刻氣體反應以在第二部分224b的表面上產生更多聚合物。蝕刻製程可例如藉由控制蝕刻氣體的流動速率而控制，使得產生於第二部分224b上的聚合物足以形成保護層228b，從而保 護第二部分224b免受蝕刻，且產生於第一部分224a上的聚合物並不足以形成保護層，而不能保護第一部分224a免受蝕刻。因此，如圖2F中所示，第一部分224a經蝕刻貫穿，且較小特徵226藉由第一側壁間隔物220a遮蔽而形成。所形成的較小特徵226具有與第一側壁間隔物220a的CD相同的CD。第二部分224b藉由保護層228b保護而免受蝕刻。第三部分224c相較於第二部分224b具有較大表面積，且保護層228c在蝕刻製程期間亦產生於第三部分224c的表面上，因此第三部分224c亦藉由保護層228c保護而免受蝕刻。
參看圖2G，第三HM圖案230藉由用較小特徵226、新的第二特徵222b及新的第三特徵222c作為經蝕刻罩幕蝕刻貫穿aSi HM層210形成於aSi HM層210上。第三HM圖案230包含形成於較小單元間距區250中的較小特徵230a、形成於較大單元間距區260中的第一較大特徵230b以及形成於周邊MOS區270中的第二較大特徵230c。
新的第二特徵222b是在第二部分224b及第二側壁間隔物220b下面的SiN HM層。新的第三特徵222c為在第二部分224c及第二側壁間隔物220c下面的SiN HM層。側壁間隔物220a、220b及220c亦在蝕刻製程期間予以蝕刻。在蝕刻之後在第三HM圖案230上可存在剩餘側壁間隔物。
參看圖2H，第四HM圖案232藉由用第三HM圖案230作為圖案化罩幕蝕刻貫穿氧化物HM層209來形成於氧化物HM層209中。第四HM圖案232包含自較小特徵230a轉印的較小特徵232a、自第一較大特徵230b轉印的第一較大特徵232b以及自第二較大特徵230c轉送的第二較大特徵232c。包含特徵226、222b及222c的圖案 化SiN HM層亦在蝕刻氧化物HM層209期間進行蝕刻，且在第三HM圖案230及第四HM圖案232上可存在剩餘SiN HM層。
參看圖2I，淺溝渠隔離(shallow trench isolation；STI)圖案240藉由用第四HM圖案232(及/或第三HM圖案230)作為圖案化罩幕而蝕刻貫穿浮置閘極層206及穿隧絕緣層204至半導體基板202中來形成。如下文所論述，STI圖案240包含經製造作為電晶體的多個個別區，例如，浮置閘極電晶體作為記憶體單元或MOS電晶體。蝕刻可包含諸如反應性離子蝕刻(reactive ion etching；RIE)的乾式蝕刻。第三HM圖案230及第四HM圖案232亦在STI蝕刻期間蝕刻，且可存在剩餘第四HM圖案232。
浮置閘極層206亦經蝕刻貫穿以形成離散浮置閘極234，包含較小單元間距區250中的浮置閘極234a、較大單元間距區260中的浮置閘極234b以及周邊MOS區270中的浮置閘極234c。
記憶體單元的單元間距為單元線寬與自鄰近記憶體單元的空間的總和。形成於較小單元間距250中的記憶體單元具有浮置閘極234a作為電荷儲存閘。較小間距記憶體單元的單元線寬藉由浮置閘極234a的寬度W判定，例如單元線寬等於寬度W。如上所論述，寬度W藉由第一側壁間隔物220a的寬度判定，所述第一側壁間隔物的寬度藉由沈積的間隔物層220的厚度h判定，例如，W=h。記憶體單元的空間可界定為鄰近浮置閘極234a之間的凹槽的寬度。如上文所說明，在一些狀況下，凹槽寬度藉由第一PR特徵216a的寬度判定。在一些狀況下，凹槽寬度藉由鄰近第一PR特徵216a之間的空間及沈積的間隔物層220的厚度判定，例如，凹槽寬度等於第一PR特徵空間減去兩倍間隔物層厚度。
形成於較大單元間距區260中的記憶體單元具有浮置閘極234b作為電荷儲存閘。較大間距記憶體單元的單元線寬藉由浮置閘極234b的寬度W'判定，例如，單元線寬等於寬度W'。如上文所論述，寬度W'藉由第二PR特徵216b的寬度W2ndPR及第二側壁間隔物220b的寬度判定，所述第二側壁間隔物的寬度藉由沈積的間隔物層220的厚度h判定，例如W'=W2ndPR+2*h。記憶體單元的空間可界定為鄰近浮置閘極及234b之間的凹槽的寬度。如上文所說明，凹槽寬度藉由鄰近第二PR特徵216b之間的空間及沈積的間隔物層220的厚度而判定，例如，凹槽寬度等於第二PR特徵空間減去兩倍間隔物層厚度2*h。
形成於周邊MOS區270中的MOS電晶體具有浮置閘極234c。MOS電晶體的寬度藉由浮置閘極234c的寬度W"判定，例如，電晶體寬度等於寬度W"。如上文所論述，寬度W"藉由第三PR特徵216c的寬度W3rdPR以及第三側壁間隔物220c的寬度判定，所述第三側壁間隔物的寬度藉由沈積的間隔物層220的厚度h來判定，例如，W"=W3rdPR+2*h。MOS電晶體的空間可界定為鄰近浮置閘極234c之間的凹槽的寬度。如上文所說明，凹槽寬度藉由鄰近第三PR特徵216c之間的空間及沈積的間隔物層220的厚度判定，例如，凹槽寬度等於第三PR特徵空間減去兩倍間隔物層厚度2*h。
在具體實例中，浮置閘極234a的寬度W是在19nm與36nm之間的範圍內，浮置閘極234b的寬度W'是在60nm與90nm之間的範圍內，且浮置閘極234c的寬度W"可大於300nm。
穿隧絕緣層204經蝕刻貫穿以形成離散穿隧絕緣體，包含較小單元間距區250中的穿隧絕緣體236a、較大單元間距區260中 的穿隧絕緣體236b以及周邊MOS區270中的穿隧絕緣體236c。
STI圖案240亦包含形成於半導體基板202中的個別主動區238。每一主動區對應於位於上方的各別浮置閘極。舉例而言，主動區238a對應於浮置閘極236a，主動區238b對應於浮置閘極236b，且主動區238c對應於浮置閘極236c。
鄰近主動區238界定其之間的溝渠239。溝渠239可具有矩形形狀、「V形」形狀、「U形」形狀或任何合適形狀。僅為了說明，在圖2I中，溝渠239具有梯形形狀，其中寬度沿著主動區的側壁自底面至頂面增大。溝渠連接至鄰近浮置閘極的側壁之間的間隙。
圖2J至圖2P說明如下製程步驟：基於形成於半導體基板202中的STI圖案240，形成非揮發性記憶體裝置200，例如，在較小單元間距區250中形成較小間距記憶體單元、在較大單元間距區260中形成較大間隙記憶體單元以及在周邊MOS 270中形成MOS電晶體。
參看圖2J，隔離層242形成於STI圖案240的頂部，且填充浮置閘極之間及主動區之間的溝渠及凹槽。在一些實例中，由於較小單元間隙區250中的高高寬比(aspect ratio)，隔離層242例如藉由採用旋塗介電質(SOD)方法來形成。隔離層242亦可藉由具有高填充能力的任何其他合適材料形成。
STI圖案240填充有隔離層242的材料，所述材料(例如)藉由化學機械研磨/平坦化(Chemical mechanical polishing/planarization；CMP)製程來研磨以拓樸平坦化。如圖2K中所示，所述製程可繼續直至在浮置閘極234的上部部分中結束。
隔離層242經蝕刻以例如藉由在包含較小單元間距區250 及較大單元間距區260的記憶體單元區中的陣列(ARY)OX蝕刻、SiCoNi蝕刻或其他高選擇性各向異性蝕刻工具，在鄰近浮置閘極之間形成凹槽243，如圖2L中所示。周邊MOS區270例如藉由使用微影製程來在周邊MOS區270的頂部上選擇性地沈積光阻(PR)層244而免受蝕刻。
隔離層242經蝕刻，直至剩餘隔離層的頂面靠近於浮置閘極的底面但在穿隧隔離物的頂面上。在一些實施中，如上所論述，浮置閘極可包含上部浮置閘極及下部浮置閘極。剩餘隔離層242的頂面(或凹槽243的底面)可在與浮置閘極的頂面(或下部浮置閘極的頂面)實質相同的水平。在一些狀況下，剩餘隔離層242的頂面可在下部浮置閘極的頂面與頂面之間。
在一些狀況下，凹槽243的頂面可發生變化，且可存在凹槽243的EFH的變化。如上文所指出，為了達成高閘極耦合比(gate coupling ratio；GCR)並減小EFH變化的效應，下部浮置閘極可由具有不同於上部浮置閘極的材料的性質的材料製成，且STI蝕刻製程可受到控制，使得下部浮置閘極可具有不同於上部浮置閘極的蝕刻特性。因此，下部浮置閘極相較於上部浮置閘極在蝕刻製程之後可具有較小寬度。接著，(例如)旋塗介電質(SOD)材料的所沈積隔離層242可填充下部浮置閘極的側壁於閘極間介電層之間的空間。由於控制閘極層與下部浮置閘極之間的分離距離藉由下部閘的側壁與介電層之間的隔離層的所填充材料而增大，因此浮置閘極與控制閘極之間的耦合可被降低。此降低由於鄰近浮置閘極之間的凹槽243中的EFH的變化而減小GCR的非均勻性。
參看圖2M及圖2N，閘極間介電層245及控制閘極層246例 如依序形成於浮置閘極上且凹槽243中。閘極間介電層245經組態以分隔開浮置閘極234與控制閘極層246。閘極間介電層245可為多晶矽間介電(inter poly dielectric；IPD)層，且可藉由沈積OX/SiN/OX(ONO)薄膜、SiN/OX/SiN/OX/SiN(NONON)薄膜或任何其他高k(或高介電常數)介電薄膜形成。控制閘極層246可藉由爐沈積具有小粒度的多晶矽來形成，從而例如更好地填充至凹槽243'(或控制閘極(CG)插塞)中。在一些狀況下，凹槽247作為標記形成於控制閘極層246中，以分隔開較小單元間距區250及較大單元間距區260。
參看圖2O及圖2P，MOS電晶體藉由在MOS電晶體中的每一者中形成單一閘而形成於周邊MOS區270中。光阻層248形成於控制閘極層246上且接著閘間電層245及控制閘極層246的部分在周邊MOS區270中移除以形成開口249。接著，光阻層248被移除，且導電層252沈積於控制閘極層246的頂部上並填充開口249。因此，導電層252及浮置閘極234c經電連接而作為單一閘極。
圖2P展示在製程步驟之後所形成的非揮發性記憶體裝置200的橫截面視圖，所述橫截面視圖與於圖1D中顯示的非揮發性記憶體裝置116的橫截面視圖相同。
在一些實施中，源極/汲極區可進一步形成在半導體基板202中的各別浮置閘極234下面的主動區238中。因此，可分別形成浮置閘極電晶體254、264及MOS電晶體274。形成於較小單元間距區250中的浮置閘極電晶體254可充當具有較小單元間距的記憶體單元。形成於較大單元間距區260中的浮置閘極電晶體264可充當具有較大單元間距的記憶體單元。形成於周邊MOS區270中的MOS 電晶體274具有甚至大於浮置閘極電晶體254及264的CD。其他組件及周邊設備亦可形成於半導體基板202上，以形成非揮發性記憶體裝置200。
圖3展示圖案化具有不同特徵尺寸(或CD)的薄膜的實例製程300。薄膜可為目標材料層，例如，圖2A的浮置閘極層206。圖案化薄膜可用於製造半導體裝置，例如，圖1A至圖1D的非揮發性記憶體116或圖2P的非揮發性記憶體裝置200。製程300可包含展示於圖2A至圖2P中的方法的一或多個製程步驟。
第一膜層用圖案化罩幕蝕刻，以形成第一特徵及第二特徵(302)。第二膜層位於第一膜層下方，且所形成的第一特徵及第二特徵是在第二膜層上。第二特徵相較於第一特徵具有較大臨界尺寸(CD)。CD可為寬度。第一膜層位於圖案化罩幕下方。圖案化罩幕可為藉由以光微影方式圖案化位於第一膜層上方的光阻層而形成的光阻(PR)罩幕。圖案化罩幕包含對應於第一特徵及第二特徵的各別PR特徵。在具體實例中，第一膜層包含先進曝光圖樣薄膜(APF)。
在一些實施中，模板硬罩幕(HM)沈積於薄膜上方。模板HM可包含依序位於薄膜上方的一或多個HM層。第一膜層可為模板HM中的第一HM層。第二膜層可為模板HM中第一HM層下方的第二HM層。在一具體實例中，模板HM包含氧化物層、非晶矽層、氮化矽層作為第二膜層，以及先進曝光圖樣薄膜(APF)作為第一膜層。
鄰近於第一特徵的第一側壁的第一間隔物及鄰近於第二特徵的第二側壁的第二間隔物形成於第二膜層上(304)。在一些實 施中，形成所述第一間隔物以及所述第二間隔物包含：在所述第一特徵以及所述第二特徵上方以及在所述第二膜層上共形地沈積間隔物層；以及蝕刻所述間隔物層以暴露所述第一特徵以形成所述第一間隔物且暴露所述第二特徵以形成所述第二間隔物。在具體實例中，間隔物層為低溫氧化物(LTO)層。
第一間隔物的CD，例如寬度，可與沈積的間隔物層的厚度相同。第二間隔物的CD可與第一間隔物的CD實質上相同，且與沈積的間隔物層的厚度相同。沈積的間隔物層的厚度可在大約10nm至36nm的範圍內。
移除所述第一特徵以暴露第二膜層的第一部分，且移除所述第二特徵以暴露第二膜層的第二部分(306)。第一部分是在第一特徵下方，且藉由第一間隔物鄰近。因此，第一部分具有對應於第一特徵的CD的CD。類似地，第二部分是在第二特徵下方，且藉由第二間隔物鄰近。因此，第二部分具有對應於第二特徵的CD的CD。由於第二特徵相較於第一特徵具有較大CD，因此第二部分相較於第一部分具有較大CD(且因此較大表面積)。
控制蝕刻製程，使得第一部分經蝕刻貫穿且第二部分受在蝕刻製程期間形成的保護膜保護而免受蝕刻(308)。在所述蝕刻製程中，第二膜層的材料經獲得，且可與蝕刻氣體反應以產生聚合物。當所產生的聚合物達到某個量時，其可在第二膜層的表面上形成聚合物薄膜，以保護第二膜層免受蝕刻。如上文所指出，第二膜層可由如下材料製成：所述材料可產生大分子量聚合物性質以在蝕刻製程期間產生負載效應。材料可包含氮化矽(SiN)。
由於第二部分相較於第一部分具有較大表面積，因此第 二部分可提供更多材料以形成聚合物。蝕刻製程可例如藉由控制蝕刻氣體的流動速率來進行控制，使得第二部分中所產生的聚合物的量足夠大以形成保護膜以進行保護而免受蝕刻，同時第一部分中產生聚合物的量並非足夠大而不能形成保護性薄膜而不能提供保護而免受蝕刻。
在一些狀況下，蝕刻藉由第一間隔物、第一特徵、第二間隔物及第二特徵遮蔽的第二膜層。以此方式，可減小鄰近於第一部分的第二膜層的材料，以形成更多聚合物。
用由第一間隔物遮蔽的第一區來圖案化薄膜，以在第一區中形成較小特徵，且用由第二部分及第二間隔物遮蔽的第二區來圖案化薄膜，以在第二區中形成較大特徵(310)。因此，較小特徵具有的第一寬度係藉由第一間隔物的寬度判定，例如，等於沈積的間隔物層的厚度。較大特徵具有的第二寬度係由第二特徵的寬度以及第二間隔物的寬度判定。因此，第一寬度小於第二寬度。以此方式，薄膜用具有不同寬度的特徵而圖案化。
在一些實施中，使圖案化薄膜使用圖案化罩幕以圖案化另一材料層。在一些實施中，圖案化薄膜包含於半導體裝置中，例如，非揮發性記憶體裝置中。半導體裝置可包含積體記憶電路。
在一些實例中，薄膜的第一區是在積體記憶電路的記憶體單元區中。較小特徵界定較小單元線寬。第二區是在積體記憶電路的周邊區中，且較大特徵界定大於較小單元線寬的裝置寬度。
在一些實例中，第一區及第二區皆在積體記憶電路的記憶體單元區中，且較小特徵界定較小單元線寬，且較大特徵界定較大單元線寬。如上文所指出，較小單元線寬由第一間隔物的寬度 (因此沈積的間隔物層的厚度)判定，且較大單元線寬由第二特徵的寬度及第二間隔物的寬度(因此，沈積的間隔物層的的厚度)來判定。
所述薄膜可為浮置閘極層，且蝕刻所述第一區以及所述第二區可包含蝕刻貫穿所述浮置閘極層至所述半導體基板中以在所述第一區中形成具有所述較小單元線寬的第一離散浮置閘極且在所述第二區中形成具有所述較大單元線寬的第二離散浮置閘極。
在一些實施中，所述圖案化罩幕包含對應於所述第一膜層中的所述第一特徵以及所述第二特徵的第一PR特徵以及第二PR特徵，以及第三PR特徵，所述第三PR特徵在所述薄膜的第三區上方，所述第三區在所述積體記憶電路的周邊區中。所述第三PR特徵可轉印至所述第一膜層中以在所述第二膜層的第三部分上形成第三特徵。第三PR特徵相較於第一PR特徵及/或第二PR特徵可具有較大CD，因此第三部分相較於第一部分及/或第二部分可具有較大表面積，且因此第三部分可受在蝕刻製程期間形成的另一保護膜保護而免受蝕刻。可蝕刻由所述第二膜層的所述第三部分以及鄰近於所述第三特徵形成的第三側壁間隔物遮蔽的所述薄膜的所述第三區，以在所述第三區中形成第三較大特徵。第三較大特徵界定大於較小單元線寬及/或較大單元線寬的第三寬度。
製程300可進一步包含：在所述浮置閘極上且在所述浮置閘極間的溝渠中形成隔離層，以及在所述薄膜的所述第三區上選擇性地形成第二光阻層。所述製程可包含蝕刻所述第一區以及所述第二區上的所述隔離層以在鄰近浮置閘極之間形成凹槽，所述 第三區上的所述隔離層受所述第二光阻層保護而免受蝕刻。所述製程可包含自所述第三區移除所述第二光阻層，在所述第一區、所述第二區以及所述第三區上形成閘極間介電層，以及在所述閘極間介電層上形成控制閘極層。以此方式，具有較小單元線寬的浮置閘極電晶體可形成於第一區中，且具有較大單元線寬的浮置閘極電晶體可形成於第二區中。
製程300可進一步進行，以藉由在所述第一區、所述第二區以及所述第三區中形成第三光阻層而在所述第三區中形成MOS電晶體。所述製程還可包括選擇性地蝕刻貫穿所述第三光阻層、所述控制閘極層以及所述閘極間介電層至所述第三區上的浮置閘極以形成各別開口。所述製程還可包括移除所述第三光阻層，以及在所述第三區上形成導電層以填充所述各別開口，使得所述第三區上的所述導電層以及所述浮置閘極電性連接。
雖然此文獻可描述任何特性，但此等不應解釋為對本發明的所主張或可主張的範疇的限制，而是解釋為描述對於具體實施例特定的特徵。在獨立實施例的情形下描述於此文獻中的某些特徵亦可在單一實施例中結合地實施。相反地，在單個實施例的上下文中所述的各種特徵亦可分別在多個實施例中分離地實施或以任何適合子組合來實施。此外，儘管上文可將特徵描述為以某些組合起作用且甚至最初按此來主張，但來自所主張的組合的一或多個特徵在一些情況下可自所述組合刪除，且所主張的組合可針對子組合或子組合的變化。類似地，儘管在圖式中以特定次序來描繪操作，但不應將此理解為需要以所展示的特定次序或以順序次序執行此等操作，或執行所有所說明操作以達成合乎需要之結果。
揭露僅少許實例及實施。對所描述實例及實施以及其他實施的變化、修改及增強可給予所揭露的內容而進行。

Claims (10)

  1. 一種圖案化薄膜的方法，所述方法包括：蝕刻位於圖案化罩幕下的第一膜層，以在位於所述第一膜層下的第二膜層上形成第一特徵以及第二特徵，所述第二特徵相較於所述第一特徵具有較大臨界尺寸；在所述第二膜層上形成鄰近於所述第一特徵的側壁的第一間隔物以及鄰近於所述第二特徵的側壁的第二間隔物；移除所述第一特徵，以暴露所述第二膜層的第一部分，且移除所述第二特徵，以暴露所述第二膜層的第二部分，所述第二部分相較於所述第一部分具有較大臨界尺寸；控制蝕刻製程，使得所述第二膜層的所述第一部分經蝕刻貫穿，且所述第二膜層的所述第二部分受在所述蝕刻製程期間形成的保護膜保護而免受蝕刻；以及圖案化由所述第一間隔物遮蔽的所述薄膜的第一區以在所述第一區中形成較小特徵，且圖案化由所述第二部分以及所述第二間隔物遮蔽的所述薄膜的第二區，以在所述第二區中形成較大特徵。
  2. 如申請專利範圍第1項所述的圖案化薄膜的方法，其中所述較小特徵具有由所述第一間隔物的寬度判定的第一寬度，且所述較大特徵具有由所述第二特徵的寬度以及所述第二間隔物的寬度判定的第二寬度，所述第一寬度小於所述第二寬度。
  3. 如申請專利範圍第1項所述的圖案化薄膜的方法，其中控制所述蝕刻製程包括：蝕刻所述第二膜層的所述第二部分，以獲得具有一定量的所述第二膜層的材料，所述量的材料足以與所述蝕刻製程的蝕刻氣體反應，以在所述第二膜層的所述第二部分的表面上形成所述保護膜。
  4. 如申請專利範圍第1項所述的圖案化薄膜的方法，其中形成所述第一間隔物以及所述第二間隔物包括：在所述第一特徵以及所述第二特徵上以及在所述第二膜層上共形地沈積間隔物層；以及蝕刻所述間隔物層以暴露所述第一特徵以形成所述第一間隔物，且暴露所述第二特徵以形成所述第二間隔物。
  5. 如申請專利範圍第4項所述的圖案化薄膜的方法，其中所述第一間隔物的寬度對應於所述沈積的間隔物層的厚度。
  6. 如申請專利範圍第1項所述的圖案化薄膜的方法，更包括：以微影方式圖案化位於所述第一膜層上方的光阻層，以形成所述圖案化罩幕，所述圖案化罩幕包含對應於所述第一特徵及所述第二特徵的各別光阻特徵。
  7. 一種製造半導體裝置的方法，所述方法包括：在半導體基板上的目標材料層的第一區以及第二區上沈積模板硬罩幕；以微影方式圖案化位於所述模板硬罩幕上方的光阻層，以在所述模板硬罩幕上形成圖案化罩幕；用所述圖案化罩幕蝕刻所述模板硬罩幕的第一膜層，以在所述第一膜層的至少一部分中形成第一特徵及第二特徵，所述第二特徵相較於所述第一特徵具有較大寬度；在所述第一特徵及所述第二特徵上方且在所述模板硬罩幕的第二膜層上共形地沈積間隔物層，所述第二膜層位於所述第一膜層下；蝕刻所述間隔物層以暴露所述第一特徵，以形成鄰近於所述第一特徵的第一側壁的第一側壁間隔物，且暴露所述第二特徵以形成鄰近於所述第二特徵的第二側壁的第二側壁間隔物；移除所述第一特徵以暴露所述第二膜層的第一部分，且移除所述第二特徵以暴露所述第二膜層的第二部分，所述第二部分相較於所述第一部分具有較大表面積；控制蝕刻製程，使得所述第二膜層的所述第一部分經蝕刻貫穿，且所述第二膜層的所述第二部分受在所述蝕刻製程期間形成的保護膜保護而免受蝕刻；以及蝕刻由所述第一側壁間隔物遮蔽的所述目標材料層的所述第一區，以在所述第一區中形成較小特徵，且蝕刻由所述第二膜層的所述第二部分以及所述第二側壁間隔物遮蔽的所述目標材料層的所述第二區，以在所述第二區中形成較大特徵。
  8. 如申請專利範圍第7項所述的製造半導體裝置的方法，其中所述目標材料層包括浮置閘極層，且其中蝕刻所述目標材料層的所述第一區以及所述第二區，包括蝕刻貫穿所述浮置閘極層至所述半導體基板中，以在所述第一區中形成具有較小單元線寬的第一離散浮置閘極，且在所述第二區中形成具有較大單元線寬的第二離散浮置閘極。
  9. 如申請專利範圍第7項所述的製造半導體裝置的方法，更包括在所述半導體基板上製造積體記憶電路，所述積體記憶電路包含記憶體單元區及周邊區，其中所述第一區在所述記憶體單元區中，所述較小特徵界定較小單元線寬，且其中所述第二區在所述記憶體單元區中，所述較大特徵界定大於所述較小單元線寬的寬度。
  10. 一種半導體記憶裝置，包括：半導體基板，其界定第一單元區以及第二單元區；形成於所述第一單元區上的第一記憶體單元的第一陣列，所述第一記憶體單元中的每一者具有第一單元間距；以及形成於所述第二單元區上的第二記憶體單元的第二陣列，所述第二記憶體單元中的每一者具有具大於所述第一單元間距的臨界尺寸的第二單元間距。
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