TW201417217A - 非揮發性記憶體的製造方法 - Google Patents

Abstract

一種非揮發性記憶體的製造方法。基底包括記憶胞區以及周邊電路區。記憶胞區包括選擇電晶體區。於周邊電路區以及選擇電晶體區的基底上形成第一閘介電層，第一閘介電層具有第一厚度。移除選擇電晶體區上之部分的第一閘介電層，以形成第二閘介電層。第二閘介電層具有第二厚度，其中第二厚度小於第一厚度。

Description

非揮發性記憶體的製造方法

本發明是有關於一種半導體元件的製造方法，且特別是有關於一種非揮發性記憶體的製造方法。

當半導體進入深次微米(Deep Sub-Micron)的製程時，元件的尺寸逐漸縮小，對於記憶體元件而言，也就是代表記憶胞尺寸愈來愈小。另一方面，隨著資訊電子產品(如電腦、行動電話、數位相機或個人數位助理(Personal Digital Assistant，PDA))需要處理、儲存的資料日益增加，在這些資訊電子產品中所需的記憶體容量也就愈來愈大。對於這種尺寸變小而記憶體容量卻需要增加的情形，如何製造尺寸縮小、高積集度，又能兼顧其品質的記憶體元件是產業的一致目標。

非揮發性記憶體由於具有使存入之資料在斷電後也不會消失之優點，所以已成為個人電腦和電子設備所廣泛採用的一種記憶體元件。

典型的非揮發性記憶胞係以摻雜的多晶矽(Polysilicon)製作浮置閘極(Floating Gate)與控制閘極(Control Gate)而構成堆疊結構。浮置閘極與基底、浮置閘極與控制閘極之間則分別設置有一層介電層。

然而，上述非揮發性記憶胞需要形成多層多晶矽層與多層介電層。在製作過程中，會經過多道光罩步驟，拉長 製作流程，且耗費較多的製造成本。

習知的一種由兩個電晶體串接而成的NOR型的非揮發性記憶胞，包括選擇電晶體與浮置閘極電晶體。由於此種記憶胞無須形成多層多晶矽層，因此此種非揮發性記憶胞的製程可以與互補式金氧半導體電晶體的製程整合在一起。

一般而言，非揮發性記憶體是由位於記憶胞區之多數個記憶胞以及位於周邊電路區中的多數個邏輯元件(例如輸入/輸出電晶體、核心電晶體等)所構成。上述的選擇電晶體與周邊電路區的輸入/輸出電晶體是在相同的製程中製作出來的。輸入/輸出電晶體的閘介電層的厚度通常較厚，以承受較高的操作電壓。然而，在積體電路集積度提高，而使元件尺寸縮小的情況下，記憶胞的尺寸也越小。若是選擇電晶體的閘介電層的厚度與週邊電路區的輸入/輸出電晶體的閘介電層的厚度相同。在操作記憶體時，就需要於選擇電晶體的閘極施加較大的電壓，而使得非揮發性記憶體元件的驅動能力降低。因此，如何使得非揮發性記憶體元件具有更高的驅動能力，將成為一個重要的課題。

有鑑於此，本發明提出一種非揮發性記憶體的製造方法，可有效地提高非揮發性記憶體元件的驅動能力。

本發明提供一種非揮發性記憶體的製造方法。提供基底。基底包括記憶胞區以及第一周邊電路區。記憶胞區包 括選擇電晶體區。於第一周邊電路區以及選擇電晶體區的基底上形成第一閘介電層。第一閘介電層具有第一厚度。移除選擇電晶體區上之部分的第一閘介電層，以形成第二閘介電層。第二閘介電層具有第二厚度，其中第二厚度小於第一厚度。

在本發明之一實施例中，上述之記憶胞區包括記憶單元區。於記憶單元區形成電荷儲存結構。電荷儲存結構包括穿隧介電層以及電荷儲存層。

在本發明之一實施例中，上述之電荷儲存層的材料包括摻雜多晶矽。

在本發明之一實施例中，上述之記憶胞區包括記憶單元區。於記憶單元區形成電荷儲存結構。電荷儲存結構包括底部介電層、電荷陷入層以及頂部介電層。

在本發明之一實施例中，上述之電荷陷入層的材料是選自氮化矽、氮氧化矽、氧化鋁、氧化鉿、氧化鋯及其他能夠儲存電荷的材料所組的族群之其中之一。

在本發明之一實施例中，上述之第一閘介電層作為輸入輸出(I/O)電晶體的閘介電層。

在本發明之一實施例中，上述之第一閘介電層的厚度為90 Å~130 Å，第二閘介電層的厚度為50 Å~90 Å。

在本發明之一實施例中，上述之移除選擇電晶體區上之部分的第一閘介電層，以形成第二閘介電層的步驟包括進行微影蝕刻製程。

在本發明之一實施例中，上述之基底更包括第二周邊 電路區。於第一周邊電路區以及選擇電晶體區的基底上形成第一閘介電層的步驟中，更包括於第二周邊電路區的基底上形成第一閘介電層。移除第二周邊電路區上的第一閘介電層。於第二周邊電路區上的基底上形成第三閘介電層，第三閘介電層具有一第三厚度，其中第三厚度小於第二厚度。

在本發明之一實施例中，上述之記憶胞區包括記憶單元區。於記憶單元區形成電荷儲存結構。電荷儲存結構包括穿隧介電層以及電荷儲存層。

在本發明之一實施例中，上述之電荷儲存層的材料包括摻雜多晶矽。

在本發明之一實施例中，上述之記憶胞區包括記憶單元。於記憶單元區形成電荷儲存結構。電荷儲存結構包括底部介電層、電荷陷入層以及頂部介電層。或者電荷儲存結構包括底部介電層及電荷儲存層。

在本發明之一實施例中，上述之電荷陷入層的材料是選自氮化矽、氮氧化矽、氧化鋁、氧化鉿、氧化鋯及其他能夠儲存電荷的材料所組的族群之其中之一。

在本發明之一實施例中，上述之第一閘介電層為輸入輸出(I/O)電晶體的閘介電層，第三閘介電層作為核心電晶體的閘介電層。

在本發明之一實施例中，上述之第一閘介電層的厚度為90 Å~130 Å，第二閘介電層的厚度為50 Å~90 Å，第三閘介電層的厚度為15 Å~40 Å。

在本發明之一實施例中，上述之移除第二周邊電路區上的第一閘介電層的步驟包括進行微影蝕刻製程。於第二周邊電路區上的基底上形成第三閘介電層的步驟包括進行熱氧化製程。

基於上述，本發明提出之非揮發性記憶體的製造方法，記憶胞的選擇電晶體的閘介電層之厚度小於輸入輸出(I/O)電晶體的閘介電層。記憶胞的選擇電晶體的閘介電層在此厚度(50 Å~90 Å)下，可使選擇電晶體具有小的驅動電流，進而對於記憶單元具有較高的驅動能力及較高的導引訊息速率。

除此之外，本發明提出之非揮發性記憶體的製造方法，亦可製造出厚度(15 Å~40 Å)不同之核心電晶體的閘介電層。此核心電晶體可以承受低的操作電壓。本發明提出之非揮發性記憶體的製造方法可製作出具有各種厚度不同的閘介電層的電晶體。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

第一實施例

圖1A至圖1E是根據本發明之第一實施例之非揮發性記憶體的製造流程剖面示意圖。

請參照圖1A，首先提供基底100。基底100例如是具有N型摻質或P型摻質的矽基底。基底100包括記憶胞區 102、第一周邊電路區104及第二周邊電路區106。

在此基底100中例如已形成有多個隔離結構(未繪示)。隔離結構例如是淺溝渠隔離(STI)結構。隔離結構隔離記憶胞區102、第一周邊電路區104及第二周邊電路區106。第一周邊電路區104及第二周邊電路區106例如是用於形成電壓特性不同的電晶體。

在本實施例中，記憶胞區102包括記憶單元區108及選擇電晶體區110。於記憶單元區108中形成穿隧介電層112。其中，穿隧介電層112的材料包括氧化矽，其形成方法包括熱氧化法或化學氣相沈積法。穿隧介電層112的厚度約為20 Å~130 Å。於記憶單元區108中形成穿隧介電層112的步驟例如先於基底100上形成介電層(未繪示)，然後利用微影蝕刻技術移除第一周邊電路區104、第二周邊電路區106及選擇電晶體區110的基底100上的介電層，只留下記憶單元區108中的穿隧介電層112。

接著，於第一周邊電路區104、第二周邊電路區106及選擇電晶體區110的基底100上形成第一閘介電層114。第一閘介電層114的材料例如是氧化矽，且其形成方法包括在爐管中進行熱氧化製程或者化學氣相沈積法。此外，在本實施例中，第一閘介電層114具有第一厚度T₁，且第一厚度T₁約為90 Å~130 Å。在本實施例中，利用複合式金氧半導體元件(CMOS)製程中的輸入輸出(I/O)電晶體的閘介電層的製程來製作出第一閘介電層114。

請參照圖1B，。於基底100上形成圖案化罩幕層115。 圖案化罩幕層115的材料例如是光阻材料。圖案化罩幕層115暴露選擇電晶體區110中的第一閘介電層114。圖案化罩幕層115的形成方法例如是微影技術。以圖案化罩幕層115為罩幕，移除選擇電晶體區110中之部分第一閘介電層114以形成第二閘介電層116。上述移除製程包括蝕刻製程，例如乾式蝕刻製程或濕式蝕刻製程。濕式蝕刻製程例如以氫氟酸作為蝕刻劑。在上述移除製程中，採用回授系統(未繪示)以控制第二閘介電層116的第二厚度T₂。其中，回授系統包括監測圖案及短循環量測晶片，亦即進行一次蝕刻後，確認第二閘介電層116的厚度是否達到所期望的厚度，若未達到所期望的厚度則繼續進行蝕刻製程，直到達到所期望的厚度為止。第二厚度T₂小於第一厚度T₁，第二厚度T₂約為50 Å~90 Å。因為第二閘介電層116是藉由移除第一閘介電層之部分厚度所得之膜層，故第二閘介電層116的材料實質上相同於第一閘介電層114的材料。

請參照圖1C，移除圖案化罩幕層115。圖案化罩幕層115的移除方法例如先以灰化製程移除大部分光阻後，再進行洗淨製程移除殘餘的光阻。於基底100上形成圖案化罩幕層117。圖案化罩幕層117暴露第二周邊電路區106中之第一閘介電層114。以圖案化罩幕層117為罩幕，移除第二周邊電路區106中所有第一閘介電層114，以暴露第二周邊電路區106中之基底100。上述之移除步驟包括進行蝕刻製程，例如乾式蝕刻製程或濕式蝕刻製程。濕式 蝕刻製程例如以氫氟酸作為蝕刻劑。

請參照圖1D，移除圖案化罩幕層117。圖案化罩幕層117的移除方法例如先以灰化製程移除大部分光阻後，再進行洗淨製程移除殘餘的光阻。於第二周邊電路區106中之基底100上的形成第三閘介電層118。第三閘介電層118的材料例如為氧化矽，其形成方法包括在爐管中進行熱氧化製程。第三閘介電層118具有第三厚度T₃，且第三厚度T₃小於第二厚度T₂。在本實施例中，第三厚度T₃約為15 Å~40 Å。在本實施例中，利用複合式金氧半導體元件(CMOS)製程中的核心電晶體的閘介電層的製程來製作出第三閘介電層118。

值得注意的是，在本發明中，於第二周邊電路區106中之第一閘介電層114完全移除之後，再於第二周邊電路區106中之基底100上形成第三閘介電層118。因此，第三閘介電層118及第一閘介電層114兩者屬於不同製程所形成之不同膜層。此種製程方法，可避免所形第三閘介電層118受到前述製程的影響，並可使第三閘介電層118具有更好的品質。接著，於整個基底100上形成一層導體層120，導體層120之材料例如是摻雜多晶矽，此導體層120之形成方法例如是利用化學氣相沈積法形成一層未摻雜多晶矽層後，進行離子植入步驟以形成之；或者採用臨場植入摻質的方式利用化學氣相沈積法而形成之。

請參照圖1E，圖案化導體層120、穿隧介電層112、第二閘介電層116、第一閘介電層114及第三閘介電層 118，而於記憶單元區108、選擇電晶體區110、第一周邊電路區104及第二周邊電路區106上分別形成閘極結構122a~閘極結構122d。閘極結構122a(電荷儲存結構)例如是由閘極120a與穿隧介電層112a所構成。閘極結構122b例如是由閘極120b與第二閘介電層116a所構成。閘極結構122c例如是由閘極120c與第一閘介電層114a所構成。閘極結構122d例如是由閘極120d與第三閘介電層118a所構成。接著為間隔(space)製程(未繪示)。

於間隔製程後，接著進行摻質植入步驟，而於閘極結構122d兩側之基底100中形成源極區130a及汲極區130b；於閘極結構122c兩側之基底100中形成源極區132a及汲極區132b；於閘極結構122a與閘極結構122b兩側之基底100中形成摻雜區134a~134c。摻質植入步驟例如是採用離子植入法將摻質植入基底100中。閘極結構122d、源極區130a及汲極區130b構成電晶體128(在本實施例中例如是核心電晶體)；閘極結構122c、源極區132a及汲極區132b構成電晶體126(在本實施例中例如是輸入輸出(I/O)電晶體)；閘極結構122a、閘極結構122b及摻雜區134a~134c構成記憶胞124，其中閘極結構122b、摻雜區134b及摻雜區134c構成選擇電晶體124b，閘極結構122a、摻雜區134a及摻雜區134b構成浮置閘極電晶體124a。後續完成記憶體之製程為熟悉此項技術者所周知，在此不再贅述。

第二實施例

圖2A至圖2C是根據本發明之第二實施例之非揮發性記憶體的製造流程剖面示意圖。第二實施例與第一實施例相似，因此相同的元件以相同的符號表示，且不再重複說明。

請先參照圖2A，在本實施例中，基底100包括記憶胞區202、第一周邊電路區104及第二周邊電路區106。值得注意的是，記憶胞區202包括記憶單元區208及選擇電晶體區110。於記憶單元區208中形成電荷儲存結構212。電荷儲存結構212包括底部介電層212a、電荷陷入層212b以及頂部介電層212c。底部介電層212a材料包括氧化矽，其形成方法包括在熱氧化法。底部介電層212a的厚度約為20 Å~40 Å。在本實施例中，電荷陷入層212b為能夠使電荷陷入於其中的材料，其選自氮化矽、氮氧化矽、氧化鋁、氧化鉿、氧化鋯及其他能夠儲存電荷的材料所組的族群之其中之一。電荷陷入層212b的形成方法包括化學氣相沈積法。頂部介電層212c的材料包括氧化矽，其形成方法包括化學氣相沈積法。

在本實施例中，於記憶單元區208中形成電荷儲存結構212的步驟例如先於基底100上依序形底部介電層(未繪示)、電荷陷入層(未繪示)及頂部介電層(未繪示)，然後利用微影蝕刻製程移除第一周邊電路區104、第二周邊電路區106及選擇電晶體區110的基底100上的頂部介電層、電荷陷入層及底部介電層。上述微影蝕刻製程只留 下記憶單元區208的底部介電層212a、電荷陷入層212b以及頂部介電層212c而構成電荷儲存結構212。

接著，以第一實施例的製程方式於第一周邊電路區104、第二周邊電路區106及選擇電晶體區110的基底100上形成第一閘介電層114。因此，在本實施例中，第一閘介電層114與第一實施例中之第一閘介電層114相同，故在此不再贅述。

請參照圖2B。以第一實施例的製程方式形成第二閘介電層116(如圖1B至圖1C所示)。其中，第二閘介電層116的厚度大於底部介電層212a的厚度。接著，以第一實施例的製程方式形成第三閘介電層118(如圖1D至圖1E所示)。因此，圖2B中之基底100包括電荷儲存結構212、第一閘介電層114、第二閘介電層116及第三閘介電層118。在本實施例中，第一閘電層114、第二閘介電層116及第三閘介電層118之三者皆與第一實施例之彼等者相同。

接著，於整個基底100上形成一層導體層120’，導體層120’之材料及形成方法皆相同於第一實施例中之導體層120。然而，在本實施例中，導體層120’覆蓋記憶胞區202及記憶單元區208；然而在第一實施例中，導體層120覆蓋記憶胞區102及記憶單元區108。亦即，除了兩者所覆蓋之區域有所差異外，導體層120’實質上相同於導體層120。

請參照圖2C，圖案化導體層120’、電荷儲存結構212、 第二閘介電層116、第一閘介電層114及第三閘介電層118，而於記憶單元區208、選擇電晶體區110、第一周邊電路區104及第二周邊電路區106上分別形成閘極結構222a及閘極結構122b~閘極結構122d。其中，閘極結構222a包括閘極120a’、頂部介電層212c’、電荷陷入層212b’及底部介電層212a’。接著為間隔製程(未繪示)。

於間隔製程後，接著進行摻質植入步驟，而於閘極結構122d兩側之基底100中形成源極區130a及汲極區130b；於閘極結構122c兩側之基底100中形成源極區132a及汲極區132b；於閘極結構222a與閘極結構122b兩側之基底100中形成摻雜區134a~134c。摻質植入步驟例如是採用離子植入法將摻質植入基底100中。閘極結構122d、源極區130a及汲極區130b構成電晶體128(在本實施例中例如是核心電晶體)；閘極結構122c、源極區132a及汲極區132b構成電晶體126(在本實施例中例如是輸入輸出(I/O)電晶體)；閘極結構222a、閘極結構122b、摻雜區134a~134c構成記憶胞224，其中閘極結構122b、摻雜區134b及摻雜區134c構成選擇電晶體124b，閘極結構222a、摻雜區134a及摻雜區134b構成記憶單元電晶體224a。在本實施例中，電晶體128(例如是核心電晶體)、電晶體126(例如是輸入輸出(I/O)電晶體)以及選擇電晶體124b之三者皆與第一實施例之彼等者相同，故在此不再特別說明。後續完成記憶體之製程為熟悉此項技術者所周知，在此不再贅述。

在上述第一實施例及第二實施例中，選擇電晶體124b的第二閘介電層116a的厚度(約為50 Å~90 Å)小於電晶體126(例如是輸入輸出(I/O)電晶體)的第一閘介電層114a的厚度。而且選擇電晶體124b的第二閘介電層116a的厚度T₂約為50 Å~90 Å，因此選擇電晶體124b的驅動電壓會較電晶體126(例如是輸入輸出(I/O)電晶體)小。此外，本發明的製造方法可適用於製造N型或P型非揮發性記憶體，而且可以與複合式金氧半導體元件(CMOS)之製程整合在一起。

本發明利用微影蝕刻製程回蝕刻第一閘介電層114，並結合回授系統監測上述製程。因此，可製造出具有所需厚度之較薄的第二閘介電層116。第二閘介電層116整合後續的製程而形成選擇電晶體的介電層後，可使得選擇電晶體具有較高的驅動電流。此外，本發明亦利用微影蝕刻移除第二周邊電路區106中之第一閘介電層114後，接著形成厚度較薄之第三閘介電層118，進而製作出具有更高的驅動電流及更高的導引訊息速率的電晶體。依據本發明的非揮發性記憶體的製造方法，可以製造出各種具有不同閘極介電層厚度的電晶體作為周邊電路的元件。

綜上所述，本發明的非揮發性記憶體的製造方法可以在不增加製程複雜度的情況下，降低選擇電晶體之閘極介電層的厚度，藉此可降低記憶胞的驅動電流並可提高其導引訊息速率，而達到提高非揮發性記憶體元件操作速率的優點。另一方面，本發明利用不同製程製作來核心電晶體 的閘介電層及輸入輸出(I/O)電晶體的閘介電層，藉此也可以形成具有不同驅動能力的週邊電路電晶體。而且，所製造出來的閘極介電層的厚度較薄之核心電晶體，可具有更好品質及更高驅動電流。因此，利用本發明之製造方法所製造之非揮發性記憶體，將具有較高的驅動能力，且可以適用於更高積集度的設計之中。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧基底

102、202‧‧‧記憶胞區

104‧‧‧第一周邊電路區

106‧‧‧第二周邊電路區

108、208‧‧‧記憶單元區

110‧‧‧選擇電晶體區

112、112a‧‧‧穿隧介電層

114、114a‧‧‧第一介電層

115‧‧‧圖案化罩幕層

116、116a‧‧‧第二介電層

117‧‧‧圖案化罩幕層

118、118a‧‧‧第三介電層

120、120’‧‧‧導體層

120a、120a’、120b、120c、120d‧‧‧閘極

122a、122b、122c、122d、222a‧‧‧閘極結構

124‧‧‧記憶胞

124a、124b、126、128、224a‧‧‧電晶體

130a、132a‧‧‧源極區

130b、132b‧‧‧汲極區

134a、134b、134c‧‧‧摻雜區

212‧‧‧電荷儲存結構

212a、212a’‧‧‧底部介電層

212b、212b’‧‧‧電荷陷入層

212c、212c’‧‧‧頂部介電層

T₁‧‧‧第一厚度

T₂‧‧‧第二厚度

T₃‧‧‧第三厚度

圖1A至圖1E是根據本發明一實施例之非揮發性記憶體的製造流程剖面示意圖。

圖2A至圖2C是根據本發明另一實施例之非揮發性記憶體的製造流程剖面示意圖。

100‧‧‧基底

102‧‧‧記憶胞區

104‧‧‧第一周邊電路區

106‧‧‧第二周邊電路區

108‧‧‧記憶單元區

110‧‧‧選擇電晶體區

112a‧‧‧穿隧介電層

114a‧‧‧第一介電層

116a‧‧‧第二介電層

118a‧‧‧第三介電層

120a、120b、120c、120d‧‧‧閘極

122a、122b、122c、122d‧‧‧閘極結構

124‧‧‧記憶胞

124a、124b、126、128‧‧‧電晶體

130a、132a‧‧‧源極區

130b、132b‧‧‧汲極區

134a、134b、134c‧‧‧摻雜區

T₁‧‧‧第一厚度

T₂‧‧‧第二厚度

T₃‧‧‧第三厚度

Claims (17)

1. 一種非揮發性記憶體的製造方法，包括：提供一基底，該基底包括一記憶胞區以及一第一周邊電路區，該記憶胞區包括一選擇電晶體區；於該第一周邊電路區以及該選擇電晶體區的該基底上形成一第一閘介電層，該第一閘介電層具有一第一厚度；移除該選擇電晶體區上之部分的該第一閘介電層，以形成一第二閘介電層，該第二閘介電層具有一第二厚度，其中該第二厚度小於該第一厚度。
2. 如申請專利範圍第1項所述之非揮發性記憶體的製造方法，其中該記憶胞區包括一記憶單元區；以及於該記憶單元區形成一電荷儲存結構，該電荷儲存結構包括一穿隧介電層以及一電荷儲存層。
3. 如申請專利範圍第2項所述之非揮發性記憶體的製造方法，其中該電荷儲存層的材料包括摻雜多晶矽。
4. 如申請專利範圍第1項所述之非揮發性記憶體的製造方法，其中該記憶胞區包括一記憶單元區；以及於該記憶單元區形成一電荷儲存結構，該電荷儲存結構包括一底部介電層、一電荷陷入層以及一頂部介電層。
5. 如申請專利範圍第4項所述之非揮發性記憶體的製造方法，其中該電荷陷入層的材料是選自氮化矽、氮氧化矽、氧化鋁、氧化鉿、氧化鋯及其他能夠儲存電荷的材料所組的族群之其中之一。
6. 如申請專利範圍第1項所述之非揮發性記憶體的 製造方法，其中該第一閘介電層作為輸入輸出(I/O)電晶體的閘介電層。
7. 如申請專利範圍第1項所述之非揮發性記憶體的製造方法，其中該第一閘介電層的厚度為90 Å~130 Å，該第二閘介電層的厚度為50 Å~90 Å。
8. 如申請專利範圍第1項所述之非揮發性記憶體的製造方法，其中移除該選擇電晶體區上之部分的該第一閘介電層，以形成該第二閘介電層的步驟包括進行微影蝕刻製程。
9. 如申請專利範圍第1項所述之非揮發性記憶體的製造方法，其中該基底更包括一第二周邊電路區；於該第一周邊電路區以及該選擇電晶體區的該基底上形成一第一閘介電層的步驟中，更包括於該第二周邊電路區的該基底上形成該第一閘介電層；移除該第二周邊電路區上的該第一閘介電層；以及於該第二周邊電路區上的該基底上形成一第三閘介電層，該第三閘介電層具有一第三厚度，其中該第三厚度小於該第二厚度。
10. 如申請專利範圍第9項所述之非揮發性記憶體的製造方法，其中該記憶胞區包括一記憶單元區；以及於該記憶單元區形成一電荷儲存結構，該電荷儲存結構包括一穿隧介電層以及一電荷儲存層。
11. 如申請專利範圍第10項所述之非揮發性記憶體的製造方法，其中該電荷儲存層的材料包括摻雜多晶矽。
12. 如申請專利範圍第9項所述之非揮發性記憶體的製造方法，其中該記憶胞區包括一記憶單元區；以及於該記憶單元區形成一電荷儲存結構，該電荷儲存結構包括一底部介電層、一電荷陷入層以及一頂部介電層。
13. 如申請專利範圍第12項所述之非揮發性記憶體的製造方法，其中該底部介電層的厚度小於該第二閘介電層的該第二厚度。
14. 如申請專利範圍第12項所述之非揮發性記憶體的製造方法，其中該電荷陷入層的材料是選自氮化矽、氮氧化矽、三氧化二鋁、氧化鉿、氧化鋯及其他能夠儲存電荷的材料所組的族群之其中之一。
15. 如申請專利範圍第9項所述之非揮發性記憶體的製造方法，其中該第一閘介電層為輸入輸出(I/O)電晶體的閘介電層，該第三閘介電層作為核心電晶體的閘介電層。
16. 如申請專利範圍第9項所述之非揮發性記憶體的製造方法，其中該第一閘介電層的厚度為90 Å~130 Å，該第二閘介電層的厚度為50 Å~90 Å，該第三閘介電層的厚度為15 Å~40 Å。
17. 如申請專利範圍第9項所述之非揮發性記憶體的製造方法，其中移除該第二周邊電路區上的該第一閘介電層的步驟包括進行微影蝕刻製程；以及於該第二周邊電路區上的該基底上形成該第三閘介電層的步驟包括進行熱氧化製程。