KR20080030217A - 플래쉬 메모리 소자의 레지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 소자의 레지스터 및 그 제조 방법에 대해 개시된다. 개시된 본 발명에 따른 플래쉬 메모리 소자의 레지스터는, 반도체 기판상의 소정 영역상에 평탄하게 형성된 소자 분리막, 유전체막 및 제 1 도전막과; 상기 제 1 도전막의 일 영역이 노출되도록 패터닝하여 형성된 제 2 도전막과; 상기 결과물상의 제 2 도전막이 노출되도록 소정의 컨택홀을 갖도록 형성된 층간 절연막과; 상기 층간 절연막에 형성된 컨택홀에 금속 물질로 형성된 콘택 플러그를 포함하는 점에 그 특징이 있다.
본 발명은 NAND 플래쉬 메모리 소자의 고전압 디바이더용 레지스터의 기생 캐패시턴스를 감소시켜 안정적으로 소자 특성을 확보할 수 있게 된다.
레지스터, 콘트롤 게이트, 기생 캐패시턴스

Description

플래쉬 메모리 소자의 레지스터 및 그 제조 방법{RESISTOR OF FLASH MEMORY DEVICE AND METHOD OF FABRICATION THE SAME}
도 1은 종래에 따른 플래쉬 메모리 소자의 레지스터 패턴을 개략적으로 도시한 평면도.
도 2는 상기 도 1의 Ⅰ- Ⅰ' 을 도시한 단면도.
도 3은 본 발명에 따른 플래쉬 메모리 소자의 레지스터 패턴을 개략적으로 도시한 평면도.
도 4는 상기 도 3의 Ⅱ - Ⅱ' 를 도시한 단면도.
도 5a 내지 도 5d는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 레지스터 제조방법에 대한 순서를 도시한 도면.
<도면의 주요부분에 대한 부호의 설명>
31 --- 컨트롤 게이트 32 --- 메탈 라인
33 --- 게이트 콘택홀 41 --- 반도체 기판
42 --- 소자 분리막 43 --- 유전체층
44 --- 제 1 도전막 45 --- 제 2 도전막
46 --- 층간 절연막 47 --- 콘택 플러그
본 발명은 플래쉬 메모리 소자의 레지스터 및 그 제조 방법에 관한 것으로, 특히 NAND 플래쉬 메모리 소자의 고전압 디바이더용 레지스터의 기생 캐패시턴스를 감소시켜 안정적으로 소자 특성을 확보할 수 있는 플래쉬 메모리 소자의 레지스터 및 그 제조 방법에 관한 것이다.
일반적으로 NAND형 플래쉬 메모리 소자는 파울러-노드하임(Fowler-Nordheim; FN) 터널링 현상을 이용하여 플로팅 게이트에 전자를 주입함으로써 데이터 프로그램을 수행하며, 대용량 및 높은 집적도를 제공한다.
상기 NAND형 플래쉬 메모리 소자는 다수의 셀 블럭으로 구성된다. 하나의 셀 블럭은 데이터를 저장하기 위한 다수의 셀이 직렬 연결되어 하나의 스트링을 구성하는 다수의 셀 스트링, 셀 스트링과 드레인 및 셀 스트링과 소오스 사이에 각각 형성된 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터로 구성된다. 그리고, 셀의 프로그램, 소거 및 독출 동작을 위한 소정의 바이어스를 생성하고 이를 전달하는 다수의 회로 소자가 형성된 주변 회로 영역이 존재한다.
여기서, NAND형 플래쉬 메모리 셀은 반도체 기판상의 소정 영역에 소자 분리막을 형성한 후 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트를 형성하고, 게이트 양측에 접합부를 형성하여 구성된다.
그리고, 플래쉬 메모리 소자의 셀 영역에 플로팅 게이트와 컨트롤 게이트가 형성되는 동안 주변 회로 영역의 소정 영역에 레지스터를 형성하게 된다.
도 1은 종래에 따른 플래쉬 메모리 소자의 레지스터 패턴을 개략적으로 도시한 평면도이다. 도 1에 도시된 바와 같이, 반도체 기판상의 소정 영역에 형성되는 레지스터 패턴은 액티브 영역(2)에는 게이트(3)가 형성되고, 상기 게이트(3)에는 게이트 콘택홀(4)을 형성하게 된다. 그리고, 콘택 플러그를 연결하는 메탈라인(1)을 형성하게 된다.
또한, 도 2는 상기 도 1의 Ⅰ- Ⅰ' 을 도시한 단면도이다. 도 2에 도시된 바와 같이, 반도체 기판(10) 상에 게이트 산화막(11) 및 제 1 폴리실리콘막(12)을 순차적으로 형성한 후 사진 식각 공정으로 제 1 폴리실리콘막(12), 게이트 산화막(11) 및 반도체 기판(10)의 일부를 식각하여 트렌치를 형성한다. 상기 트렌치가 매립되도록 전체 구조상에 절연막을 형성한 후 제 1 폴리실리콘막(12)이 노출될 때까지 절연막을 연마하여 소자 분리막(13)을 형성한다. 이때, 상기 절연막은 HDP(High Density Plasma) 산화막으로 한다. 상기 소자 분리막(13)에 의해 액티브 영역(A) 및 필드 영역(B)이 정의된다.
그리고, 상기 전체 구조상에 유전체막(14) 및 제 2 폴리실리콘막(15)을 형성한다. 보다 상세하게는, 상기 제 2 폴리실리콘막(15)은 캡핑 폴리실리콘막(15a) 및 폴리실리콘막(15b)으로 이루어진 이중 구조를 갖게 된다. 여기서, 상기 캡핑 폴리실리콘막(15a)이 형성된 후, 상기 제 1 폴리 실리콘막(12)의 소정 영역이 노출되도록 상기 캡핑 폴리실리콘막(15a) 및 상기 유전체막(14)을 식각하여 홀을 형성하게 되고, 홀이 형성된 전체 구조물에 폴리 실리콘막(15b) 및 금속 실리사이드막(16)을 형성하게 된다.
상기 액티브 영역(A) 상부의 금속 실리사이드막(16) 및 상기 제 2 폴리실리콘막(15)의 소정 영역을 식각하여 홀을 형성하고, 홀이 매립되도록 전체 구조상에 층간 절연막(17)을 형성한 후, 상기 층간 절연막(17)의 소정 영역을 상기 금속 실리사이드막(16)이 노출되도록 식각하여 콘택 홀을 형성하고, 콘택 홀이 매립되도록 전체 구조상에 도전층을 형성한 후 연마하여 콘택 플러그(18)를 형성한다.
한편, 고전압을 사용하는 NAND형 플래쉬 메모리 소자는 펌프 레귤레이터(pump regulator)의 전력소모를 줄이기 위해 100Kohm ~ 수 Mohm 의 높은 저항이 요구되기 때문에 안정적인 레지스터 특성을 얻기 위한 플로팅 게이트를 별도로 형성하여 사용하였다. 하지만, 소자의 사이즈가 작아져 공정 마진을 확보하기 위해 플로팅 게이트를 액티브 영역을 정의함과 동시에 형성하는 ASA(advanced Self Align) 플로팅 게이트 형태로 형성하고 있다.
이처럼, 소자 분리막위에 형성되던 레지스터를 액티브 영역상에 형성하면서 전압 분배의 로딩 캐패시턴스(loading Capacitance)가 증가하게 되었고, VPP의 파형을 VDIV가 못 따라가게 되어 CKL_EN의 스위칭이 제때에 이루어지지 못해 VPP의 리플이 심하게 되거나 타겟 전압(target voltage)으로 조절되지 않게 되는 문제점이 발생하게 된다.
본 발명의 목적은 NAND 플래쉬 메모리 소자의 고전압 디바이더용 레지스터의 기생 캐패시턴스를 크게 감소시켜 안정적으로 소자 특성을 확보할 수 있는 플래쉬 메모리 소자의 레지스터 및 그 제조 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 레지스터는, 반도체 기판상의 소정 영역상에 형성된 소자 분리막, 유전체막 및 제 1 도전막과; 상기 제 1 도전막의 일 영역이 노출되도록 패터닝하여 형성된 제 2 도전막과; 상기 결과물상의 제 2 도전막이 노출되도록 소정의 컨택홀을 갖도록 형성된 층간 절연막과; 상기 층간 절연막에 형성된 컨택홀에 금속 물질로 형성된 콘택 플러그를 포함하는 점에 그 특징이 있다.
또한, 상기 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 레지스터 제조방법은, 반도체 기판상의 소정 영역상에 소자 분리막, 유전체막 및 제 1 도전막을 형성하는 단계와; 상기 제 1 도전막의 일 영역이 노출되도록 패터닝하여 제 2 도전막을 형성하는 단계와; 상기 결과물상의 제 2 도전막이 노출되도록 소정의 컨택홀을 갖는 층간 유전체막을 형성하는 단계와; 상기 층간 절연막에 형성된 컨택홀에 금속 물질로 콘택 플러그를 형성하는 단계를 포함하는 점에 그 특징이 있다.
여기서, 특히 상기 소정 영역은 레지스터가 형성되는 영역이고, 상기 제 1 도전막은 10 ~ 5000 Å 의 높이로 형성된다.
여기서, 특히 상기 제 1 도전막의 도핑된 폴리 실리콘은 1.0E17/㎤ 이상의 농도로 형성된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하 기로 한다. 이하의 실시 예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시 예에 한정되는 것은 아니다.
도 3은 본 발명에 따른 플래쉬 메모리 소자의 레지스터 패턴을 개략적으로 도시한 평면도이고, 도 4는 상기 도 3의 Ⅱ - Ⅱ' 를 도시한 단면도이다.
상기 도 3에 도시된 바와 같이, 본 발명의 플래쉬 메모리 소자는 반도체 기판상의 소정 영역에 형성되는 레지스터 패턴은 액티브 영역(A) 및 필드 영역(B)에는 컨트롤 게이트(31)가 형성되고, 상기 콘트롤 게이트(31)가 형성된 액티브 영역(A)에는 상기 콘트롤 게이트(31)가 노출되도록 액티브 영역(A) 크기의 게이트 콘택홀(33)을 형성하게 된다.
그리고, 필드 영역(B)상에는 콘택 플러그(47)를 형성하여 메탈라인(32)과 연결되도록 형성하게 된다.
상기 도 4에 도시된 바와 같이, 본 발명에 따른 플래쉬 메모리 소자의 레지스터는, 반도체 기판(41)상의 소정 영역상에 순차적으로 형성된 소자 분리막(42), 유전체막(43) 및 제 1 도전막(44)과, 상기 제 1 도전막(44)의 일 영역이 노출되도록 패터닝하여 형성된 제 2 도전막(45)과, 상기 결과물상의 제 2 도전막(45)이 노출되도록 소정의 컨택홀을 갖도록 형성된 층간 절연막(46)과, 상기 층간 절연막(46)에 형성된 컨택홀에 금속 물질로 형성된 콘택 플러그(47)를 포함한 구조로 형성된다.
도 5a 내지 도 5d는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 레 지스터 제조방법에 대한 순서를 도시한 도면이다.
먼저, 도 5a에 도시된 바와 같이, 반도체 기판(41)상의 소정 영역에 순차적으로 소자 분리막(42), 유전체막(43) 및 제 1 도전막(44)을 형성하게 된다. 여기서, 상기 소정 영역은 고전압 분배기용 레지스터가 형성되는 영역으로 레지스터가 형성되는 라인은 10 ~ 100000 ㎚의 폭을 갖게 된다. 그리고, 상기 레지스터는 컨트롤 게이트로 형성하게 된다.
상기 소자 분리막(42)은 HDP 산화막을 이용하거나, HDP 산화막과 SOD막을 적층하여 형성한다.
또한, 상기 유전체막(43)은 ONO 구조 또는 고유전체 물질을 이용하여 형성한다.
여기서, 고유전체 물질은 Al2O3, HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST, PZT 등의 재료와 혼합 산화물인 HfxAlyOz, ZrxAlyOz, HfSiO4, ZrSiO4 등을 포함한다.
그리고, 상기 제 1 도전막(44)은 도핑된 폴리 실리콘 및 금속 박막으로 형성하게 되며, 10 ~ 5000 Å 의 높이로 형성하게 된다. 이때, 상기 도핑된 폴리 실리콘은 1.0E17/㎤ 이상의 농도로 형성하게 된다.
이어서, 도 5b에 도시된 바와 같이, 상기 제 1 도전막(44)의 일 영역이 노출되도록 패터닝하여 제 2 도전막(텅스턴 실리사이드막)(45)을 형성하게 된다.
보다 상세하게는, 상기 제 1 도전막(44)상에 제 2 도전막(45) 및 하드 마스 크(미도시)를 형성하게 된다. 이때, 제 2 도전막(45)은 1000Å 내지 1500Å의 두께로 형성한다. 그리고, 제 2 도전막(45)상에 하드 마스크를 형성하게 된다. 이때, 상기 하드 마스크막은 산화막 또는 아모포스 카본 등을 이용하여 형성한다.
그리고, 상기 제 2 도전막(45)의 액티브 영역(A)은 상기 하드 마스크를 패터닝한 후, 상기 제 2 도전막(45)을 식각하여 콘트롤 게이트를 형성하게 된다.
그 다음으로, 도 5c에 도시된 바와 같이, 상기 콘트롤 게이트가 형성된 전제 구조상에 상기 제 2 도전막(45)이 노출되도록 소정의 컨택홀을 갖는 층간 절연막(46)을 형성하게 된다.
보다 상세하게는, 상기 콘트롤 게이트가 형성된 전체 구조상에 층간 절연막(46)을 형성한 후 필드 영역(B) 상부의 층간 절연막(46)의 일부분을 노출하는 포토레지스트 패턴(미도시)을 전체 구조상에 형성한다. 포토레지스트 패턴을 마스크로 이용하여 층간 절연막(46) 및 제 2 도전막(45)의 일부가 노출되도록 식각하여 콘택 홀을 형성한 후 포토레지스트 패턴을 제거한다.
마지막으로, 도 5d에 도시된 바와 같이, 상기 층간 절연막(46)에 형성된 콘택 홀에 금속 물질로 콘택 플러그(47)를 형성하게 된다. 즉, 상기 콘택 홀이 매립되도록 전체 구조상에 도전층을 형성한 후 연마하여 콘택 플러그(47)를 형성한다. 이로 인하여 콘택 플러그(47)는 필드 영역(B) 상부에 형성된다.
이상, 본 발명은 셀 영역에 소자를 형성하는 과정에서 주변 영역에 형성되는 레지스터를 형성할 때, 소자 분리막을 식각하지 않고 소자 분리막상에 직접 콘트롤 게이트를 형성하여 고전압 디바이더용 레지스터를 형성함으로써 기생 캐패시턴스를 감소시켜 안정적으로 소자 특성을 확보할 수 있게 된다.
즉, 레지스터의 로딩 캐패시턴스(loading Capacitance)가 자유로운 전압 분배용 레지스터를 형성하여 VPP의 리플이 감소되어 ISPP(Incremental Step Pulse Program) 바이어스 폭을 좁게 제어함으로써 셀 프로그램 왜곡을 개선할 수 있다.
이상에서와 같이 상세한 설명과 도면을 통해 본 발명의 실시 예를 개시하였다. 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상에서 살펴본 바와 같이, 본 발명은 NAND 플래쉬 메모리 소자의 고전압 디바이더용 레지스터의 기생 캐패시턴스를 감소시켜 안정적으로 소자 특성을 확보할 수 있게 된다.
또한, 레지스터의 로딩 캐패시턴스(loading Capacitance)가 자유로운 전압 분배용 레지스터를 형성하여 VPP의 리플이 감소되어 ISPP(Incremental Step Pulse Program) 바이어스 폭을 좁게 제어함으로써 셀 프로그램 왜곡을 개선할 수 있다.
또한, 레지스터를 형성하는 공정중에 별도의 추가 공정 없이 기생 캐패시턴스를 감소시킬 수 있는 레지스터를 형성할 수 있다.

Claims (13)

  1. 반도체 기판상의 소정 영역에 형성된 소자 분리막, 유전체막 및 제 1 도전막과;
    상기 제 1 도전막의 일 영역이 노출되도록 패터닝하여 형성된 제 2 도전막과;
    상기 결과물상의 제 2 도전막이 노출되도록 소정의 컨택홀을 갖도록 형성된 층간 절연막과;
    상기 층간 절연막에 형성된 컨택홀에 도전 물질로 형성된 콘택 플러그를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 레지스터.
  2. 제 1항에 있어서,
    상기 소정 영역은 레지스터가 형성되는 영역인 것을 특징으로 하는 플래쉬 메모리 소자의 레지스터.
  3. 제 2항에 있어서,
    상기 레지스터는 고전압 분배기용인 것을 특징으로 하는 플래쉬 메모리 소자의 레지스터.
  4. 제 3항에 있어서,
    상기 레지스터는 컨트롤 게이트로 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 레지스터.
  5. 제 2항에 있어서,
    상기 제 1 도전막은 도핑된 폴리 실리콘 및 금속박막으로 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 레지스터.
  6. 제 5항에 있어서,
    상기 제 1 도전막은 10 ~ 5000 Å 의 높이로 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 레지스터.
  7. 제 5항에 있어서,
    상기 도핑된 폴리 실리콘은 1.0E17/㎤ 이상의 농도로 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 레지스터.
  8. 제 2항에 있어서,
    상기 레지스터 영역에서 레지스터가 형성되는 라인은 10 ~ 100000 ㎚의 폭으로 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 레지스터.
  9. 반도체 기판상의 소정 영역에 소자 분리막, 유전체막 및 제 1 도전막을 형성 하는 단계와;
    상기 제 1 도전막의 일 영역이 노출되도록 패터닝하여 제 2 도전막을 형성하는 단계와;
    상기 결과물상의 제 2 도전막이 노출되도록 소정의 컨택홀을 갖는 층간 유전체막을 형성하는 단계와;
    상기 층간 절연막에 형성된 컨택홀에 도전 물질로 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 레지스터 제조 방법.
  10. 제 9항에 있어서,
    상기 제 1 도전막은 도핑된 폴리 실리콘 및 도전물질로 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 레지스터 제조방법.
  11. 제 10항에 있어서,
    상기 제 1 도전막은 10 ~ 5000 Å 의 높이로 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 레지스터 제조방법.
  12. 제 10항에 있어서,
    상기 도핑된 폴리 실리콘은 1.0E17/㎤ 이상의 농도로 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 레지스터 제조방법.
  13. 제 9항에 있어서,
    상기 제 1 도전막은 한층 또는 다수의 층으로 형성되는 것을 특징으로 하는 플레쉬 메모리 소자의 레지스터 제조방법.
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