JP2013065799A - 半導体記憶装置およびその製造方法 - Google Patents

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Abstract

【課題】微細化されても、コントロールゲートとフローティングゲートとの間のカップリング容量比を増大させることができる半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板を備える。第１の絶縁膜は、半導体基板上に形成されている。フローティングゲートは、第１の絶縁膜上に設けられた第１のフローティングゲート部分、第１のフローティングゲート部分上に設けられた中間絶縁膜、および、中間絶縁膜上に設けられた第２のフローティングゲート部分を含み、電荷を蓄積可能に構成されている。第２の絶縁膜は、フローティングゲートの上面および側面に設けられている。コントロールゲートは、第２の絶縁膜を介してフローティングゲートの上面および側面に対向し、フローティングゲートの電圧を制御する。フローティングゲートの側面において中間絶縁膜が第１および第２のフローティングゲート部分に対して窪んでいる。
【選択図】図３

Description

本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
電気的に書き換え可能で且つ高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュＥＥＰＲＯＭが知られている。ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルトランジスタは、電荷を蓄積するフローティングゲート（以下単にＦＧ）とフローティングゲートの電圧を制御するコントロールゲート（以下、単にＣＧ）とを含むスタックゲート構造を有している。
メモリセルの特性を向上させるためには、ＣＧに印加された電圧がＦＧに良好に伝わることが望ましい。これにより、ＦＧの電圧が大きく変化すれば、ＦＧと半導体基板との間の電圧差が大きくなるため、データ書込み速度およびデータ消去速度が速くなる。また、ＣＧの電圧によってＦＧの電圧を良好に制御することができるので、データの誤った書込みを抑制することができる。
このようなＣＧの電圧によるＦＧの電圧の制御性能を示す指標としてＣＧとＦＧとの間のカップリング容量比がある。
カップリング容量比を大きくするためには、ＣＧとＦＧとの対向面積を増大させればよい。ＣＧとＦＧとの対向面積を増大させるために、ＣＧは、ＦＧの上面だけでなく、その側面においても対向するように形成される。カップリング容量比をさらに増大させるためには、隣接するＦＧ間において深い位置までＣＧを埋め込み、ＣＧとＦＧの側面との対向面積を増大させることが考えられる。
しかしながら、素子の微細化が進むにつれ、隣接するＦＧ間の溝のアスペクト比が大きくなっている。従って、隣接するＦＧ間において深い位置までＣＧを完全に埋め込むことは容易ではなく、ＣＧ内にシームまたはボイドが生じる場合がある。このようなシームやボイドは、逆に、ＣＧとＦＧとの間のカップリング容量比の低下を招き、書込み特性の悪化および各メモリセルにおける書込みバラツキの原因となる。さらに、隣接するＦＧ間においてＣＧの位置を深くすると、ＣＧと半導体基板との距離が近くなる。そのため、ＣＧと半導体基板との間において酸化膜が破壊され、電流リークが発生するおそれがある。
特開平１０−４１４１３号公報
微細化されても、コントロールゲートとフローティングゲートとの間のカップリング容量比を増大させることができる半導体記憶装置およびその製造方法を提供する。
本実施形態による半導体記憶装置は、半導体基板を備える。第１の絶縁膜は、半導体基板上に形成されている。電荷蓄積層は、第１の絶縁膜上に設けられた第１部分、第１部分上に設けられた中間絶縁膜、および、中間絶縁膜上に設けられた第２部分を含み、電荷を蓄積可能に構成されている。第２の絶縁膜は、電荷蓄積層の上面および側面に設けられている。コントロールゲートは、第２の絶縁膜を介して電荷蓄積層の上面および側面に対向し、電荷蓄積層の電圧を制御する。電荷蓄積層の側面において中間絶縁膜が第１および第２部分に対して窪んでいる。
第１の実施形態に従ったＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイの構成図。 ＮＡＮＤストリングＮＳ部分の断面図。 メモリセルＭＣの構成を示す断面図。 第１の実施形態によるＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。 図４に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。 図５に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。 図６に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。 図７に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。 図８に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。 第２の実施形態によるＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルＭＣの構成を示す断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。なお、上下等方向を指す語は、シリコン基板１１のメモリセルＭＣが設けられる面側を上とした場合の相対方向を指し、重力加速度方向を基準とした上方向と異なる場合がある。
（第１の実施形態）
図１は、第１の実施形態に従ったＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイの構成図である。メモリセルアレイは、複数のメモリブロックＢＬＯＣＫを含む。図１には、或るブロックＢＬＯＣＫｉ（ｉは整数）の構成を示す。ブロックＢＬＯＣＫｉは、データ消去の単位であり、各カラムのビット線ＢＬに接続される複数のＮＡＮＤストリングＮＳ０〜ＮＳ５を含む。ＮＡＮＤストリングＮＳ０〜ＮＳ５は、直列に接続された複数のメモリセルＭＣと、これらのメモリセルＭＣの両端に接続された選択ゲートトランジスタＳＧＳ、ＳＧＤとを含む。この例では、各ＮＡＮＤストリングＮＳにおいて５つのメモリセルＭＣが直列に接続されているが、通常、３２個または６４個のメモリセルＭＣが直列に接続されている。ＮＡＮＤストリングＮＳ０〜ＮＳ５の一端は、対応するビット線ＢＬ０〜ＢＬ５に接続され、その他端は共通ソース線ＳＬに接続されている。
メモリセルＭＣのコントロールゲートＣＧは、そのメモリセルＭＣが属するページのワード線ＷＬ０〜ＷＬ４に接続されている。例えば、ページｊ（ｊ＝０〜４）に属するメモリセルＭＣのコントロールゲートは、ワード線ＷＬｊに接続されている。選択ゲートトランジスタＳＧＤ、ＳＧＳのゲートは、選択ゲート線ＳＧＬ１またはＳＧＬ２に接続されている。ページは、データ読出しまたはデータ書込みの単位である。
複数のワード線ＷＬは、ロウ方向に延伸しており、複数のビット線ＢＬは、ロウ方向にほぼ直交するようにカラム方向に延伸している。
図１に示すように、メモリセルＭＣは、ワード線ＷＬとビット線ＢＬと平行に設けられた後述するアクティブエリアＡＡとによって構成される格子形状の交点に対応して設けられている。例えば、ワード線ＷＬ０〜ＷＬ４とビット線ＢＬ０〜ＢＬ５と平行に設けられたアクティブエリアＡＡによって構成される格子形状の交点は、５×６のマトリクス状に位置する。メモリセルＭＣは、これらの交点に対応するように５×６のマトリクス状に二次元配置されている。尚、本実施形態のブロックは、５×６（３０個）のメモリセルＭＣを含むが、１ブロック内のメモリセルＭＣの個数は、これに限定されない。
メモリセルＭＣは、フローティングゲートＦＧ（電荷蓄積層）およびコントロールゲートＣＧを有するｎ型ＦＥＴ（Field-Effect Transistor）を用いることができる。ワード線ＷＬによってコントロールゲートＣＧに電圧を与えることで、フローティングゲートＦＧに電荷（電子）を注入し、あるいは、フローティングゲートＦＧから電荷（電子）を放出させる。これにより、メモリセルＭＣにデータを書き込み、あるいは、メモリセルＭＣのデータを消去する。メモリセルＭＣは、フローティングゲートＦＧに蓄積された電荷（電子）の数に応じた閾値電圧を有する。メモリセルＭＣは、閾値電圧の違いとして、二値データ（１ビット）あるいは多値データ（２ビット以上）を電気的に記憶することができる。
メモリセルＭＣは、電荷蓄積型の不揮発性メモリでもよい。
図２は、ＮＡＮＤストリングＮＳ部分の断面図である。ＮＡＮＤストリングＮＳは、シリコン基板１１に形成されたＰ型ウェル１２上に形成されている。第１のセルソース線ＣＳＬ１は、ＮＡＮＤストリングＮＳのソース側に接続されたソース側選択ゲートトランジスタＳＧＳに接続されている。一方、ビット線ＢＬは、ＮＡＮＤストリングＮＳのドレイン側に接続されたドレイン側選択ゲートトランジスタＳＧＤに接続されている。
カラム方向に隣接する複数のメモリセルＭＣはｎ＋拡散層を共有しており、それにより、選択ゲートトランジスタＳＧＤとＳＧＳとの間において、複数のメモリセルＭＣは直列に接続されている。
各メモリセルＭＣは、トンネルゲート絶縁膜１５を介してシリコン基板１１上に設けられたフローティングゲートＦＧと、ＩＰＤ（Inter Layer Dielectric）膜１７を介してフローティングゲートＦＧ上に設けられたコントロールゲートＣＧとを含む。
選択ゲートトランジスタＳＧＤ、ＳＧＤのゲート電極は、メモリセルＭＣのフローティングゲートＦＧおよびコントロールゲートＣＧと同じ材料で構成されている。しかし、フローティングゲートＦＧとコントロールゲートＣＧとの間のＩＰＤ膜１７の一部は除去され電気的に接続されている。
図３は、メモリセルＭＣの構成を示す断面図である。図３は、メモリセルＭＣのロウ方向の断面（ワード線ＷＬに沿った断面）を示しており、図２の紙面に対して垂直方向の断面である。
シリコン基板１１にカラム方向に延伸するＳＴＩ（Shallow Trench Isolation）が設けられており、ロウ方向に隣接する複数のＳＴＩ間にアクティブエリアＡＡが形成されている。これにより、カラム方向に延伸するアクティブエリアＡＡがストライプ状に配列される。各アクティブエリアＡＡ上に複数のメモリセルＭＣが形成されることによって、ＮＡＮＤストリングＮＳが構成されている。ＳＴＩは、ロウ方向に隣接する複数のＮＡＮＤストリングＮＳを互いに分離している。
メモリセルＭＣは、トンネルゲート絶縁膜１５と、フローティングゲートＦＧとＩＰＤ膜１７と、コントロールゲートＣＧとを備えている。第１の絶縁膜としてのトンネルゲート絶縁膜１５は、シリコン基板１１上に形成されている。フローティングゲートＦＧは、トンネルゲート絶縁膜１５と、第１フローティングゲート部分ＦＧ１（第１部分）と、第２のフローティングゲート部分ＦＧ２（第２部分）と、中間絶縁膜５０とを含む。第１のフローティングゲート部分ＦＧ１は、トンネルゲート絶縁膜１５上に設けられている。中間絶縁膜５０は、第１のフローティングゲート部分ＦＧ１上に設けられている。さらに、第２のフローティングゲート部分ＦＧ２は、中間絶縁膜５０上に設けられている。そして、フローティングゲートＦＧは、コントロールゲートＣＧによって電圧制御され、トンネルゲート絶縁膜１５を介して電荷（例えば、電子）を取り込み、その電荷を蓄積することができる。逆に、フローティングゲートＦＧは、トンネルゲート絶縁膜１５を介して電荷（例えば、電子）を放出することもできる。これにより、メモリセルＭＣは２値データまたは多値データを記憶することができる。フローティングゲート部分ＦＧ１、ＦＧ２は、例えば、ドープトポリシリコン等の導電膜を用いて形成されている。トンネルゲート絶縁膜１５および中間絶縁膜５０は、例えば、シリコン酸化膜等の絶縁膜を用いて形成されている。
第２の絶縁膜としてのＩＰＤ膜１７は、フローティングゲートＦＧの上面および側面の一部を被覆している。ＩＰＤ膜１７は、例えば、シリコン酸化膜、シリコン窒化膜、あるいは、シリコン酸化膜よりも誘電率の高いＨｉｇｈ−ｋ膜等の絶縁膜を用いて形成されている。
コントロールゲートＣＧは、フローティングゲートＦＧの電圧を制御するために、ＩＰＤ膜１７を介してフローティングゲートＦＧの上面および側面の一部に対向している。コントロールゲートＣＧは、例えば、ドープトポリシリコン、シリサイド等の導電膜を用いて形成されている。
フローティングゲートＦＧの側面において、中間絶縁膜５０は、第１および第２のフローティングゲート部分ＦＧ１、ＦＧ２に対して窪んでいる。即ち、中間絶縁膜５０のロウ方向の幅Ｗ５０は、第１および第２のフローティングゲート部分ＦＧ１、ＦＧ２のロウ方向の幅Ｗｆｇよりも狭い。これにより、フローティングゲートＦＧは、その側面に窪み（くびれ）５５を有する。ＩＰＤ膜１７も窪み５５に沿ってフローティングゲートＦＧの側面において中間絶縁膜５０とともに窪んでいる。
コントロールゲートＣＧは、フローティングゲートＦＧの側面において、中間絶縁膜５０よりも深い位置まで設けられている。換言すると、コントロールゲートＣＧの下にある素子分離領域ＳＴＩは、中間絶縁膜５０よりも低い位置までエッチングバックされている。
コントロールゲートＣＧは、ＩＰＤ膜１７の窪みに入り込んでおり、中間絶縁膜５０に従ってフローティングゲートＦＧの側面に対して突出している。このように窪み５５があることによって、フローティングゲートＦＧとコントロールゲートＣＧとの対向面積が増大する。
一般に、フローティングゲートＦＧとコントロールゲートＣＧとのカップリング容量比Ｃｒは、次の式１のように表される。
Ｃｒ＝Ｃｉｐｄ／（Ｃｉｐｄ＋Ｃｏｘ） （式１）
ここで、Ｃｉｐｄは、ＩＰＤ膜１７の容量であり、Ｃｏｘは、トンネルゲート絶縁膜１５の容量である。従って、カップリング容量比Ｃｒは、ＩＰＤ膜１７の容量Ｃｉｐｄを増大させることによって増大させることができる。ＩＰＤ膜１７の容量Ｃｉｐｄを増大させるためには、ＩＰＤ膜１７を薄くし、あるいは、フローティングゲートＦＧとコントロールゲートＣＧとの間の対向面積を増大させることが考えられる。
本実施形態によれば、窪み５５によってフローティングゲートＦＧとコントロールゲートＣＧとの対向面積が増大するので、カップリング容量比Ｃｒを増大させることができる。これにより、本実施形態によるメモリは、コントロールゲートＣＧを隣接するフローティングゲートＦＧ間において深い（低い）位置まで形成することなく、カップリング容量比Ｃｒを増大させることができる。即ち、本実施形態は、コントロールゲートＣＧが隣接するフローティングゲートＦＧ間において浅いままであっても、カップリング容量比Ｃｒを増大させることができる。その結果、本実施形態は、コントロールゲートＣＧ内にシームまたはボイドが生じることを抑制することができる。
また、隣接するフローティングゲートＦＧ間においてコントロールゲートＣＧが浅いことは、コントロールゲートＣＧとシリコン基板１１との間の距離が大きいことを意味する。従って、本実施形態によれば、コントロールゲートＣＧとシリコン基板１１との間において電流リークが発生することを抑制できる。
さらに、フローティングゲートＦＧに極薄の中間絶縁膜５０を挿入することにより、第１のフローティングゲート部分ＦＧ１と第２のフローティングゲート部分ＦＧ２との間に障壁ができる。このため、第１のフローティングゲート部分ＦＧ１と第２のフローティングゲート部分ＦＧ２との間の電荷（電子）の移動が或る程度抑制され得る。これは、メモリセルＭＣの電荷保持能力の改善に繋がる。
図４から図９は、本実施形態によるＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図である。図面の右側にメモリセルＭＣの断面を示し、図面の左側に選択ゲートトランジスタＳＧＳ、ＳＧＤの断面を示す。
まず、シリコン基板１１上にトンネルゲート絶縁膜１５を形成する。トンネルゲート絶縁膜１５には、例えば、シリコン酸化膜を用い、シリコン基板１１を酸化して形成できる。尚、選択ゲートトランジスタＳＧＳ、ＳＧＤの領域には、トンネルゲート絶縁膜１５とは別に、選択ゲートトランジスタＳＧＳ、ＳＧＤ用のゲート絶縁膜を形成してもよい。以下、選択ゲートトランジスタＳＧＳ、ＳＧＤのゲート絶縁膜を１６と表示する。
次に、第１のフローティングゲートＦＧ１の材料をトンネルゲート絶縁膜１５上に堆積する。第１のフローティングゲートＦＧ１の材料は、例えば、アモルファスシリコンである。
次に、第１のフローティングゲートＦＧ１の材料を酸素に晒して表面を酸化させて、中間絶縁膜５０を形成する。その後、第２のフローティングゲートＦＧ２の材料を中間絶縁膜５０上に堆積する。第２のフローティングゲートＦＧ２の材料も、例えば、アモルファスシリコンである。
第１および第２のフローティングゲートＦＧ１、ＦＧ２の材料としてのアモルファスシリコンは、成膜後、熱処理によりポリシリコンへと組成を変化させる。これにより、ポリシリコン膜から成る第１および第２のフローティングゲートＦＧ１、ＦＧ２の材料をトンネルゲート絶縁膜１５上に均一に成膜することができる。
第１のフローティングゲートＦＧ１、中間絶縁膜５０および第２のフローティングゲートＦＧ２は、同一チャンバ内にて連続して形成してもよい。あるいは、第１のフローティングゲートＦＧ１の形成後、シリコン基板１１をチャンバ内から出して第１のフローティングゲートＦＧ１を外気にさらすことによって中間絶縁膜５０を形成し、その後、シリコン基板１１をチャンバ内に戻して第２のフローティングゲートＦＧ２を形成してもよい。これにより、図４に示す構造が得られる。
中間絶縁膜５０には、４オングストローム〜８オングストロームの非常に薄いシリコン酸化膜を用いる。中間絶縁膜５０は、例えば、自然酸化膜で形成される。従って、コントロールゲートＣＧから電圧が印加された場合、電荷（電子）は、直接トンネリングにより中間絶縁膜５０を通過することができる。よって、中間絶縁膜５０がデータの書込み特性やデータの消去特性に大きな影響を与えることはない。
中間絶縁膜５０によって、第１のフローティングゲート部分ＦＧ１および第２のフローティングゲート部分ＦＧ２がアモルファス状態から多結晶状態に遷移する際に、結晶粒界の成長が中間絶縁膜５０の設けられた地点で分断される。このため、中間絶縁膜５０が無い場合と比較して、本実施形態による第１のフローティングゲート部分ＦＧ１の結晶粒界のサイズは小さくなる。即ち、第１のフローティングゲートＦＧ１と第２のフローティングゲートＦＧ２との間に中間絶縁膜５０が存在することによって、第１のフローティングゲートＦＧ１の結晶粒界と第２のフローティングゲートＦＧ２の結晶粒界とのサイズが異なる。即ち、中間絶縁膜５０を境界として、第１のフローティングゲートＦＧ１と第２のフローティングゲートＦＧ２との結晶粒界の大きさが変化する。
次に、図５に示すように、素子分離領域ＳＴＩを形成するためにトレンチＴＲを形成する。トレンチＴＲは、第２のフローティングゲートＦＧ２、中間絶縁膜５０、第１のフローティングゲート部分ＦＧ１およびトンネルゲート絶縁膜１５を貫通してシリコン基板１１に達するように形成される。
次に、図６に示すように、トレンチＴＲ内にシリコン酸化膜等の絶縁膜８０を充填し、絶縁膜８０の表面を平坦化する。絶縁膜８０は、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜を用いる。
次に、図７に示すように、絶縁膜８０をエッチングバックする。このとき、絶縁膜８０は、中間絶縁膜５０よりも深く（低く）、かつ、トンネルゲート絶縁膜１５よりも高い位置まで中間絶縁膜５０の側面が露出されるまでエッチングバックされる。即ち、絶縁膜８０は、中間絶縁膜５０の側面が露出されるまでエッチングされる。素子分離領域ＳＴＩの表面は、中間絶縁膜５０よりも深く（低く）、かつ、トンネルゲート絶縁膜１５よりも高い位置に位置づけられる。このとき、等方性エッチング（例えば、ウェットエッチング、ＣＤＥ（Chemical Dry Etching）または等方性プラズマエッチング）を用いて、絶縁膜８０をエッチングバックする。これにより、フローティングゲートＦＧの側面において露出された中間絶縁膜５０が横方向（シリコン基板１１の表面と平行方向）にエッチングされる。その結果、図７に示すように、フローティングゲートＦＧの側面に窪み５５（くびれ）が形成される。
中間絶縁膜５０の厚さは上述の通り非常に薄いため、絶縁膜８０のエッチングバック工程において第２のフローティングゲート部分ＦＧ２が中間絶縁膜５０から剥がれてしてしまうことはない（即ち、リフトオフしてしまうことはない）。
また、選択ゲートトランジスタＳＧＳ、ＳＧＤのゲート側面にも窪みが形成される。この窪みは、選択ゲートトランジスタＳＧＳ、ＳＧＤの特性には大きな影響を与えない。
次に、図８に示すように、ＩＰＤ膜１７をトレンチＴＲの内面に堆積し、選択ゲートトランジスタＳＧＳ、ＳＧＤに設けられたＩＰＤ膜１７の一部を除去する。このＩＰＤ１７のエッチングにおいて、中間絶縁膜５０は、エッチングストッパまたはエッチングの深さ検知に用いられる。例えば、ＩＰＤ１７がエッチングされた後、フローティングゲートＦＧの材料がオーバーエッチングされる。このとき、中間絶縁膜５０が設けられていない場合、ＩＰＤ１７のエッチングによるゲートトレンチＧＴがゲート絶縁膜１６にまで達し、ゲート絶縁膜１６を突き抜けてしまうおそれがある。これに対し、本実施形態のように中間絶縁膜５０をフローティングゲートＦＧの途中に設けることによって、オーバーエッチングによるゲートトレンチＧＴが中間絶縁膜５０に達したときに、エッチングされる材料がフローティングゲートＦＧの材料（例えば、ポリシリコン）から中間絶縁膜５０（例えば、シリコン酸化膜）に変化する。この被エッチング材料の変化を検知することによって、過剰なエッチングを防止できる。その結果、本実施形態では、中間絶縁膜５０によりゲートトレンチＧＴの深さを制御できるので、ＩＰＤ１７のエッチングによるゲートトレンチＧＴがゲート絶縁膜１６にまで達しにくい。尚、中間絶縁膜５０の中間部分は、オーバーエッチングにより除去される。
次に、コントロールゲートＣＧの材料をＩＰＤ膜１７上に堆積する。ＩＰＤ膜１７は、例えば、シリコン酸化膜、シリコン窒化膜またはＨｉｇｈ−ｋ膜等の絶縁膜である。コントロールゲートＣＧの材料は、例えば、ドープトポリシリコン等の導電膜である。コントロールゲートＣＧの材料は、上記エッチングバックの深さに従い、中間絶縁膜５０とトンネルゲート絶縁膜１５との間の深さまで充填される。
フローティングゲートＦＧの側面に窪み５５が形成されているので、ＩＰＤ膜１７も窪み５５に従って窪んだ形状を有する。そして、コントロールゲートＣＧの材料はＩＰＤ膜１７を介して窪み５５に従ってフローティングゲートＦＧの側面に対して突出した形状を有する。
選択ゲートトランジスタＳＧＳ、ＳＧＤにおいては、コントロールゲートＣＧの材料は、ＩＰＤ１７を除去したゲートトレンチＧＴにおいて、フローティングゲートＦＧ上に堆積され、フローティングゲートＦＧと電気に接続される。
さらに、リソグラフィ技術およびエッチング技術を用いて、コントロールゲートＣＧの材料を加工することによって、図９に示すように、コントロールゲートＣＧが形成される。
このように選択ゲートトランジスタＳＧＳ、ＳＧＤでは、コントロールゲートＣＧは、ＩＰＤ１７の除去された部分においてフローティングゲートＦＧと電気的に接続されており、１つのゲート電極Ｇとして機能する。
その後、層間絶縁膜ＩＬＤおよびビット線等を形成することによって、本実施形態によるメモリが完成する。
本実施形態によれば、フローティングゲートＦＧ内に中間絶縁膜５０が挿入されており、フローティングゲートＦＧの側面は、等方性エッチングによって中間絶縁膜５０の箇所において窪み５５が形成される。そして、コントロールゲートＣＧはＩＰＤ膜１７を介して窪み５５に従ってフローティングゲートＦＧの側面に対して突出した形状になる。これにより、フローティングゲートＦＧとコントロールゲートＣＧとの対向面積が増大するので、カップリング容量比Ｃｒを増大させることができる。コントロールゲートＣＧは、隣接するフローティングゲートＦＧ間において浅く形成されるので、コントロールゲートＣＧ内にシームまたはボイドが生じることを抑制することができる。
中間絶縁膜５０は、メモリセルＭＣにおいてカップリング容量比Ｃｒを増大させるだけでなく、選択ゲートトランジスタＳＧＳ、ＳＧＤにおいてエッチングストッパまたはエッチングの深さ検知に用いられ得る。これにより、本実施形態は、メモリセルＭＣの特性を向上させるとともに、選択ゲートトランジスタＳＧＳ、ＳＧＤの信頼性を向上させることができる。
（第２の実施形態）
図１０は、第２の実施形態によるＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルＭＣの構成を示す断面図である。第２の実施形態は、フローティングゲートＦＧが複数の中間絶縁膜５０を含む点で第１の実施形態と異なる。第２の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。
例えば、図１０では、２層の中間絶縁膜５０がフローティングゲートＦＧに含まれている。フローティングゲートＦＧは、２層の中間絶縁膜５０によって第１から第３のフローティングゲート部分ＦＧ１〜ＦＧ３に分割されている。フローティングゲートＦＧの側面において、２層の中間絶縁膜５０は、第１から第３のフローティングゲート部分ＦＧ１〜ＦＧ３に対して窪んでいる。即ち、フローティングゲートＦＧの側面において、窪み（くびれ）５５が中間絶縁膜５０と同数（２つ）形成されている。
これにより、第２の実施形態は、フローティングゲートＦＧとコントロールゲートＣＧとの対向面積をさらに増大させ、カップリング容量比Ｃｒをさらに増大させることができる。これにより、コントロールゲートＣＧは、隣接するフローティングゲートＦＧ間においてさらに浅く形成され得るので、コントロールゲートＣＧ内にシームまたはボイドが生じることをさらに効果的に抑制することができる。さらに、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
中間絶縁膜５０の個数は、さらに増大させてもよい。一般化すると、フローティングゲートＦＧは、第１から第ｎ（ｎは２より大きな整数）のフローティングゲート部分ＦＧ１〜ＦＧｎと該第１から第ｎのフローティングゲート部分ＦＧ１〜ＦＧｎの間に設けられた（ｎ−１）層の中間絶縁膜５０とを含んでもよい。フローティングゲートの側面において、（ｎ−１）層の中間絶縁膜５０は、第１から第ｎのフローティングゲート部分ＦＧ１〜ＦＧｎに対して窪んでいる。このように、中間絶縁膜５０の個数をさらに増大させることによって、さらに、フローティングゲートＦＧとコントロールゲートＣＧとの対向面積を増大させ、カップリング容量比Ｃｒを増大させることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１１・・・半導体基板、１２・・・ウェル、ＡＡ・・・アクティブエリア、ＳＴＩ・・・素子分離領域、ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＭＣ・・・メモリセル、ＮＳ・・・ＮＡＮＤストリング、ＳＧＳ，ＳＧＤ・・・選択ゲートトランジスタ、ＦＧ・・・フローティングゲート、ＣＧ・・・コントロールゲート、ＦＧ１〜ＦＧｎ・・・フローティングゲート部分、１５・・・トンネルゲート絶縁膜、１７・・・ＩＰＤ、５０・・・中間絶縁膜、５５・・・窪み

Claims (8)

  1. 半導体基板と、
    前記半導体基板上に形成された第１の絶縁膜と、
    前記第１の絶縁膜上に設けられた第１部分、前記第１部分上に設けられた中間絶縁膜、および、前記中間絶縁膜上に設けられた第２部分を含み、電荷を蓄積可能な電荷蓄積層と、
    前記電荷蓄積層の上面および側面に設けられた第２の絶縁膜と、
    前記第２の絶縁膜を介して前記電荷蓄積層の上面および側面に対向し、前記電荷蓄積層の電圧を制御するコントロールゲートとを備え、
    前記電荷蓄積層の側面において前記中間絶縁膜が前記第１および第２部分に対して窪んでおり、
    前記コントロールゲートは、前記電荷蓄積層の側面において、前記中間絶縁膜よりも深く、かつ、前記第１の絶縁膜よりも浅い位置まで設けられおり、
    前記電荷蓄積層の側面において、前記第２の絶縁膜は、前記中間絶縁膜とともに窪んでおり、
    前記コントロールゲートは、前記中間絶縁膜に従って前記電荷蓄積層の側面に対して突出しており、
    前記電荷蓄積層は、第１から第ｎ（ｎは２より大きな整数）部分と該第１から第ｎ部分の間に設けられた（ｎ−１）層の中間絶縁膜とをさらに含み、
    前記電荷蓄積層の側面において前記（ｎ−１）層の中間絶縁膜が前記第１から第ｎ部分に対して窪んでおり、
    前記中間絶縁膜の上下にある第（ｎ−１）および第ｎ部分は、前記中間絶縁膜を境として互いに異なる結晶粒界を有することを特徴とする半導体記憶装置。
  2. 半導体基板と、
    前記半導体基板上に形成された第１の絶縁膜と、
    前記第１の絶縁膜上に設けられた第１部分、前記第１部分上に設けられた中間絶縁膜、および、前記中間絶縁膜上に設けられた第２部分を含み、電荷を蓄積可能な電荷蓄積層と、
    前記電荷蓄積層の上面および側面に設けられた第２の絶縁膜と、
    前記第２の絶縁膜を介して前記電荷蓄積層の上面および側面に対向し、前記電荷蓄積層の電圧を制御するコントロールゲートとを備え、
    前記電荷蓄積層の側面において前記中間絶縁膜が前記第１および第２部分に対して窪んでいることを特徴とする半導体記憶装置。
  3. 前記コントロールゲートは、前記電荷蓄積層の側面において、前記中間絶縁膜よりも深く、かつ、前記第１の絶縁膜よりも浅い位置まで設けられていることを特徴とする請求項２に記載の半導体記憶装置。
  4. 前記電荷蓄積層の側面において、前記第２の絶縁膜は、前記中間絶縁膜とともに窪んでおり、
    前記コントロールゲートは、前記中間絶縁膜に従って前記電荷蓄積層の側面に対して突出していることを特徴とする請求項２または請求項３に記載の半導体記憶装置。
  5. 前記電荷蓄積層は、第１から第ｎ（ｎは２より大きな整数）部分と該第１から第ｎ部分の間に設けられた（ｎ−１）層の中間絶縁膜とをさらに含み、
    前記電荷蓄積層の側面において前記（ｎ−１）層の中間絶縁膜が前記第１から第ｎ部分に対して窪んでいることを特徴とする請求項２から請求項４のいずれかに記載の半導体記憶装置。
  6. 前記中間絶縁膜の上下にある２つの第（ｎ−１）および第ｎ部分は、前記中間絶縁膜を境として互いに異なる結晶粒界を有することを特徴とする請求項２から請求項５のいずれかに記載の半導体記憶装置。
  7. 半導体基板上に第１の絶縁膜を形成し、
    前記第１の絶縁膜上に第１のフローティングゲート部分の材料、中間絶縁膜、第２のフローティングゲート部分の材料を積層し、
    前記第２のフローティングゲート部分の材料、前記中間絶縁膜、前記第１のフローティングゲート部分の材料、および、前記第１の絶縁膜を貫通するように、素子分離のためのトレンチを形成することによって、前記第１のフローティングゲート部分および前記第２のフローティングゲート部分を含むフローティングゲートを形成し、
    前記トレンチ内に素子分離絶縁膜を充填し、
    前記素子分離絶縁膜を前記中間絶縁膜の側面が露出されるまで等方的にエッチングして前記中間絶縁膜の側面を前記フローティングゲートの側面よりも窪ませ、
    前記フローティングゲートの上面および側面に第２の絶縁膜を形成し、
    前記第２の絶縁膜上にコントロールゲートを形成することを具備する半導体記憶装置の製造方法。
  8. 前記コントロールゲートの形成前に、前記第２の絶縁膜の一部を除去して、前記第２のフローティングゲート部分をエッチングしてゲートトレンチを形成することをさらに具備し、
    前記ゲートトレンチの深さは、前記中間絶縁膜によって制御され、
    前記コントロールゲートは、前記ゲートトレンチにおいて前記第２のフローティングゲート部分と接続されることを特徴とする請求項７に記載の半導体記憶装置の製造方法。
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