JP2014160757A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法 Download PDF

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Abstract

【課題】浮遊ゲート電極の形成層を利用した抵抗素子で、コンタクトを形成する場合における非線形成分や外乱成分を抑制する。
【解決手段】実施形態によれば、半導体基板上に形成された第１絶縁膜、第１電極膜、第１電極膜および第１絶縁膜を貫通して半導体基板内に至るように形成された素子分離溝内に埋め込み形成された素子分離絶縁膜、第１電極膜および素子分離絶縁膜上に形成された第２絶縁膜、第２電極膜、第２電極膜および第２絶縁膜を貫通して第１電極膜内に至るように形成された所定の幅寸法で所定の深さ寸法の凹部の内部を埋めるとともに第２電極膜上に形成された第３電極膜、バリアメタル膜および金属膜とを備える。第３電極膜は、凹部の上部に位置する表面に凹部の深さ寸法よりも小さい段差を有し、且つ、第２電極膜上の部分の膜厚が凹部の幅寸法の１／２以下となるように形成されている。
【選択図】図３

Description

本発明の実施形態は、不揮発性半導体記憶装置およびその製造方法に関する。
例えばＮＡＮＤ型フラッシュメモリ装置のように、メモリ素子として浮遊ゲート電極となる電極膜を有しているものでは、電極間絶縁膜を介して制御ゲート電極となる電極膜が形成されている。この場合、同時に形成するメモリ素子以外の選択ゲートトランジスタあるいは周辺回路のトランジスタなどでは、浮遊ゲート電極は不要であるため、電極間絶縁膜に開口部を形成して上下の電極膜を電気的に短絡させる構成としている。
製造工程では、浮遊ゲート電極としての電極膜および電極間絶縁膜を形成した後、さらに薄い電極膜を形成する。選択ゲートトランジスタあるいは周辺回路のトランジスタのゲート電極部分の電極間絶縁膜に所定幅の開口を形成する工程では、上面の電極膜、電極間絶縁膜をエッチングにより除去し、下地の浮遊ゲート電極となる電極膜の一部をエッチングにより掘り下げる。このため、電極間絶縁膜の開口部には、下地の電極膜の凹部も含めて段差が発生する。この後、制御ゲート電極となる電極膜を形成することで電極間絶縁膜の開口部および凹部を埋め込むことにより電気的に短絡させた構成を得る。
しかしながら、電極間絶縁膜に開口部を形成して上下の電極膜を短絡させる構成では、電極間絶縁膜の開口幅と上側の電極膜の膜厚との関係で、凹部の段差が解消できない場合が生ずる。特に、制御ゲート電極となる電極膜の膜厚を薄くする場合には、段差が解消されない状態となる。
ＮＡＮＤ型フラッシュメモリ装置の制御ゲート電極を、電極膜として薄いシリコン膜を形成し、その上面に金属膜を積層する構成とするものでは、上記のように段差が発生していると金属膜を形成する際に、バリアメタル膜が段差部分で薄くなったり切れた状態となったりする場合がある。この結果、バリアメタル膜の製膜後に金属膜を形成したときに、直接シリコン膜と接触する部分が発生し、構造上好ましくない状態となる不具合がある。
特開２００２−１７６１１４号公報
そこで、浮遊ゲートの電極膜上の電極間絶縁膜および電極膜に開口を形成して制御ゲートの電極膜を形成して電気的に短絡させる構成において、開口部の幅寸法の半分以下の膜厚の電極膜を電極間絶縁膜上に設ける構成で、開口部の凹部の段差に起因する不具合を抑制して段切れをおこすことなくバリアメタル膜を形成できる不揮発性半導体記憶装置およびその製造方法を提供する。
本実施形態の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第１電極膜と、前記第１電極膜および前記第１絶縁膜を貫通して前記半導体基板内に至るように形成された素子分離溝内に埋め込み形成された素子分離絶縁膜と、前記第１電極膜および前記素子分離絶縁膜上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された第２電極膜と、前記第２電極膜および前記第２絶縁膜を貫通して前記第１電極膜内に至るように形成された所定の幅寸法で所定の深さ寸法の凹部の内部を埋めるとともに前記第２電極膜上に形成された第３電極膜と、前記第３電極膜上に形成されたバリアメタル膜および金属膜とを備え、前記第３電極膜は、前記凹部の上部に位置する表面に前記凹部の深さ寸法よりも小さい段差を有し、且つ、前記第２電極膜上の部分の膜厚が前記凹部の幅寸法の１／２以下となるように形成されていることを特徴とする。
本実施形態の不揮発性半導体記憶装置の製造方法は、半導体基板の上面に第１絶縁膜および第１電極膜を形成する工程と、前記第１電極膜上および前記素子分離絶縁膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜上に第２電極膜を形成する工程と、前記第２電極膜および前記第２絶縁膜を貫通して前記第１電極膜内部に至るように所定幅寸法で所定深さ寸法の凹部を形成する工程と、前記凹部内を埋めると共に前記第２電極膜上に前記凹部の幅寸法の１／２よりも大なる膜厚の第３電極膜を形成する工程と、前記第３電極膜を前記第２電極膜上の膜厚が前記凹部の幅寸法の１／２以下となるようにエッチバック処理をする工程と、前記エッチバック処理をした前記第３電極膜上にバリアメタル膜および金属膜を形成する工程とを備えたことを特徴とする。
第１実施形態におけるＮＡＮＤ型フラッシュメモリ装置のメモリセル領域および周辺回路領域の一部の電気的構成を概略的に示す図の一例 （ａ）メモリセル領域の模式的な平面図の一例、（ｂ）周辺回路領域のトランジスタの模式的な平面図の一例 （ａ）図２（ａ）中Ａ−Ａ線で切断した部分の模式的な縦断面図の一例、（ｂ）図２（ｂ）中Ｂ−Ｂ線で切断した部分の模式的な縦断面図の一例 製造工程の一段階における図２（ａ）中Ａ−Ａ線で切断した部分の縦断面図の一例（その１） 製造工程の一段階における図２（ａ）中Ａ−Ａ線で切断した部分の縦断面図の一例（その２） 製造工程の一段階における図２（ａ）中Ａ−Ａ線で切断した部分の縦断面図の一例（その３） 製造工程の一段階における図２（ａ）中Ａ−Ａ線で切断した部分の縦断面図の一例（その４） 製造工程の一段階における図２（ａ）中Ａ−Ａ線で切断した部分の縦断面図の一例（その５） 製造工程の一段階における図２（ａ）中Ａ−Ａ線で切断した部分の縦断面図の一例（その６） 第２実施形態を示し、（ａ）図２（ａ）中Ａ−Ａ線で切断した部分の模式的な縦断面図の一例、（ｂ）図２（ｂ）中Ｂ−Ｂ線で切断した部分の模式的な縦断面図の一例 製造工程の一段階における図２（ａ）中Ａ−Ａ線で切断した部分の縦断面図の一例（その１） 製造工程の一段階における図２（ａ）中Ａ−Ａ線で切断した部分の縦断面図の一例（その２） 製造工程の一段階における図２（ａ）中Ａ−Ａ線で切断した部分の縦断面図の一例（その３） 製造工程の一段階における図２（ａ）中Ａ−Ａ線で切断した部分の縦断面図の一例（その４） 製造工程の一段階における図２（ａ）中Ａ−Ａ線で切断した部分の縦断面図の一例（その５） 製造工程の一段階における図２（ａ）中Ａ−Ａ線で切断した部分の縦断面図の一例（その６） 第３実施形態を示し、（ａ）図２（ａ）中Ａ−Ａ線で切断した部分の模式的な縦断面図の一例、（ｂ）図２（ｂ）中Ｂ−Ｂ線で切断した部分の模式的な縦断面図の一例 製造工程の一段階における図２（ａ）中Ａ−Ａ線で切断した部分の縦断面図の一例（その１） 製造工程の一段階における図２（ａ）中Ａ−Ａ線で切断した部分の縦断面図の一例（その２） 第４実施形態を示し、周辺回路領域のトランジスタの模式的な平面図の一例 図２０中Ｃ−Ｃ線で切断した部分の模式的な縦断面図の一例 図２０中Ｄ−Ｄ線で切断した部分の模式的な縦断面図の一例
（第１実施形態）
以下、第１実施形態について、ＮＡＮＤ型のフラッシュメモリ装置に適用したものを図１から図９を参照して説明する。尚、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。
図１は、ＮＡＮＤ型フラッシュメモリ装置の電気的構成をブロック図によって概略的に示した一例である。この図１に示すように、ＮＡＮＤ型フラッシュメモリ装置１は、多数のメモリセルをマトリクス状に配設したメモリセルアレイＡｒ、メモリセルアレイＡｒの各メモリセルの読出／書込／消去を行う周辺回路ＰＣを有すると共に、図示しない入出力インタフェース回路などを備えている。
メモリセル領域内のメモリセルアレイＡｒには、セルユニットＵＣが複数配設されている。セルユニットＵＣは、ビット線ＢＬ側にそれぞれ接続された選択ゲートトランジスタＳＴＤと、ソース線ＳＬ側に接続された選択ゲートトランジスタＳＴＳと、これら２個の選択ゲートトランジスタＳＴＤ−ＳＴＳ間に２のｋ乗個（例えば３２（＝ｍ）個）のメモリセルトランジスタＭＴが直列接続されたものである。
１つのブロックは、セルユニットＵＣをＸ方向（行方向：図１中左右方向）にｎ列並列に配列したものである。メモリセルアレイＡｒは、ブロックをＹ方向（列方向：図１中上下方向）に複数配列したものである。尚、説明を簡略化するため図１には１つのブロックを示している。
周辺回路領域はメモリセル領域の周辺に設けられており、周辺回路ＰＣはメモリセルアレイＡｒの周辺に配置されている。この周辺回路ＰＣは、アドレスデコーダＡＤＣ、センスアンプＳＡ、チャージポンプ回路を有する昇圧回路ＢＳ、転送トランジスタ部ＷＴＢなどを具備している。アドレスデコーダＡＤＣは、昇圧回路ＢＳを介して転送トランジスタ部ＷＴＢに電気的に接続されている。
アドレスデコーダＡＤＣは、外部からアドレス信号が与えられることに応じて１つのブロックを選択する。昇圧回路ＢＳは、ブロックの選択信号が与えられると外部から供給されている駆動電圧を昇圧し、転送ゲート線ＴＧを介して各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴに所定電圧を供給する。
転送トランジスタ部ＷＴＢは、転送ゲートトランジスタＷＴＧＤ、転送ゲートトランジスタＷＴＧＳ、ワード線転送ゲートトランジスタＷＴなどを備えている。転送トランジスタ部ＷＴＢは各ブロックに対応して設けられる。
転送ゲートトランジスタＷＴＧＤは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ２に接続されており、他方が選択ゲート線ＳＧＬＤに接続されている。転送ゲートトランジスタＷＴＧＳは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ１に接続されており、他方が選択ゲート線ＳＧＬＳに接続されている。また、転送ゲートトランジスタＷＴは、ドレイン／ソースのうち一方がワード線駆動信号線ＷＤＬにそれぞれ接続されており、他方がメモリセルアレイＡｒ内に設けられるワード線ＷＬにそれぞれ接続されている。
Ｘ方向に配列された複数のセルユニットＵＣにおいて、それぞれの選択ゲートトランジスタＳＴＤのゲート電極ＳＧは選択ゲート線ＳＧＬＤによって電気的に接続されている。同じくそれぞれの選択ゲートトランジスタＳＴＳのゲート電極ＳＧは選択ゲート線ＳＧＬＳによって電気的に接続されている。選択ゲートトランジスタＳＴＳのソースは、ソース線ＳＬに共通接続されている。Ｘ方向に配列された複数のセルユニットＵＣのメモリセルトランジスタＭＴは、それぞれゲート電極ＭＧがワード線ＷＬによって電気的に接続されている。
各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴは、ゲート電極が転送ゲート線ＴＧによって互いに共通接続されており、昇圧回路ＢＳの昇圧電圧供給端子に接続されている。センスアンプＳＡは、ビット線ＢＬに接続されており、データの読出時に当該データを一時的に保存するラッチ回路を接続している。
図２（ａ）は、メモリセル領域の一部のレイアウトパターンの一例である。図２（ａ）に示すように、半導体基板としてのシリコン基板２のメモリセル領域には、トレンチ内に絶縁膜を埋め込むＳＴＩ（shallow trench isolation）構造の素子分離領域Ｓｂが図２（ａ）中Ｙ方向に沿って延伸して形成される。この素子分離領域Ｓｂは、図２（ａ）中、Ｘ方向に所定間隔で複数形成される。これにより、素子領域Ｓａが図２（ａ）中のＹ方向に沿って延伸形成されることになり、シリコン基板２の表層部に複数の素子領域ＳａがＸ方向に分離して形成される。
ワード線ＷＬは、素子領域Ｓａと直交して交差する方向（図２（ａ）中Ｘ方向）に沿って延伸形成される。ワード線ＷＬは、図２（ａ）中Ｙ方向に所定間隔で複数本形成されている。ワード線ＷＬと交差する素子領域Ｓａ上方には、メモリセルトランジスタＴｒｍのゲート電極ＭＧが形成される。
Ｙ方向に隣接した複数のメモリセルトランジスタＴｒｍはＮＡＮＤ列の一部となる。選択ゲートトランジスタＴｒｓは、ＮＡＮＤ列の両端部メモリセルトランジスタＴｒｍのＹ方向両外側に隣接してそれぞれ設けられる。選択ゲートトランジスタＴｒｓはＸ方向に複数設けられており、複数の選択ゲートトランジスタＴｒｓのゲート電極ＳＧは選択ゲート線ＳＧＬを通じて電気的に接続される。なお選択ゲート線ＳＧＬと交差する素子領域Ｓａ上に、選択ゲートトランジスタＴｒｓのゲート電極ＳＧが形成される。
図２（ｂ）は周辺回路領域のトランジスタＴｒＰのレイアウトの一例を示している。シリコン基板２には、矩形状の活性領域Ｓａａを残すように素子分離領域Ｓｂｂが形成される。周辺回路領域に形成されるトランジスタＴｒＰは、この矩形状の活性領域Ｓａａに設けられる。活性領域Ｓａａには、これを横切るように孤立したゲート電極ＰＧが形成され、その両側に不純物を拡散して形成したソース／ドレイン領域が設けられる。また、ゲート電極ＰＧへのゲートコンタクト１８は素子分離領域Ｓｂｂ上に配置されている。
図３（ａ）、（ｂ）はそれぞれメモリセル領域および周辺回路領域内の素子構成の断面構造の一例を模式的に示している。図３（ａ）は、図２（ａ）のＡ−Ａ線に沿う部分のメモリセルトランジスタＴｒｍおよび選択ゲートトランジスタＴｒｓの縦断面図である。図３（ｂ）は、図２（ｂ）のＢ−Ｂ線に沿う部分の周辺回路のトランジスタＴｒＰの縦断面図である。なお、これら図３（ａ）、（ｂ）では、メモリセルトランジスタＴｒｍ、選択ゲートトランジスタＴｒｓおよびトランジスタＴｒｐの各ゲート電極を分離する加工を施した後の状態を示している。
図３（ａ）において、シリコン基板２の上面にシリコン酸化膜などからなるゲート絶縁膜３が形成される。ゲート絶縁膜３の上面にメモリセルトランジスタＴｒｍのゲート電極ＭＧおよび選択ゲートトランジスタＴｒｓのゲート電極ＳＧが所定間隔で形成される。メモリセルトランジスタＴｒｍは、ゲート電極ＭＧとその両側のシリコン基板２に形成されたソース／ドレイン領域２ａとを含む構成である。メモリセルトランジスタＴｒｍはＹ方向（図２（ａ）参照）に複数隣接して形成される。
これらメモリセルトランジスタＴｒｍの端部のものに隣接して選択ゲートトランジスタＴｒｓが形成される。図示の選択ゲートトランジスタＴｒｓのゲート電極ＳＧには、メモリセルトランジスタＴｒｍのゲート電極ＭＧと反対側に隣接するブロックの選択ゲートトランジスタＴｒｓが所定間隔を存して形成されている。一対の選択ゲートトランジスタＴｒｓの間のドレイン領域２ｂとなる側にはビット線コンタクトが形成される。
メモリセルトランジスタＴｒｍのゲート電極ＭＧは、ゲート絶縁膜３上に、多結晶シリコン膜４、電極間絶縁膜５、多結晶シリコン膜６、７、窒化タングステン（ＷＮ）膜８、タングステン（Ｗ）膜９およびシリコン窒化膜１０を順に積層したものである。多結晶シリコン膜４は、第１電極膜として形成され、メモリセルトランジスタＴｒｍにおいては浮遊ゲート電極として機能する。多結晶シリコン膜６、７は、それぞれ第２電極膜、第３電極膜として形成される。窒化タングステン膜８はバリアメタル膜として形成され、タングステン膜９は金属膜として形成される。多結晶シリコン膜６、７、窒化タングステン膜８、タングステン膜９は制御ゲート電極（ワード線）として機能する。電極間絶縁膜５は、例えばＯＮＯ（oxide-nitride-oxide）膜やＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜あるいは高誘電率を有する絶縁膜などが用いられる。
シリコン基板２の表層部において、ゲート電極ＭＧ−ＭＧ間、ゲート電極ＳＧ−ＭＧ間にはソース／ドレイン領域２ａが設けられ、ゲート電極ＳＧ−ＳＧ間（図３（ａ）中ゲート電極ＳＧの右側の位置）にはドレイン領域２ｂが設けられる。
選択ゲートトランジスタＴｒｓのゲート電極ＳＧは、メモリセルトランジスタＴｒｍのゲート電極ＭＧとほぼ同様の構造である。ゲート電極ＳＧは、ゲート絶縁膜３上に、多結晶シリコン膜４、電極間絶縁膜５、多結晶シリコン膜６、７、窒化タングステン膜８、タングステン膜９およびシリコン窒化膜１０を順に積層したものである。ゲート電極ＳＧにおいては、多結晶シリコン膜６および電極間絶縁膜５の中央部に幅寸法Ｗの開口５ａが設けられ、多結晶シリコン膜４には凹部４ａが形成されている。
多結晶シリコン膜７は、多結晶シリコン膜６上および開口５ａおよび凹部４ａを埋めるように形成されており、開口５ａを介して多結晶シリコン膜４と電気的に導通する状態とされている。多結晶シリコン膜７の膜厚は、多結晶シリコン膜６上の位置で、電極間絶縁膜５の開口５ａの幅寸法Ｗの１／２よりも小さい膜厚Ｔとなるように形成されている。なお、多結晶シリコン膜７の上面は、凹部４ａの位置においても僅かな段差が発生している場合があるが、この場合においても多結晶シリコン膜７の上面はほぼフラットな状態に形成されている。この結果、多結晶シリコン膜７の上面の窒化タングステン膜８は、ほぼ均一な膜厚で形成されている。また、窒化タングステン膜８は凹部４ａの上方においてもほぼフラットな状態に形成されている。
次に、図３（ｂ）を参照して周辺回路領域のトランジスタＴｒＰの構成について説明する。周辺回路領域のトランジスタＴｒＰについては、前述の選択ゲートトランジスタＴｒｓとほぼ同様の構成である。このトランジスタＴｒＰにおいては、シリコン基板２を加工することにより、素子形成領域Ｓａａが、周囲を素子分離領域Ｓｂｂにより包囲されている。シリコン基板２の上面にゲート絶縁膜３が形成されている。ゲート絶縁膜３は、トランジスタＴｒＰの種類によって耐圧が異なるので、耐圧が高いものでは厚い膜厚で形成される。第１ゲート絶縁膜３上にゲート電極ＰＧが形成される。
ゲート電極ＰＧは、ゲート絶縁膜３上に、多結晶シリコン膜４、電極間絶縁膜５、多結晶シリコン膜６、７、窒化タングステン膜（ＷＮ）８、タングステン（Ｗ）膜９およびシリコン窒化膜１０を積層したものである。ゲート電極ＰＧにおいては、多結晶シリコン膜６および電極間絶縁膜５の中央部に開口５ｂが設けられ、多結晶シリコン膜４には凹部４ｂが形成されている。なお、開口５ｂの幅ＷＰは、開口５ａの幅Ｗよりも大きい。周辺トランジスタＴｒｐのゲート幅は、選択ゲートトランジスタＴｒｓのゲート幅よりも広い場合が多い。その結果、周辺トランジスタＴｒｐの開口５ｂの幅をゲート幅の広さに合わせて大きくすることにより、多結晶シリコン膜７と多結晶シリコン膜４の接触抵抗を小さくすることができる。多結晶シリコン膜７は、多結晶シリコン膜６上および開口５ｂおよび凹部４ｂを埋めるように形成されて、多結晶シリコン膜４と電気的に導通した状態とされている。多結晶シリコン膜７は、開口５ｂにおいて凹部４ｂの段差に応じた段差を有する。また、多結晶シリコン膜７は、前述同様の膜厚Ｔで形成されており、凹部４ｂ内の開口５ｂの側壁部分が膜厚Ｔよりも厚い寸法Ｄ（＞Ｔ）となるように形成されていて、表面の段差をなだらかな形状としている。すなわち、開口５ｂにおいて、多結晶シリコン膜７の落ち込む傾きが、多結晶シリコン膜６または電極間絶縁膜５の側面の傾きよりも小さくなっている。また、開口５ｂにおいて、多結晶シリコン膜７の落ち込む傾きが、多結晶シリコン膜４における凹部４ｂの傾きよりも小さくなっている。この結果、多結晶シリコン膜７の上面の窒化タングステン膜８は、開口５ｂの上方においてなだらかな段差形状を有し、ほぼ均一な膜厚で形成されている。
上記構成によれば、メモリセルトランジスタＴｒｍのゲート電極ＭＧとして、制御ゲート電極となる多結晶シリコン膜６、７の膜厚を薄くすると共に、その上面に窒化タングステン膜８を介してタングステン膜９を積層した構成とすることで、ワード線の低抵抗化を図ることができる。また、多結晶シリコン膜６、７を薄く形成することで、ゲート加工時のアスペクト比を低くして加工性を高めることに貢献している。
次に、図３（ａ）に示した構成に至る製造工程の一例について、図４から図９を参照して説明する。なお、本実施形態の説明では特徴部分を中心に説明するが、一般的な工程であれば各工程間に他の工程を追加しても良いし、工程を削除することもできる。また、各工程は実用的に可能であれば、適宜入れ替えても良い。
図４において、シリコン基板２の上面にゲート絶縁膜３として熱酸化法などを用いて所定膜厚のシリコン酸化膜を形成し、さらに、ゲート絶縁膜３の上面に多結晶シリコン膜４を形成する。この後、図示はしていないが、多結晶シリコン膜の上面にハードマスク用のシリコン窒化膜などを形成し、多結晶シリコン膜４、ゲート絶縁膜３をエッチングすると共に、シリコン基板２を所定深さまでエッチングして素子分離溝を形成する。素子分離溝内に素子分離絶縁膜を埋め込んで素子分離領域Ｓｂを形成し、これによりシリコン基板２の表面部に素子形成領域Ｓａを形成する。なお、この工程では、同時に周辺回路領域の素子分離領域Ｓｂｂが形成され、これによってシリコン基板２に素子形成領域Ｓａａが形成される。なお、素子分離領域Ｓｂの加工で図４に示す部分の形状には変化はない。
次に、図５に示すように、多結晶シリコン膜４の上面に電極間絶縁膜５を形成する。電極間絶縁膜５としては、前述のようにＯＮＯ膜あるいはＮＯＮＯＮ膜などを形成する。続いて、電極間絶縁膜５および素子分離絶縁膜Ｓｂの上面を覆うように第２電極膜としての多結晶シリコン膜６を所定膜厚で形成する。
次に、図６に示すように、選択ゲートトランジスタＴｒｓのゲート電極ＳＧに対応する位置にフォトリソグラフィ技術を用いて開口５ａおよび凹部４ａを形成する。具体的には、ＲＩＥ（reactive ion etching）法により、多結晶シリコン膜６および電極間絶縁膜５をエッチングして所定幅寸法Ｗの開口５ａを形成し、さらに多結晶シリコン膜４に所定深さ寸法Ｈ（多結晶シリコン膜６の表面から凹部４ａ底面までの深さ寸法）の凹部４ａを形成する。エッチング処理の後は、多結晶シリコン膜６の表面、開口５ａおよび凹部４ａの表面を、洗浄処理により清浄状態にする。
次に、図７に示すように、多結晶シリコン膜６の上面および凹部４ａ内を埋めるように多結晶シリコン膜７ａを所定膜厚Ｔ０で形成する。この場合、多結晶シリコン膜７ａの成膜時の膜厚Ｔ０は、開口５ａの幅寸法Ｗの１／２よりも大きく（Ｔ０＞Ｗ／２）設定されている。例えば、開口５ａの幅寸法Ｗが４０〜５０ｎｍ程度の場合に、多結晶シリコン膜７ａの膜厚Ｔ０は、２０〜２５ｎｍよりも大であって、３５ｎｍ以上もしくは工程能力を十分に考慮して６０〜７０ｎｍに設定している。成膜後の多結晶シリコン膜７ａの上面には凹部４ａに対応する位置に僅かな段差が発生するが、その段差寸法ｈは凹部４ａの深さ寸法Ｈに比べて十分小さく、例えば１０ｎｍ以下とすることができる。
次に、図８に示すように、多結晶シリコン膜７ａに対してエッチバック処理を行なって多結晶シリコン膜７ａの上部を除去する。その結果、多結晶シリコン膜７ａの膜厚は膜厚Ｔの多結晶シリコン膜７となる。前述のように、多結晶シリコン膜７の膜厚Ｔは、開口５ａの幅寸法Ｗの１／２以下の寸法（Ｔ≦Ｗ／２）である。異方性エッチングを用いてエッチバック処理を行った場合、多結晶シリコン膜７ａの成膜時に発生していた僅かな段差はエッチバック処理後にも残ることがある。しかしながら、エッチバック後の多結晶シリコン膜７ａの段差寸法は成膜時の段差寸法ｈとほぼ同じである。これにより、多結晶シリコン膜７は、開口ａおよび凹部４ａ内に埋め込まれた状態で且つ上面がほぼ平坦な状態に形成されている。
次に、図９に示すように、多結晶シリコン膜７の上面に、スパッタ法により窒化タングステン膜８およびタングステン膜９を順に形成する。窒化タングステン膜８はバリアメタル膜として機能させるものである。ここで、多結晶シリコン膜７の上面がほぼ平坦な状態に形成されているので、窒化タングステン膜８は、段切れを発生することなく均一な膜厚で形成される。これにより、タングステン膜９を、窒化タングステン膜８を介した状態で形成することができ、タングステン膜９が多結晶シリコン膜７と直接接触することで反応するのを抑制できる。
続いて、図３に示すように、タングステン膜９の上面にシリコン窒化膜１０を形成した後にゲート加工を行ってゲート電極ＭＧおよびＳＧを形成する。このゲート加工では、シリコン窒化膜１０をハードマスクとし、ＲＩＥ法によりタングステン膜９、窒化タングステン膜８、多結晶シリコン膜７、６、電極間絶縁膜５、多結晶シリコン膜４をエッチングしてゲート電極ＭＧ、ＳＧを分離形成する。ゲート加工後には、イオン注入によりゲート電極ＭＧ、ＳＧ間のシリコン基板２の表面に不純物を導入して拡散領域２ａ、２ｂなどを形成する。
なお、周辺回路のトランジスタＴｒｐに対しても同様の加工工程を経ることで、図３（ｂ）に示す構成を得る。この場合、電極間絶縁膜５に形成する開口５ｂは、選択ゲートトランジスタＴｒｓのゲート電極ＳＧに比べて開口幅が広いので、多結晶シリコン膜７ａを成膜した時点で、中央部には凹部４ｂに対応した凹部が発生している。しかしながら、前述したように、ゲート電極ＳＧにおける電極間絶縁膜５の開口５ａの開口幅Ｗに比べて多結晶シリコン膜７ａの膜厚Ｔ０を大きくしているので、開口５ｂの側壁部での落ち込みの傾きを、多結晶シリコン膜６または電極間絶縁膜５の側面の傾きよりも小さく、さらには、多結晶シリコン膜４における凹部４ｂの傾きよりも小さくすることができる。また、エッチバック処理では、開口５ｂの側壁部でエッチング量が少なくスペーサ状（上から下になだらかに変化する形状）に残るため、膜厚Ｔよりも幅広の寸法Ｄの側壁部が形成されている。この後、図示はしていないが、層間絶縁膜を形成してゲート電極ＭＧ、ＳＧの上面を覆い、コンタクト等を形成してＮＡＮＤ型フラッシュメモリ装置１を形成する。
このような本実施形態によれば、多結晶シリコン膜６の上面に、電極間絶縁膜５の開口５ａの幅寸法Ｗの１／２よりも厚い膜厚の多結晶シリコン膜７ａを成膜し、多結晶シリコン膜７ａの上面に凹部４ａに起因した段差が発生するのを低減した。この後、エッチバック処理により多結晶シリコン膜７ａをエッチングすることで開口５ａの幅寸法Ｗの１／２以下の所定膜厚Ｔとなるように加工して第３電極膜としての多結晶シリコン膜７を形成した。これにより、多結晶シリコン膜７を所定膜厚Ｔに成膜する場合に発生する段差に比べて平坦度を高くすることができる。そして、多結晶シリコン膜７の上面に形成するバリアメタル膜としての窒化タングステン膜８の成膜において、段切れを発生させることなく均一な膜厚とすることができる。
この結果、電極間絶縁膜５の上面に形成する制御ゲート電極として、比較的薄い膜厚の多結晶シリコン膜６、７を設けて金属膜としてタングステン膜９を設ける構成とする場合でも段差に起因した不具合を回避することができる。さらに、多結晶シリコン膜６、７を薄くすることで、アスペクト比を低減させた状態でゲート加工を行えるので、工程能力の向上も図ることができる。
（第２実施形態）
図１０から図１６は第２実施形態を示すもので、以下第１実施形態と異なる部分について説明する。
この実施形態では、図１０（ａ）に示すように、選択ゲートトランジスタＴｒｓのゲート電極ＳＧにおいては、多結晶シリコン膜７に代えて多結晶シリコン膜１１を設けている。すなわち、第３電極膜としての多結晶シリコン膜１１は、第２電極膜である多結晶シリコン膜６上に残さず、開口５ａおよび凹部４ａが形成された部分を埋め込まれたものとして形成されている。開口５ａおよび凹部４ａ内に形成される多結晶シリコン膜１１は、開口ａの中央部に位置する上面に僅かな段差が残る状態となっているが、この段差は第１実施形態で説明したと同様の段差寸法ｈ程度のものであり、上面に形成する窒化タングステン膜８の形成に支障をきたすものではない。
また、図１０（ｂ）に示すように、この実施形態では、周辺回路部のトランジスタＴｒｐのゲート電極ＰＧの構成として、多結晶シリコン膜１１ａが開口５ｂおよび凹部４ｂの一部に残る状態とされている。多結晶シリコン膜１１ａは、開口５ｂの側壁部に加工時に残るスペーサ状に形成されている。また、このようにスペーサ状に多結晶シリコン膜１１ａが形成されているので、開口５ｂの側壁部の傾きよりもなだらかな形状となっているので、この上面に形成される窒化タングステン膜８は段切れを起こすことなく均一な膜厚で形成されている。
次に、上記構成の製造工程について、第１実施形態と異なる部分を説明する。
第１実施形態と同様にして図５に示す状態まで形成される。すなわち、シリコン基板２上にゲート絶縁膜３、第１電極膜としての多結晶シリコン膜４、電極間絶縁膜５、第２電極膜としての多結晶シリコン膜５が順に形成された状態である。
図１１に示すように、多結晶シリコン膜５の上面にシリコン酸化膜１２が所定膜厚で形成される。この場合、シリコン酸化膜１２は、多結晶シリコン膜５を熱酸化することによって形成しても良いし、ＣＶＤ法等によって多結晶シリコン膜５上に成膜しても良い。なお、シリコン酸化膜１２は、加工工程で使用するものである。
次に、図１２に示すように、ゲート電極ＳＧに対応する位置にフォトリソグラフィ技術を用いて開口５ａおよび凹部４ａ（上面からの深さ寸法Ｈ）を形成する。ここでは、前述同様に、ＲＩＥ法により、多結晶シリコン膜６および電極間絶縁膜５をエッチングして所定幅寸法Ｗの開口５ａおよび多結晶シリコン膜４に凹部４ａを形成する。エッチング処理の後は、シリコン酸化膜１２の表面、開口５ａおよび凹部４ａの表面を、洗浄処理により清浄状態にする。
次に、図１３に示すように、多結晶シリコン膜６の上面および凹部４ａ内を埋めるように多結晶シリコン膜１１ａを所定膜厚Ｔ０で形成する。多結晶シリコン膜１１ａの成膜時の膜厚Ｔ０は、開口５ａの幅寸法Ｗの１／２よりも大きく（Ｔ０＞Ｗ／２）設定されている。多結晶シリコン膜１１ａの膜厚は、第１の実施形態と同様の条件で形成する。成膜後に、多結晶シリコン膜１１ａの上面には凹部４ａに対応する位置に僅かな段差が発生するが、その段差寸法ｈは凹部４ａの深さ寸法Ｈに比べて十分小さく、例えば１０ｎｍ以下である。
次に、図１４に示すように、多結晶シリコン膜１１ａに対してエッチバック処理を行なってシリコン酸化膜１２上の部分を除去し、さらに開口５ａおよび凹部４ａに残る多結晶シリコン膜１１の上面を多結晶シリコン膜６の上面高さよりも若干掘り下げる程度までエッチングする。ここでは、エッチバック処理にあたって多結晶シリコン膜を選択エッチングする条件で行うので、シリコン酸化膜１２がエッチングストッパとなり、シリコン酸化膜１２上に残る多結晶シリコン膜１１ａが発生しないように確実にエッチングをすることができる。また、これにより、多結晶シリコン膜１１は、開口５ａおよび凹部４ａ内に埋め込まれた状態で且つ上面がほぼ平坦な状態に形成されている。
次に、図１５に示すように、エッチバック処理後の表面を清浄にするための後処理を行うと共に、希弗酸液などによりシリコン酸化膜１２を除去する。
続いて、図１６に示すように、多結晶シリコン膜６および７の上面に、スパッタ法により窒化タングステン膜８およびタングステン膜９を連続的に形成する。バリアメタル膜としての窒化タングステン膜８は、多結晶シリコン膜１１の上面がほぼ平坦な状態に形成されているので、段切れを発生することなく均一な膜厚で形成される。これにより、窒化タングステン膜８を介した状態でタングステン膜９を形成することができ、タングステン膜９が多結晶シリコン膜６および７と直接接触することで反応するのを抑制できる。
この後、図１０に示すように、第１実施形態と同様にして、タングステン膜９の上面にシリコン窒化膜１０を形成した後にゲート加工を行ってゲート電極ＭＧおよびＳＧを形成する。さらに、ゲート加工後には、イオン注入によりゲート電極ＭＧ、ＳＧ間のシリコン基板２の表面に不純物を導入して拡散領域２ａ、２ｂなどを形成する。
なお、周辺回路のトランジスタＴｒｐに対しても同様の加工工程を経ることで、図１０（ｂ）に示す構成を得る。この場合、多結晶シリコン膜１１ａのエッチバック処理では、シリコン酸化膜１２が露出するまでエッチングをするので、開口５ｂおよび凹部４ｂの部分では、側壁部分にスペーサ状に残る部分を除いて凹部４ｂ内の多結晶シリコン膜１１ａが除去され、多結晶シリコン膜４の上面が露出する。さらに、この後、図示はしていないが、層間絶縁膜を形成してゲート電極ＭＧ、ＳＧの上面を覆い、コンタクト等を形成してＮＡＮＤ型フラッシュメモリ装置１を形成する。
このような第２実施形態によれば、第１実施形態と同様の効果が得られると共に、多結晶シリコン膜１１を多結晶シリコン膜６上に形成していないので、ゲート電極加工の際に全体の高さを低くすることができる。これにより、ゲート加工時のアスペクト比を低減して工程能力を向上させることができる。
また、シリコン酸化膜１２をストッパ膜として多結晶シリコン膜１１ａをエッチバック処理で除去するので、シリコン酸化膜１２上の多結晶シリコン膜を確実に除去できる。また、第２電極膜として多結晶シリコン膜６を所定膜厚に形成したものを維持できる。すなわち、選択ゲートトランジスタＴｒｓや周辺回路トランジスタＴｒｐの多結晶シリコン膜６の膜厚に依存されず、多結晶シリコン膜６の膜厚をメモリセルトランジスタＴｒｍの特性が最も良くなる厚さに設定することができる。これにより、メモリセルトランジスタＴｒｍの制御ゲート電極を構成する第２電極膜として多結晶シリコン膜６の膜厚をコントロールすることで電気的特性の安定性を図ることに貢献できる。
なお、上記製造工程に代えて、シリコン酸化膜１２を設けない工程を採用することもできる。この場合には、第１実施形態における図７に示す状態からエッチバック処理で、ストッパとなるシリコン酸化膜１２が存在しないが、多結晶シリコン膜６上の多結晶シリコン膜１１ｂを時間管理などのエッチング条件で加工することで、図１０（ａ）の構成を得ることができる。
また、この場合において、予め第２電極膜である多結晶シリコン膜６を所定膜厚以上に形成しておいて、多結晶シリコン膜６上の多結晶シリコン膜１１ｂをエッチバック処理で除去し、さらに多結晶シリコン膜６をエッチバック処理により除去していって、多結晶シリコン膜６を所定膜厚になるようにすることで図１０（ａ）に示す構成を得ることもできる。
（第３実施形態）
図１７〜図１９は第３実施形態を示すもので、第１実施形態と異なる部分について説明する。
この実施形態では、図１７（ａ）に示すように、選択ゲートトランジスタＴｒｓのゲート電極ＳＧにおいては、多結晶シリコン膜７に代えて多結晶シリコン膜７ｃを設けている。第１実施形態における多結晶シリコン膜７は、凹部４ａの上部に位置する部分に若干の段差が発生していたのに対して、この実施形態における多結晶シリコン膜７ｃでは段差が発生していない平坦な状態に形成されている。また、図１７（ｂ）に示すように、この実施形態では、周辺回路部のトランジスタＴｒｐのゲート電極ＰＧの構成として、多結晶シリコン膜７ｃについても同様にして平坦な状態に形成されている。
したがって、選択ゲートトランジスタＴｒｓのゲート電極ＳＧおよび周辺回路部のトランジスタＴｒｐのゲート電極ＧＰのいずれにいても、多結晶シリコン膜７ｃの上面に形成する窒化タングステン膜８は段切れを起こすことなく均一な膜厚で形成されている。
次に、上記構成の製造工程について、第１実施形態と異なる部分を説明する。
第１実施形態と同様にして図７に示す状態まで形成される。すなわち、多結晶シリコン膜６の上面および凹部４ａ内を埋めるように多結晶シリコン膜７ａが所定膜厚Ｔ０で形成される。多結晶シリコン膜７ａの成膜時の膜厚Ｔ０は、第１実施形態と同様にして開口５ａの幅寸法Ｗの１／２よりも大きく（Ｔ０＞Ｗ／２）設定されている。成膜後の多結晶シリコン膜７ａの上面には凹部４ａに対応する位置に段差寸法ｈの僅かな段差が発生している。
次に、図１８に示すように、多結晶シリコン膜７ａに対してエッチバック処理の一態様として、ＣＭＰ（chemical mechanical polishing）法により表面を研削することで、エッチバックを行なって上部を平坦化するものである。これにより、多結晶シリコン膜７ａを所定量だけ研削（エッチバック処理）して膜厚Ｔの多結晶シリコン膜７ｃとする。この場合、多結晶シリコン膜７の膜厚Ｔは、開口５ａの幅寸法Ｗの１／２以下の寸法（Ｔ≦Ｗ／２）である。ＣＭＰ法によるエッチバック処理（平坦化処理）では、多結晶シリコン膜７ｃの上面は全面的にほぼ平坦に仕上げられるので、段差は発生しない。ＣＭＰ法によるエッチバック処理を行った後には、処理表面を清浄にするための後処理を行う。
なお、図示のように、多結晶シリコン膜７ｃを多結晶シリコン膜６上に残す状態としても良いし、第２実施形態と同様に、多結晶シリコン膜６上の多結晶シリコン膜７ｃを残さない状態としても良い。さらには、多結晶シリコン膜６まで研削を行なって所定膜厚とするように処理しても良い。
続いて、図１９に示すように、多結晶シリコン膜７ｃの上面に、スパッタ法により窒化タングステン膜８およびタングステン膜９を順次形成する。バリアメタル膜としての窒化タングステン膜８は、多結晶シリコン膜７ｃの上面が平坦な状態に形成されているので、段切れを発生することなく均一な膜厚で形成される。これにより、均一な膜厚の窒化タングステン膜８を介した状態でタングステン膜９を形成することができ、タングステン膜９が多結晶シリコン膜６および７と直接接触することで反応するのを抑制できる。
この後、図１７に示すように、第１実施形態と同様にして、タングステン膜９の上面にシリコン窒化膜１０を形成した後にゲート加工を行ってゲート電極ＭＧおよびＳＧを形成する。さらに、ゲート加工後には、イオン注入によりゲート電極ＭＧ、ＳＧ間のシリコン基板２の表面に不純物を導入して拡散領域２ａ、２ｂなどを形成する。なお、周辺回路のトランジスタＴｒｐに対しても同様の加工工程を経ることで、図１０（ｂ）に示す構成を得る。
このような第３実施形態によれば、第１実施形態と同様の効果が得られると共に、多結晶シリコン膜７ａをＣＭＰ法により平坦化（エッチバック処理）して所定膜厚Ｔとなるように加工するので、加工後の多結晶シリコン膜７ｃの上面をさらに平坦な状態に形成することができる。
（第４実施形態）
図２０〜図２２は第４実施形態を示すもので、以下第１実施形態と異なる点について説明する。第１実施形態では周辺回路トランジスタＴｒｐのゲート電極ＰＧへのゲートコンタクト１８を素子分離膜上に配置していた。これに対して、本実施形態では、開口５ｂの直上にゲートコンタクト１８が配置されている。
図２０は周辺回路部のトランジスタＴｒｐを２個配置した状態のレイアウトの一例を示している。この構成では、素子分離絶縁膜Ｓｂｂで囲まれた矩形状の素子形成領域Ｓａａの中央上部にこれを横切るようにゲート電極ＰＧが形成されている。ゲート電極ＰＧの両脇の素子形成領域Ｓａａには所定濃度の不純物が導入されたソース／ドレイン領域が形成される。ゲート電極ＰＧは、素子形成領域Ｓａａに対応する部分に電極間絶縁膜５の開口５ｂが形成されている。ソース／ドレイン領域のそれぞれにはコンタクト１７が形成され、ゲート電極ＰＧの開口５ｂの中央上部にはゲートコンタクト１８が形成されている。
図２１は図２０中Ｃ−Ｃ線で示す部分の断面の一例を示し、図２２は図２０中Ｄ−Ｄ線で示す部分の断面の一例を示している。これら図２１、図２２において、周辺回路部のゲート電極ＰＧとして、シリコン基板２上に、ゲート絶縁膜３、多結晶シリコン膜４、電極間絶縁膜５、多結晶シリコン膜６、７、窒化タングステン膜８、タングステン膜９、シリコン窒化膜１０およびシリコン酸化膜１３が順に積層されている。
電極間絶縁膜５および多結晶シリコン膜６は両側の所定範囲を除いて開口５ｂが形成され、多結晶シリコン膜４には開口５ｂに対応した凹部４ｂが形成されている。多結晶シリコン膜７は、開口５ｂ、凹部４ｂを埋め込むように形成され、開口５ｂの内側の領域で凹部が形成されている。また、多結晶シリコン膜７は、開口５ｂの側壁部分で上から下に行くに従い熱くなるスペーサ状に形成されている。これは、第１実施形態で述べたように、多結晶シリコン膜７ａを厚い膜で形成し、これをエッチバック処理により薄くすることで多結晶シリコン膜７を形成しているからである。この結果、窒化タングステン膜７およびタングステン膜８は、段切れ等が発生することなくほぼ一定の膜厚で形成されている。
ゲート電極ＰＧの側壁にはシリコン酸化膜１４が形成されている。ゲート電極ＰＧ、シリコン酸化膜１４、シリコン基板２のソース／ドレイン領域および素子分離絶縁膜Ｓｂｂの上面を覆うようにシリコン酸化膜１５が形成されている。ゲート電極ＰＧを埋め込むようにシリコン酸化膜からなる層間絶縁膜１６が所定膜厚で形成されている。シリコン基板２には、ソース／ドレイン領域に対応する位置に不純物拡散領域２ｃが形成され、さらにソース／ドレイン領域のシリコン酸化膜１４でマスクされた部分を除いて高濃度の不純物拡散領域２ｄが形成されＬＤＤ（lightly doped drain）構造が形成されている。ソース／ドレイン領域のそれぞれのシリコン基板２の表面に層間絶縁膜１６およびシリコン酸化膜１５を貫通してコンタクト１７が形成されている。ゲート電極ＰＧの中央部に位置してゲートコンタクト１８が形成されている。ゲートコンタクト１８は、層間絶縁膜１６、シリコン酸化膜１７、１３、シリコン窒化膜１０を貫通してタングステン膜９に達するように形成されている。すなわち、ゲートコンタクト１８の底部はタングステン膜９中に位置している。
上記構成のゲート電極ＰＧの製造工程の一例を説明する。第１実施形態における図３の構成であるシリコン窒化膜１０を形成した後に、エアギャップ形成用のシリコン酸化膜１４を形成してゲート電極ＭＧ間にエアギャップを形成している。この後、例えば、異方性エッチングによりシリコン酸化膜１４を、選択ゲートトランジスタＴｒｓのゲート電極ＳＧと共に周辺回路トランジスタＴｒｐのゲート電極ＰＧの側面のみに残るようにスペーサ加工を行う。
続いて、全体を覆うようにシリコン酸化膜１５を形成し、さらに層間絶縁膜１６を形成し全体を平坦化する。次に、層間絶縁膜１６にコンタクトホールを形成する。ここでは、コンタクト１７およびゲートコンタクト１８のコンタクトホールを同時にＲＩＥ法により形成する。
このとき、ゲートコンタクト１８のコンタクトホールが先にタングステン膜９の表面に達するが、シリコン酸化膜のエッチングレートが高いエッチング条件、さらにはコンタクトホールを確実に形成するためのシリコンのエッチングレートが大きいエッチング条件でＲＩＥ処理をするのでタングステン膜９がストッパとなり、ゲートコンタクト１８とコンタクト１７のコンタクトホールを同時に形成することができる。なお、コンタクト１７の形成領域にエッチングストッパ用のシリコン窒化膜を配置することもできる。その結果、このシリコン窒化膜とシリコン窒化膜１０とを第１のエッチングストッパとして使用し、コンタクトホールの底部の位置の制御性を向上させることができる。その後、コンタクトホール内に金属膜を埋め込み形成してコンタクト１７およびゲートコンタクト１８を形成する。
なお、この実施形態においては、第１乃至第３実施形態で述べたように、制御ゲート電極としての多結晶シリコン膜７の膜厚を薄くした場合でも周辺部における急峻な段差を解消した構成を得ている。この場合、電極間絶縁膜５の開口５ｂの幅寸法を広くした場合でも、狭くした場合でも、第１乃至第３実施形態で説明したように、窒化タングステン膜７およびタングステン膜８を形成する際に段切れ等の不具合の発生を抑制したものとすることができる。例えば、開口５ｂにおいて窒化タングステン膜７が段切れを起こすと、タングステン膜８と多結晶シリコン膜７が直接接触することになる。すると、多結晶シリコン膜７がタングステン膜８とシリサイド反応を起こし、開口５ｂにおいてボイドが発生する可能性がある。このボイドが有る状態で、電極間絶縁膜５の開口５ｂの直上部にコンタクトホールを形成すると、コンタクトホールの底部がゲート絶縁膜３を突き抜けてシリコン基板２にまで達してしまう場合がある。コンタクト１７およびゲートコンタクト１８を同時に形成するためである。
これに対して、本実施形態では、電極間絶縁膜５の開口５ｂの直上部で、窒化タングステン膜７の段切れが発生しないため、開口５ｂの直上部にコンタクトを配置することができる。これによって、ゲートコンタクト１８を配置するための別途のスペースを設けることなく省スペース化を図ることができる。
（他の実施形態）
上記実施形態で説明したもの以外に次のような変形をすることができる。
第１実施形態では、電極間絶縁膜５の開口５ａの幅寸法Ｗを４０〜５０ｎｍとし、成膜する多結晶シリコン膜７ａの膜厚Ｔ０を５０〜６０ｎｍとする場合で説明したが、これらの寸法は適宜の値に設定することができる。開口５ａの開口幅寸法Ｗに対して多結晶シリコン膜７ａの膜厚Ｔを、Ｔ０＞Ｗ／２となるように形成し、エッチバック後の多結晶シリコン７の膜厚Ｔを、Ｔ≦Ｗ／２となるようにすれば良い。
多結晶シリコン膜７ａの膜厚Ｔ０の上限は示していないが、実質的には表面に発生する段差がエッチバック後に支障を生じない程度の膜厚を確保できていれば良い。さらに、工程能力を考慮してそれ以上の所定の膜厚を設定することは妨げない。
エッチバック処理後に残す多結晶シリコン膜７は、上述した条件を満たすものであれば、第２実施形態と同様に多結晶シリコン膜６上の膜厚がゼロとなるように加工しても良い。また、多結晶シリコン膜７の膜厚がゼロになった後、更にエッチバック処理を継続して、多結晶シリコン膜６が所定膜厚となるまで加工することもできる。
バリアメタル膜は、金属膜と多結晶シリコン膜とが反応するのを抑制する材料であれば窒化タングステン（ＷＮ）以外に、窒化タングステンシリサイド（ＷＳｉＮ）、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化タンタルシリサイド（ＴａＳｉＮ）、マンガン（Ｍｎ）、酸化マンガン（ＭｎＯ）、ニオブ（Ｎｂ）、窒化ニオブ（ＮｂＮ）、窒化モリブデン（ＭｏＮ）、バナジウム（Ｖｎ）などのさまざまな材料を用いることができる。
金属膜は、タングステン（Ｗ）以外に、タングステンシリサイド（ＷＳｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）などの材料あるいはこれらの材料を主成分とした材料を用いることができる。
また、バリアメタル膜および金属膜の組み合わせは、窒化タングステン膜およびタングステン膜の組み合わせ以外に、上記した様々な材料を用いて様々な組み合わせを実施することが可能である。
第４実施形態は、第１実施形態以外に、第２実施形態あるいは第３実施形態のいずれの構成にも適用することができる。
ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等の不揮発性半導体記憶装置にも適用できる。また、メモリセルを１ビットとして構成したものでも複数ビットとして構成したものでも適用できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
図面中、１はＮＡＮＤ型フラッシュメモリ装置（不揮発性半導体記憶装置）、２はシリコン基板（半導体基板）、３はゲート絶縁膜、４は多結晶シリコン膜（第１電極膜）、５は電極間絶縁膜、６は多結晶シリコン膜（第２電極膜）、７、７ｃ、１１は多結晶シリコン膜（第３電極膜）、８は窒化タングステン膜（バリアメタル膜）、９はタングステン膜（金属膜）、１０はシリコン窒化膜、１３はシリコン酸化膜、１６は層間絶縁膜、１７はコンタクト、１８はゲートコンタクト、Ｔｒｍはメモリセルトランジスタ、Ｔｒｓは選択ゲートトランジスタ、ＴｒＰは周辺回路領域のトランジスタ、ＭＧ、ＳＧ、ＰＧはゲート電極である。

Claims (8)

  1. 半導体基板と、
    前記半導体基板上に形成された第１絶縁膜と、
    前記第１絶縁膜上に形成された第１電極膜と、
    前記第１電極膜および前記第１絶縁膜を貫通して前記半導体基板内に至るように形成された素子分離溝内に埋め込み形成された素子分離絶縁膜と、
    前記第１電極膜および前記素子分離絶縁膜上に形成された第２絶縁膜と、
    前記第２絶縁膜上に形成された第２電極膜と、
    前記第２電極膜および前記第２絶縁膜を貫通して前記第１電極膜内に至るように形成された所定の幅寸法で所定の深さ寸法の凹部の内部を埋めるとともに前記第２電極膜上に形成された第３電極膜と、
    前記第３電極膜上に形成されたバリアメタル膜および金属膜とを備え、
    前記第３電極膜は、前記凹部の上部に位置する表面に前記凹部の深さ寸法よりも小さい段差を有し、且つ、前記第２電極膜上の部分の膜厚が前記凹部の幅寸法の１／２以下となるように形成されていることを特徴とする不揮発性半導体記憶装置。
  2. 半導体基板と、
    前記半導体基板上に形成された第１絶縁膜と、
    前記第１絶縁膜上に形成された第１電極膜と、
    前記第１電極膜上に形成された第２絶縁膜と、
    前記第２絶縁膜上に形成された第２電極膜と、
    前記第２電極膜および前記第２絶縁膜を貫通して前記第１電極膜内に至るように形成された所定の幅寸法で所定の深さ寸法の凹部の内部を埋めるとともに前記第２電極膜上に形成された第３電極膜と、
    前記第３電極膜上に形成されたバリアメタル膜および金属膜とを備え、
    前記第３電極膜は、前記第２電極膜上の部分の膜厚が前記凹部の幅寸法の１／２以下となるように形成されていることを特徴とする不揮発性半導体記憶装置。
  3. 請求項１に記載の不揮発性半導体記憶装置において、
    前記第３電極膜は、前記凹部の上部に位置する表面に段差を有することを特徴とする不揮発性半導体記憶装置。
  4. 請求項１に記載の不揮発性半導体記憶装置において、
    前記第３電極膜は、前記凹部の上部に位置する表面が平坦に形成されていることを特徴とする不揮発性半導体記憶装置。
  5. 半導体基板と、
    前記半導体基板上に形成された第１絶縁膜と、
    前記第１絶縁膜上に形成された第１電極膜と、
    前記第１電極膜上に形成された第２絶縁膜と、
    前記第２絶縁膜上に形成された第２電極膜と、
    前記第２電極膜および前記第２絶縁膜を貫通して前記第１電極膜内に至るように形成された所定の幅寸法で所定の深さ寸法の凹部の内部を埋めるように形成された第３電極膜と、
    前記第２電極膜および前記第３電極膜上に形成されたバリアメタル膜および金属膜とを備えたことを特徴とする不揮発性半導体記憶装置。
  6. 請求項１から５のいずれか一項に記載の不揮発性半導体記憶装置において、
    前記金属膜の上面を覆うように形成された層間絶縁膜と、
    前記凹部の直上部に配置され、前記層間絶縁膜を貫通して前記金属膜に達するコンタクトとを備えたことを特徴とする不揮発性半導体記憶装置。
  7. 半導体基板の上面に第１絶縁膜および第１電極膜を形成する工程と、
    前記第１電極膜上に第２絶縁膜を形成する工程と、
    前記第２絶縁膜上に第２電極膜を形成する工程と、
    前記第２電極膜および前記第２絶縁膜を貫通して前記第１電極膜内部に至るように所定幅寸法で所定深さ寸法の凹部を形成する工程と、
    前記凹部内を埋めると共に前記第２電極膜上に前記凹部の幅寸法の１／２よりも大なる膜厚の第３電極膜を形成する工程と、
    前記第３電極膜を前記第２電極膜上の膜厚が前記凹部の幅寸法の１／２以下となるようにエッチバック処理をする工程と、
    前記エッチバック処理をした前記第３電極膜上にバリアメタル膜および金属膜を形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
  8. 半導体基板の上面に第１絶縁膜および第１電極膜を形成する工程と、
    前記第１電極膜上に第２絶縁膜を形成する工程と、
    前記第２絶縁膜上に第２電極膜を形成する工程と、
    前記第２電極膜および前記第２絶縁膜を貫通して前記第１電極膜内部に至るように所定幅寸法で所定深さ寸法の凹部を形成する工程と、
    前記凹部内を埋めると共に前記第２電極膜上に前記凹部の幅寸法の１／２よりも大なる膜厚の第３電極膜を形成する工程と、
    前記第２電極膜上の前記第３電極膜をエッチバックにより除去する工程と、
    前記第２電極膜上および前記凹部に残る前記第３電極膜上にバリアメタル膜および金属膜を形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
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