JP2012015301A - 半導体記憶装置 - Google Patents

Abstract

【課題】動作信頼性を向上出来る半導体記憶装置を提供すること。
【解決手段】実施形態に係る半導体記憶装置は、半導体基板１０上に第１絶縁膜１３を介在して形成された電荷蓄積層１４と、電荷蓄積層１４上に第２絶縁膜１５を介在して形成された制御ゲート１６とを具備し、制御ゲート１６は、その少なくとも一部領域１６−２において、その側面が外側に向かって膨らんだ形状を有し、制御ゲート１６において側面が膨らみ始める部分から該制御ゲート１６の頂上までの高さＨ１は、膨らみ始める部分より上の領域における制御ゲート１６の最大幅Ｗ２_max2よりも大きい。
【選択図】図３

Description

この発明の実施形態は、半導体記憶装置に関する。

従来、不揮発性半導体メモリとしてＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が知られている。またＥＥＰＲＯＭでは、制御ゲートをシリサイド化する技術が、広く知られている。

特開２００９−２３１３００号公報

しかしながら、従来のシリサイドを用いた構成であると、微細化が進行するにつれて、ＥＥＰＲＯＭの信頼性が低下するおそれがある。

この発明は、動作信頼性を向上出来る半導体記憶装置を提供する。

実施形態に係る半導体記憶装置は、半導体基板上に第１絶縁膜を介在して形成された電荷蓄積層と、前記電荷蓄積層上に第２絶縁膜を介在して形成された制御ゲートとを具備し、前記制御ゲートは、その少なくとも一部領域において、その側面が外側に向かって膨らんだ形状を有し、前記制御ゲートにおいて前記側面が膨らみ始める部分から該制御ゲートの頂上までの高さは、前記膨らみ始める部分より上の領域における該制御ゲートの最大幅よりも大きい。

一実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイの回路図。 一実施形態に係るメモリセルアレイの断面図。 一実施形態に係るメモリセルの断面図。 一実施形態に係るＮＡＮＤ型フラッシュメモリの第１製造工程の断面図。 一実施形態に係るＮＡＮＤ型フラッシュメモリの第２製造工程の断面図。 一実施形態に係るＮＡＮＤ型フラッシュメモリの第３製造工程の断面図。 一実施形態に係るＮＡＮＤ型フラッシュメモリの第４製造工程の断面図。 一実施形態に係るＮＡＮＤ型フラッシュメモリの第５製造工程の断面図。 一実施形態に係るＮＡＮＤ型フラッシュメモリの第６製造工程の断面図。 一実施形態の変形例に係るメモリセルの断面図。 一実施形態の変形例に係るメモリセルの断面図。 一実施形態の変形例に係るメモリセルの断面図。 一実施形態の変形例に係るメモリセルの断面図。 一実施形態の変形例に係るメモリセルの断面図。 一実施形態の変形例に係るメモリセルアレイの断面図。 一実施形態の変形例に係るメモリセルアレイの断面図。

以下、実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

実施形態に係る半導体記憶装置は、電荷蓄積層と制御ゲートとを具備する。電荷蓄積層は、半導体基板上に第１絶縁膜を介在して形成される。制御ゲートは、電荷蓄積層上に第２絶縁膜を介在して形成される。制御ゲートは、その少なくとも一部領域において、その側面が外側に向かって膨らんだ形状を有する。また制御ゲートにおいて側面が膨らみ始める部分から該制御ゲートの頂上までの高さは、膨らみ始める部分より上の領域における該制御ゲートの最大幅よりも大きい
この発明の一実施形態に係る半導体記憶装置について、ＮＡＮＤ型フラッシュメモリを例に挙げて、以下、説明する。

１．構成について
まず、ＮＡＮＤ型フラッシュメモリの構成について説明する。

１．１ メモリセルアレイの回路構成について
図１を用いて、本実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの回路構成について説明する。図１は、メモリセルアレイの一部領域の回路図である。

図示するようにメモリセルアレイ１は、複数のＮＡＮＤセル２を有している。ＮＡＮＤセル２の各々は、例えば３２個のメモリセルトランジスタＭＴ（それぞれを区別する際にはＭＴ０〜ＭＴ３１と呼ぶ）と、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートを備えている。なお、メモリセルトランジスタＭＴの個数は３２個に限られず、８個や１６個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。

同一行にあるメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ（ＷＬ０〜ＷＬ３１）のいずれかに共通接続される。また、同一行にある選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。選択トランジスタＳＴ１のドレインはそれぞれビット線ＢＬ（ＢＬ０〜ＢＬｍ、ｍは自然数）に接続され、選択トランジスタＳＴ２のソースはソース線ＳＬに共通に接続されている。

そして、ワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳを共通にする複数のＮＡＮＤセル２は、一括してデータが消去される。この単位はブロックと呼ばれる。図１では１つのブロックしか図示していないが、メモリセルアレイ１内には複数のブロックが含まれ、１本のビット線ＢＬに複数のＮＡＮＤセル２が接続される。また同一のワード線ＷＬに接続されたメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位は１ページと呼ばれる。

１．２ ＮＡＮＤセル２の断面構成について
次に、上記構成のＮＡＮＤセル２の断面構成について、図２を用いて説明する。図２は、本実施形態に係るＮＡＮＤセル２の、ビット線ＢＬに沿った方向における断面図である。

図示するように、ｐ型半導体（シリコン）基板１０の表面領域内にｎ型ウェル領域１１が形成され、ウェル領域１１の表面領域内にｐ型ウェル領域１２が形成されている。そしてウェル領域１２上に、ゲート絶縁膜１３を介在して、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。

メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜１３上に形成された多結晶シリコン層１４、多結晶シリコン層１４上に形成されたゲート間絶縁膜１５、及びゲート間絶縁膜４上に形成された金属シリサイド層１６を含む積層ゲート構造を有している。

メモリセルトランジスタＭＴにおいては、多結晶シリコン層１４は電荷蓄積層（例えば浮遊ゲート（ＦＧ））として機能する。他方、シリサイド層１６は制御ゲート（ＣＧ）として機能する。そして、ビット線ＢＬに直交する方向で隣接するもの同士で共通接続されて、ワード線ＷＬとして機能する。シリサイド層１６を形成する材料は、例えばＮｉＳｉである。以下では、メモリセルトランジスタＭＴの多結晶シリコン層１４及びシリサイド層１６をそれぞれ、電荷蓄積層１４及び制御ゲート１６と呼ぶことがある。制御ゲート１６は、その上部において角部が湾曲した形状を有し、且つ下部に比べて外側に膨らんだ形状を有している。制御ゲート１６の形状については、後に詳細に説明する。

選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層１４及びシリサイド層１６は、ワード線に沿った方向で隣接するもの同士で共通接続されている。そして、多結晶シリコン層１４及びシリサイド層１６が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。なお、多結晶シリコン層１４のみがセレクトゲート線として機能しても良い。この場合、選択トランジスタＳＴ１、ＳＴ２のシリサイド層１６の電位は、一定の電位、またはフローティングの状態とされる。選択トランジスタＳＴ１、ＳＴ２のシリサイド層１６は、その角部が丸められており、湾曲した形状を有している。選択トランジスタＳＴ１、ＳＴ２のシリサイド層１６の上面は、メモリセルトランジスタＭＴのシリサイド層１６の上面と同程度であるが、それよりも低くても良いし高くても良い。また、隣接するメモリセルトランジスタＭＴの積層ゲート間隔（すなわち隣接ワード線ＷＬ間隔）は、選択トランジスタＳＴ１またはＳＴ２の積層ゲートとこれに隣接するメモリセルトランジスタＭＴの積層ゲートとの間隔（すなわち、ワード線ＷＬとセレクトゲート線ＳＧＤとの間隔、またはワード線ＷＬとセレクトゲート線ＳＧＳとの間隔）よりも小さくされている。より具体的には、隣接ワード線間隔は、セレクトゲート線とワード線との隣接間隔の例えば１／２である。

ゲート電極間に位置するウェル領域１２の表面内には、ｎ型不純物拡散層１７が形成されている。不純物拡散層１７は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、不純物拡散層１７、及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２となるＭＯＳトランジスタが形成されている。

上記ゲート電極の側壁には、側壁絶縁膜１８が形成されている。側壁絶縁膜１８は、隣接するメモリセルトランジスタＭＴのゲート電極間、及び隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２のゲート電極間を埋め込んでいる。なお、側壁絶縁膜１８は、半導体基板１０表面から、或いはゲート絶縁膜１３の上端から、制御ゲート１６の途中の高さまで、形成されている。言い換えれば、側壁絶縁膜１８の上面は、ゲート間絶縁膜１５の上面よりも高く、且つ制御ゲート１６の上面よりも低い位置にある。また、隣接する選択トランジスタのゲート電極間の領域には、絶縁膜１９が形成されている。

そして、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、半導体基板１０上に層間絶縁膜２０が形成されている。層間絶縁膜２０中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）１７に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜２０上には、コンタクトプラグＣＰ１に接続される金属配線層２１が形成されている。金属配線層２１はソース線ＳＬとして機能する。また層間絶縁膜２０中には、ドレイン側の選択トランジスタＳＴ１の不純物拡散層（ドレイン）１７に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜２０上に、コンタクトプラグＣＰ２に接続される金属配線層２２が形成されている。金属配線層２２は、図示せぬ上層の領域に設けられるビット線ＢＬに接続される。

１．３ メモリセルトランジスタＭＴのゲート電極の詳細について
次に、本実施形態に係るメモリセルトランジスタＭＴのゲート電極の構成の詳細について、図３を用いて説明する。図３は、メモリセルトランジスタＭＴのゲート電極の、ビット線ＢＬに沿った方向における断面図である。

図示するように制御ゲート１６は、少なくともその上部が、下部（または電荷蓄積層１４）よりも膨張した形状を有している。換言すれば、図示するように制御ゲート１６は、ゲート間絶縁膜１５上の第１領域１６−１と、第１領域１６−１上の第２領域１６−２とを含む。また、第１領域１６−１と第２領域１６−２の境界は、おおよそ制御ゲート１６においてその側面が膨らみ始める部分である。また、積層ゲートの第１領域１６−１の側壁はテーパー形状となっており、上に行くほどその幅（チャネル長方向に沿った幅）が狭くされている。そして、制御ゲート１６の幅（チャネル長方向に沿った幅、以下同様）は第１領域１６−１と第２領域１６−２との境界において、極小値を持つ。

ここで、電荷蓄積層１４の幅（チャネル長方向に沿った幅、以下同様）をＷ１とし、制御ゲート１６の幅をＷ２と呼ぶことにする。すると、積層ゲートはテーパー形状を有しているので、電荷蓄積層１４の幅Ｗ１は、ゲート絶縁膜１３と接する部分において最大値Ｗ１＿maxを有する。

また制御ゲート１６も、その側壁がテーパー形状とされているので、第１領域１６−１は、ゲート間絶縁膜１５と接する位置において最大値Ｗ２＿max1を有する。また制御ゲート１６は、前述の通り、第１領域１６−１と第２領域１６−２との境界、すなわち膨張し始める位置において最小値Ｗ２＿minを有する。そして第２領域１６−２における最大幅Ｗ２＿max2は、Ｗ２＿minよりも大きくされている。なお本実施形態では、Ｗ２＿max2はＷ２＿max1よりも小さい（但し、逆の関係であっても良いし同じでも良い）。

そして、制御ゲート１６においてその側面が膨らみ始める部分から制御ゲート１６頂上までの高さ、言い換えれば第２領域１６−２の高さＨ１は、Ｗ２＿max2よりも大きい。すなわち、Ｈ１＞Ｗ２＿max2であり、従ってＨ１＞Ｗ２_minでもある。また、Ｈ１＞Ｗ１＿maxであっても良い。なお、Ｈ１はＷ１＿max2より大きければ良いが、より好ましくは、Ｈ１はＷ１＿max2の３倍（Ｈ１：Ｗ２＿max2＝２：１）以上であることが望ましい。

つまり、メモリセルトランジスタＭＴの積層ゲートにおいては、以下の関係が成立する。すなわち、
・Ｗ１＿max＞Ｗ２＿max2≧Ｗ２＿max1＞Ｗ２＿min （１）
・Ｈ１＞Ｗ２＿max2 （２）
但し、Ｗ１＿max：電荷蓄積層１４の最大幅
Ｗ２＿max1：制御ゲート１６の第１領域１６−１の最大幅
Ｗ２＿max2：制御ゲート１６の第２領域１６−２の最大幅
Ｗ２＿min：制御ゲート１６の最小幅であり、第１領域１６−１と第２領域１６−２との境界部分における幅、
Ｈ１：制御ゲート１６の第２領域１６−２の高さ、である。

しかしながら、これは一実施形態に係る構成に過ぎず、少なくとも上記（２）の関係が満たされれば十分であり、（１）の関係の一部が満たされない場合であっても良い。つまり、第２領域１６−２が、第１領域１６−１と接する部分から外側に膨らみ始める形状であれば、特に限定されるものでは無い。

また、メモリセルトランジスタＭＴの積層ゲートのハーフピッチは、おおよそ３０ｎｍ以下とされる。ハーフピッチとは、積層ゲートの幅と、隣接する積層ゲート間の距離との和の１／２の値である。更に言い換えれば、ワード線ＷＬの線幅と、ワード線ＷＬの隣接間隔との和の１／２の値である。例えば、隣接する電荷蓄積層１４間の距離をＳ１とし、（Ｗ１＋Ｓ１）＝Ｐ１とすれば、ハーフピッチはＰ１／２である。従って、ハーフピッチが３０ｎｍである場合には、Ｓ１、Ｗ１、Ｗ２はそれぞれ３０ｎｍ程度となるが、例えばＳ１が３０ｎｍを超える値を有し、Ｗ１、Ｗ２が３０ｎｍ未満の値を有しても良いし、逆もまた同様である。

また、第２領域１６−２では、その側面が外側に向かって（隣接する積層ゲートに向かって）膨らんでいる。そのため、第２領域１６−２が最大幅Ｗ２＿max2を有する部分での隣接する第２領域１６−２の間隔Ｓ２は、第２領域１６−２と第１領域１６−１とが接する部分での間隔Ｓ３よりも小さくなる。但し本実施形態では、間隔Ｓ２は、電荷蓄積層１４が最大幅Ｗ１＿maxを有する部分での間隔よりも小さくなる。

更に、図３では図示を省略しているが、側壁絶縁膜１８（図２参照）は、その上面がちょうど第１領域１６−１と第２領域１６−２との境界部分に位置するように設けられる。つまり制御ゲート１６は、側壁絶縁膜１８の上面が位置する高さから、外側に膨らみ始める。

２．製造方法について
次に、上記構成のＮＡＮＤセル２の製造方法について、図４乃至図９を用いて説明する。図４乃至図９は、本実施形態に係るＮＡＮＤセル２の製造工程を順次示す断面図であり。また図４乃至図９は、特にメモリセルトランジスタＭＴ２９〜ＭＴ３１及び選択トランジスタＳＴ１の形成領域を示しており、この領域におけるビット線ＢＬ方向に沿った断面図である。

まず図４に示すように、例えばｐ型シリコン基板の表面内にｎ型不純物を注入してｎ型ウェル領域１１を形成し、ウェル領域１１の表面内にｐ型不純物を注入してｐ型ウェル領域１２を形成する。引き続き、例えば熱酸化やＣＶＤ法を用いて、ウェル領域１２上にゲート絶縁膜（トンネル絶縁膜）１３を形成する。ゲート絶縁膜１３は、例えばシリコン酸化膜、オキシナイトライド膜、またはシリコン窒化膜を材料に用いて形成される。引き続き、ゲート絶縁膜１３上に、例えばＣＶＤ法により導電膜、例えば多結晶シリコン層１４が形成される。

次に、図４では図示せぬ領域において、フォトリソグラフィ工程とエッチング技術を用いて多結晶シリコン層１４、ゲート絶縁膜１３、及びウェル領域１２を選択的に除去して、ＮＡＮＤセル２間を分離する溝を形成する。その後、この溝を絶縁膜で埋め込むことで、素子分離領域を形成する。

引き続き図４に示すように、多結晶シリコン層１４及び素子分離領域上にゲート間絶縁膜１５を形成する。ゲート間絶縁膜１５は、例えば単層のシリコン窒化膜やシリコン酸化膜、またはそれらを含む積層構造、例えば、ＯＮＯ膜、ＮＯＮＯＮ膜、あるいはＴｉＯ_２、ＨｆＯ_２、Ａｌ_２Ｏ_３、ＨｆＡｌＯ_ｘ、ＨｆＡｌＳｉ、またはＨｆＳｉ膜とシリコン酸化膜またはシリコン窒化膜との積層構造で形成される。引き続き、例えばＣＶＤ法により、ゲート間絶縁膜１５上に多結晶シリコン層３０が形成される。この際、選択トランジスタＳＴ１、ＳＴ２形成予定領域では、ゲート間絶縁膜１５の少なくとも一部が除去される（図４の領域Ａ１参照）。その後、多結晶シリコン層３０上に、マスク材３１が形成される。このマスク材３１は、例えばシリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜との積層絶縁膜を材料に用いて形成される。

次に図５に示すように、フォトリソグラフィ技術とＲＩＥとを用いて、マスク材３１、多結晶シリコン層３０、ゲート間絶縁膜１５、多結晶シリコン層１４、及びゲート絶縁膜１３を、ワード線ＷＬのパターンにエッチングする。前述の通り、この際、ワード線ＷＬのハーフピッチが３０ｎｍ以下となるように、エッチングが行われる。この結果、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２の積層ゲートが形成される。この際、メモリセルトランジスタＭＴの積層ゲートの側壁はテーパー形状となる。なお、メモリセルトランジスタＭＴだけでなく、選択トランジスタＳＴ１、ＳＴ２の積層ゲートの側壁もテーパー形状となっても良い。また、ゲート絶縁膜１３がエッチングされない場合であっても良い。

引き続き図５に示すように、ウェル領域１２の表面内に、例えばリン、砒素、またはアンチモンをイオン注入する。この際、マスク材３１及び多結晶シリコン層３０、１４がイオン注入のマスクとして機能する。その結果、図示するようにウェル領域１２の表面内に、ソース領域及びドレイン領域として機能するｎ型不純物拡散層１７が形成される。

次に図６に示すように、ウェル領域１２上、並びに積層ゲートの上面及び側面に沿って絶縁膜を形成し、例えばＲＩＥによりこの絶縁膜を選択的に除去して、側壁絶縁膜１８を形成する。この側壁絶縁膜１８は、隣接する積層ゲート間を完全に埋め込む。また側壁絶縁膜１８は、多結晶シリコン層１４、３０との間でエッチング選択比の得られる材料、例えばシリコン酸化膜やシリコン窒化膜を用いて形成される。引き続き、上記積層ゲートを被覆するようにして、半導体基板１０上に絶縁膜１９が形成される。その後、ＣＭＰ法等により絶縁膜１９を研磨して、マスク材３１の上面を露出させる。この結果、絶縁膜１９は、隣接する選択トランジスタの積層ゲート間に残存する。

次に図７に示すように、例えばＲＩＥ法等により、絶縁膜１９、側壁絶縁膜１８、及びマスク材３１をエッチングする。これにより、マスク材３１が除去されて、多結晶シリコン層３０の上面が露出する。また、絶縁膜１８、１９の上面は、多結晶シリコン層３０の上面よりも低く、且つ多結晶シリコン層１４またはゲート間絶縁膜１５の上面よりも高くされる。これにより、多結晶シリコン層３０の上部における側面の少なくとも一部が露出される。

次に図８に示すように、図７の工程で露出された領域上に、金属層、例えば本実施形態ではＮｉ層３２を形成する。

次に図９に示すように、熱処理を行うことで、多結晶シリコン層３０をシリサイド化する。すなわち、この熱処理により、Ｎｉ層３２内のＮｉ原子が多結晶シリコン層３０に拡散し、多結晶シリコン層３０はＮｉＳｉ層１６に変化する。この際、Ｎｉ層３２は多結晶シリコン層３０の側面にも設けられているため、シリサイド化は多結晶シリコン層３０の上面からだけでなく側面からも進行する。その結果、本実施形態に係る構成では、メモリセルトランジスタＭＴの多結晶シリコン層３０の全てがシリサイド化される。

多結晶シリコン層３０においてどれだけの量をシリサイド化するかは、図７の工程において側壁絶縁膜１８をどれだけエッチングするか、によって制御出来る。すなわち、側壁絶縁膜１８のエッチング量が少なければ、多結晶シリコン層３０の側面とＮｉ層３２との接触面積が小さくなる。よって、多結晶シリコン層３０の上部領域のみがシリサイド化される。他方、側壁絶縁膜１８のエッチング量を大きくすれば、多結晶シリコン層３０の側面とＮｉ層３２との接触面積が大きくなる。よって、多結晶シリコン層３０の全領域がシリサイド化される。但し、側壁絶縁膜１８のエッチング量を大きくしすぎると、選択トランジスタＳＴ１、ＳＴ２において、シリサイド化が多結晶シリコン層１４においても生じる可能性がある。よって、側壁絶縁膜１８のエッチング量は適切に制御する必要がある。

また上記熱処理により、ＮｉＳｉ層１６が膨張する。この膨張する領域は、側壁絶縁膜１８に接していない領域である。つまり、側壁絶縁膜１８に接している領域では、ＮｉＳｉ層１６の膨張は側壁絶縁膜１８によって抑制される。これに対して側壁絶縁膜１８に接していない領域では、図９における上方向及び左右方向に向かってＮｉＳｉ層１６が膨張し、角部が湾曲した形状となる。これにより、図３で説明したように、第１領域１６−１と第２領域１６−２との境界において、制御ゲート１６の幅（チャネル長方向に沿った幅）が極小値を持つような制御ゲート１６が完成する。そして、第１領域１６−１と第２領域１６−２との境界の位置は、側壁絶縁膜１８の上面の位置によって制御出来る。すなわち、第１領域１６−１と第２領域１６−２との境界の位置は、側壁絶縁膜１８の上面の位置とほぼ同じになる。

以上の工程により、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２が完成する。その後は、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２を被覆する層間絶縁膜２０を半導体基板１０上に形成し、更に必要なコンタクトプラグや金属配線層を形成することにより、図２の構成が完成する。

３．実施形態に係る効果
上記のように、本実施形態に係る半導体記憶装置であると、動作信頼性を向上出来る。本効果につき、以下説明する。

３．１ 従来構成について
ＮＡＮＤ型フラッシュメモリでは、データの書き込み、読み出し、及び消去のために、制御ゲートに電圧を転送する。そのため、制御ゲートの抵抗を十分に低くする必要がある。よって制御ゲートは、金属層と半導体層との積層膜、または金属と半導体との合金層で形成されるのが通常である。しかしながら、このような構造であると、下記（ａ）及び（ｂ）のような問題がある。

（ａ）まず、金属層と半導体層との積層膜によって制御ゲートを形成する際についてである。この場合、金属層と半導体層とを積層した後、これらを一括して加工することが出来る。しかし、制御ゲートの角部の曲率半径が小さくなる。そのため、制御ゲートの角部で電界が集中する。その結果、ワード線間の耐圧が低下し、動作信頼性の低下を招く。また本構成であると、金属層として低抵抗金属であるコバルト（Ｃｏ）やニッケル（Ｎｉ）を使用することが困難である。これは、これらの材料の加工が困難なためである。

（ｂ）次に、金属と半導体との合金によって制御ゲートを形成する際についてである。本構成では、ＣｏとＳｉとの合金（ＣｏＳｉ）が広く用いられている。この場合、多結晶シリコン層上にＣｏ層を形成した後、熱処理を行って合金化する。しかし、Ｃｏは、Ｓｉと合金化する際に体積が収縮する。

従って、制御ゲートの抵抗を低減するためにその断面積を十分確保しようとすると、制御ゲートの下層に位置する電荷蓄積層の幅（図２の制御ゲート１６が膨らむ方向における幅、以下特に断りが無い場合は同様とする）を大きくしなければならない。すると、ハーフピッチが一定の下で電荷蓄積層の幅が大きくなれば、隣接する電荷蓄積層の間隔が小さくなる。その結果、種々の問題が生ずる。すなわち、
（ｂ１）電荷蓄積層間の容量結合による干渉が大きくなる。これにより、誤読み出しや誤書き込みが発生し易くなる。

（ｂ２）書き込み時において、電荷蓄積層と、隣接する制御ゲートとの間のリークにより、電荷蓄積層から電荷が抜けやすくなる。

（ｂ３）ワード線間が狭くなると、読み出し時において、選択されたメモリセルトランジスタＭＴに隣接する制御ゲートの電圧による電界が、選択されたメモリセルトランジスタＭＴのチャネルに影響を与え、メモリセルトランジスタＭＴの中性閾値が低下する。ここで、中性閾値とは、電荷蓄積層に電荷が蓄積されていない状態の閾値を表す。すなわち、データの読み出し時には、非選択のワード線ＷＬに対しては、メモリセルトランジスタＭＴをオンさせるための高い電圧が印加される。この高い電圧の影響を受けて、選択された（読み出し対象となる）メモリセルトランジスタＭＴの中性閾値が低下する。ここで、ＮＡＮＤ型フラッシュメモリでは、電荷蓄積層に電荷を注入してメモリセルトランジスタＭＴの閾値を上昇させることによって、データを書き込む。すると、中性閾値をＶth、データを書き込んだ後の上昇した閾値の値をＶth_progとする。ＶthとＶth_progの差が大きいほど、時間と共にＶth_progが低下する度合いが大きい。この結果、データの保持特性が悪化する。

（ｂ４）ソース、ドレイン形成のためのイオン注入が阻害される。すなわち、隣接する電荷蓄積層間の距離が小さくなるため、イオンを半導体基板に十分に注入することが困難となる。その結果、ソース、ドレイン拡散層がゲートから離隔し、オフセットが生じてしまう。

３．２ 本実施形態に係る構成について
本実施形態に係る構成であると、制御ゲート１６を、外側に膨らんだ形状にしている。このような構成は、制御ゲート１６の材料にＮｉＳｉを用いつつ、ワード線ＷＬのハーフピッチを３０ｎｍ以下とすることにより、実現可能である。これにより、上記３．１で説明した問題を解決出来る。

（ａ）まず、本実施形態に係る制御ゲート１６は、その上部（第２領域１６−２）が下部（第２領域１６−１）に比べて膨張した形状を有している。そのため、制御ゲート１６の断面積を大きくすることが出来、抵抗を十分に低く出来る。また、低抵抗金属であるＮｉを用いることが出来る点でも、低抵抗化に寄与する。更に、制御ゲート１６の角部が湾曲し、その曲率半径が大きくされている。よって、制御ゲート１６の角部における電界の集中を緩和し、ワード線間の耐圧を向上出来る。

また本実施形態では、特に高さ方向で制御ゲートを膨張させることで、横方向には比較的膨張させることなく、制御ゲート１６の断面積を大きくしている。これにより、隣接する制御ゲート１６が、その膨張した部分で互いに接することを防止出来、メモリセルトランジスタＭＴの微細化が妨げられることは無い。

（ｂ）また本実施形態に係る構成によれば、制御ゲート１６を十分に低抵抗化出来るため、上記３．１（ｂ）で述べたように電荷蓄積層１４の幅を大きくする必要は無い。つまり、電荷蓄積層１４の隣接間隔を十分に確保出来る。そのため、上記３．１（ｂ）の問題を抑制出来る。すなわち、
（ｂ１）電荷蓄積層１４間の容量結合による干渉が小さくなる。これにより、誤読み出しや誤書き込みが発生し難くなる。

（ｂ２）書き込み時において、電荷蓄積層と、隣接する制御ゲートとの間のリークを小さく出来る。これにより、電荷蓄積層からの電荷の抜けを抑制出来る。

（ｂ３）読み出し時において、選択されたメモリセルトランジスタＭＴに隣接する制御ゲートの電圧による電界が、選択されたメモリセルトランジスタＭＴのチャネルに影響を与えにくくなる。これは、第１領域１６−１と第２領域１６−２との境界において最小値Ｗ２＿minを有するためである。すなわち、選択されたメモリセルトランジスタＭＴに隣接する制御ゲートから選択されたメモリセルトランジスタＭＴのチャネルまでの距離を大きくすることができる。その結果、隣接する制御ゲート電圧によるメモリセルトランジスタＭＴの中性閾値の低下を防止出来る。そのため、ＶthとＶth_progとの差が大きくなることを防止でき、またはＶthとＶth_progの差を小さく出来、データの保持（data retention）特性を向上出来る。

（ｂ４）図５で説明した構成において、積層ゲート間の距離を大きくできるため、イオンを十分にウェル領域１２内に注入することが出来る。その結果、ソース、ドレイン拡散層がゲートから離隔することを抑制し、イオン注入効率を改善出来る。

４．変形例等
以上のように、一実施形態に係るＮＡＮＤ型フラッシュメモリであると、半導体基板上に第１絶縁膜１３を介在して形成された電荷蓄積層１４（ＦＧ）と、電荷蓄積層１４上に第２絶縁膜１５を介在して形成された制御ゲート１６（ＣＧ）とを具備する。そして制御ゲート１６は、その少なくとも一部領域（第２領域１６−２）において、その側面が外側に向かって膨らんだ形状を有する。更に、制御ゲート１６において側面が膨らみ始める部分から制御ゲートの頂上までの高さＨ１は、膨らみ始める部分より上の領域（第２領域１６−２）における制御ゲート１６の最大幅Ｗ２＿max2よりも大きい。

別の言い方をすれば、制御ゲート１６は、第２絶縁膜１５上の第１領域１６−１と、第１領域１６−１上の第２領域１６−２とを含む。そして、第２領域１６−２の高さＨ１は、第２領域１６−２の最大幅Ｗ２＿max2よりも大きい。

上記の構成により、制御ゲートの抵抗値を十分に低くすると共に、電荷蓄積層の隣接間隔を大きく出来る。そのため、半導体記憶装置において微細化が進行しても、その動作信頼性を向上出来る。

なお、上記説明した一実施形態は唯一の実施形態では無く、種々の変形が可能である。以下、それらの幾つかについて説明する。

４．１ 積層ゲートの材料について
上記実施形態では、制御ゲートとなる多結晶シリコン層１６が全てシリサイド化される場合を例に説明した。しかし、多結晶シリコン層１６の一部のみがシリサイド化されても良い。つまり、この場合には、制御ゲートは多結晶シリコン層とＮｉＳｉ層との積層構造となる。このような例を図１０に示す。図１０は、メモリセルトランジスタＭＴの積層ゲートの断面図である。なお、前述の通り、制御ゲート１６においてどれだけの量をシリサイド化させるかは、図７の工程において側壁絶縁膜１８をどれだけエッチングさせるかに応じて制御出来る。

図中のＣＡＳＥ Ｉでは、第１領域１６−１の下部領域に多結晶シリコン層１６ａが残されており、第１領域１６−２の上部領域と第２領域１６−２の全領域がシリサイド化（ＮｉＳｉ層１６ｂ）されている。

またＣＡＳＥ IIでは、第１領域１６−１に多結晶シリコン層１６ａが残存され、第２領域１６−２がシリサイド化されている。つまり、第１領域１６−１と第２領域１６−２との境界が、多結晶シリコン層１６ａとＮｉＳｉ層１６ｂとの境界にもなっている。

更にＣＡＳＥ IIIでは、第１領域１６−１だけでなく、第２領域１６−２の下部領域にも多結晶シリコン層１６ａが残存され、第２領域１６−２の上部領域のみに金属、例えばタングステンが形成されている。なおこのＣＡＳＥ IIIにおいては、少なくとも第２領域１６−２が最大幅Ｗ２＿max2を取る高さより下の領域から上部の領域に金属が形成されていることが望ましい。制御ゲートの抵抗を低減するためである。このように、本実施形態は第２領域１６−２にシリサイドだけでなく、金属を適用することも可能である。

また、一実施形態で説明した図２、図３で説明したように、ウェル領域１２上で見た際には制御ゲート１６の全面がシリサイド化されている場合であっても、隣接するＮＡＮＤセル２間の領域では多結晶シリコン層１６ａが残存していても良い。このような例を、図１１に示す。図１１は、メモリセルアレイ１の一部領域の断面図であり、ワード線ＷＬに沿った方向の断面図である。

図示するように、ウェル領域１２の表面内には、素子分離領域ＳＴＩが形成され、素子分離領域ＳＴＩ間の領域が素子領域ＡＡとなる。そして、素子領域ＡＡ上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２が形成されている。すなわち、素子領域ＡＡ上にはゲート絶縁膜１３を介在して電荷蓄積層１４（多結晶シリコン層）が形成されている。電荷蓄積層１４は、その上面が素子分離領域ＳＴＩの上面より高くされている。そして電荷蓄積層１４の上面及び側面、並びに素子分離領域ＳＴＩ上に沿って、ゲート間絶縁膜１５が形成されている。すなわち、ゲート間絶縁膜１５は、素子分離領域ＳＴＩ上において窪んだ形状を有している。更に、ゲート間絶縁膜１５上に沿って制御ゲート１６が形成されている。

以上の構成において、素子領域ＡＡ直上の領域では、制御ゲート１６は全てシリサイド化されている。すなわち、ＮｉＳｉ層１６ｂはゲート間絶縁膜１５に接している。これに対して素子分離領域ＳＴＩ上直上の領域では、制御ゲート１６下部において、シリサイド化されていない領域（多結晶シリコン層１６ａ）が残存している。本領域において、多結晶シリコン層１６ａの上面は、例えばゲート間絶縁膜１５の上面よりも低くされる。メモリセルトランジスタＭＴは、このような構成を有していても良い。

また、上記一実施形態では、シリサイド層としてＮｉＳｉを例に挙げて説明した。しかしシリサイド層はＮｉＳｉに限らず、ＣｏＳｉやＷＳｉなど、他の金属合金膜であっても良い。

また図１０及び図１１では、制御ゲート１６が多結晶シリコン層１６ａとシリサイド層１６ｂの多層構造である場合を例に説明した。しかし、金属層と多結晶シリコン層との多層構造であっても良い。この際、金属層としては、タングステン（Ｗ）などを用いることが出来る。そして金属層と多結晶シリコン層との多層構造を用いる場合の制御ゲート１６の構成は、図１０及び図１１において、シリサイド層１６ｂを金属層に置き換えたものとなる。

４．２ 積層ゲートの構造について
また、メモリセルトランジスタＭＴの積層ゲートは、種々の形状を有していても良い。この例を図１２に示す。図１０は、メモリセルトランジスタＭＴの積層ゲートの断面図である。

図中のＣＡＳＥ IVでは、電荷蓄積層１４及び制御ゲートの側面が、半導体基板面に対してほぼ直角にされている。言い換えれば、電荷蓄積層１４の幅は、制御ゲート１６における第１領域１６−１の幅とほぼ同じである。この場合のＷ２＿minは、第２領域１６−２と接する部分での第１領域１６−１の幅であっても良いし、第１領域１６−１のその他の部分での幅であっても良い。

図中のＣＡＳＥ Ｖでは、制御ゲート１６における第１領域１６−１と第２領域１６−２との境界部分に、窪みを有している（図中の領域Ａ２）。言い換えれば、第１領域１６−１と第２領域１６−２との間に、Ｗ２＿minよりも小さい幅Ｗ３を有する第３領域１６−３が設けられている。この場合、高さＨ１は、第２領域１６−２のみの高さであっても良いし、第２領域１６−２の高さと第３領域１６−３の高さとの和であっても良い。または、Ｈ１は、第３領域１６−３において幅Ｗ３が最小値となる部分から第２領域１６−２の頂点までの高さで定義されても良い。

以上のＣＡＳＥ IV及びＣＡＳＥ Ｖの構成は、前述した図１０及び図１１と組み合わせても良い。

また制御ゲート１６は図１３の構成を有していても良い。図１３は、制御ゲート１６の断面図である。図示するように、第２領域１６−２において、最大幅Ｗ２＿max2となる位置は、高さＨ１の半分の高さよりも低い位置にあっても良い。その結果、第２領域１６−２の上部角部の曲率半径が大きくなる。よって、制御ゲート１６の角部における電界の集中をより緩和し、ワード線間の耐圧を向上することが出来る。

更に制御ゲート１６は、第１領域１６−１が無い構成であっても良い。本例を図１４に示す。図示するように制御ゲート１６は、ゲート間絶縁膜１５に接する領域から、外側に膨らみ始めていても良い。この場合、幅Ｗ２＿minは、ゲート間絶縁膜１５と接する部分の幅と定義出来、高さＨ１は、ゲート間絶縁膜１５と接する部分から第２領域１６−２の頂点までの高さと定義出来る。

また、積層ゲート間を埋め込む側壁絶縁膜１８には空洞が含まれる場合であっても良い。この例を図１５に示す。図１５は、ＮＡＮＤセル２の断面図である。図示するように、側壁絶縁膜１８は、積層ゲート間を完全には埋め込まず、空洞３３が形成されている。但し、この空洞３３の上部は、制御ゲート１６の側面がくびれ始める箇所（第１領域１６−１と第２領域１６−２との境界）よりも低い位置にあることが望ましい。言い換えれば、図７の工程で側壁絶縁膜１８をエッチングする際に、空洞３３が露出されないことが望ましい。これは、その後の工程で空洞３３内に金属層３２が形成されると、その金属層３２がマイグレーションを起こし、隣接セル間ショートなどの信頼性劣化を引き起こすおそれがあるからである。

また、空洞３３に加えて、空洞３３の上に空洞３４が形成されていても良い。図１６は、ＮＡＮＤセル３の断面図である。ＮＡＮＤセル３は、ＮＡＮＤセル２の変形構造である。ここで、ＮＡＮＤセル３とＮＡＮＤセル２の違いは、積層ゲート構造と、空洞３４の存在である。ＮＡＮＤセル３の積層ゲート構造にはＮＡＮＤセル２と異なり、図１２のＣＡＳＥ Ｖに相当する積層ゲート構造が用いられている。また、側壁絶縁膜１８の上に形成された絶縁膜２０の制御ゲート間に空洞３４が形成されている。空洞３４は図１５の空洞３３とは別の空洞である。

空洞３４は、例えば、絶縁膜２０を堆積する際にカバレッジの悪い条件を用いることにより、第２領域１６−２間に形成することが出来る。従って空洞３４は、例えば側壁絶縁膜１８の上面と、図３で説明した間隔Ｓ２を取る位置との間の領域に形成される。この空洞３４により、ワード線間の線間容量が小さくなり、高速動作が可能となる。ここで、制御ゲート１６における第１領域１６−１と第２領域１６−２との境界部分に、窪みを有している（第３領域１６−３が形成されている）ため、空洞３４を容易に形成することが可能となる。なお、積層ゲート構造がＣＡＳＥ Ｖ以外の構造、例えば、図３に示した構造でも、絶縁膜２０の堆積条件によっては空洞３４を形成できることは言うまでもない。

４．３ その他
以上のように、実施形態は種々に変形可能である。また、上記実施形態で説明した制御ゲート１６の形状は、選択トランジスタのシリサイド層１６に適用しても良い。また、上記実施形態ではＮＡＮＤ型フラッシュメモリを例に挙げて説明したが、ＮＯＲ型フラッシュメモリ等、その他のＥＥＰＲＯＭであっても良い。この際、電荷蓄積層１４は、導電膜では無く絶縁膜で形成されても良い（ＭＯＮＯＳ構造）。また実施形態は、ＥＥＰＲＯＭだけでなく半導体メモリ全般に適用可能である。また、半導体メモリに限らず、ＭＯＳトランジスタ全般に適用出来る。更に、デバイスを形成するための材料は、上記実施形態で説明したものにかぎらず、適宜選択できる。更に、製造プロセスの順番は、上記実施形態で説明した順番に限らず、可能な限り入れ替えることが出来る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…メモリセルアレイ、２…ＮＡＮＤセル、１０…半導体基板、１１、１２…ウェル領域、１３…ゲート絶縁膜、１４、３０…多結晶シリコン層、１５…ゲート間絶縁膜、１６…シリサイド層、１７…不純物拡散層、１８〜２０、３１…絶縁膜、２１、２２…金属配線層、３２…金属層、３３、３４…空洞

Claims (10)

1. 半導体基板上に第１絶縁膜を介在して形成された電荷蓄積層と、
   前記電荷蓄積層上に第２絶縁膜を介在して形成された制御ゲートと
   を具備し、前記制御ゲートは、その少なくとも一部領域において、その側面が外側に向かって膨らんだ形状を有し、
   前記制御ゲートにおいて前記側面が膨らみ始める部分から該制御ゲートの頂上までの高さは、前記膨らみ始める部分より上の領域における該制御ゲートの最大幅よりも大きい
   ことを特徴とする半導体記憶装置。
2. 前記制御ゲートの少なくとも一部領域はシリサイド化されている
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記制御ゲートは、全領域においてシリサイド化されている
   ことを特徴とする請求項１記載の半導体記憶装置。
4. 前記シリサイド化された領域は、ＮｉＳｉ層によって形成されている
   ことを特徴とする請求項２または３記載の半導体記憶装置。
5. 前記制御ゲートは、その側面の途中から上部領域において、前記膨らんだ形状を有する
   ことを特徴とする請求項１記載の半導体記憶装置。
6. 前記制御ゲートにおいて、前記最大幅となる位置は、前記高さの半分となる位置よりも低い
   ことを特徴とする請求項１記載の半導体記憶装置。
7. 前記制御ゲートは、その側面において、前記膨らみ始める部分に窪みを有する
   ことを特徴とする請求項５記載の半導体記憶装置。
8. 隣接する前記メモリセルの前記積層ゲート間を埋め込む絶縁膜を更に備え、
   前記絶縁膜内には空洞が含まれ、
   前記空洞の上端の位置は、前記制御ゲートにおいて前記側面が膨らみ始める位置よりも低い
   ことを特徴とする請求項１記載の半導体記憶装置。
9. 半導体基板上に第１絶縁膜を介在して形成された電荷蓄積層と、
   前記電荷蓄積層上に第２絶縁膜を介在して形成された制御ゲートと
   を具備し、前記制御ゲートは、前記第２絶縁膜上の第１領域と、前記第１領域上の第２領域とを含み、
   前記第１領域は、高さと共に幅が小さくされ、前記第２領域と接する部分での該第１領域の幅は、前記第２領域の最大幅よりも小さく、
   前記第２領域の高さは、該第２領域の最大幅よりも大きい
   ことを特徴とする半導体記憶装置。
10. 前記制御ゲートは、少なくとも前記第２領域がＮｉＳｉを材料に用いて形成される
    ことを特徴とする請求項９記載の半導体記憶装置。

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