CN108878427B - 半导体器件及其制造方法 - Google Patents

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Abstract

本文公开了半导体器件及其制造方法。在具有ONO膜的MONOS存储器中，防止在ONO膜上方的控制栅电极的下表面的端部与ONO膜下方的半导体衬底之间发生电介质击穿和短路。当形成在ONO膜ON上方的多晶硅膜被处理以形成控制栅电极时，ONO膜不被处理。随后，形成覆盖控制栅电极的侧表面的第二偏移间隔物。然后，使用第二偏移间隔物作为掩模，处理ONO膜。这产生了ONO膜的端部在控制栅电极的栅极长度方向上分别从控制栅电极的侧表面向外突出的形状。

Description

半导体器件及其制造方法
相关申请的交叉引用
于2017年3月30日提交的日本专利申请No.2017-067913的公开内容(包括说明书、附图和摘要)通过引用整体并入本文。
技术领域
本发明涉及一种半导体器件及其制造方法，并且适用于例如制造具有低击穿电压晶体管和高击穿电压晶体管的半导体器件。
背景技术
作为非易失性存储元件之一，已知单栅型MONOS(金属氧化物氮化物氧化物半导体)，其包括形成在半导体衬底的表面处的源极/漏极区域、存储器栅电极和形成在半导体衬底与存储器栅电极之间的电荷累积膜。对于非易失性存储设备，这样的MONOS存储器被布置成阵列以形成存储器阵列。例如，MONOS存储器在读取操作处的选择等可以使用与每个MONOS存储器串联耦合的选择晶体管来执行。
专利文献1(日本未审查专利申请公开No.2016-48710)描述了单栅型MONOS存储器、低击穿电压MOSFET(金属氧化物半导体场效应晶体管)和高击穿电压MOSFET合并在同一衬底上方。
专利文献2(日本未审查专利申请公开No.2007-243095)描述了在包括彼此相邻的控制栅电极和存储器栅电极的分离栅型MONOS存储器中，在存储器栅电极下方的ONO(氧化物氮化物氧化物)膜的端部被防止退避。
引用的文献
[专利文献]
[专利文献1]日本未审查专利申请公开No.2016-48710
[专利文献2]日本未审查专利申请公开No.2007-243095
发明内容
介于衬底与栅电极之间并且包括MONOS存储器中的电荷累积部分的绝缘膜(ONO膜)的端部是由于电场集中而易受介质击穿的部位。特别地，当绝缘膜的端部从栅电极的侧表面退避时，明显地引起介质击穿。
根据本说明书和附图的描述，其他目的和新颖特征将变得显而易见。
本申请中公开的实施例中代表性的实施例将简要地描述如下。
根据一个实施例的一种用于制造半导体器件的方法，对形成在包括电荷累积部分的绝缘膜上方的多晶硅膜进行处理，由此形成控制栅电极。随后，形成覆盖控制栅电极的侧表面的偏移间隔物。然后，使用偏移间隔物作为掩模，处理绝缘膜。
此外，根据另一实施例的一种半导体器件，在单栅型MONOS存储器中，包括控制栅电极下方的电荷累积膜的栅极绝缘膜的端部分别从控制栅电极的侧表面向外突出。
根据一个实施例，可以改善半导体器件的可靠性。
附图说明
图1是第一实施例的半导体器件在制造步骤期间的剖面图；
图2是在图1之后的制造步骤期间的半导体器件的剖面图；
图3是在图2之后的制造步骤期间的半导体器件的剖面图；
图4是在图3之后的制造步骤期间的半导体器件的剖面图；
图5是在图4之后的制造步骤期间的半导体器件的剖面图；
图6是在图5之后的制造步骤期间的半导体器件的剖面图；
图7是在图6之后的制造步骤期间的半导体器件的剖面图；
图8是在图7之后的制造步骤期间的半导体器件的剖面图；
图9是在图8之后的制造步骤期间的半导体器件的剖面图；
图10是在图9之后的制造步骤期间的半导体器件的剖面图；
图11是在图10之后的制造步骤期间的半导体器件的剖面图；
图12是在图11之后的制造步骤期间的半导体器件的剖面图；
图13是在图12之后的制造步骤期间的半导体器件的剖面图；
图14是在图13之后的制造步骤期间的半导体器件的剖面图；
图15是第二实施例的半导体器件在制造步骤期间的剖面图；
图16是在图15之后的制造步骤期间的半导体器件的剖面图；
图17是在图16之后的制造步骤期间的半导体器件的剖面图；
图18是在图17之后的制造步骤期间的半导体器件的剖面图；
图19是在图18之后的制造步骤期间的半导体器件的剖面图；
图20是在图19之后的制造步骤期间的半导体器件的剖面图；
图21是在图20之后的制造步骤期间的半导体器件的剖面图；
图22是在图21之后的制造步骤期间的半导体器件的剖面图；
图23是在图22之后的制造步骤期间的半导体器件的剖面图；
图24是第二实施例的修改示例的半导体器件在制造步骤期间的剖面图；
图25是在图24之后的制造步骤期间的半导体器件的剖面图；
图26是在图25之后的制造步骤期间的半导体器件的剖面图；
图27是在图26之后的制造步骤期间的半导体器件的剖面图；
图28是在图27之后的制造步骤期间的半导体器件的剖面图；
图29是在图28之后的制造步骤期间的半导体器件的剖面图；
图30是在图29之后的制造步骤期间的半导体器件的剖面图；
图31是在图30之后的制造步骤期间的半导体器件的剖面图；
图32是在图31之后的制造步骤期间的半导体器件的剖面图；
图33是在图32之后的制造步骤期间的半导体器件的剖面图；
图34是示出第三实施例的半导体器件的剖面图；
图35是示出第三实施例的半导体器件的示意性平面图；
图36是示出图34的放大比例的一部分的剖面图；
图37是第三实施例的半导体器件在制造步骤期间的剖面图；
图38是在图37之后的制造步骤期间的半导体器件的剖面图；
图39是在图38之后的制造步骤期间的半导体器件的剖面图；
图40是在图39之后的制造步骤期间的半导体器件的剖面图；
图41是在图40之后的制造步骤期间的半导体器件的剖面图；
图42是在图41之后的制造步骤期间的半导体器件的剖面图；
图43是在图42之后的制造步骤期间的半导体器件的剖面图；
图44是在图43之后的制造步骤期间的半导体器件的剖面图；
图45是在图44之后的制造步骤期间的半导体器件的剖面图；
图46是在图45之后的制造步骤期间的半导体器件的剖面图；
图47是在图46之后的制造步骤期间的半导体器件的剖面图；
图48是在图47之后的制造步骤期间的半导体器件的剖面图；
图49是在图48之后的制造步骤期间的半导体器件的剖面图；
图50是示出第三实施例的修改示例的半导体器件的剖面图；
图51是示出比较示例的半导体器件的剖面图；以及
图52是示出比较示例的半导体器件的剖面图。
具体实施方式
在以下实施例的描述中，为了方便，如果需要，实施例可以在多个分割的部分或实施例中描述。然而，除非另有规定，否则这些彼此不是独立的，而是处于一个是另一个的一部分或全部的修改示例、细节、补充说明等的关系。此外，在以下实施例中，在参考元件的数目等(包括数目、数值、量、范围等)的情况下，除非另有规定，否则元件的数目等不限于特定数目，而是可以大于或小于特定数目，其中数目在原则上明确限定为特定数目的情况或其他情况除外。
另外，在以下实施例中，除非另有规定，否则不言而喻，构成元件(包含元件步骤等)不一定是必须的，其中它们被明确认为必要的情况或其他情况除外。类似地，在以下实施例中，当参考构成元件等的形状、位置关系等时，可以理解，它们包括与形状等实质上类似或相似的那些要素，除非另有规定，并且除非原则上另有明确规定，或者除了其他情况。这也适用于上述数值和范围。
下面，将参考附图详细描述实施例。顺便提及，在用于描述实施例的所有附图中，具有相同功能的部件被赋予相同的参考标记和数字，并且省略对其的重复描述。此外，在以下实施例中，除非另有要求，否则原则上不重复对相同或相似部分的描述。
第一实施例
本实施例的半导体器件是包括非易失性存储器(非易失性存储元件、闪速存储器或非易失性半导体存储器件)的半导体器件。在本实施例和以下实施例中，将参考基于n沟道型MISFET(金属绝缘体半导体场效应晶体管)的存储器单元来描述非易失性存储器。
此外，在本实施例和以下实施例中的极性(在写入、擦除和读取时施加的电压的极性以及载流子的极性)用于描述在基于n沟道型MISFET的存储器单元的情况中的操作。当存储器单元基于p沟道型MISFET时，通过反转所有施加的电位的极性、载流子的导电类型等，原则上能够获得相同的操作。换言之，即使在基于p沟道型MISFET的存储器单元的情况下，也可以获得与下述实施例相同的效果。备选地，当除了存储器单元之外的其他晶体管为不是n沟道型而是p沟道型的MISFET时，可以获得与下述实施例相同的效果。顺便提及，MISFET可以被称为MOSFET。
用于制造半导体器件的方法的描述
下面，参考图1至图14，将描述用于制造本实施例的半导体器件的方法。图1至图14是用于示出本实施例的半导体器件的制造步骤的剖面图。图1至图14均从图的左手侧起依次示出了核心区域(逻辑电路区域或低击穿电压晶体管区域)CR、存储器单元区域MR和I/O区域(高击穿电压晶体管区域)HV。
核心区域CR、存储器单元区域MR和I/O区域HV全都存在于相同的半导体衬底的顶表面处，并且在平面图中存在于彼此不交叠的位置处。核心区域CR是用于在其中提供形成控制电路等的低击穿电压MISFET的区域。I/O区域HV是用于在其中提供形成用于与半导体芯片外部的器件、电源电路等执行输入/输出的电路的高击穿电压MISFET的区域。芯片中区域的布置如图35所示。
核心区域CR和I/O区域HV是形成外围电路区域的区域。外围电路是除了非易失性存储器之外的电路。外围电路在存储器模块中例如是控制电路、感测放大器、列译码器、行译码器、与模块外部的输入/输出电路、电源电路，或者在存储器模块外部例如是诸如CPU等处理器、各种模拟电路、SRAM(静态随机存取存储器)存储器模块或外部输入/输出电路。
存储器单元区域MR是用于在其中形成单栅型MONOS(金属氧化物氮化物氧化物半导体)存储器的区域。MONOS存储器是电可写/可擦除非易失性半导体存储器件，并且由包括一个控制栅电极的MISFET形成。MONOS存储器在MISFET的栅电极下方具有俘获绝缘膜，使用在俘获绝缘膜处的电荷累积状态作为所存储的信息，并且读出该信息作为晶体管的阈值。俘获绝缘膜表示能够累积电荷的绝缘膜(其在下文中将主要称为电荷累积膜)。作为其一个示例，可以提及氮化硅膜。向这样的电荷累积膜(电荷累积部、电荷保持部或电荷保持膜)中进行电荷的注入/放电引起MISFET阈值发生偏移并且用作存储元件。
要在核心区域CR中形成的MISFET是与要在I/O区域HV和存储器单元区域MR中形成的MISFET相比以较低电压驱动的低击穿电压MISFET。在本文中，将描述在核心区域CR和I/O区域HV中形成n沟道型MISFET。但是，在这些区域中，也形成p沟道型MISFET。
在本实施例的半导体器件的制造步骤中，首先，如图1所示，提供了半导体衬底SB，半导体衬底SB包括BOX(埋入氧化物)膜BX和半导体层(SOI层)SL，每个埋入氧化物膜依次形成在半导体衬底SB的顶表面上方。由半导体衬底SB、BOX膜BX和半导体层SL形成的层压衬底形成SOI(绝缘体上硅)衬底。例如，半导体衬底SB由单晶硅(Si)形成。例如，半导体层SL的膜厚度为12nm。
随后，使用光刻技术和蚀刻方法，去除存储器单元区域MR和I/O区域HV中的半导体层SL和BOX膜BX。结果，存储器单元区域MR和I/O区域HV中的半导体衬底SB的顶表面从半导体层SL和BOX膜BX暴露。不具有BOX膜BX和半导体层SL的区域(存储器单元区域MR和I/O区域HV)中的半导体衬底SB被称为体衬底。
随后，在未示出的区域中，形成用于将核心区域CR、存储器单元区域MR和I/O区域HV彼此隔离的元件隔离区域。元件隔离区域由嵌入在从半导体衬底SB的顶表面延伸到半导体衬底SB的中间深度的沟槽中的绝缘膜(例如，氧化硅膜)形成。核心区域CR中的元件隔离区域被形成为穿透绝缘膜IF1、半导体层SL和BOX膜BX。
随后，使用离子注入方法，将p型杂质(例如，B(硼))注入到半导体衬底SB的顶表面中，由此在半导体衬底SB的顶表面中形成p型半导体区域的阱W1至W3。在本文中，分别地对核心区域CR、存储器单元区域MR和I/O区域HV中的每个区域执行离子注入步骤。因此，具有彼此不同的杂质浓度的阱W1至W3被不同地形成。结果，阱W1形成在核心区域CR中的半导体衬底SB的顶表面处，阱W2形成在存储器单元区域MR中的半导体衬底SB的顶表面处，并且阱W3形成在I/O区域HV中的半导体衬底SB的顶表面处。
随后，使用例如热氧化方法，形成覆盖核心区域CR中的半导体层SL的顶表面以及存储器单元区域MR和I/O区域HV中的半导体衬底SB的顶表面的绝缘膜IF1。绝缘膜IF1例如由氧化硅膜形成。
然后，如图2所示，使用暴露存储器单元区域MR并且覆盖核心区域CR和I/O区域HV的光致抗蚀剂膜(未示出)作为掩模(注入抑制掩模)，通过离子注入方法等将p型杂质选择性地注入到存储器单元区域MR中的半导体衬底SB的顶表面中。结果，沟道区域(未示出)形成在存储器单元区域MR中的半导体衬底SB的顶表面处。然后，使用光致抗蚀剂膜作为掩模(保护掩模)，进行蚀刻，由此去除存储器单元区域MR中的绝缘膜IF1。在本文中，通过使用例如HF(氢氟酸)进行湿法蚀刻，去除存储器单元区域MR中的绝缘膜IF1。随后，去除光致抗蚀剂膜。
随后，在半导体衬底SB上方形成ONO膜ON。即，使用例如热氧化方法，形成氧化硅膜OX1。然后，使用例如CVD(化学气相沉积)方法依次形成氮化硅膜N1和氧化硅膜OX2。这导致形成由氧化硅膜OX1、氮化硅膜N1和氧化硅膜OX2形成的ONO膜ON。结果，ONO膜ON分别形成在核心区域CR中的半导体层SL上方、存储器单元区域MR中的半导体衬底SB上方、以及I/O区域HV中的绝缘膜IF1上方。氧化硅膜OX1的膜厚度例如为2nm，氮化硅膜N1的膜厚度例如为8nm，并且氧化硅膜OX2的膜厚度例如为3nm。
随后，形成覆盖存储器单元区域MR中的ONO膜ON的光致抗蚀剂膜(未示出)。然后，通过使用例如HF(氢氟酸)进行湿法蚀刻来去除核心区域CR和I/O区域HV中的氧化硅膜OX2。然后，去除光致抗蚀剂膜。随后，通过使用例如磷酸执行湿法蚀刻，去除核心区域CR和I/O区域HV中的氮化硅膜N1。随后，使用光刻技术和蚀刻方法，去除核心区域CR中的氧化硅膜OX1和绝缘膜IF1。通过这个步骤，只有存储器单元区域MR中的ONO膜ON被保留。
然后，如图3所示，使用例如热氧化方法，在核心区域CR中的半导体层SL的顶表面上方形成绝缘膜IF2。绝缘膜IF2由例如氧化硅膜形成，并且与绝缘膜IF1相比具有更小的膜厚度。随后，在半导体衬底SB的整个顶表面上方，通过例如CVD方法依次形成多晶硅膜SL1和绝缘膜IF3。绝缘膜IF3由例如氮化硅膜形成。
然后，如图4所示，使用光刻技术和干法蚀刻方法，对绝缘膜IF3和多晶硅膜SL1进行处理，由此分别暴露绝缘膜IF2的顶表面、ONO膜ON的顶表面和绝缘膜IF1的顶表面。结果，在核心区域CR中的半导体层SL上方，经由绝缘膜IF2形成由多晶硅膜SL1形成的栅电极G1。此外，在存储器单元区域MR中的半导体衬底SB上方，经由ONO膜ON形成由多晶硅膜SL1形成的控制栅电极CG。此外，在I/O区域HV中的半导体衬底SB上方，经由绝缘膜IF1形成由多晶硅膜SL1形成的栅电极G3。栅电极G3与栅电极G1相比具有更大的宽度(栅极长度)。
因此，通过使用通过曝光和显影被处理为期望形状的光致抗蚀剂膜、硬掩模膜等作为掩模进行蚀刻，将底层膜处理成期望的形状。这被称为图案化。在本文中，蚀刻在具有高选择性的条件下进行，使得干法蚀刻在氧化硅膜的顶表面处停止。不执行绝缘膜IF2、ONO膜ON和绝缘膜IF1的图案化。因此，硅层SL不会通过干法蚀刻被切掉。栅电极G1和G3以及控制栅电极CG的相应顶表面被硬掩模(帽绝缘膜)的绝缘膜IF3覆盖。
然后，如图5所示，具有保护栅电极G1和G3以及控制栅电极CG的相应侧表面的作用的绝缘膜IF4使用例如CVD方法形成(沉积)在半导体衬底SB的整个顶表面上方。绝缘膜IF4是由从半导体衬底SB的顶表面侧依次堆叠的氮化硅膜N2、氧化硅膜OX3和氮化硅膜N3形成的层叠膜。顺便提及，绝缘膜IF4可以具有仅由例如氧化硅膜或氮化硅膜形成的单层结构。
绝缘膜IF4覆盖栅电极G1和G3以及控制栅电极CG的侧表面和顶表面，覆盖绝缘膜IF3的侧表面和顶表面，并且覆盖绝缘膜IF1和IF2以及ONO膜ON的相应顶表面。氮化硅膜N2、氧化硅膜OX3和氮化硅膜N3的每个膜厚度例如是3nm。栅电极G1和G3以及控制栅电极CG的相应侧表面由从其相应侧表面侧依次形成的氮化硅膜N2、氧化硅膜OX3和氮化硅膜N3覆盖。
然后，如图6所示，进行各向异性蚀刻的干法蚀刻，由此去除氮化硅膜N3和氧化硅膜OX3的相应部分。结果，沿着半导体衬底SB的顶表面形成的氮化硅膜N2的顶表面被暴露。换言之，在绝缘膜IF3上方只有氮化硅膜N2被保留。因此，只有在栅电极G1和G3以及控制栅电极CG的相应侧表面处的氮化硅膜N3和氧化硅膜OX3被保留。在本文中未被去除的氮化硅膜N2的部分具有防止半导体衬底SB的顶表面、硅层的顶表面以及栅电极G1和G3和控制栅电极CG的相应侧表面从现在开始的步骤中被氧化的作用。
然后，如图7所示，形成覆盖核心区域CR和I/O区域HV并且暴露存储器单元区域MR的光致抗蚀剂膜(保护膜)PR1。随后，使用光致抗蚀剂膜PR1作为掩模进行干法蚀刻。结果，在存储器单元区域MR中，从氮化硅膜N3和氧化硅膜OX3暴露的氮化硅膜N2以及从控制栅电极CG、氮化硅膜N3和氧化硅膜OX3暴露的氧化硅膜OX2和氮化硅膜N1被去除。然而，从控制栅电极CG、氮化硅膜N3和氧化硅膜OX3暴露的氮化硅膜N1没有被完全去除，并且氮化硅膜N1的顶表面退避，并且氮化硅膜N1的膜厚度的一部分被保留。因此，存储器单元区域MR中的氧化硅膜OX1的顶表面没有被暴露。
在本文中，在核心区域CR和I/O区域HV中，沿着半导体衬底SB的顶表面的方向(横向方向)延伸的与氮化硅膜N2相同厚度的氮化硅膜N1被保留。也就是说，通过氮化硅膜N1的总的膜厚度(8nm)部分的干法刻蚀，例如，5nm厚的部分被回蚀，并且3nm厚的部分被保留。因此，氮化硅膜N1的一部分被保留。这可以使得其中绝缘膜在核心区域CR上方在栅电极G1侧面被保留、绝缘膜在存储器单元区域MR中在控制栅电极CG侧面被保留并且绝缘膜在I/O区域HV中在栅电极G3侧面被保留的各个膜结构的状态相同。结果，通过从这一点开始的步骤，可以精确地形成在SOI衬底上方的元件和在体衬底上方的元件。换言之，形成具有期望特性的各个合并元件变得容易。
由氮化硅膜N2、氧化硅膜OX3和氮化硅膜N3形成的覆盖控制栅电极CG的侧表面的绝缘膜IF4形成偏移间隔物OF2。在干法蚀刻步骤中，存储器单元区域MR中的绝缘膜IF3和偏移间隔物OF2也用作掩模。使用覆盖控制栅电极CG的侧表面的偏移间隔物OF2作为掩模进行干法蚀刻。结果，通过干法蚀刻处理的氧化硅膜OX2的横向方向(栅极长度方向)上的端部分别从控制栅电极CG的侧表面向外突出。
然后，如图8所示，使用光致抗蚀剂膜PR1作为掩模，向半导体衬底SB的顶表面中注入n型杂质(例如，As(砷)或P(磷))。结果，在存储器单元区域MR中的半导体衬底SB的顶表面处形成一对延伸区域E2。每个延伸区域E2是与阱W2相比深度较浅的n型半导体区域。
然后，如图9所示，去除光致抗蚀剂膜PR1。接着，例如使用CVD方法，在半导体衬底SB的整个顶表面上方形成(沉积)绝缘膜IF5。绝缘膜IF5由例如氮化硅膜形成。绝缘膜IF5被用作保护膜，用于防止在核芯区域CR中的后续外延生长步骤中在存储器单元区域MR和I/O区域HV中形成外延层。
然后，如图10所示，使用光刻技术和干法蚀刻方法，去除核心区域CR中的绝缘膜IF5的一部分，由此暴露绝缘膜IF3的顶表面。结果，在栅电极G1的每个侧表面处，经由由氮化硅膜N2、氧化硅膜OX3和氮化硅膜N3形成的层压膜来形成由绝缘膜IF5形成的侧壁。在本文中，存储器单元区域MR和I/O区域HV中的绝缘膜IF5由光致抗蚀剂膜保护，并且因此没有被去除。随后，在去除光致抗蚀剂膜之后，去除从侧壁暴露的绝缘膜IF2等，由此暴露半导体层SL的顶表面的一部分。
随后，使用外延生长方法，在半导体层SL上方形成外延层(半导体层或凸起层)EP。即，在半导体层SL的在栅电极G1侧面的部分上方形成一对外延层EP。存储器单元区域MR和I/O区域HV被绝缘膜IF5覆盖。因此，在存储器单元区域MR和I/O区域HV中的半导体衬底SB的相应部分上方没有形成外延层。
然后，如图11所示，通过蚀刻方法，去除核心区域CR、存储器单元区域MR和I/O区域HV中的绝缘膜IF5和IF3以及氮化硅膜N3。在本文中，执行干法蚀刻或湿法蚀刻或其组合的蚀刻。例如，对于湿法蚀刻，使用磷酸作为化学品。结果，氧化硅膜OX3的侧表面、栅电极G1的顶表面、控制栅电极CG的顶表面和栅电极G3的顶表面被暴露。在蚀刻步骤中，在存储器单元区域MR中，分别去除从控制栅电极CG和偏移间隔物OF2暴露的氮化硅膜N1和氧化硅膜OX1，由此暴露半导体衬底SB的顶表面。
在本文中，使用覆盖控制栅电极CG的侧表面的偏移间隔物OF2作为掩模(蚀刻保护掩模)进行蚀刻。结果，包括通过蚀刻处理的氮化硅膜N1和氧化硅膜OX1的ONO膜ON的横向方向(栅极长度方向)上的相对侧的端部分别从控制栅电极CG的侧表面向外突出。换言之，在横向方向上，ONO膜ON在平面图中在不与控制栅电极CG交叠的位置处终止。即，在平面图中，控制栅电极CG和ONO膜ON的终端彼此分离。换言之，在控制栅电极CG的栅极长度方向上，ONO膜ON的宽度大于控制栅电极CG的宽度。
在核芯区域CR中，覆盖栅电极G1的每个侧表面的氮化硅膜N2和氧化硅膜OX3形成偏移间隔物OF1。而在I/O区域HV中，覆盖栅电极G3的每个侧表面的氮化硅膜N2和氧化硅膜OX3形成偏移间隔物OF3。每个栅电极的栅极长度方向上的偏移间隔物OF1、OF2和OF3的宽度例如是6nm。
然后，如图12所示，例如，通过进行蚀刻，去除绝缘膜IF1和IF2的相应部分。即，从核心区域CR中的栅电极G1和偏移间隔物OF1暴露的绝缘膜IF2被去除，由此暴露半导体层SL的顶表面。结果，形成由绝缘膜IF2形成的栅极绝缘膜GI1。此外，在蚀刻步骤中，从I/O区域HV中的栅电极G3和偏移间隔物OF3暴露的绝缘膜IF1被去除，由此暴暴露半导体衬底SB的顶表面。结果，形成了由绝缘膜IF1形成的栅极绝缘膜GI3。
在本文中，使用覆盖栅电极G1的侧表面的偏移间隔物OF1作为掩模进行蚀刻。结果，通过蚀刻形成的栅极绝缘膜GI1的横向方向(栅极长度方向)上的相对侧的端部分别从栅电极G1的侧表面向外突出。换言之，在横向方向上，栅极绝缘膜GI1在平面图中在不与栅电极G1交叠的位置处终止。即，在平面图中，栅电极G1和栅极绝缘膜GI1的相应终端彼此分离。换言之，在栅电极G1的栅极长度方向上，栅极绝缘膜GI1的宽度大于栅电极G1的宽度。
类似地，在本文中，使用覆盖栅电极G3的侧表面的偏移间隔物OF3作为掩模进行蚀刻。结果，通过蚀刻形成的栅极绝缘膜GI3的横向方向(栅极长度方向)上的相对侧的端部分别从栅电极G3的侧表面向外突出。换言之，在横向方向上，栅极绝缘膜GI3在平面图中在不与栅电极G3交叠的位置处终止。即，在平面图中，栅电极G3和栅极绝缘膜GI3的相应终端彼此分离。换言之，在栅电极G3的栅极长度方向上，栅极绝缘膜GI3的宽度大于栅电极G3的宽度。
随后，使用光刻技术和离子注入方法，在核心区域CR中的半导体层SL的每个顶表面以及在I/O区域HV中的半导体衬底SB的顶表面中的每一个中注入n型杂质(例如，As(砷)或P(磷))。在这个步骤中，栅电极G1和G2中的每一个、偏移间隔物OF1和OF3被用作注入抑制掩模。结果，在核心区域CR中的半导体层SL中形成一对延伸区域E1，并且在I/O区域HV中的半导体衬底SB的顶表面中形成一对延伸区域E3。偏移间隔物OF1具有调节形成在半导体层SL的顶表面处的这对延伸区域E1之间的距离的作用。换言之，提供偏移间隔物OF1用于用作离子注入的掩模可以防止这对延伸区域E1彼此过度接近。偏移间隔物OF2和OF3也具有相同的作用。
顺便提及，在本文中，n型杂质也被注入到外延层EP中，由此形成延伸区域E1的一部分。然而，未示出形成在外延层EP中的半导体区域。延伸区域E1被形成为从顶表面直到半导体层SL的下表面。
然后，如图13所示，形成覆盖栅电极G1、控制栅电极CG和栅电极G3的每个侧表面的侧壁SW。侧壁SW以如下方式形成：例如，在半导体衬底SB上方，通过CVD方法等沉积氮化硅膜；然后，进行各向异性蚀刻，由此去除氮化硅膜的一部分；结果，留在每个栅电极的侧表面处的氮化硅膜形成侧壁SW。核心区域CR中的侧壁SW形成在偏移间隔物OF1与外延层EP之间。即，侧壁SW经由偏移间隔物OF1形成在栅电极G1的侧表面处，侧壁SW经由偏移间隔物OF2形成在控制栅电极CG的侧表面处，并且侧壁SW经由偏移间隔物OF3形成在栅电极G3的侧表面处。
随后，使用偏移间隔物OF1至OF3、侧壁SW等作为掩模，将n型杂质(例如，As(砷)或P(磷))注入到核心区域CR中的外延层EP中以及半导体层SL中，注入到存储器单元区域MR和I/O区域HV中的半导体衬底SB的相应顶表面中。
结果，在核芯区域CR中的外延层EP中以及在外延层EP正下方的半导体层SL中形成一对扩散区域D1。而在存储器单元区域MR中的半导体衬底SB的顶表面处形成扩散区域D2。此外，在I/O区域HV中的半导体衬底SB的顶表面处形成一对扩散区域D3。
扩散区域D1被形成为从外延层EP的顶表面直到半导体层SL的下表面。此外，扩散区域D2、D3被形成为与延伸区域E2、E3中的每一个相比具有更浅的深度。扩散区域D1至D3每个是与延伸区域E1至E3中的任一个相比杂质密度更高的n型半导体区域。在栅极长度方向上，每个扩散区域D1形成在比延伸区域E1更远离栅电极G1的位置处，扩散区域D2形成在比延伸区域E2更远离控制栅电极CG的位置处，并且扩散区域D3形成在比延伸区域E3更远离栅电极G3的位置处。
在核心区域CR中分别彼此相邻的延伸区域E1和扩散区域D1分别形成源极/漏极区域。而在存储器单元区域MR中分别彼此相邻的延伸区域E2和扩散区域D2分别形成源极/漏极区域。此外，在I/O区域HV中分别彼此相邻的延伸区域E3和扩散区域D3分别形成源极/漏极区域。
核心区域CR中的源极/漏极区域和栅电极G1形成低击穿电压晶体管Q1。存储器单元区域MR中的源极/漏极区域和控制栅电极CG形成MONOS存储器MC。I/O区域HV中的源极/漏极区域和栅电极G3形成高击穿电压晶体管Q3。MONOS存储器MC是包括ONO膜ON中的氮化硅膜N1作为电荷累积膜(电荷累积部分)的非易失性存储器的存储器单元。
然后，如图14所示，进行自对准硅化物工艺，由此在栅电极G1的顶表面、控制栅电极CG的顶表面、栅电极G3的顶表面和扩散区域D1至D3的相应表面处形成硅化物层S1。在自对准硅化物工艺中，首先，使用溅射方法，在半导体衬底SB的整个顶表面上方形成包括例如Co(钴)或Ni(镍)的金属膜。然后，加热半导体衬底SB，由此以允许金属膜与半导体彼此反应。结果，形成了硅化物层S1。随后，去除金属膜的未反应部分。
随后，在半导体衬底SB上方，以能够覆盖低击穿电压晶体管Q1、MONOS存储器MC和高击穿电压晶体管Q3的方式形成层间绝缘膜IL。层间绝缘膜IL以下面的方式形成。利用例如CVD方法在半导体衬底SB的整个顶表面上方形成氧化硅膜。使用CMP(化学机械抛光)方法等对氧化硅膜的顶表面进行抛光。层间绝缘膜IL的膜厚度比栅电极G1、控制栅电极CG和栅电极G3的每个厚度大。顺便提及，在形成层间绝缘膜IL之前，可以通过例如CVD方法形成由例如氮化硅膜形成的并且覆盖低击穿电压晶体管Q1、MONOS存储器MC和高击穿电压晶体管Q3的衬垫绝缘膜，但是本文中未示出。
随后，使用光刻技术和干法蚀刻方法，形成穿透层间绝缘膜IL的多个接触孔。然后，形成填充接触孔的多个插塞(接触插塞或导电耦合部分)PG。在本文中，以使得栅电极G1、控制栅电极CG、栅电极G3和扩散区域D1至D3的相应顶表面能够从层间绝缘膜IL暴露的方式形成多个接触孔。在每个接触孔的底表面处，硅化物层S1被暴露。插塞PG经由硅化物层S1分别与栅电极G1、控制栅电极CG、栅电极G3或扩散区域D1至D3电耦合。
在插塞PG形成步骤中，在包括多个接触孔的内部的层间绝缘膜IL上方，形成主要包括W(钨)的金属膜。然后，通过例如CMP方法对层间绝缘膜IL上方的金属膜进行研磨从而去除，使得层间绝缘膜IL的顶表面被暴露。结果，形成了由嵌入在多个接触孔中的每一个中的金属膜形成的多个插塞PG。插塞PG由例如包括覆盖接触孔中的侧表面和底表面的氮化钛膜和经由氮化钛膜嵌入接触孔中的钨膜的层压膜形成。
随后，在包括嵌入其中的插塞PG的层间绝缘膜IL上方，形成包括第一层导线M1的第一布线层。导线M1可以使用所谓的单镶嵌技术形成。即，在层间绝缘膜IL上方，使用CVD方法等，形成例如由氧化硅膜形成的层间绝缘膜IL1。然后，处理层间绝缘膜IL1，由此形成穿透层间绝缘膜IL1的多个导线沟槽。层间绝缘膜IL1由例如氧化硅膜形成。随后，主要由Cu(铜)形成的导体膜被嵌入在导线沟槽中。然后，通过CMP方法等，去除层间绝缘膜IL1上方的导体膜的多余部分。结果，形成由嵌入在导线沟槽中的导体膜形成的导线M1。
导线M1的底表面与插塞PG的顶表面耦合。尽管未示出随后的步骤，但是在第一布线层上方，依次形成第二布线层、第三布线层等，由此形成层压布线层。然后，通过切割步骤切割半导体晶片，产生多个半导体芯片。以至此描述的方式，形成本实施例的半导体器件。顺便提及，可以想象，在完成的半导体器件中，在控制栅电极CG的栅极长度方向上，ONO膜ON的端部从偏移间隔物OF2的端部朝向控制栅电极CG侧退避。
存储器单元的操作的描述
MONOS存储器MC是一种在写入操作和擦除操作二者中电可重写的非易失性存储器，并且也被称为电可擦除可编程只读存储器。例如，对于MONOS存储器MC的写入操作和擦除操作，使用Fowler-Nordheim型隧穿现象。顺便提及，也可以允许使用热电子或热空穴的写入操作或擦除操作。
在MONOS存储器MC的写入操作等时，MONOS存储器MC被施加高电位差(大约12V)。因此，需要相对较高的击穿电压晶体管。作为高击穿电压晶体管，例如，使用图14所示的高击穿电压晶体管Q3。
在本文中，将描述1单元1晶体管型存储器单元的擦除、写入和读取操作。
首先，将描述擦除操作。例如，考虑擦除存储在作为从其擦除数据的存储器单元(所选择的存储器单元)的MONOS存储器MC中的数据的情况。所选择的阱W2的电位被设置为1.5V；字线的电位，换言之，MONOS存储器MC的控制栅电极CG的电位被设置为-8.5V；源极线的电位，换言之，MONOS存储器MC的源极区域的电位被设置为1.5V；并且数据线，换言之，MONOS存储器MC的漏极区域被浮置。然后，MONOS存储器MC的电荷积聚膜(氮化硅膜N1)中累积的电荷被引向半导体衬底SB侧，使得数据被擦除。
然后，将描述写入操作。例如，考虑向作为对其写入数据的存储器单元(所选择的存储器单元)的MONOS存储器MC写入数据的情况。在所选择的MONOS存储器MC中，阱W2的电位被设置为-10.5V；控制栅电极CG的电位被设置为1.5V；源极区域的电位被设置为-10.5V；并且漏极区域被浮置。然后，电荷被注入到MONOS存储器MC的电荷累积膜(氮化硅膜N1)中，使得数据被写入。
然后，将描述读取操作。例如，数据“1”被写入MONOS存储器MC，使得晶体管的阈值电压增加。另外，其他MONOS存储器MC具有数据“0”，使得晶体管的阈值电压降低。在这种状态下，当数据被读取时，所选择的MONOS存储器MC的阱W2的电位被设置为-2V；控制栅电极CG的电位被设置为0V；源极区域的电位被设置为0V；并且漏极区域的电位被设置为1V。结果，MONOS存储器MC的数据被读取。在这种情况下，数据写入的MONOS存储器MC的阈值电压为高，并且已经从其擦除数据的其他MONOS存储器MC的阈值电压减小。因此，可以确定是否写入数据。
本实施例的效果的描述
下面，参考图51和图52，将描述本实施例的效果。图51和图52每个是示出比较示例的半导体器件的剖面图。图51和图52每个示出了单栅型MONOS存储器MC1和MC2的相应截面，并且没有示出偏移间隔物、侧壁、硅化物层、层间绝缘膜、插塞、导线等。
首先，图51示出了其中ONO膜ON1的端部分别从控制栅电极CG的侧表面退避的结构，作为比较示例的存储器单元。即，栅极长度方向上的ONO膜ON1的端部在控制栅电极CG正下方终止。这样的结构在如下情况下形成，当在通过干法蚀刻对多晶硅膜进行图案化以及随后处理ONO膜ON1时过度地切除ONO膜ON1的侧表面时，或者当在ONO膜ON1的处理之后在清洗步骤或氧化步骤中ONO膜ON1的侧表面退避时。
控制栅电极CG的底表面的端部的角落部分是电场容易集中的部位。不利的是，由于绝缘膜劣化引起的下降短路(介质击穿)倾向于发生在由MONOS存储器MC1的重写操作所施加的电场应力的部位处。特别地，如比较示例所示，当控制栅电极CG的在ONO膜ON1的端部侧面的角落部分突出成顶篷状时，在控制栅电极CG与半导体衬底SB之间更容易发生介质击穿。
相反，当MONOS存储器MC1的栅极长度足够长时，通过氧化方法在控制栅电极CG的侧表面处形成偏移间隔物。可以想象，通过氧化步骤，在控制栅电极CG的角落部分与半导体衬底SB之间形成由具有大的膜厚度的氧化硅膜形成的鸟喙，由此防止在栅极端部处的击穿。
但是，在随着半导体器件小型化的进展而具有减小的栅极长度的元件中，鸟喙的形成导致ONO膜ON1的膜厚度增加。结果，重写操作时的电场减小，这不利地导致MONOS存储器MC1的操作速度降低。因此，在小型化的MONOS存储器MC1中，需要防止形成鸟喙。因此，介质击穿问题不能通过形成鸟喙来解决。顺便提及，作为防止形成鸟喙的方法，可以想象，例如，通过CVD方法等形成覆盖控制栅电极CG的侧表面的偏移间隔物，由此防止在栅极绝缘膜的ONO膜ON1附近的半导体衬底的氧化等。
在这种情况下，为了防止在ONO膜ON1的端部发生故障，调节控制栅电极CG的端部的氧化量。使用该方法或其他方法会导致MONOS存储器MC1的特性劣化。因此，难以将半导体器件的性能和可靠性结合起来。
相反，可以想象以下情况：如图52所示，栅极长度方向上的ONO膜ON2的端部被设置为分别从控制栅电极CG的侧表面向外突出；这防止了控制栅电极CG与半导体衬底SB之间的电介质击穿和短路。在图52所示的比较示例的MONOS存储器MC2的制造步骤期间，在通过干法蚀刻处理多晶硅膜并且由此形成控制栅电极CG之后以及在处理ONO膜ON2之前，形成覆盖控制栅电极CG的侧表面的侧壁SW1。之后，使用侧壁SW1作为掩模，进行蚀刻，由此处理ONO膜ON2。这可以引起ONO膜ON2的端部分别从控制栅电极CG向外突出。顺便提及，覆盖控制栅电极CG或其他MISFET的栅电极的每个侧表面的偏移隔离物被形成为与侧壁SW1分开。
在这种情况下，在形成侧壁SW1的步骤中，通过沉积方法沉积形成侧壁SW1的绝缘膜(例如，氧化硅膜)。随后，回蚀绝缘膜，由此形成由绝缘膜形成的侧壁SW1。即，在图52所示的比较示例中，附加地执行用于形成侧壁SW1的沉积步骤。因此，在成膜(沉积)时生成的热量不利地导致施加到半导体衬底SB、其他元件或阱等的热负荷增加。
备选地，当在半导体衬底SB上方在除存储器单元区域之外的其他区域中形成诸如栅电极等图案时，也在图案的侧表面处形成侧壁SW1。这不利地导致其他元件的特性发生波动。当逻辑过程已经建立时，元件特性的波动需要第二种设计来另外地安装MONOS存储器。这导致半导体器件的制造成本增加。此外，与偏移间隔物的形成步骤分开地形成侧壁SW1的步骤的添加也导致制造成本的增加。此外，通过去除如上所述的形成在除了存储器单元区域MR之外的其他区域中的侧壁SW1来防止元件特性的波动导致进一步的去除步骤的添加。因此，制造成本增加。
因此，在本实施例中，如参考图4至图11所述，在形成控制栅电极CG之后，随后，不是根据控制栅电极CG的形状来处理ONO膜ON。偏移间隔物OF2形成在控制栅电极CG的侧表面处。之后，使用偏移间隔物OF2作为掩模，进行蚀刻，由此处理ONO膜ON。即，在图4所示的步骤中，通过蚀刻形成控制栅电极CG。然后，在不处理ONO膜ON的情况下，形成用于用作偏移间隔物OF2的氮化硅膜N2和N3以及氧化硅膜OX3。之后，如图7所示，形成偏移间隔物OF2。接着，如图7至图11所示，使用偏移间隔物OF2作为掩模，进行蚀刻，由此对ONO膜ON进行图案化。
因此，ONO膜ON的横向方向(栅极长度方向)上的相对侧的端部分别从控制栅电极CG的相应侧表面向外突出。因此，ONO膜ON介于控制栅电极CG的底表面的角落部分与半导体衬底SB的顶表面之间。结果，可以防止发生电介质击穿和短路，即使在电场趋于集中的位置的控制栅电极CG的角落部分附近。即，可以提高半导体器件的可靠性。
此外，偏移间隔物OF2是要形成的保护膜，不管是否存在电介质击穿的问题、保护控制栅电极CG的侧表面的目的、延伸区域E2的成对之间的距离的调节等。因此，其中使用偏移间隔物OF2使ONO膜ON的端部突出的过程不会导致制造步骤的增加。此外，分别形成在核心区域CR和I/O区域HV中的偏移间隔物OF1和OF3每个是不需要去除的保护膜。因此，不必为了防止低击穿电压晶体管Q1和高击穿电压晶体管Q3的相应特性的波动而新添加偏移间隔物OF1和OF3的去除步骤。因此，可以防止半导体器件的制造成本的增加。
此外，偏移间隔物OF2不是通过氧化方法形成，而是通过诸如CVD方法等沉积方法形成，并且因此可以防止诸如MONOS存储器MC等元件的热负载的增加，并且可以防止在控制栅电极CG的角落部分附近形成鸟喙。因此，可以防止诸如MONOS存储器MC等元件的特性的劣化。
第二实施例
下面，参考图15至图23描述本第二实施例的半导体器件的制造方法。图15至图23每个是用于示出本实施例的半导体器件的制造步骤的剖面图。在图15至图23中的每个中，从图的左手侧依次示出了存储器单元区域MR、核心区域(逻辑电路区域或低击穿电压晶体管区域)CR和I/O区域(高击穿电压晶体管区域)HV。
在第一实施例中，已经给出对以下的描述：半导体器件具有SOI衬底，并且存储器单元区域中的控制栅电极和外围电路区域中的栅电极由一个硅膜形成。然而，在此处，将给出对以下的描述：半导体器件不具有SOI衬底，并且存储器单元区域中的控制栅电极和外围电路区域中的栅电极由不同的硅膜形成。此外，在此处，将给出对以下的描述：在形成核心区域和I/O区域中的栅极绝缘膜以及用于栅电极形成的硅膜之后，形成ONO膜和用于控制栅电极形成的硅膜。
在本实施例的半导体器件的制造步骤中，首先，如图15所示，提供半导体衬底SB。在半导体衬底SB的顶表面中形成嵌入在隔离沟槽中的元件隔离区域(未示出)。随后，使用光刻技术和离子注入方法，在核心区域CR和I/O区域HV中的半导体衬底SB的相应顶表面中注入p型杂质(例如，B(硼))。结果，分别在核心区域CR和I/O区域HV中的半导体衬底SB的相应顶表面中形成阱W1和W3。之后，虽然未示出，但是使用光刻技术和离子注入方法，在核心区域CR和I/O区域HV中的半导体衬底SB的顶表面中注入p型杂质(例如，B(硼))，由此形成沟道区域。
随后，使用氧化方法等在半导体衬底SB的顶表面上方形成绝缘膜IF1。然后，使用光刻技术和蚀刻方法，去除核心区域CR中的绝缘膜IF1。之后，使用例如热氧化方法，在核芯区域CR中的半导体衬底SB的顶表面上方形成与绝缘膜IF1相比具有更小的膜厚度的绝缘膜IF2。随后，通过例如CVD方法，在半导体衬底SB的整个顶表面上方形成多晶硅膜SL1。
然后，如图16所示，使用光刻技术和蚀刻方法，去除存储器单元区域MR中的多晶硅膜SL1和绝缘膜IF1，由此暴露半导体衬底SB的顶表面。随后，使用例如离子注入方法，在存储器单元区域MR中的半导体衬底SB的顶表面中注入p型杂质(例如，B(硼))。结果，分别形成阱W2和沟道区域(未示出)。
随后，在半导体衬底SB的整个顶表面上方依次形成ONO膜ON、多晶硅膜SL2和绝缘膜IF6。由这些膜形成的层压膜覆盖核心区域CR和I/O区域HV中的多晶硅膜SL1。多晶硅膜SL2的厚度等于例如多晶硅膜SL1的厚度。ONO膜ON具有包括依次堆叠的氧化硅膜OX1、氮化硅膜N1和氧化硅膜OX3的层压结构。氧化硅膜OX1通过例如热氧化方法形成，并且氮化硅膜N1和氧化硅膜OX3通过例如CVD方法形成。
绝缘膜IF6由例如氧化硅膜形成，并且通过例如CVD方法形成。绝缘膜IF6的膜厚度为例如5至15nm，并且本文中的绝缘膜IF6的膜厚度为10nm。绝缘膜IF6是具有在稍后参考图20描述的蚀刻步骤中去除形成ONO膜ON的氧化硅膜OX3和氮化硅膜N1时保护控制栅电极CG(参考图20)的作用的膜。
然后，如图17所示，使用光刻技术和蚀刻方法，处理绝缘膜IF6和多晶硅膜SL2。结果，存储器单元区域MR中的ONO膜ON的顶表面的一部分以及核心区域CR和I/O区域HV中的相应ONO膜ON的顶表面被暴露。在本文中，在存储器单元区域MR中，绝缘膜IF6和多晶硅膜SL2被图案化，由此形成由多晶硅膜SL2形成的控制栅电极CG。控制栅电极CG的顶表面被绝缘膜IF6覆盖。而在控制栅电极CG的栅极长度方向上与控制栅电极CG相邻的区域中，半导体衬底SB的顶表面被ONO膜ON覆盖。换言之，在蚀刻步骤中，ONO膜ON不被处理。
然后，如图18所示，使用例如CVD方法，在半导体衬底SB的整个顶表面上方形成(沉积)绝缘膜IF4。绝缘膜IF4可以具有与在第一实施例中描述的绝缘膜IF4(参见图5)相同的层压结构。然而，在本文中，将描述绝缘膜IF4仅由一个膜形成的情况。即，例如，绝缘膜IF4由氧化硅膜形成。绝缘膜IF4的膜厚度为例如9nm。控制栅电极CG的侧表面、绝缘膜IF6的表面和ONO膜ON的顶表面被绝缘膜IF4覆盖。
然后，如图19所示，通过干法蚀刻方法等对绝缘膜IF4进行回蚀，由此暴露ONO膜ON的顶表面和绝缘膜IF6的顶表面。结果，形成了由绝缘膜IF4形成的偏移间隔物OF2。偏移间隔物OF2在控制栅电极CG的每个侧表面处以侧壁形状被保留，作为用于保护控制栅电极CG的侧表面的膜。换言之，偏移间隔物OF2覆盖控制栅电极CG的每个侧表面以及在与控制栅电极CG相邻的每个区域中的ONO膜ON的顶表面。
然后，如图20所示，例如，进行干法蚀刻，由此去除氧化硅膜OX3和氮化硅膜N1。结果，氧化硅膜OX1的顶表面被暴露。在本文中，使用偏移间隔物OF2和绝缘膜IF6作为掩模，进行干法蚀刻。结果，从偏移间隔物OF2和控制栅电极CG暴露的区域中的氧化硅膜OX3和氮化硅膜N1被去除。因此，在横向方向上从在偏移间隔物OF2正下方的区域到在控制栅电极CG正下方的区域连续地延伸的氧化硅膜OX3和氮化硅膜N1被保留。在蚀刻步骤中，用作用于控制栅电极CG的顶表面的保护掩模的绝缘膜IF6被去除，使得控制栅电极CG的顶表面被暴露。在这个步骤中，存储器单元区域MR中的半导体衬底SB的顶表面以及核芯区域CR和I/O区域HV中的多晶硅膜SL1的表面被氧化硅膜OX1覆盖。
然后，如图21所示，进行清洗步骤，由此去除氧化硅膜OX1。结果，存储器单元区域MR中的半导体衬底SB的顶表面以及核芯区域CR和I/O区域HV中的多晶硅膜SL1的表面被暴露。随后，使用光刻技术和蚀刻方法，处理核心区域CR和I/O区域HV中的多晶硅膜SL1、绝缘膜IF1和IF2。结果，在核心区域CR中，在半导体衬底SB的顶表面上方，经由由绝缘膜IF2形成的栅极绝缘膜GI1形成由多晶硅膜SL1形成的栅电极G1。而在I/O区域HV中，在半导体衬底SB的顶表面上方，经由由绝缘膜IF1形成的栅极绝缘膜GI3形成由多晶硅膜SL1形成的栅电极G3。
随后，分别形成覆盖栅电极G1和G3的相应侧表面的偏移间隔物OF1和OF3。偏移间隔物OF1和OF3每个由例如氧化硅膜形成。为了形成偏移间隔物OF1和OF3，通过例如CVD方法形成覆盖栅电极G1和G3的相应顶表面和侧表面的绝缘膜。然后，回蚀绝缘膜。这导致由留在栅电极G1和G3的相应侧表面处的绝缘膜形成的偏移间隔物OF1和OF3的形成。在本文中，在偏移间隔物OF1和OF3的形成步骤中，在存储器单元区域MR中的控制栅电极CG侧面形成的绝缘膜被去除。
随后，在存储器单元区域MR、核心区域CR和I/O区域HV中的半导体衬底SB的相应部分中注入n型杂质(例如，As(砷)或P(磷))。在这个步骤中，栅电极G1和G2、控制栅电极CG和偏移间隔物OF2以及在栅电极G1和G3的每个侧表面处的偏移间隔物(未示出)中的每一个被用作注入抑制掩模。结果，在存储器单元区域MR中的半导体衬底SB的顶表面中形成一对延伸区域E2，在核芯区域CR中的半导体衬底SB的顶表面中形成一对延伸区域E1，并且在I/O区域HV中的半导体衬底SB的顶表面中形成一对延伸区域E3。
然后，如图22所示，执行与参考图13描述的步骤相同的步骤，由此形成侧壁SW和扩散区域D1至D3。换言之，形成经由偏移间隔物OF2覆盖控制栅电极CG的每个侧表面的侧壁SW、经由偏移间隔物(未示出)覆盖栅电极G1和G2的每个侧表面的侧壁SW。此外，在存储器单元区域MR中的半导体衬底SB的顶表面中形成一对扩散区域D2，在核心区域CR中的半导体衬底SB的顶表面中形成一对扩散区域D1，并且在I/O区域HV中的半导体衬底SB的顶表面中形成一对扩散区域D3。
结果，在存储器单元区域MR中，形成MONOS存储器MC，其包括每个由延伸区域E2和扩散区域D2形成的源极/漏极区域以及控制栅电极CG。而在核心区域CR中，形成低击穿电压晶体管Q1，其包括每个由延伸区域E1和扩散区域D1形成的源极/漏极区域以及栅电极G1。此外，在I/O区域HV中，形成高击穿电压晶体管Q3，其包括每个由延伸区域E3和扩散区域D3形成的源极/漏极区域以及栅电极G3。
然后，如图23所示，执行与参考图14描述的步骤相同的步骤，由此形成本实施例的半导体器件。即，形成硅化物层S1、层间绝缘膜IL、插塞PG、层间绝缘膜IL1和导线M1。
即使在本实施例中，存储器单元区域MR中的控制栅电极CG、核心区域CR和I/O区域HV中的栅电极G1和G2由不同的硅膜形成时，在ONO膜ON(参见图20和图21)的处理步骤之前，形成覆盖控制栅电极CG的每个侧表面的偏移间隔物OF2。结果，可以提高半导体器件的可靠性。
即，如参考图17至图21所述，在形成控制栅电极CG之后并且在处理ONO膜ON之前，在控制栅电极CG的每个侧表面处形成偏移间隔物OF2。随后，使用偏移间隔物OF2作为掩模，进行蚀刻，由此处理ONO膜ON。因此，ONO膜ON的横向方向(栅极长度方向)上的相对侧的端部分别从控制栅电极CG的相应侧表面向外突出。由此，ONO膜ON介于控制栅电极CG的底表面的角落部分与半导体衬底SB的顶表面之间。结果，可以防止发生电介质击穿和短路，即使在电场趋于集中的位置的控制栅电极CG的角落部分附近。
修改示例
下面，参考图24至图33描述本第二实施例的修改示例的半导体器件的制造方法。图24至图33每个是用于示出本实施例的半导体器件的制造步骤的剖面图。在图24至图33中，从图的左手侧依次示出了存储器单元区域MR、核心区域(逻辑电路区域或低击穿电压晶体管区域)CR和I/O区域(高击穿电压晶体管区域)HV。
在本文中，将给出对以下各项的描述：存储器单元区域中的控制栅电极和外围电路的栅电极由不同的硅膜形成，并且存储器单元的电荷累积膜(电荷累积部分、电荷保持部分、或电荷保持膜)不是由氮化硅膜形成，而是由高k膜(高介电常数膜)形成。根据本修改示例，与参考图15至图23描述的步骤不同，在形成在外围电路区域中形成栅电极的硅膜之前，形成电荷累积膜和形成控制栅电极的硅膜。在本申请中提到的高k膜是由例如与氮化硅相比具有更高的介电常数的材料形成的膜。
在本修改示例的半导体器件的制造步骤期间，首先，如图24所示，提供半导体衬底SB，并且在半导体衬底SB的顶表面处形成嵌入在隔离沟槽中的元件隔离区域(未示出)。随后，使用例如离子注入方法在存储器单元区域MR中的半导体衬底SB的顶表面中注入p型杂质(例如，B(硼))，由此分别形成阱W2和沟道区域(未示出)。
随后，在半导体衬底SB的整个顶表面上方，依次形成绝缘膜OH和多晶硅膜SL1。绝缘膜OH具有依次堆叠的氧化硅膜OX1、高k膜HK和氧化铝膜OA的层压结构。氧化硅膜OX1通过例如热氧化方法形成。高k膜HK和氧化铝膜OA通过例如CVD方法或溅射方法形成。高k膜HK是包含例如Hf(铪)的膜。作为用于高k膜HK的材料，例如可以使用HfO(氧化铪)。
本文中形成的多晶硅膜SL1的膜厚度具有至少第一膜厚度，其与通过稍后参考图26描述的步骤在核心区域CR和I/O区域HV中形成的多晶硅膜SL2的膜厚度相等，并且具有最大第二膜厚度，其与多晶硅膜SL2的厚度和要形成用于高击穿电压晶体管的栅极绝缘膜的绝缘膜IF1(参见图26)的厚度之和的厚度相等。换言之，本文中形成的多晶硅膜SL1的膜厚度可以适当地具有等于或大于第一膜厚度并且等于或小于第二膜厚度的膜厚度。
在本文中，多晶硅膜SL1被形成为具有比多晶硅膜SL2的厚度(第一膜厚度)更大的第二膜厚度的原因是为了抑制由于以下原因造成的影响：在稍后参考图26描述的绝缘膜IF1的形成步骤中，通过氧化处理，在多晶硅膜SL1的顶表面处形成绝缘膜IF1，使得多晶硅膜SL1的膜厚度减少那么多。即，多晶硅膜SL1的膜厚度相对较大。结果，通过绝缘膜IF1的形成而膜厚度减小的多晶硅膜SL1以及沉积在绝缘膜IF1上方的多晶硅膜SL2在膜厚度方面可以相匹配。
然后，如图25所示，使用光刻技术和蚀刻方法，去除核心区域CR和I/O区域HV中的多晶硅膜SL1和绝缘膜OH，由此暴露半导体衬底SB的顶表面。
然后，如图26所示，使用光刻技术和离子注入方法，在核心区域CR和I/O区域HV中的半导体衬底SB的相应顶表面中注入p型杂质(例如，B(硼))。结果，分别在核心区域CR和I/O区域HV中的半导体衬底SB的相应顶表面中形成阱W1和W3。之后，虽然未示出，但是使用光刻技术和离子注入方法，在核心区域CR和I/O区域HV中的半导体衬底SB的相应顶表面中注入p型杂质(例如，B(硼))，由此形成沟道区域。
随后，在半导体衬底SB的顶表面和多晶硅膜SL1的表面处，使用氧化方法等形成绝缘膜IF1。然后，使用光刻技术和蚀刻方法，去除核心区域CR中的绝缘膜IF1。之后，使用例如热氧化方法，在核心区域CR中的半导体衬底SB的顶表面上方形成与绝缘膜IF1相比具有更小的膜厚度的绝缘膜IF2。随后，在半导体衬底SB的整个顶表面上方，通过例如CVD方法形成多晶硅膜SL2。
然后，如图27所示，使用光刻技术和蚀刻方法，处理核心区域CR和I/O区域HV中的多晶硅膜SL2。即，在核芯区域CR和I/O区域HV中的多晶硅膜SL2上方形成抗蚀剂图案的光致抗蚀剂膜PR2。然后，使用光致抗蚀剂膜PR2作为掩模，进行蚀刻。结果，在核心区域CR中，在半导体衬底SB的顶表面上方，经由绝缘膜IF2形成由多晶硅膜SL2形成的栅电极G1。而在I/O区域HV中，在半导体衬底SB的顶表面上方，经由绝缘膜IF1形成由多晶硅膜SL2形成的栅电极G3。在本文中，绝缘膜IF1和IF2不被处理。而在存储器单元区域MR中，多晶硅膜SL1的顶表面被暴露。
然后，如图28所示，去除光致抗蚀剂膜PR2。然后，使用光刻技术和蚀刻方法，处理多晶硅膜SL1，由此暴露存储器单元区域MR中的绝缘膜OH的顶表面的一部分。在本文中，在存储器单元区域MR中，多晶硅膜SL1被图案化，由此形成由多晶硅膜SL1形成的控制栅电极CG。在控制栅电极CG的栅极长度方向上与控制栅电极CG相邻的区域中，半导体衬底SB的顶表面被绝缘膜OH覆盖。换言之，在蚀刻步骤中，绝缘膜OH不被处理。
然后，如图29所示，例如使用CVD方法，在半导体衬底SB的整个顶表面上方形成绝缘膜IF4。绝缘膜IF4可以具有与第一实施例中描述的绝缘膜IF4(见图5)相同的层压结构。然而，在本文中，将描述绝缘膜IF4仅由一个膜形成的情况。即，例如，绝缘膜IF4由氧化硅膜形成。绝缘膜IF4的膜厚度为例如9nm。因此，控制栅电极CG以及栅电极G1和G2的相应顶表面和侧表面以及绝缘膜IF1、IF2和OH的相应顶表面被绝缘膜IF4覆盖。
然后，如图30所示，通过干法蚀刻等对绝缘膜IF4进行回蚀，由此暴露控制栅电极CG、栅电极G1、G2、以及绝缘膜IF1、IF2和OH的相应顶表面。这导致形成由绝缘膜IF4形成的偏移间隔物OF1、OF2和OF3。偏移间隔物OF2在控制栅电极CG的侧表面处以侧壁形状被保留，作为用于保护控制栅电极CG的侧表面的膜。类似地，侧壁形偏移间隔物OF1和OF3分别形成在栅电极G1和G2的侧表面处。偏移间隔物OF2覆盖控制栅电极CG的侧表面以及绝缘膜OH的与控制栅电极CG相邻的区域中的顶表面。
然后，如图31所示，形成覆盖核心区域CR和I/O区域HV并且暴露存储器单元区域MR的光致抗蚀剂膜PR3。随后，使用光致抗蚀剂膜PR3作为掩模，进行干法蚀刻，由此去除氧化铝膜OA和高k膜HK。结果，氧化硅膜OX1的顶表面被暴露。在本文中，使用偏移间隔物OF2作为掩模，进行干法蚀刻，由此去除从偏移间隔物OF2和控制栅电极CG暴露的区域中的氧化铝膜OA和高k膜HK。因此，在横向方向上从在偏移间隔物OF2正下方的区域到在控制栅电极CG正下方的区域连续地延伸的氧化铝膜OA和高k膜HK被保留。紧接在蚀刻步骤之后，存储器单元区域MR中的半导体衬底SB的顶表面被氧化硅膜OX1覆盖。
然后，如图32所示，在去除光致抗蚀剂膜PR3之后，进行清洗步骤或蚀刻，由此去除氧化硅膜OX1以及绝缘膜IF1和IF3的暴露部分。结果，存储器单元区域MR、核心区域CR和I/O区域HV中的半导体衬底SB的顶表面被暴露。即，在本文中，在核芯区域CR中，从偏移间隔物OF1和栅电极G1暴露的绝缘膜IF1被去除，导致形成由绝缘膜IF1形成的栅极绝缘膜GI1。类似地，在I/O区域HV中，从偏移间隔物OF3和栅电极G3暴露的绝缘膜IF3被去除，导致形成由绝缘膜IF3形成的栅极绝缘膜GI3。
随后，在存储器单元区域MR、核心区域CR和I/O区域HV中的半导体衬底SB的相应部分中注入n型杂质(例如，As(砷)或P(磷))。本这个步骤中，将偏移间隔物OF1至OF3用作注入抑制掩模。结果，在存储器单元区域MR中的半导体衬底SB的顶表面处形成一对延伸区域E2，在核芯区域CR中的半导体衬底SB的顶表面处形成一对延伸区域E1，并且在I/O区域HV中的半导体衬底SB的顶表面处形成一对延伸区域E3。
随后，执行与参考图22描述的步骤相同的步骤，由此形成侧壁SW和扩散区域D1至D3。结果，形成侧壁SW和扩散区域D1至D3。这导致在存储器单元区域MR中形成存储器单元MCA，其包括每个由延伸区域E2和扩散区域D2形成的源极/漏极区域和控制栅电极CG。而在核心区域CR中，形成低击穿电压晶体管Q1，其包括每个由延伸区域E1和扩散区域D1形成的源极/漏极区域以及栅电极G1。此外，在I/O区域HV中，形成高击穿电压晶体管Q3，其包括每个由延伸区域E3和扩散区域D3形成的源极/漏极区域以及栅电极G3。
然后，如图33所示，执行与参考图14描述的步骤相同的步骤，由此形成本实施例的半导体器件。即，形成硅化物层S1、层间绝缘膜IL、插塞PG、层间绝缘膜IL1和导线M1。
以这种方式，可以形成具有高k膜HK作为电荷累积膜的存储器单元。
在本实施例中，存储器单元区域MR中的控制栅电极CG以及核心区域CR和I/O区域HV中的栅电极G1和G2由不同的硅膜形成。另外，存储器单元MCA的电荷累积膜(电荷累积部分、电荷保持部分或电荷保持膜)由高k膜HK形成。高k膜HK是与ONO膜中的氮化硅膜不同的在沉积过程中产生高热量的膜。这种热量防止被掺杂到诸如核心区域CR和I/O区域HV中的沟道区域和阱等外围电路区域中的杂质的移动。因此，在本修改示例中，在形成用于栅电极的多晶硅膜SL2、阱W1和W3以及外围电路区域中的沟道区域之前，形成图25所示的高k膜HK和多晶硅膜SL1。
即使在这种情况下，在绝缘膜OH(参见图31和图32)的处理步骤之前，形成覆盖控制栅电极CG的每个侧表面的偏移间隔物OF2。这可以提高半导体器件的可靠性。
即，如参考图28至图32所述，在形成控制栅电极CG之后并且在处理绝缘膜OH之前，在控制栅电极CG的每个侧表面处形成偏移间隔物OF2。之后，使用偏移间隔物OF2作为掩模，进行蚀刻，由此处理绝缘膜OH。因此，绝缘膜OH的横向方向(栅极长度方向)上的相对侧的端部分别从控制栅电极CG的相应侧表面向外突出。因此，绝缘膜OH介于控制栅电极CG的底表面的角落部分与半导体衬底SB的顶表面之间。结果，可以防止发生电介质击穿和短路，即使在电场趋于集中的位置的控制栅电极CG的角落部分附近。
第三实施例
半导体器件的结构的描述
下面，参考图34至图36描述本第三实施例的半导体器件的制造方法。图34是示出本实施例的半导体器件的剖面图。在图34中，从图的左手侧依次示出了核心区域(逻辑电路区域或低击穿电压晶体管区域)CR、选择晶体管区域SWR、MONOS存储器区域MOR和I/O区域(高击穿电压晶体管区域)HV。选择晶体管区域SWR和MONOS存储器区域MOR形成存储器单元区域MR。图35是示意性地示出包括安装在其中的本实施例的半导体器件的半导体芯片的平面图。图36是示出本实施例的半导体器件的放大剖面图。
在本实施例的半导体器件中，与第一实施例不同，形成选择晶体管，其具有与MONOS存储器共同的源极/漏极区域的一部分。此外，与第一实施例一样，经由BOX膜部分地在半导体衬底上方形成半导体层(SOI层)。
图35示出了本实施例的低击穿电压晶体管Q1、选择晶体管SQ、MONOS存储器MC和高击穿电压晶体管Q3。MONOS存储器MC、低击穿电压晶体管Q1和高击穿电压晶体管Q3的各个结构分别与第一实施例的MONOS存储器MC、低击穿电压晶体管Q1和高击穿电压晶体管Q3的各个结构相同。
MONOS存储器MC和选择晶体管SQ具有共同的相应源极区域或漏极区域中的任一个。即，MONOS存储器MC的源极区域或漏极区域中的任何一个与选择晶体管SQ的源极区域或漏极区域中的任一个电耦合。换言之，MONOS存储器MC和选择晶体管SQ彼此串联耦合。例如，MONOS存储器MC的源极区域用作选择晶体管SQ的漏极区域。此外，在本文中，选择晶体管SQ和MONOS存储器MC的相应源极/漏极区域均由延伸区域EX和扩散区域DR形成。
在核心区域CR中，半导体层SL经由BOX膜BX形成在半导体衬底SB的顶表面上方。在半导体层SL上方，经由栅极绝缘膜GI1形成栅电极G1。栅电极G1的侧表面以及栅极绝缘膜GI1的顶表面的一部分被偏移间隔物OF1覆盖。在栅电极G1的每个侧表面处，经由偏移间隔物OF1形成侧壁SW。而在栅电极G1的栅极长度方向上，在半导体层SL上方在包括栅极绝缘膜GI1、栅电极G1、偏移间隔物OF1和侧壁SW的图案的侧面，形成从半导体层SL的顶表面向上逐渐升高的外延层(半导体层)。
在外延层EP中以及在外延层EP正下方的半导体层SL中，形成从外延层EP的顶表面直到半导体层SL的下表面的n型半导体区域的扩散区域D1。此外，在半导体层SL中，在扩散区域D1与栅电极G1正下方的半导体层SL(沟道区域)之间形成n型半导体区域的延伸区域E1。换言之，在半导体层SL中以及在外延层EP中在栅电极G1侧面的区域中，形成一对延伸区域E1和一对扩散区域D1。每个延伸区域E1和每个扩散区域D1彼此接触。
延伸区域E1和扩散区域D1形成源极/漏极区域，并且延伸区域E1的杂质浓度低于扩散区域D1的杂质浓度。即，源极/漏极区域每个具有LDD(轻掺杂漏)结构。低击穿电压晶体管Q1由源极/漏极区域和栅电极G1形成。因此，低击穿电压晶体管Q1在BOX膜BX上方的半导体层SL中具有沟道区域。换言之，低击穿电压晶体管Q1形成在SOI衬底上方。
在选择晶体管区域SWR中，栅电极G4经由栅极绝缘膜GI4形成在半导体衬底SB上方。栅电极G4的侧表面以及栅极绝缘膜GI4的顶表面的一部分被偏移间隔物OF4覆盖。经由偏移间隔物OF4在栅电极G4的每个侧表面处形成侧壁SW。
在半导体衬底SB的在栅电极G4侧面的顶表面处，形成n型半导体区域的一对扩散区域DR。此外，在每个扩散区域DR与栅电极G4正下方的半导体衬底SB(沟道区域)的顶表面之间形成n型半导体区域的延伸区域EX。换言之，在半导体衬底SB的顶表面处在栅电极G4侧面的区域中，形成一对延伸区域EX和一对扩散区域DR。每个延伸区域EX和每个扩散区域DR彼此接触。
延伸区域EX和扩散区域DR形成源极/漏极区域。延伸区域EX的杂质浓度低于扩散区域DR的杂质浓度。选择晶体管SQ由源极/漏极区域和栅电极G4形成。因此，选择晶体管SQ形成在不具有SOI结构的体衬底上方。
在MONOS存储器区域MOR中，经由ONO膜ON在半导体衬底SB上方形成控制栅电极CG。控制栅电极CG的侧表面以及ONO膜ON的顶表面的一部分被偏移间隔物OF2覆盖。经由偏移间隔物OF2在控制栅电极CG的每个侧表面处形成侧壁SW。ONO膜ON具有层压结构，其中氧化硅膜OX1、氮化硅膜N1和氧化硅膜OX3依次堆叠在半导体衬底SB的顶表面上方。ONO膜ON的侧表面从偏移间隔物OF2暴露。顺便提及，认为在控制栅电极CG的栅极长度方向上，ONO膜ON的端部从偏移间隔物OF2的端部朝向控制栅电极CG侧退避。
在半导体衬底SB的在控制栅电极CG侧面的顶表面处形成n型半导体区域的一对扩散区域DR。此外，在扩散区域DR与控制栅电极CG正下方的半导体衬底SB(沟道区域)的顶表面之间形成n型半导体区域的延伸区域EX。换言之，在半导体衬底SB的顶表面处在控制栅电极CG侧面的区域中形成一对延伸区域EX和一对扩散区域DR。每个延伸区域EX和每个扩散区域DR彼此接触。
延伸区域EX和扩散区域DR形成源极/漏极区域，并且延伸区域EX的杂质浓度低于扩散区域DR的杂质浓度。MONOS存储器MC由源极/漏极区域和控制栅电极CG形成。因此，MONOS存储器MC形成在不具有SOI结构的体衬底上方。MONOS存储器MC由包括源极/漏极区域和控制栅电极CG的MISFET形成。ONO膜ON用作MISFET的栅极绝缘膜。
选择晶体管SQ和MONOS存储器MC形成一个存储器单元。在存储器单元区域MR中，每个具有选择晶体管SQ和MONOS存储器MC的这样的存储器单元布置成阵列。例如，当MONOS存储器MC的信息被读取时，选择晶体管SQ用于选择MONOS存储器MC。
在I/O区域HV中，经由栅极绝缘膜GI3在半导体衬底SB上方形成栅电极G3。栅电极G3的侧表面以及栅极绝缘膜GI3的顶表面的一部分被偏移间隔物OF3覆盖。在栅电极G3的每个侧表面处，经由偏移间隔物OF3形成侧壁SW。栅极绝缘膜GI3的膜厚度大于栅极绝缘膜GI1的膜厚度。此外，栅电极G3在栅极长度方向上的宽度大于栅电极G1在栅极长度方向上的宽度。
在半导体衬底SB的在控制栅电极G3侧面的顶表面处形成n型半导体区域的一对扩散区域D3。此外，在扩散区域D3与栅电极G3正下方的半导体衬底SB(沟道区域)的顶表面之间形成n型半导体区域的延伸区域EX。换言之，在半导体衬底SB的顶表面处在栅电极G3侧面的区域中形成一对延伸区域E3和一对扩散区域D3。每个延伸区域E3和每个扩散区域D3彼此接触。
延伸区域E3和扩散区域D3形成源极/漏极区域。延伸区域E3的杂质浓度低于扩散区域D3的杂质浓度。高击穿电压晶体管Q3由源极/漏极区域和栅电极G3形成。因此，高击穿电压晶体管Q3形成在不具有SOI结构的体衬底上方。
栅极绝缘膜GI1、GI3，GI4每个由例如氧化硅膜形成。栅电极G1、G3和G4以及控制栅电极CG每个由例如多晶硅膜形成。侧壁SW由氮化硅膜或氧化硅膜、或者依次堆叠的该膜的层压膜形成。偏移间隔物OF1至OF4每个由例如依次堆叠的氮化硅膜和氧化硅膜的层压膜形成，或者仅由氧化硅膜或氮化硅膜形成。BOX膜BX由氧化硅膜形成，并且半导体层SL由Si(硅)形成。半导体层SL的膜厚度为例如12nm。
硅化物层S1形成在栅电极G1、G3和G4以及控制栅电极CG的顶表面处以及扩散区域D1、DR或D3的表面处。硅化物层S1由例如CoSi(硅化钴)或NiSi(硅化镍)形成。在半导体衬底SB上方以及在半导体层SL上方，以能够覆盖低击穿电压晶体管Q1、选择晶体管SQ、MONOS存储器MC和高击穿电压晶体管Q3的方式形成主要由例如氧化硅膜形成的层间绝缘膜IL。
主要由例如W(钨)形成的插塞PG被嵌入在穿透层间绝缘膜IL的多个接触孔中的每一个中。每个插塞PG的顶表面和层间绝缘膜IL的顶表面在实质上相同的平面处被平坦化。在层间绝缘膜IL上方以及在插塞PG上方，形成主要由例如Cu(铜)形成的导线M1。导线M1经由插塞PG和硅化物层S1与栅电极G1、G3和G4以及控制栅电极CG的顶表面以及扩散区域D1、DR或D3电耦合。然而，插塞PG没有形成在控制栅电极CG与栅电极G4之间的扩散区域DR正上方。导线M1嵌入在导线沟槽中，导线沟槽穿透在层间绝缘膜IL上方的层间绝缘膜IL1。
图35示出了半导体芯片CHP的示意性平面图。如图35所示，在半导体芯片CHP的顶表面处，核心区域CR、存储器单元区域MR和I/O区域HV在平面图中存在于彼此不交叠的位置处。
图36示出了放大比例的图34所示的选择晶体管SQ与MONOS存储器MC之间的区域附近的截面。在本文中，没有示出一些硅化物层、层间绝缘膜和插塞。此外，为了便于理解附图，省略了一些阴影线。
如图36所示，在控制栅电极CG的栅极长度方向上，ONO膜ON的宽度大于控制栅电极CG的宽度。因此，ONO膜ON的栅极长度方向上的端部分别从控制栅电极CG的侧表面突出。换言之，在横向方向上，ONO膜ON在平面图中在不与控制栅电极CG交叠的位置处终止。即，在平面图中，控制栅电极CG和ONO膜ON的终端彼此分离。
类似地，在栅电极G4的栅极长度方向上，栅极绝缘膜GI4的宽度比栅电极G4的宽度大。因此，栅极绝缘膜GI4的栅极长度方向上的端部分别从栅电极G4的侧表面突出。换言之，在横向方向上，栅极绝缘膜GI4在平面图中在不与栅电极G4交叠的位置处终止。即，在平面图中，栅电极G4和栅极绝缘膜GI4的终端彼此分离。类似地，图34所示的栅极绝缘膜GI1和GI3在横向方向上分别从栅电极G1和G3的相应侧表面突出。
如图36所示，偏移间隔物OF4在栅极长度方向上的宽度实质上等于偏移间隔物OF2的宽度。相比而言，控制栅电极CG的终端与ONO膜ON的终端之间的在栅极长度方向上的距离X1等于或小于栅电极G4的终端与栅极绝缘膜GI4的终端之间的在栅极长度方向上的距离X2。这是由于：在半导体器件的制造步骤中，在ONO膜ON的处理之后的步骤中，氮化硅膜N1被氧化，使得整个ONO膜ON的终端被退避。
在图36所示的结构中，栅极绝缘膜GI4的膜厚度为例如8.5nm，并且ONO膜ON的膜厚度为例如13nm。换言之，栅极绝缘膜GI4的膜厚度小于ONO膜ON的膜厚度。但是，图34和稍后描述的制造步骤的描述中使用的附图每个示出了栅极绝缘膜GI4的膜厚度和ONO膜ON的膜厚度彼此相等的情况。当栅极绝缘膜GI4的膜厚度小于ONO膜ON的膜厚度时，得到了图36所示的结构。即，在选择晶体管区域SWR中，与偏移间隔物OF4相邻的侧壁SW正下方的半导体衬底SB的顶表面从与MONOS存储器区域MOR中的偏移间隔物OF2相邻的侧壁SW正下方的半导体衬底SB的顶表面(换言之，半导体衬底SB的在控制栅电极CG侧面的顶表面)向下凹陷。
换言之，栅极绝缘膜GI4正下方的半导体衬底SB的顶表面与栅极长度方向上与栅极绝缘膜GI4相邻的区域中的半导体衬底SB的顶表面之间的高度差大于ONO膜ON正下方的半导体衬底SB的顶表面与在栅极长度方向上与ONO膜ON相邻的区域中的半导体衬底SB的顶表面之间的高度差。本文中引用的术语“高度差”是在与半导体衬底SB的顶表面垂直的方向(竖直方向、纵向方向或高度方向)上的距离，并且在本文中表示半导体衬底在两个部位处的顶表面的位置之间的距离。换言之，栅极绝缘膜GI4正下方的半导体衬底SB的顶表面与在栅极长度方向上与栅极绝缘膜GI4相邻的区域中的半导体衬底SB的顶表面之间的在高度方向上的距离大于ONO膜ON正下方的半导体衬底SB的顶表面与在栅极长度方向上与ONO膜ON相邻的区域中的半导体衬底SB的顶表面之间的在高度方向上的距离。
在选择晶体管区域SWR中，在半导体衬底SB的在与偏移间隔物OF4相邻的区域中的顶表面处，由于栅极绝缘膜GI4的膜厚度小于ONO膜ON的膜厚度的事实，形成凹陷部分。当栅极绝缘膜GI4的膜厚度小于ONO膜ON的膜厚度时形成凹陷部分的原因如下。如稍后参考图43、图44和图46所述，ONO膜ON和形成栅极绝缘膜GI4的绝缘膜的膜厚度在相同的步骤中被处理。本文中引用的术语“凹陷部分的深度”是指凹陷部分的底表面与半导体衬底SB的在凹陷部分侧面的顶表面之间的在高度方向上的距离。凹陷部分的深度Y3是例如4.5nm。氧化硅膜OX2的顶表面与氮化硅膜N1的底表面之间的在高度方向上的距离Y1实质上等于栅极绝缘膜GI4的顶表面与凹陷部分的底表面之间的距离Y2。即使在稍后描述的本实施例的修改示例中，也能够在存储器单元区域中的半导体层的顶表面处形成这样的凹陷部分。
在本实施例的半导体器件中，ONO膜ON的在横向方向(栅极长度方向)上的相对侧的端部分别从控制栅电极CG的侧表面向外突出。由此，ONO膜ON介于控制栅电极CG的底表面的角落部分与半导体衬底SB的顶表面之间。结果，与参考图51描述的比较示例的半导体器件相比，可以防止发生电介质击穿和短路，即使在电场趋于集中的位置的控制栅电极CG的角落部分附近。即，可以提高半导体器件的可靠性。
用于制造半导体器件的方法的描述
下面，参考图37至图49描述本第三实施例的半导体器件的制造方法。图37至图49每个是用于示出本实施例的半导体器件的制造步骤的剖面图。在图37至图49中，从图的左手侧依次示出了核心区域(逻辑电路区域或低击穿电压晶体管区域)CR、选择晶体管区域SWR、MONOS存储器区域MOR和I/O区域(高击穿电压晶体管区域)HV。选择晶体管区域SWR和MONOS存储器区域MOR形成存储器单元区域MR。在本文中，将描述低击穿电压晶体管形成在SOI衬底上方并且形成存储器单元的选择晶体管和MONOS存储器形成在体衬底上方的情况。
首先，如图37所示，执行与参考图1描述的步骤相同的步骤，由此在核心区域CR中形成具有BOX膜BX和半导体层SL的半导体衬底SB，并且形成阱W1至W3和绝缘膜IF1。在本文中，在选择晶体管区域SWR和MONOS存储器区域MOR中，执行参考图1描述的用于存储器单元区域MR的步骤。即，在本实施例的存储器单元区域MR(选择晶体管区域SWR和MONOS存储器区域MOR)中，阱W2形成在半导体衬底SB的顶表面处，并且绝缘膜IF1形成在半导体衬底SB的顶表面上方。随后，使用例如离子注入方法，在选择晶体管区域SWR中的半导体衬底SB的顶表面中注入p型杂质(例如，B(硼))，由此形成沟道区域(未示出)。半导体层SL的膜厚度为例如12nm。
然后，如图38所示，使用光刻技术和湿法蚀刻方法，去除MONOS存储器区域MOR中的绝缘膜IF1，由此暴露半导体衬底SB的顶表面。
然后，如图39所示，执行与参考图2描述的ONO膜的形成步骤相同的步骤。结果，ONO膜ON形成在半导体衬底SB的顶表面上方。然后，处理ONO膜ON，使得ONO膜ON仅被保留在MONOS存储器区域MOR中。
然后，如图40所示，执行与参考图3和图4描述的步骤相同的步骤。结果，在核心区域CR中，形成由绝缘膜IF2、栅电极G1和绝缘膜IF3形成的层压图案，并且在选择晶体管区域SWR中，形成由绝缘膜IF1、栅电极G4和绝缘膜IF3形成的层压图案。而在MONOS存储器区域MOR中，形成由ONO膜ON、控制栅电极CG和绝缘膜IF3形成的层压图案，并且在I/O区域HV中，形成由绝缘膜IF1、栅电极G3和绝缘膜IF3形成的层压图案。即，在选择晶体管区域SWR中，经由绝缘膜IF1在半导体衬底SB上方形成栅电极G4和绝缘膜IF3。
在这个步骤中，绝缘膜IF1和IF2以及ONO膜ON不被处理。换言之，在形成栅电极G1、G3和G4以及控制栅电极CG的步骤中，在多晶硅膜下方的绝缘膜的顶表面通过被执行用于处理多晶硅膜的蚀刻而暴露的时间点处，蚀刻终止。
然后，如图41所示，执行与参考图5描述的步骤相同的步骤。结果，由氮化硅膜N2、氧化硅膜OX3和氮化硅膜N3形成的绝缘膜IF4覆盖栅电极G1、G3和G4以及控制栅电极CG的相应表面。
然后，如图42所示，执行与参考图6描述的步骤相同的步骤。结果，氮化硅膜N3的一部分和氧化硅膜OX3的一部分被去除，由此暴露氮化硅膜N2的顶表面。在这个步骤中，绝缘膜IF1和IF2以及ONO膜ON的未被栅电极G1、G3和G4以及控制栅电极CG覆盖的部分的相应顶表面被氮化硅膜N2覆盖。氮化硅膜N2具有在随后的步骤中防止栅电极G1、G3和G4、控制栅电极CG、半导体衬底SB和半导体层SL的氧化的作用。
然后，如图43所示，执行与参考图7描述的步骤相同的步骤。换言之，在横向方向上延伸的氮化硅膜N3被去除。由此，存储器单元区域MR的选择晶体管区域SWR中的绝缘膜IF1的顶表面被退避，并且存储器单元区域MR的MONOS存储器区域MOR中的ONO膜ON的顶表面被退避。在本文中，使用光致抗蚀剂膜PR4作为掩模，通过干法蚀刻方法进行回蚀。
即，进行回蚀。结果，选择晶体管区域SWR中的绝缘膜IF1的顶表面退避到绝缘膜IF1的中间深度，并且ONO膜ON的顶表面退避到氮化硅膜N1的中间深度。在本文中，在选择晶体管区域SWR中，覆盖半导体衬底SB的顶表面的氮化硅膜被去除。因此，在随后的步骤中，与其他区域中相比，半导体衬底SB的顶表面变得更可能被氧化。
在回蚀步骤中，进行调节，使得顶表面退避的绝缘膜IF1的部分的膜厚度和顶表面退避的ONO膜ON的部分的膜厚度等于氮化硅膜N2的膜厚度。这可以使以下各项之间的膜结构的状态相同：在核心区域CR上方的栅电极G1侧面保留的绝缘膜、在存储器单元区域MR中的栅电极G4和控制栅电极CG中的每一个侧面保留的绝缘膜、以及在I/O区域HV中的栅电极G3侧面保留的绝缘膜。因此，通过随后的步骤，可以精确地形成SOI衬底上方的元件和体衬底上方的元件。换言之，形成具有期望特性的相应合并元件变得容易。
由氮化硅膜N2、氧化硅膜OX3和氮化硅膜N3形成的覆盖控制栅电极CG的每个侧表面的绝缘膜IF4形成偏移间隔物OF2。在干法蚀刻步骤中，MONOS存储器区域MOR中的绝缘膜IF3和偏移间隔物OF2也用作掩模。使用覆盖控制栅电极CG的每个侧表面的偏移间隔物OF2作为掩模进行干法蚀刻。结果，通过干法蚀刻处理的氧化硅膜OX2的横向方向(栅极长度方向)上的端部分别从控制栅电极CG的侧表面向外突出。
此外，由氮化硅膜N2、氧化硅膜OX3和氮化硅膜N3形成的覆盖栅电极G4的每个侧表面的绝缘膜IF4形成偏移间隔物OF4。在干法蚀刻步骤中，选择晶体管区域SWR中的绝缘膜IF3和偏移间隔物OF4也用作掩模。使用覆盖栅电极G4的每个侧表面的偏移间隔物OF4进行干法蚀刻。结果，通过干法蚀刻处理的绝缘膜IF1的横向方向(栅极长度方向)上的端部分别从栅电极G4的侧表面向外突出。
然后，如图44所示，执行与参考图8描述的步骤相同的步骤。结果，分别在选择晶体管区域SWR中的半导体衬底SB的顶表面处以及在存储器单元区域MR的MONOS存储器区域MOR中的半导体衬底的顶表面处形成多个延伸区域EX。换言之，在选择晶体管区域SWR中形成一对延伸区域EX，并且在MONOS存储器区域MOR中形成一对延伸区域EX。在半导体衬底SB的在彼此相邻的栅电极G4和控制栅电极CG之间的顶表面处形成一个延伸区域EX。在本文中，使用光致抗蚀剂膜PR4作为掩模，进行离子注入。
然后，如图45所示，去除光致抗蚀剂膜PR4，并且执行与参考图9和图10描述的步骤相同的步骤，由此形成绝缘膜IF5和外延层EP。在核心区域CR中，绝缘膜IF5形成为侧壁形状。其他区域中的绝缘膜IF5被形成为能够覆盖半导体衬底SB的顶表面以及栅电极G3和G4和控制栅电极CG。
然后，如图46所示，执行与参考图11描述的步骤相同的步骤，由此在核心区域CR中形成偏移间隔物OF1，并且在I/O区域HV中形成偏移间隔物OF3。在选择晶体管区域SWR中，绝缘膜IF1被处理，由此暴露半导体衬底SB的顶表面，导致形成由绝缘膜IF1形成的栅极绝缘膜GI4。在MONOS存储器区域MOR中，处理ONO膜ON，由此暴露半导体衬底SB的顶表面。
然后，如图47所示，执行与参考图12描述的步骤相同的步骤，由此形成延伸区域E1和E3以及栅极绝缘膜GI1和GI3。
然后，如图48所示，执行与参考图13描述的步骤相同的步骤，由此形成覆盖栅电极G1、G3和G4以及控制栅电极CG的每个侧表面以及扩散区域D1、D3和DR的侧壁SW。在本文中，多个扩散区域DR分别形成在选择晶体管区域SWR中的半导体衬底SB的顶表面处以及存储器单元区域MR的MONOS存储器区域MOR中的半导体衬底的顶表面处。换言之，在选择晶体管区域SWR中形成一对扩散区域DR，并且在MONOS存储器区域MOR中形成一对扩散区域DR。一个扩散区域DR形成在半导体衬底SB的在彼此相邻的栅电极G4与控制栅电极CG之间的顶表面处。
核心区域CR中的相应的彼此相邻的延伸区域E1和扩散区域D1分别形成源极/漏极区域。而选择晶体管区域SWR和MONOS存储器区域MOR中的相应的彼此邻近的延伸区域EX和扩散区域DR分别形成源极/漏极区域。而I/O区域HV中的相应的彼此邻近的延伸区域E3和扩散区域D3分别形成源极/漏极区域。
这导致在核心区域CR中形成低击穿电压晶体管Q1，在MONOS存储器区域MOR中形成MONOS存储器MC，并且在I/O区域HV中形成高击穿电压晶体管Q3。而在选择晶体管区域SWR中，源极/漏极区域和栅电极G4形成选择晶体管SQ。低击穿电压晶体管Q1、选择晶体管SQ、MONOS存储器MC和高击穿电压晶体管Q3全部是n沟道型MISFET(MIS型场效应晶体管)。
然后，如图49所示，执行与参考图14描述的步骤相同的步骤，由此形成本实施例的半导体器件。即，形成硅化物层S1、层间绝缘膜IL、插塞PG、层间绝缘膜IL1和导线M1。然而，插塞PG没有形成在控制栅电极CG与栅电极G4之间的扩散区域DR正上方。
下面，将描述用于制造本实施例的半导体器件的方法的效果。
在小型化半导体器件的制造步骤中形成的栅电极的尺寸很小。尺寸通过氧化被减小。因此，人们担心MISFET的特性受到影响。因此，通过栅电极的蚀刻处理形成之后的栅电极的侧表面可以通过被不是通过氧化方法而是通过沉积方法形成的绝缘膜(换言之，氮化硅膜或氧化硅膜或其层压膜)覆盖来得到保护。
低击穿电压晶体管的栅极绝缘膜比高击穿电压晶体管的栅极绝缘膜更薄。特别地，当低击穿电压晶体管形成在SOI衬底上方时，SOI层很薄。因此，需要将低击穿电压晶体管的栅极绝缘膜的膜厚度设定得特别小。因此，为了防止SOI层被切除，可以想象，在用于在SOI层上方合并低击穿电压晶体管和高击穿电压晶体管的制造步骤中，为了形成每个栅电极而执行的蚀刻停止在栅电极下面的绝缘膜(氧化膜)的表面处。因此，即使在进行蚀刻的情况下，形成高击穿电压晶体管的栅极绝缘膜的绝缘膜被留下，而没有减小甚至在栅电极侧面的膜厚度。类似地，在MONOS存储器的形成区域中，在形成控制栅电极的蚀刻完成的时间点，ONO膜ON被留下，而没有减小膜厚度。在本文中，如在本实施例中，形成用于保护栅电极的侧表面的膜的偏移间隔物OF2和OF4，并且随后，使用偏移间隔物OF2作为掩模，进行用于处理ONO膜ON的蚀刻。这可以导致其中ONO膜ON的端部分别从控制栅电极CG的相应侧表面向外偏移的结构。
即，ONO膜ON的横向方向(栅极长度方向)上的相对侧的端部分别从控制栅电极CG的相应侧表面向外突出。由此，ONO膜ON介于控制栅电极CG的底表面的角落部分与半导体衬底SB的顶表面之间。结果，可以防止发生电介质击穿和短路，即使在电场趋于集中的位置的控制栅电极CG的角落部分附近。
这样的配置也可以适用于如本实施例中的其中选择晶体管SQ位于MONOS存储器MC的源极区域侧或漏极区域侧的结构。在这个步骤中，当ONO膜ON和选择晶体管区域SWR中的绝缘膜IF1(参见图40)具有相同的厚度时，可以使参考图43描述的干法刻蚀步骤之后的各个剩余膜的膜厚度(换言之，绝缘膜IF1和ONO膜ON的各个膜厚度)相等。因此，从防止ONO膜下面的硅层被切除的观点来看，这种配置是期望的。特别地，这种配置适合于MONOS存储器MC形成在薄的半导体层SL上方的情况，如稍后描述的本实施例的修改示例中。
备选地，当ONO膜ON比绝缘膜IF1更薄时，即使对ONO膜ON进行干法蚀刻，选择晶体管区域SWR中的绝缘膜IF1也会被保留。因此，从防止绝缘膜IF1下面的硅层的顶表面被切除的观点来看，这种配置是期望的。特别地，这种配置适合于选择晶体管SQ形成在薄半导体层SL上方的情况，如稍后描述的本实施例的修改示例中。另外，当选择晶体管SQ或MONOS存储器MC形成在体衬底上方时(如本实施例中)，也能够防止半导体衬底SB的顶表面被切除。因此，可以在晶片的整个表面上形成均匀的非易失性存储器。
在这个步骤中，当ONO膜ON的膜厚度大于选择晶体管区域SWR中的绝缘膜IF1的膜厚度时，在处理ONO膜ON时，干法蚀刻一直到达选择晶体管区域SWR中的半导体衬底SB的顶表面。在这种情况下，担心如下情况：通过使用在后续步骤的外延生长步骤中用作保护膜的绝缘膜IF5(参见图45)的去除步骤(参见图46)的磷酸的蚀刻，选择晶体管区域SWR中的半导体衬底SB的顶表面被切除。
然而，针对这个问题，可以采取对策，因为进行灰化处理以便在用于处理ONO膜ON的干法蚀刻步骤(参考图46)之后去除光致抗蚀剂膜，并且结果是能够在选择晶体管区域SWR中的半导体衬底SB的顶表面处形成氧化膜。这种方法适合于允许切除硅层的情况，如MONOS存储器MC形成在体衬底上方的情况下，如在本实施例中。但是，如果绝缘膜IF1与ONO膜ON之间的膜厚度差小于半导体层SL的膜厚度，则即使如稍后描述的本实施例的修改示例中在SOI衬底上方形成MONOS存储器MC，也不会造成问题。
另外，如图43所示，用作用于对绝缘膜IF1和ONO膜ON进行回蚀的掩模的光致抗蚀剂膜PR4被用作用于后续进行的延伸区域EX的形成步骤中的离子注入的掩模。这可以防止增加抗蚀剂图案形成步骤。此外，偏移间隔物OF1至OF4的存在有助于形成短沟道的扩散区域。
而偏移间隔物OF2是形成的保护膜，不管是否存在电介质击穿的问题、为了保护控制栅电极CG的侧表面的目的、调节一对延伸区域之间的距离EX等。因此，使用偏移间隔物OF2使ONO膜ON的端部突出的事实不会导致增加制造步骤。
除了MONOS存储器之外还具有选择晶体管的结构是在特性和可靠性方面有利的机制，因为这个结构提供了以下效果：取决于MONOS存储器形成在存储器阵列处的情况促进诸如使用所选择的位和未选择的位的操作方法，以及减少未选择的位的关断泄漏电流的发生等。此外，这样的结构是倾向于用于存储器产品、包括合并在其中的存储器的MCU(微控制器单元)产品等的存储器结构。因此，可以通过本实施例的半导体器件来提高大量存储器合并产品的可靠性。
修改示例
图50示出了本第三实施例的修改示例的半导体器件的剖面图。图50所示的结构与参考图34所述的结构的不同之处在于，选择晶体管SQ和MONOS存储器MC形成在SOI衬底上方。即，在选择晶体管区域SWR和MONOS存储器区域MOR中，BOX膜BX和半导体层SL依次形成在半导体衬底SB的顶表面上方，并且选择晶体管SQ和MONOS存储器MC形成在半导体层SL上方。与扩散区域D1一样，扩散区域DR被形成为横跨在外延层EP和半导体层SL中。
即使这样的配置也可以提供与参考图34至图49描述的配置相同的效果。如上所述，当使用薄半导体层SL作为沟道区域形成选择晶体管SQ和MONOS存储器MC时，可以显著地获得能够防止位于栅极绝缘膜GI1和ONO膜ON下面的硅层被切除的本实施例的效果。
即，当绝缘膜IF1的膜厚度a、ONO膜ON的膜厚度b、半导体层SL的膜厚度c满足下面的表达式1所示的条件时，在处理绝缘膜IF1和ONO膜ON时可以防止半导体层SL的总的膜厚度。
|a-b|<c (1)
到目前为止，本发明人完成的发明是通过实施例来描述的。然而，自然应当理解，本发明不限于该实施例，并且可以在不脱离其主旨的范围内进行各种改变。

Claims (9)

1.一种用于制造半导体器件的方法，包括步骤：
(a)提供半导体衬底，所述半导体衬底具有顶表面，在所述顶表面上方经由掩埋绝缘膜形成半导体层，在提供半导体衬底之后移除第一区域中的所述半导体层和所述第一区域中的所述掩埋绝缘膜；
(b)在所述(a)之后，在所述第一区域中的所述半导体衬底上方形成包括电荷累积部分的第一绝缘膜，并且在第三区域中的所述半导体层上方形成第四绝缘膜；
(c)在所述(b)之后，在所述第一区域中的所述第一绝缘膜上方形成第一栅电极，并且在所述第三区域中的所述第四绝缘膜上方形成第三栅电极；
(d)在所述(c)之后，在形成包括第五绝缘膜和第六绝缘膜的第二绝缘膜之后，通过对所述第六绝缘膜进行各向异性蚀刻来暴露所述第五绝缘膜的顶表面，通过以下方式来形成所述第二绝缘膜：依次堆叠所述第五绝缘膜和所述第六绝缘膜，以覆盖在所述第一栅电极的栅极长度方向上的所述第一栅电极的相对两侧上的侧表面、以及在所述第三栅电极的栅极长度方向上的所述第三栅电极的相对两侧上的侧表面中的每个侧表面；
(e)在所述(d)之后，使用所述第二绝缘膜作为掩模执行蚀刻，并且由此处理所述第一绝缘膜；以及
(f)在所述(e)之后，以在所述第三区域被覆盖有保护膜、并且由此在所述第一区域中的所述半导体衬底的顶表面处形成具有第一导电类型的成对的第一半导体区域的方式，使用所述第二绝缘膜作为掩模执行离子注入，
(g)在所述(f)之后，移除所述保护膜，并且形成第七绝缘膜，所述第七绝缘膜经由所述第二绝缘膜覆盖所述第三栅电极的所述侧表面；
(h)在所述(g)之后，在移除从所述第七绝缘膜暴露的所述第五绝缘膜和所述第四绝缘膜之后，在所述半导体层的顶表面上方形成外延层；
(i)在所述(h)之后，移除所述第七绝缘膜和所述第五绝缘膜的一部分，并且由此将所述半导体层的所述顶表面和所述第一区域中的所述半导体衬底的所述顶表面中的每个顶表面从所述第五绝缘膜暴露；
(j)在所述(i)之后，在所述第三区域中的所述半导体层中形成第三源极/漏极区域；以及
(k)在所述(j)之后，在所述第一区域中的所述半导体衬底的所述顶表面处形成成对的第二半导体区域，所述成对的第二半导体区域具有所述第一导电类型并且具有比所述第一半导体区域的密度更高的密度，并且由此形成每个由所述第一半导体区域和所述第二半导体区域形成的第一源极/漏极区域，
其中包括所述第一栅电极和所述第一源极/漏极区域的第一晶体管形成非易失性存储元件，并且
其中所述第三栅电极和所述第三源极/漏极区域形成第二晶体管。
2.根据权利要求1所述的用于制造半导体器件的方法，进一步包括步骤：
(b1)在第二区域中的所述半导体衬底上方形成第三绝缘膜；以及
(c1)在所述第二区域中的所述第三绝缘膜上方形成第二栅电极，
其中在步骤(d)中，形成覆盖所述第一栅电极的在所述第一栅电极的栅极长度方向上的相对侧的侧表面以及所述第二栅电极的在所述第二栅电极的栅极长度方向上的相对侧的侧表面中的每个侧表面的所述第二绝缘膜，
所述方法进一步包括步骤：
(e1)使用所述第二绝缘膜作为掩模执行蚀刻，并且由此处理所述第三绝缘膜；以及
(f1)使用所述第二绝缘膜作为掩模执行离子注入，并且由此在所述第二区域中的所述半导体衬底的顶表面处形成第二源极/漏极区域，
其中所述第二栅电极和所述第二源极/漏极区域形成第二晶体管。
3.根据权利要求2所述的用于制造半导体器件的方法，
其中步骤(d)包括步骤：
(d1)在所述半导体衬底的顶表面上方沉积覆盖所述第一栅电极和所述第二栅电极中的每个栅电极的所述第二绝缘膜；以及
(d2)使所述第二绝缘膜经受各向异性蚀刻，并且由此将所述半导体衬底的顶表面从所述第二绝缘膜暴露。
4.根据权利要求2所述的用于制造半导体器件的方法，
其中所述第二晶体管是选择晶体管，以及
其中所述第一晶体管和所述第二晶体管形成一个存储器单元，并且彼此串联耦合。
5.根据权利要求1所述的用于制造半导体器件的方法，
其中在所述第一栅电极的栅极长度方向上，所述第一绝缘膜的端部分别从所述第一栅电极的侧表面向外突出。
6.根据权利要求2所述的用于制造半导体器件的方法，
其中在所述第一栅电极的栅极长度方向上，所述第一绝缘膜的端部分别从所述第一栅电极的侧表面向外突出，
其中在所述第二栅电极的栅极长度方向上，所述第三绝缘膜的端部分别从所述第二栅电极的侧表面向外突出，以及
其中所述第一栅电极的在所述第一栅电极的栅极长度方向上的侧表面与所述第一绝缘膜的终端之间的距离小于所述第二栅电极的在所述第二栅电极的栅极长度方向上的侧表面与所述第三绝缘膜的终端之间的距离。
7.根据权利要求1所述的用于制造半导体器件的方法，还包括步骤：使用所述第二绝缘膜作为掩模执行蚀刻，并且由此处理所述第四绝缘膜；
其中通过使用所述第二绝缘膜作为掩模执行离子注入，来在所述第三区域中的所述半导体层中形成第三源极/漏极区域。
8.根据权利要求1所述的用于制造半导体器件的方法，
其中，在所述(e)中，以所述第三区域被覆盖有所述保护膜的方式，使所述第一区域中的所述第一绝缘膜的所述顶表面退避到所述第一绝缘膜的中间深度。
9.根据权利要求2所述的用于制造半导体器件的方法，
其中所述电荷累积部分由具有比氮化硅的介电常数更高的介电常数的第八绝缘膜形成，
其中步骤(b)、步骤(b1)、步骤(c1)和步骤(c)依次被执行。
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