JP6401974B2 - 半導体装置の製造方法 - Google Patents
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Description
に付加されるアドオン回路としての不揮発性メモリを混載する半導体装置の製造技術に適用して有効な技術に関する。
本実施の形態1における技術的思想は、同一の半導体チップに、半導体チップのメイン機能を実現する主回路と、主回路に付加されるアドオン回路と呼ばれる付加回路とを含む半導体装置であって、アドオン回路をMONOS型の書き換え可能な不揮発性メモリから構成する半導体装置に関する技術的思想である。
以下に示す本実施の形態1では、メイン機能を実現するシステムが形成された半導体チップを例に挙げて説明する。本実施の形態1における半導体チップは、相対的に低い電圧で駆動する低耐圧MISFET(Metal Insulator Semiconductor Field Effect Transistor)と、高電圧駆動を可能とするために相対的に高い電圧で駆動する高耐圧MISFETと、書き換え可能な不揮発性メモリセルとを含んでいる。
次に、図2は、不揮発性メモリ5の回路ブロック構成の一例を示す図である。図2において、不揮発性メモリ5は、メモリアレイ10とメモリアレイ10を駆動するための駆動回路としてメモリアレイ10の直接周辺回路部11および間接周辺回路部12を有している。
図3は、本実施の形態1における半導体チップCHP1のデバイス構造例を示す断面図である。図3には、メモリ形成領域MR、主回路形成領域AR、メモリ形成領域MRと主回路形成領域ARとで挟まれた境界領域BRが示されており、主回路形成領域ARは、低耐圧MISFET形成領域LRと高耐圧MISFET形成領域HRから構成されている。
本実施の形態1における半導体装置は上記のように構成されており、以下に、この半導体装置に含まれるメモリセル(不揮発性メモリセル)の動作について説明する。
本実施の形態1における半導体装置には、メイン機能を実現する主回路と、主回路に付加されるアドオン回路とが形成されている。そして、本実施の形態1では、このアドオン回路へのMTP型の電子ヒューズの組み込みや不揮発性メモリセルのサイズの縮小化を実現する観点から、アドオン回路にMONOS型トランジスタを適用している。
図6は、本実施の形態1において、主回路の構成要素である電界効果トランジスタと、アドオン回路の構成要素であるMONOS型トランジスタとを混載する製造工程の流れを示すフローチャートである。図6に示すフローチャートにおいて、MONOS型トランジスタを混載することによって、追加マスクが必要となる工程を破線で囲んでいる。
以下では、具体的に、本実施の形態1における半導体装置の製造方法について、図面を参照しながら説明する。本実施の形態1における半導体装置の製造方法は、「MONOS LAST」と呼ばれる製造方法である。この「MONOS LAST」とは、主回路の構成要素となる電界効果トランジスタのゲート電極に加工される導体膜(第1導体膜)を先に形成し、その後、アドオン回路の構成要素となるMONOS型トランジスタのゲート電極に加工される導体膜(第2導体膜)を形成する製造方法である。「MONOS LAST」と呼ばれる製造方法では、アドオン回路のMONOS型トランジスタに対して、主回路の電界効果トランジスタを形成する際の熱負荷の影響が及ぶことを抑制できる利点を有している。このことから、「MONOS LAST」と呼ばれる製造方法は、特に、MONOS型トランジスタに対して過剰な熱負荷が印加されることを抑制することによって、アドオン回路の構成要素となるMONOS型トランジスタの特性変動を低減する観点から有用な製造方法である。
続いて、本実施の形態1における特徴点について説明する。本実施の形態1における第1特徴点は、図10〜図12に示すように、パターニングされたレジスト膜PR2をマスクにして、ポリシリコン膜PF2を加工することにより、メモリ形成領域MRにゲート電極CGを形成した後、このマスクをそのまま使用したイオン注入法により、メモリ形成領域MRの半導体基板1S内に、ゲート電極CGに整合したn−型半導体領域MLDを形成する点にある。つまり、本実施の形態1の第1特徴点は、MONOS型トランジスタMCのゲート電極CGを加工する際に使用されるマスクと、MONOS型トランジスタMCのゲート電極CGに整合したn−型半導体領域MLDを形成するイオン注入に使用されるマスクを共用する点にある。これにより、本実施の形態1によれば、MONOS型トランジスタMCを混載することによる追加マスクを削減することができる。
次に、変形例1について説明する。本変形例1における半導体装置の製造方法は、実施の形態1における半導体装置とほぼ同様であるため、相違点を中心に説明する。
続いて、変形例2について説明する。本変形例2における半導体装置の製造方法は、実施の形態1における半導体装置とほぼ同様であるため、相違点を中心に説明する。
次に、変形例3について説明する。本変形例3における半導体装置の製造方法は、実施の形態1における半導体装置とほぼ同様であるため、相違点を中心に説明する。
本実施の形態2では、パワートランジスタを含む主回路と、アドオン回路に含まれるMONOS型トランジスタとを混載する半導体装置について説明する。
図33は、本実施の形態2における半導体チップCHP2のレイアウト構成例を示す図である。図33において、本実施の形態2における半導体チップCHP2は、アナログ回路4、不揮発性メモリ5、I/O回路6、ロジック回路7、ドライバ回路8を有している。ロジック回路7は、例えば、nチャネル型の低耐圧MISFET(n型MISFET)とpチャネル型の低耐圧MISFET(p型MISFET)から構成されており、また、ドライバ回路8は、例えば、nチャネル型のパワートランジスタ(n型パワートランジスタ)とpチャネル型のパワートランジスタ(p型パワートランジスタ)から構成されている。
図34は、本実施の形態2における半導体チップCHP2のデバイス構造例を示す断面図である。図34には、メモリ形成領域MR、主回路形成領域AR、メモリ形成領域MRと主回路形成領域ARとで挟まれた境界領域BRが示されている。そして、主回路形成領域ARは、n型MISFET形成領域LR(N)とp型MISFET形成領域LR(P)とn型パワートランジスタ形成領域PWR(N)とp型パワートランジスタ形成領域PWR(P)から構成されている。
本実施の形態2における半導体装置は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。本実施の形態2における半導体装置の製造方法は、「MONOS LAST」と呼ばれる製造方法である。この「MONOS LAST」と呼ばれる製造方法は、特に、MONOS型トランジスタに対して過剰な熱負荷が印加されることを抑制することができる利点を有している。すなわち、本実施の形態2では、パワートランジスタとMONOS型トランジスタとを混載することを前提としている。このとき、パワートランジスタは、その用途から、大きな電圧や電流をコントロールするため、製造条件として非常に大きな熱負荷が加わる。このことから、パワートランジスタとMONOS型トランジスタとを混載する場合、パワートランジスタを形成する際の大きな熱負荷によって、MONOS型トランジスタの特性への影響が懸念される。そこで、本実施の形態2では、MONOS型トランジスタに対して過剰な熱負荷が印加されることを抑制することができる「MONOS LAST」と呼ばれる製造方法を採用している。以下に、「MONOS LAST」と呼ばれる製造方法を使用した本実施の形態2における半導体装置の製造方法について説明する。
本実施の形態3では、電界効果トランジスタを含む主回路と、アドオン回路に含まれるMONOS型トランジスタとを混載する半導体装置の製造方法として、「MONOS FIRST」と呼ばれる製造方法を使用する例について説明する。
図48は、本実施の形態3における半導体チップCHP3のデバイス構造例を示す断面図である。図48には、メモリ形成領域MR、主回路形成領域AR、メモリ形成領域MRと主回路形成領域ARとで挟まれた境界領域BRが示されている。そして、主回路形成領域ARは、低耐圧MISFET形成領域LRと高耐圧MISFET形成領域HRから構成されている。なお、本実施の形態3における半導体チップCHP3のデバイス構造は、前記実施の形態1における半導体チップCHP1のデバイス構造(図3参照)とほぼ同様であるため、主に相違点について説明する。
本実施の形態3における半導体装置の製造方法は、「MONOS FIRST」と呼ばれる製造方法である。この「MONOS FIRST」とは、アドオン回路の構成要素となるMONOS型トランジスタのゲート電極に加工される導体膜(第2導体膜)を先に形成し、その後、主回路の構成要素となる電界効果トランジスタのゲート電極に加工される導体膜(第1導体膜)を形成する製造方法である。「MONOS FIRST」と呼ばれる製造方法では、主回路(ベース製品)の電界効果トランジスタに対して、MONOS型トランジスタを形成する際の熱負荷の影響が及ぶことを抑制できる利点を有している。このことから、「MONOS FIRST」と呼ばれる製造方法は、特に、主回路を構成する電界効果トランジスタに対して過剰な熱負荷が印加されることを抑制することによって、主回路の構成要素となる電界効果トランジスタの特性変動を低減する観点から有用な製造方法である。
図50は、本実施の形態3において、主回路の構成要素である電界効果トランジスタと、アドオン回路の構成要素であるMONOS型トランジスタとを混載する製造工程の流れを示すフローチャートである。図50に示すフローチャートにおいて、MONOS型トランジスタを混載することによって、追加マスクが必要となる工程を破線で囲んでいる。
以下では、具体的に、本実施の形態3における半導体装置の製造方法について、図面を参照しながら説明する。本実施の形態3における半導体装置の製造方法は、「MONOS FIRST」と呼ばれる製造方法である。
次に、変形例について説明する。本変形例における半導体装置の製造方法は、実施の形態3における半導体装置とほぼ同様であるため、相違点を中心に説明する。
半導体基板の第1領域に形成された不揮発性メモリセル、
前記半導体基板の第2領域に形成された電界効果トランジスタ、
を備え、
前記不揮発性メモリセルは、
前記半導体基板内に形成されたウェル、
前記ウェル内に形成されたソース領域、
前記ソース領域と離間して前記ウェル内に形成されたドレイン領域、
前記ソース領域と前記ドレイン領域で挟まれたチャネル領域、
前記チャネル領域上に形成された第1絶縁膜、
前記第1絶縁膜上に形成された電荷蓄積膜、
前記電荷蓄積膜上に形成された第2絶縁膜、
前記第2絶縁膜上に形成された第1ゲート電極、
を有し、
前記ソース領域および前記ドレイン領域のそれぞれは、
第1不純物濃度の第1半導体領域、
前記第1不純物濃度よりも高濃度の第2半導体領域、
を含む、半導体装置の製造方法であって、
(a)前記第1領域を露出し、かつ、前記第2領域を覆う第1マスクを使用したイオン注入法により、前記第1領域に前記ウェルを形成する工程、
(b)前記(a)工程後、前記半導体基板上に前記第1絶縁膜を形成する工程、
(c)前記第1絶縁膜上に前記電荷蓄積膜を形成する工程、
(d)前記電荷蓄積膜上に前記第2絶縁膜を形成する工程、
(e)前記第2絶縁膜上に第2導体膜を形成する工程、
(f)前記第1領域を覆い、かつ、前記第2領域を露出する第2マスクを使用して、前記第2導体膜をパターニングすることにより、前記第2領域に形成されている前記第2導体膜を除去する工程、
(g)前記(f)工程後、前記第2導体膜上および前記半導体基板上に絶縁膜を形成する工程、
(h)前記絶縁膜上に第1導体膜を形成する工程、
(i)前記(h)工程後、前記第2領域の第2ゲート電極形成領域を覆い、かつ、前記第1領域を露出する第3マスクを使用して、前記第1導体膜をパターニングすることにより、前記第2領域に前記電界効果トランジスタの第2ゲート電極を形成する工程、
(j)前記(i)工程後、前記第1領域の第1ゲート電極形成領域を覆い、かつ、前記第2領域を覆う第4マスクを使用して、前記第2導体膜をパターニングすることにより、前記第1領域に前記第1ゲート電極を形成する工程、
(k)前記(j)工程後、前記第4マスクを使用したイオン注入法により、前記半導体基板内に前記第1半導体領域を形成する工程、
を備える、半導体装置の製造方法。
付記1に記載の半導体装置の製造方法において、
前記(j)工程と前記(k)工程との間に、
(l)前記第1ゲート電極から露出する前記第2絶縁膜を除去する工程、
(m)前記(l)工程後、前記第1ゲート電極から露出する前記電荷蓄積膜を除去する工程、
(n)前記(m)工程後、前記第1ゲート電極から露出する前記第1絶縁膜を除去する工程、
を有する、半導体装置の製造方法。
付記1に記載の半導体装置の製造方法において、
前記(k)工程は、前記第1絶縁膜と前記電荷蓄積膜と前記第2絶縁膜とからなる積層絶縁膜であって、前記第1ゲート電極から露出する前記積層絶縁膜を介して、前記半導体基板内に前記第1半導体領域を形成する、半導体装置の製造方法。
付記1に記載の半導体装置の製造方法において、
前記第1領域と前記第2領域との間に境界領域が存在する、半導体装置の製造方法。
付記4に記載の半導体装置の製造方法において、
前記(k)工程後において、
前記境界領域に残渣パターンが形成されている、半導体装置の製造方法。
EC 電荷蓄積膜
G1 ゲート電極
G2 ゲート電極
IF1 絶縁膜
IF2 絶縁膜
MC MONOS型トランジスタ
MLD n−型半導体領域
MPW p型ウェル
NDF n+型半導体領域
Q1 低耐圧MISFET
Q2 高耐圧MISFET
Claims (16)
- 平面視において、第1領域と第2領域とを含む主面を有する半導体基板、
前記第1領域に形成された不揮発性メモリセル、
前記第2領域に形成された電界効果トランジスタ、
を備え、
前記不揮発性メモリセルは、
前記半導体基板内に形成されたウェル、
前記ウェル内に形成されたソース領域、
前記ソース領域と離間して前記ウェル内に形成されたドレイン領域、
前記ソース領域と前記ドレイン領域で挟まれたチャネル領域、
前記チャネル領域上に形成された第1絶縁膜、
前記第1絶縁膜上に形成された電荷蓄積膜、
前記電荷蓄積膜上に形成された第2絶縁膜、
前記第2絶縁膜上に形成された第1ゲート電極、
を含み、
前記ソース領域および前記ドレイン領域のそれぞれは、
第1不純物濃度の第1半導体領域、
を含む、半導体装置の製造方法であって、
(a)前記半導体基板上に絶縁膜を形成する工程、
(b)前記絶縁膜上に第1導体膜を形成する工程、
(c)前記第1領域を露出し、かつ、前記第2領域を覆う第1マスクを使用して、前記第1領域から前記第1導体膜を除去する工程、
(d)前記(c)工程後、前記半導体基板上および前記第1導体膜上に前記第1絶縁膜を形成する工程、
(e)前記第1絶縁膜上に前記電荷蓄積膜を形成する工程、
(f)前記電荷蓄積膜上に前記第2絶縁膜を形成する工程、
(g)前記第2絶縁膜上に第2導体膜を形成する工程、
(h)前記第1領域の第1ゲート電極形成領域を覆い、かつ、前記第2領域を露出する第2マスクを使用して、前記第2導体膜をパターニングすることにより、前記第1領域に前記第1ゲート電極を形成する工程、
(i)前記(h)工程後、前記第1ゲート電極の両側に導電型不純物を導入することにより、前記半導体基板内に前記第1半導体領域を形成する工程、
(j)前記(i)工程後、前記第2領域の第2ゲート電極形成領域を覆い、かつ、前記第1領域を覆う第3マスクを使用して、前記第1導体膜をパターニングすることにより、前記第2領域に前記電界効果トランジスタの第2ゲート電極を形成する工程、
を備え、
前記半導体装置の製造方法は、さらに、
前記(h)工程と前記(i)工程との間に、
(k)前記第2マスクを除去する工程、
(l)前記(k)工程後、前記第1ゲート電極から露出する前記第2絶縁膜を除去する工程、
(m)前記(l)工程後、前記第1ゲート電極の露出面を酸化する工程、
(n)前記(m)工程後、前記第1ゲート電極から露出する前記電荷蓄積膜を除去する工程、
を備える、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記(l)工程は、ウェットエッチングを使用し、
前記(n)工程は、ウェットエッチングを使用する、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
さらに、前記(i)工程と前記(n)工程との間に、
(o)ウェットエッチングを使用することにより、前記第1ゲート電極から露出する前記第1絶縁膜を除去する工程、
を備える、半導体装置の製造方法。 - 請求項2に記載の半導体装置の製造方法において、
前記電荷蓄積膜は、窒化シリコン膜であり、
前記(n)工程は、熱リン酸を使用する、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記(i)工程は、前記第1絶縁膜と前記電荷蓄積膜と前記第2絶縁膜とからなる積層絶縁膜であって、前記第1ゲート電極から露出する前記積層絶縁膜を介して、前記半導体基板内に前記第1半導体領域を形成する、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記第2導体膜は、ポリシリコン膜であり、
前記(m)工程によって、前記第1ゲート電極の前記露出面には、酸化シリコン膜が形成され、
前記第1ゲート電極の前記露出面に形成された前記酸化シリコン膜は、前記(i)工程を実施する際のオフセットスペーサとして機能する、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記第1領域と前記第2領域との間に境界領域が存在する、半導体装置の製造方法。 - 請求項7に記載の半導体装置の製造方法において、
前記(j)工程後において、
前記境界領域に残渣パターンが形成されている、半導体装置の製造方法。 - 請求項8に記載の半導体装置の製造方法において、
前記残渣パターンは、
前記第1導体膜の残渣である第1残渣部、
前記第1絶縁膜と前記電荷蓄積膜と前記第2絶縁膜とからなる積層絶縁膜の残渣である第2残渣部、
前記第2導体膜の残渣である第3残渣部、
を有し、
前記第3残渣部は、前記第2残渣部を介して、前記第1残渣部の側面にサイドウォール形状で形成されている、半導体装置の製造方法。 - 請求項9に記載の半導体装置の製造方法において、
前記残渣パターンの高さは、前記電界効果トランジスタの前記第2ゲート電極の高さ以下である、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記不揮発性メモリセルは、電子ヒューズとして機能する、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記不揮発性メモリセルは、前記半導体装置のトリミング情報を記憶する記憶部として機能する、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記電界効果トランジスタは、パワートランジスタである、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記第1絶縁膜は、酸化シリコン膜であり、
前記電荷蓄積膜は、窒化シリコン膜であり、
前記第2絶縁膜は、酸化シリコン膜であり、
前記第1導体膜は、ポリシリコン膜であり、
前記第2導体膜は、ポリシリコン膜である、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記半導体装置の製造方法は、さらに、
前記(c)工程と前記(d)工程との間に、
(p)イオン注入法により、前記第1領域に前記ウェルを形成する工程、
を備える、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記半導体装置の製造方法は、さらに、
(q)前記(j)工程後、前記第1ゲート電極の両側と前記第2ゲート電極の両側に導電型不純物を導入することにより、前記半導体基板内に、前記第1不純物濃度よりも高濃度の第2半導体領域を形成する、半導体装置の製造方法。
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US10504912B2 (en) * | 2017-07-28 | 2019-12-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Seal method to integrate non-volatile memory (NVM) into logic or bipolar CMOS DMOS (BCD) technology |
JP2019102520A (ja) * | 2017-11-29 | 2019-06-24 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
WO2021072588A1 (en) * | 2019-10-14 | 2021-04-22 | Yangtze Memory Technologies Co., Ltd. | Structure and method for isolation of bit-line drivers for three-dimensional nand |
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JP2004039866A (ja) * | 2002-07-03 | 2004-02-05 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2006210718A (ja) * | 2005-01-28 | 2006-08-10 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
JP2007005646A (ja) * | 2005-06-24 | 2007-01-11 | Sony Corp | 半導体集積回路 |
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US8344446B2 (en) * | 2006-12-15 | 2013-01-01 | Nec Corporation | Nonvolatile storage device and method for manufacturing the same in which insulating film is located between first and second impurity diffusion regions but absent on first impurity diffusion region |
US8361863B2 (en) * | 2008-11-13 | 2013-01-29 | Mosys, Inc. | Embedded DRAM with multiple gate oxide thicknesses |
JP2010245160A (ja) * | 2009-04-02 | 2010-10-28 | Renesas Electronics Corp | 半導体装置の製造方法 |
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