JP2006054435A - 集積メモリデバイスおよびその製造方法 - Google Patents

Abstract

【課題】容易に製造可能であり、セルのサイズの縮小を可能にするメモリデバイスを提供する。
【解決手段】 本発明の、トンネル電界効果トランジスタ（ＴＦＥＴ）と埋込みビット線とを用いたメモリデバイスには、記憶セルの行および列を含む行列が含まれる。各記憶セルには、少なくとも１つのセルトランジスタ（Ｔ０１〜Ｔｍｎ）が含まれ、そのセルトランジスタは第１のドープされた領域と第２のドープされた領域とを含んでおり、一方がソース領域（９８）であり、もう一方がドレイン領域（１５２）である。そのメモリデバイスにはワード線（Ｔ０１〜Ｔｍｎ）が含まれ、各ワード線は１つの行にあるメモリセルとビット線とに接続されており、各ビット線は１つの列における記憶セルに接続されている。第１のドープされた領域と第２のドープされた領域のドーピングタイプは異なる。
【選択図】 図２

Description

エレクトロニクスが小型化し、精巧になってきたため、より小さなアーキテクチャを用いるデバイスはさらに望ましくなってきている。特に、種々のタイプのメモリデバイスの微細化への研究は引続き行われている。しかしながら、今日の科学技術にはある問題が存在する。その問題の中には、トンネル酸化膜の非スケーラビリティと、短チャンネル効果と、他のスレッショルド電圧の変動とが含まれる。スケーリングにより、電荷保持時間の減少と、結合比の減少と、同一列内のセル間のリークの増加とが得られ得る。その上、メモリアーキテクチャを縮小するための複雑な設計方法により、製造の困難および製造コストが増大する。

（要旨）
前置きとして、容易に製造可能であり、セルのサイズの縮小を可能にするメモリデバイスについて記載する。その上、そのようなデバイスの製造プロセスについて記載する。

メモリデバイスにはマトリックス状に配列された複数の記憶セル（ｓｔｏｒａｇｅ ｃｅｌｌ）が含まれる。そのマトリックスには記憶セルの行と記憶セルの列とが含まれる。各記憶セルには１つまたは複数のセルトランジスタが含まれ得る。各セルトランジスタには第１のドープされた領域と、第２のドープされた領域とが含まれ、第１のドープされた領域はドレイン領域であり、第２のドープされた領域はソース領域であるか、もしくは、第１のドープされた領域がソース領域であり、第２の領域がドレイン領域である。メモリには複数のワード線および複数の第１のビット線とも含まれる。各ワード線はこのマトリックスの１つの行の記憶セルに結合されている。第１のビット線の各々はこのマトリックスの１つの列の記憶セルに結合されている。

メモリデバイスには、少なくとも１つのセルトランジスタが含まれ、そのセルトランジスタは、互いに異なるドーピングタイプのソース領域とドレイン領域とを有する。従って、このトランジスタは、チャンネルとソース／ドレイン領域の１つとの間に形成されるｐｎ接合を介したトンネリングが生じるトンネル電界効果トランジスタ（ＴＦＥＴ）として特徴付けられ得る。このチャンネルは、反転チャンネルであり、その反転チャンネルはトランジスタのｐ−ｉ−ｎ領域（ｐ型にドープされた領域、真性領域、ｎ型にドープされた領域）の真性領域に形成される。真性領域ではなく、ソース／ドレイン領域と比較してドーピング濃度の低いｐ型にドープされた領域またはｎ型にドープされた領域を用い得る。ソース／ドレイン領域は、外部電圧と結合されている。従って、トランジスタのチャンネル付近のハローまたはポケットとは異なる。トンネル電流はトランジスタのゲート、特に、フローティングゲートトランジスタのフローティングゲートによる影響を受け得る。

一実施形態において、１つの選択トランジスタのみ、または、記憶セルの１つの記憶トランジスタのみがＴＦＥＴであり、記憶セルの別のトランジスタは、ソース領域とドレイン領域とが同一ドーピングタイプであるＦＥＴである。もしくは、記憶セルのトランジスタの全てがＴＦＥＴである。

一実施形態によると、１つの記憶セルは、フラッシュメモリセルにある１つのＴＦＥＴのみを含む。この単一トランジスタフラッシュメモリセルは、同一のドーピングタイプのソース／ドレイン領域を有するＦＥＴに既知の問題なしにさらに縮小可能である。

第１の領域および第２の領域は、単結晶領域などの半導体領域である。シリコン、別の元素、または、化合物半導体材料が、その半導体領域において用いられ得る。第１の領域はｎ型にドープされた領域であり得、その一方で、第２の領域はｐ型にドープされた領域であり得る。

一実施形態によると、メモリデバイスには複数の第２のビット線が含まれる。第２のビット線の各々は、１つの列のセルトランジスタにおける第２のドープされた領域に結合されている。２つのビット線はＳＲＡＭなどのメモリデバイスと電気的に消去可能でプログラマブル読出し専用メモリ（ＥＥＰＲＯＭ）とにおいて用いられ、ＤＲＡＭにおいては、１つのビット線のみを用いる。

別の実施形態によると、第１のビット線は、記憶セルの上方に設けられたライズド（ｒａｉｓｅｄ）ビット線であり、第２のビット線は、記憶セルの下方に配置された埋込みビット線である。この実施形態において、ビット線は互いに横方向に配置され、セルのサイズはビット線よりも小さい。

さらなる実施形態によると、第１のドープされた領域には低濃度にドープされた領域と高濃度にドープされた領域とが含まれ、第２のドープされた領域には高濃度にドープされた領域のみが含まれる。従って、トランジスタの１つの側、例えば高電圧側において小さなドーピング濃度の勾配を有し得る。同時に、トランジスタのもう一方の側において低濃度にドープされた領域を省くことにより、第２のドープされた領域のサイズを低減することができる。

別の実施形態によると、第１および第２のドープされた領域がともにシリサイド化されるか第１のドープされた領域のみがシリサイド化される。前者の場合、第２のドープされた領域のシリサイド化を防ぐための処置は必要ない。後者の場合、第２のドープされた領域のシリサイド化のために半導体材料は必要ない。従って、第２のドープされた領域に対して接続抵抗を低くし得る。

別の実施形態によると、各記憶セルには、１つのメモリセルトランジスタが含まれる。第１のビット線の各々は、１つの列におけるセルトランジスタの第１のドープされた領域に結合される。第２のビット線の各々は、１つの列におけるセルトランジスタの第２のドープされた領域に結合される。記憶セルあたりにトランジスタを１つのみ有するメモリデバイスは、２つ以上のトランジスタを有するセルと比較して、セルサイズが最小である。その上、２つのビット線により、失敗率が低く、高速の制御モードが可能になる。

さらなる実施形態において、埋込みビット線は、ドープされたウェルの絶縁されたものであり、ボディ領域と、１つの列における記憶セルのソース領域およびドレイン領域とを含む。ＴＦＥＴと埋込みビット線とを組み合わせることにより、埋込みビット線ウェルとソース領域との優れた電気接続が形成され得る。ウェルと、ウェルにより接続されたドープされた領域とは同一のドーピングタイプを有するため、優れた電気接続、すなわち、低いオーム抵抗の接続を形成するための追加の処置は必要ない。埋込みビット線のドーピング濃度は優れた伝導を提供する。埋込みビット線の最高ドーピング濃度は、チャンネル領域における小さな反転チャンネルの形成を許容し得るソース領域への最大ドーピング濃度より少なくとも１桁小さくあり得る。さらなる実施形態において、ウェルのドーピングタイプは第２のドープされた領域（例えばソース領域）のドーピングタイプと同一である。

さらに別の実施形態によると、第１のビット線の少なくとも１つまたは第２のビット線の１つは記憶セルの下方に埋め込まれたビット線である。双方のビット線が埋め込まれている場合には、金属のビット線は必要ない。埋込みビット線を１つのみ用いる場合には、列のピッチは狭く、ビット線の断面積は、占有側面積が同じと仮定すると、２つの埋込みビット線の場合と比較して大きくなり得る。

別の実施形態において、共通第２の領域は、１つの列において互いに隣接する記憶セルに共通である。それらのトランジスタのフローティングゲート間の第１の距離は、同じ列内の共通第１の領域に隣接するトランジスタのフローティングゲート間の第２の距離よりも短い。第１の距離は、メモリデバイスにおける構造の最小幅と等しくあり得、それは、第２のドープされた領域と埋込みビット線との電気接続のための追加処置を用いる必要がないために可能である。それは、埋込みビット線ウェルにおいて高濃度にドープされたストラップを注入するに十分である。ストラップとウェルのドーピングタイプは同じである。従って、別の領域に重なるシリサイド化された領域は必要ない。

その上、半導体基板においてメモリデバイスを製造するプロセスを示す。メモリデバイスは、複数のメモリセルトランジスタを備えたメモリアレイを備え、そのメモリアレイ内にはトランジスタが行列を成して配置されている。そのプロセスは、本明細書において記載するメモリデバイスの製造に用いられ得る。

この要旨は前置きとしてのみ示したものである。本発明は添付の特許請求の範囲により定められるが、本発明の詳細な記載と共に判断されるべきである。

本発明は、また、以下の解決手段を提供する。

（項目１）
記憶セルの行と記憶セルの列とを含む行列に配置された複数の記憶セルであって、各記憶セルは少なくとも１つのセルトランジスタを含んでおり、各セルトランジスタは第１のドープされた領域と第２のドープされた領域とを含んでおり、該第１および該第２のドープされた領域の一方がドレイン領域であり、該第１および該第２の領域のもう一方がソース領域であり、該第１のドープされた領域が該第２のドープされた領域と異なるドーピン
グタイプを有する、複数の記憶セルと、
複数のワード線であって、各ワード線が１つの行における記憶セルに接続されている、複数のワード線と、
複数の第１のビット線であって、該第１のビット線の各々が１つの列における記憶セルに接続されている、複数の第１のビット線と
を備えた、メモリデバイス。

（項目２）
複数の第２のビット線であって、該第２のビット線の各々が１つの列における上記記憶セルに接続されている、複数の第２のビット線をさらに備えた、項目１に記載のデバイス。

（項目３）
上記第１のビット線が、上記記憶セルの上方にあるライズドビット線であり、上記第２のビット線が埋込みビット線である、項目２に記載のデバイス。

（項目４）
各記憶セルが１つのセルトランジスタを含み、上記第１のビット線の各々が１つの列における該セルトランジスタの上記第１のドープされた領域に接続されており、上記第２のビット線の各々が１つの列における該セルトランジスタの上記第２のドープされた領域に接続されている、項目２に記載のデバイス。

（項目５）
各埋込みビット線が、１つの列における上記セルトランジスタのボディ領域を含むウェルであって、絶縁された、ドープされたウェルである、項目３に記載のデバイス。

（項目６）
各ウェルの上記ドーピングタイプが上記第２のドープされた領域と同じドーピングタイプである、項目５に記載のデバイス。

（項目７）
上記第１のドープされた領域が、低濃度にドープされた領域と、高濃度にドープされた領域とを含んでおり、上記第２のドープされた領域が、高濃度にドープされた領域のみを含んでいる、項目１に記載のデバイス。

（項目８）
上記第１および上記第２のドープされた領域がシリサイド化されている、項目１に記載のデバイス。

（項目９）
上記第１のドープされた領域がシリサイド化されており、上記第２のドープされた領域がシリサイド化されていない、項目１に記載のデバイス。

（項目１０）
上記第１または上記第２のビット線のうちの少なくとも１つが上記記憶セルの下方に埋め込まれたビット線である、項目１に記載のデバイス。

（項目１１）
共通第２の領域が、１つの列において互いに隣接した記憶セルに共通であり、該隣接した記憶セルのトランジスタのフローティングゲート間の第１の距離が、同じ列における共通第１の領域に隣接したトランジスタのフローティングゲート間の第２の距離よりも短い、項目１に記載のデバイス。

（項目１２）
上記第１の距離が上記メモリデバイスの最小構造幅と等しい、項目１１に記載のデバイス。

（項目１３）
半導体基板においてメモリデバイスを加工する方法であって、該デバイスは行列を成して配置されている複数のメモリセルトランジスタを備えたメモリアレイを有しており、
複数のワード線を形成することであって、各ワード線が１つの行における記憶セルに接続されている、ことと、
各列において第１のドープされた領域と第２のドープされた領域とを形成することであって、該第１および該第２のドープされた領域の一方がドレイン領域であり、該第１および該第２のドープされた領域のもう一方がソース領域であり、該第１のドープされた領域が第１のドーピングタイプを有し、該第２のドープされた領域が該第１のドーピングタイプと異なる第２のドーピングタイプを有する、ことと、
複数の第１のビット線を形成することであって、該第１のビット線の各々が１つの列における記憶セルに接続されている、ことと
を包含する、方法。

（項目１４）
上記第２のドーピングタイプの第１のウェルを形成することと、
上記第１のドーピングタイプの第２のウェルを形成することであって、該第２のウェルが該第１のウェルを囲んでいる、ことと、
該第１および該第２のウェルのうちの少なくとも１つを貫通するに十分な深さのある深いトレンチを形成することと
をさらに包含する、項目１３に記載の方法。

（項目１５）
上記第１のウェルが、上記ソース領域と、上記ドレイン領域と、１つの列における上記メモリセルトランジスタのボディ領域とを含んでいる、項目１４に記載の方法。

（項目１６）
セルフアラインされたシリサイド化プロセスにおいて、上記第１のドープされた領域と上記第２のドープされた領域とをシリサイド化することをさらに包含する、項目１３に記載の方法。

（項目１７）
セルフアラインされたシリサイド化プロセスにおいて、上記第１のドープされた領域をシリサイド化し、上記第２のドープされた領域をシリサイド化しないことをさらに包含する、項目１３に記載の方法。

（項目１８）
セルフアラインされたシリサイド化プロセスにおいて、記憶セルトランジスタの制御ゲートをシリサイド化することをさらに包含する、項目１３に記載の方法。

（項目１９）
上記第１および上記第２のドープされた領域のセルフアラインされたドーピングのためのマスクとして、上記制御ゲートの上面の上にハードマスクを用いることをさらに包含する、項目１８に記載の方法。
（摘要）
トンネル電界効果トランジスタ（ＴＦＥＴ）と埋込みビット線とを用いたメモリデバイスについて記載する。そのメモリデバイスには、記憶セルの行および列を含む行列が含まれる。各記憶セルには、少なくとも１つのセルトランジスタが含まれ、そのセルトランジスタは第１のドープされた領域と第２のドープされた領域とを含んでおり、一方がソース領域であり、もう一方がドレイン領域である。そのメモリデバイスにはワード線が含まれ、各ワード線は１つの行にあるメモリセルとビット線とに接続されており、各ビット線は１つの列における記憶セルに接続されている。第１のドープされた領域と第２のドープされた領域のドーピングタイプは異なる。

本明細書において、フラッシュ電気消去可能プログラマブル読出し専用メモリ（Ｆｌａｓｈ−ＥＥＰＲＯＭ）について記載するが、本発明のメモリデバイスは、ダイナミックランダムアクセス記憶装置（ＤＲＡＭ）、スタティックランダムアクセス記憶装置（ＳＲＡＭ）、選択的消去を有するＥＥＰＲＯＭ、ＥＰＲＯＭ、読出し専用メモリ（ＲＯＭ）、または、強誘電体ランダムアクセス記憶装置（ＦｅＲＡＭ）や磁気抵抗型ＲＡＭ（ＭＲＡＭ）などの別のメモリデバイスであり得る。各セルは、ＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭの場合には、フローティングゲートトランジスタなどのトランジスタを１つのみ含み得るか、または、複数のトランジスタを含み得る。

図１は、複数のメモリ区分領域１２、１４を含む集積メモリデバイス１０の電気接続図の一部である。メモリ区分領域１２、１４は、同一の方法により製造される。従って、以下では、メモリ区分領域１２の構造のみを詳細に記載する。メモリデバイスは複数のグローバルビット線ＢＬ０〜ＢＬｍを含み、そのうちの３つのグローバルビット線ＢＬ０、ＢＬ１、および、ＢＬ２が図１に示される。さらなるグローバルビット線１６は点により示される。

メモリセル領域１２には、ドレイン選択トランジスタＴＤ０〜ＴＤｍの１つの行が含まれ、そのうちの３つのドレイン選択トランジスタＴＤ０、ＴＤ１、および、ＴＤ２が図１に示される。ドレイン選択トランジスタＴＤ０、ＴＤ１、および、ＴＤ２のゲートは、行方向に配置されたドレイン選択線ＤＳＬと電気接続されている。

その上、メモリ区分領域１２には、複数のメモリセルトランジスタＴ０１〜Ｔｍｎが含まれ、そのうちの１５個のメモリセルトランジスタＴ００〜Ｔ２４が図１に示される。第１の添え字記号ｍは、メモリセルトランジスタが配置されている列に関する。第２の添え字記号ｎは、メモリセルトランジスタが配置されている行に関する。例えば、メモリセルトランジスタＴ１２は、添え字が１の列（ここで、０から数えるために２番目の列）かつ添え字が２の行（ここで、０から数えるため３番目の行）に配置されている。

メモリ区分領域１２の各列におけるメモリセルトランジスタのゲート電極は、それぞれ、ワード線ＷＬ０〜ＷＬｎに接続されている。図１において、５つのワード線ＷＬ０〜ＷＬ４が示されている。さらなるワード線１８は点により示される。

メモリセルトランジスタＴ００〜Ｔ２４はフローティングゲートトランジスタである。電荷はフローティングゲートに蓄えられ、フローティングゲートは電気的に絶縁されている。フローティングゲートは、導電性であり得るか、または、電気的に絶縁性である。

メモリ区分領域１２には、ソース選択トランジスタＴＳ０〜ＴＳｎが含まれ、そのうちの３つのソース選択トランジスタＴＳ０〜ＴＳ２が図１に示される。ソース選択トランジスタＴＳ０〜ＴＳ２のゲート電極はソース選択線ＳＳＬにより電気接続されている。

メモリ区分領域１２には、絶縁ウェルＷ０〜Ｗｍも含まれ、そのうちの３つの絶縁ウェルＷ０〜Ｗ２が図１に示される。絶縁ウェルＷ０〜Ｗｍは絶縁トレンチＧ０〜Ｇ（ｍ＋１）により区切られ、そのうちの４つの絶縁トレンチＧ０〜Ｇ３が図１に示される。例えば、絶縁トレンチＧ１は、絶縁ウェルＷ０と絶縁ウェルＷ１との間に配置されている。

絶縁ウェルＷ０〜Ｗ２の各々には、１つの列にあるメモリセルトランジスタと、１つのドレイン選択トランジスタと、１つのソース選択トランジスタとが配置されている。ドレイン選択トランジスタおよびソース選択トランジスタは、メモリセルトランジスタの選択のために用いられる。例えば、絶縁ウェルＷ０には、ドレイン選択トランジスタＴＤ０と、メモリセルトランジスタＴ００〜Ｔ０４と、ソース選択トランジスタＴＳ０とが含まれる。絶縁ウェルＷ０〜Ｗｍの各々におけるトランジスタの配置は同じである。従って、以下では、絶縁ウェルＷ０におけるトランジスタの配置のみについて説明する。

ドレイン選択トランジスタＴＤ０のドレイン電極はビット線ＢＬ０に電気接続されている。ドレイン選択トランジスタＴＤ０のソース電極は、ライズドドレイン線２０（ビット線とも呼ばれる）により、メモリセルトランジスタＴ００〜Ｔ０４のドレイン電極に接続されている。ライズドドレイン線２０は、第１の金属レベルＭ１における絶縁ウェルＷ０の上方に位置する。すなわち、ライズドビット線は絶縁ウェルＷ０の形成の後の処理において絶縁ウェルＷ０の上方に形成される。ライズドドレイン線は、アルミニウム、銅、アルミニウム合金、または、銅合金などの導電性の材料から成る。

メモリセルトランジスタＴ００〜Ｔ０４のソース電極は、それぞれ、接続部分３０、４０、５０、６０、および７０により、絶縁ウェルＷ０に電気接続されている。従って、絶縁ウェルＷ０は、単結晶半導体基板に埋め込まれた埋込みソース線または埋込みビット線の機能を有する。従って、上記のライズドビット線とは逆に、埋込みビット線（絶縁ウェルＷ０）は第１の金属レベルＭ１などの１つまたは複数の層の下方に形成される。

ドレイン選択トランジスタＴＳ０のソース電極はグローバルソース線ＳＬ０（グローバルビット線とも呼ばれる）に接続されている。グローバルソース線ＳＬ０はライズドドレイン線２０の上方に、金属レベルＭ２において配置される。残りの絶縁ウェルＷ１、Ｗ２などは、それぞれ、グローバルソース線ＳＬ１、ＳＬ２などを有する。

ローカルドレイン線２０、２２、および、２４を用いることにより、ミニセクタ１００の形成が可能になり、ミニセクタ１００には１つの列全てではなく１つの列の一部にあるメモリセルのみが含まれる。上記のような配置は、メモリデバイス１０の消費電力に関して、また、メモリセルの書込速度と、読出速度と、消去速度とに関して、有利である。

図２は、メモリ区分領域１２の平面図である。便宜上、全ての図の同一の部分に対して同一の参照記号を用いているということに留意されたい。絶縁トレンチＧ０〜Ｇ３の幅Ｂ０は１５０ｎｍ未満である。特定の一例において、幅Ｂ０は１００ｎｍである。２つの隣接した絶縁トレンチの中心間の距離Ｂ２は３００ｎｍ未満である。例えば、距離Ｂ２は２５０ｎｍであり得る。距離Ｂ２は、隣接しているライズドドレイン線２０、２２もしくは２４間の距離、または、隣接した埋込みソース線間の距離でもあるために、距離Ｂ２はビット線ピッチとも呼ばれる。上記のような短い距離Ｂ２の製造を可能にするために、ドレイン選択トランジスタＴＤ０〜ＴＤ２、および、ソース選択トランジスタＴＳ０〜ＴＳ２は、ダブルゲートトランジスタまたはトリプルゲートトランジスタなどのマルチプルゲートトランジスタであり得る。一実施形態において、マルチプルゲートトランジスタには、１つまたは複数のソースと１つまたは複数のドレインとの間に２つ以上のゲートが含まれる。

図２において、メモリセルトランジスタＴ０１〜Ｔ２１のフローティングゲートＦＧ００〜ＦＧ２１が示されている。選択トランジスタのソース領域Ｓ、または、ドレイン領域Ｄへのコンタクト領域ＣＡは、接続されているソース領域Ｓまたはドレイン領域Ｄよりもわずかに狭い。

メモリセルトランジスタＴ００〜Ｔ２１の半導体ソース領域Ｓは、トランジスタＴ００〜Ｔ２１の半導体ドレイン領域Ｄと異なったドーピングタイプを有する。従って、ソース領域Ｓがｎ型のドーピングタイプを有する場合には、ドレイン領域Ｄはｐ型のドーピングタイプを有し、逆もまた同じである。

メモリセルトランジスタＴ００〜Ｔ２１のドレイン領域Ｄおよびソース領域Ｓは、ドレイン選択線ＤＳＬと、ワード線ＷＬ０〜ＷＬｍと、ソース選択線ＳＳＬとが作成された後に、２つのセルフアラインされた注入により作成される。ドレイン領域Ｄは、例えば、ソース領域を覆うマスクを用いてドープされる。それにもかかわらず、マスクのエッジがゲート電極の上方に配置され、例えば、そのエッジがゲート電極の上面の上の中央線に沿っている場合、ドレイン領域のドーピングは、メモリセルトランジスタのゲート電極にセルフアラインする。

ドレイン選択トランジスタＴＤ０は、例えば、ｎ型ドレイン領域１５０と、メモリセルトランジスタＴ００のドレイン電極でもあるｎ型ソース領域１５２（すなわち、双方とも同一のドーピングタイプである）とを有する。メモリセルトランジスタＴ００〜Ｔ２１のドレイン電極（例えば、メモリセルトランジスタＴ２０のドレイン電極１５４）もｎ型であるが、メモリセルトランジスタＴ００〜Ｔ２１のソース領域（例えば、メモリセルトランジスタＴ２０のソース電極９８）はｐ型である。従って、メモリセルトランジスタＴ００〜Ｔ２１は、消去および書込のみならず読出も可能なトンネルトランジスタである。読出しモードでは、トンネル電流は、反転チャンネルとソース領域との間のトンネル接合を介して流れる。この接合におけるトンネル電流は、フローティングゲートに蓄えられた電荷による影響を受ける。従って、フローティングゲートの電荷状態を調べることが可能である。

ドレイン選択線ＤＳＬの上方に、オプション線１６０が配置され、オプション線１６０は、絶縁層によって、ドレイン選択線ＤＳＬと電気的に切り離されている。ドレイン選択線ＤＳＬには、ドレイン選択トランジスタＴＤ０〜ＴＤ２それぞれへの制御ゲート１７０、１７２、１７４などが含まれる。

図２は、３つの断面も示す。Ａ−Ａ’断面は列方向であり、絶縁ウェルＷ２の中心線と交差する。Ｂ−Ｂ’断面は行方向であり、メモリセルトランジスタＴ２０のコンタクト部分３４と交差する。Ｃ−Ｃ’断面も行方向であり、メモリセルトランジスタＴ２０のドレイン領域１５４と交差する。Ａ−Ａ’、Ｂ−Ｂ’、および、Ｃ−Ｃ’断面のすべては、メモリデバイス１０の作成に用いられる半導体基板の表面の法線方向に平行な平面にある。

さらに、列方向において互いに隣接しており、同一のソース領域に隣接したフローティングゲート間の距離Ａ０は、メモリデバイス１０において構造の最小幅である。例えば、その幅は、１３０ｎｍの技術（換言すると、製造の間において、用いられるフォトレジストを感光するために１３０ｎｍの波長を用いる技術）に対して１００ｎｍであり、９０ｎｍの技術に対して７０ｎｍである。もしくは、距離Ａ０は、構造の最小幅に、構造の最小幅の約１０％のクリアランスディスタンスを足したものよりも短い。列方向において互いに隣接しており、同一のドレイン領域に隣接したフローティングゲート間の距離Ａ２は、構造の最小幅に、構造の最小幅の１０％の幅を足したものよりも長く、特に、距離Ａ２は距離Ａ０よりも長い。距離Ａ０は距離Ａ２よりも短くすることができる。それは、メモリセルトランジスタＴ００〜Ｔ２４のソース領域には低濃度にドープされたドレイン（ＬＤＤ）領域が必要ないためである。ＬＤＤ領域は、シリサイドによるＬＤＤ領域の重なり合いが必要ないために、省き得る。シリサイドもまた、埋込みストラップとの電気コンタクトをとるために埋込みストラップと重なり合う必要がない。ストラップはｐ型のウェル、すなわち、埋込みビット線によりコンタクトされる。その上、このソース領域にはコンタクト領域が必要ないため、距離Ａ２は短い。距離Ａ０が短い理由については、以下に、図３とともに、より詳細に説明する。

図３は、図２のＡ−Ａ’線に沿った断面図である。メモリデバイス１０は、例えば、低濃度にｐ型にドープされたシリコンから成る単結晶半導体基板２００の中または上に配置される。

シリコン基板２００において、注入などのドーピング技術により、ｎ型にドープされた層２０２と、ｐ型にドープされた層２０４とが生成される。ｎ型にドープされた層２０２は、基板２００において、ｐ型にドープされた層２０４よりも深部にある。ｎ型にドープされた層２０２は基板２００とｐ型にドープされた層２０４の間に配置されている。Ａ−Ａ’断面の近傍において、層２０２と層２０４とが、絶縁ウェルＷ２を形成する。それは、層２０２と層２０４とが、図３には示されていないが、Ａ−Ａ’断面図の前方および後方配置されている絶縁トレンチＧ２とＧ３とによって区分されているためである。

この実施形態において、基板２００内のドーピング濃度は１０^１５ドーピング原子／１立方センチメートル（１０^１５ｃｍ^−３）である。ｎ型にドープされた層２０２の最大ドーピング濃度は、１０^１６ｃｍ^−３よりも大きいが、１０^２０ｃｍ^−３未満である。ｐ型にドープされた層２０２の最大ドーピング濃度は、１０^１６ｃｍ^−３〜１０^１８ｃｍ^−３の範囲にある。

図３に示されるように、メモリセルトランジスタＴ２０およびＴ２１のゲートスタックには、以下の１）〜５）がその記載の順に基板２００から遠くにあるように含まれる。１）厚みが９ｎｍの酸化膜または窒化酸化膜などのフローティングゲート誘電体７６、７７、２）厚みが１００ｎｍの多結晶シリコンからなるフローティングゲートＦＧ２０、ＦＧ２１、３）３つの層（酸化膜層と、窒化膜層または酸窒化膜層と、酸化膜層）のスタックから成るＯＮＯ誘電体などの制御ゲート誘電体７８、７９であって、ＯＮＯ層の厚みは１０ｎｍであり、４）ワード線ＷＬ０、ＷＬ１の一部から形成され、１００ｎｍの厚みを有する多結晶シリコンから成る制御ゲート、５）ゲートスタックの上部にあるコバルトシリサイドなどの金属シリコン化合物からなるシリサイド領域８０，８１。

制御ゲート誘電体７８、７９のフローティングゲートＦＧ２０、ＦＧ２１の側壁と、制御ゲート（ワード線ＷＬ０、ＷＬ１）の側壁とは、熱酸化物などの誘電体８２、８４に覆われている。酸化物または窒化物から成る側壁スペーサは、例えば、誘電体８２、８４に隣接して配置される。その側壁スペーサは、単一スペーサ、または、二重スペーサである。二重スペーサは、以下により詳細に説明する、ＬＤＤおよびＨＤＤドーピング領域の形成のために好適に用いられる。単一スペーサは、ＨＤＤ領域のみを用いる場合に、用いられる。

メモリセルトランジスタＴ２０およびＴ２１のゲートスタックと、側壁誘電体８２、８４と、側壁スペーサ８６、８８とは、誘電体層８９に囲まれており、誘電体層８９は、酸化シリコン層、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）層、または、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などのシリケートガラス層などである。もしくは、ｌｏｗ−ｋ誘電体層８９が用いられ得る。

誘電体層８９には、金属Ｍ１も含まれる。従って、ライズド（ｒａｉｓｅｄ）ドレイン線２４も含まれる。金属コンタクト９０はコンタクトホール内に位置しており、そのコンタクトホールは、誘電体層８９をドレイン線２４からトランジスタＴ２０のドレイン領域１５４の上面にあるシリサイド化された領域９１へと貫通する。金属コンタクト９２は、ドレイン線２４と、トランジスタＴ２１のドレイン領域の上面上のシリサイド化された領域９３との間に位置する。

メモリセルトランジスタＴ２０、Ｔ２１のドレイン領域Ｄには、ｎ型にドープされたＬＤＤ領域９４、９５と、ｎ型にドープされたＨＤＤ領域９６、９７とが含まれる。その領域における最高ドーピング濃度は、例えば、ＬＤＤ領域９４、９５においては１０^１７ｃｍ^−３以上であり、かつ、１０^１９ｃｍ^−３未満であり、その一方で、ＨＤＤ領域においては１０^１９ｃｍ^−３以上である。

メモリセルトランジスタＴ２０およびＴ２１は、ともに共通ソース領域Ｓを有する。この実施形態において、共通ソース領域には、高濃度にｐ型にドープされたソース領域９８のみが含まれ、ソース領域９８の最高ドーピング濃度は１０^１９ｃｍ^−３以上である。共通ソース領域Ｓ，９８につながる金属コンタクトはない。ソース領域は、隣接したトレンチＧ２、Ｇ３との間に位置する層２０４のストリップに電気接続されている。ソース領域９８に届く金属コンタクトがないため、この領域９８の上面上のシリサイド領域は必要ない。従って、第１の実施形態において、ソース領域９８の上面上に配置されるシリサイド領域はない。それにもかかわらず、代替実施形態において、他の領域（すなわち、領域８０、８１、および、９１、９３）をシリサイド化するときにシリサイド９９の形成を防ぐためにさらなる工程が必要ないために、シリサイド領域９９は、ソース領域９８の上面上に配置される。シリサイド化された領域は、例えば、ソース領域が、高濃度にドープされた領域と低濃度にドープされた領域とを含む場合に、有利である。

図４は、図２のＢ−Ｂ’線に沿った断面図である。図５は、図２のＣ−Ｃ’線に沿った断面図である。図４および図５から分かるように、境界酸化物などの境界誘電体２１２を有するトレンチ底面およびトレンチ側壁において、トレンチＧ０〜Ｇ３は基板２００に対して電気的に絶縁されている。境界誘電体２１２の厚みは、トレンチＧ０、Ｇ１などの幅と比較して短い。一例では、境界誘電体２１２の厚みはわずかに２０ｎｍであり、トレンチの幅の３分の１未満である。例えば、トレンチＧ０〜Ｇ３の深部は、多結晶シリコン２１４で満たされている。示されている実施形態において、トレンチＧ０〜Ｇ３の各々の約３分の２が多結晶シリコン２１４で満たされている。トレンチＧ０〜Ｇ３の上部領域は、酸化シリコンなどの誘電材料２２０で満たされている。制御回路、ワード線ドライバ、ビット線ドライバ、または、検出増幅器のメモリ区分領域１２、１４の外部領域における浅いトレンチに沿って、その上部領域をエッチングすることができる。プロセッサなどの論理回路に組み込まれるように、組み込みメモリデバイス１０が製造されている場合には、トレンチの上部領域と浅いトレンチの上部領域の第２のエッチングは同時に行われ得る。代替実施形態において、トレンチは１つの材料のみで満たされているか、または、トレンチＧ０〜Ｇ３の上部も多結晶シリコンで満たされている。

一例では、トレンチＧ０〜Ｇ３の厚みは、０．９μｍ〜１．５μｍの範囲内であり得、約１μｍであり得る。トレンチＧ０〜Ｇ３は層２０４および層２０２を貫通する。代替実施形態において、トレンチＧ０〜Ｇ３の底面は層２０２内に位置する。

図４および図５に示されるように、メモリセルトランジスタＴ２０のｐ型にドープされたソース領域９８の先は、ｐ型にドープされた層２０４のストリップ（ｓｔｒｉｐ）であり、そのストリップは、トランジスタＴ２０用の埋込みソース線を形成する。メモリセルトランジスタＴ２０のｎ型にドープされたドレイン領域９６の先もｐ型にドープされた層２０４のストリップであり、そのストリップは埋込みソース線を形成する。

様々な動作モードに目を向け、トランジスタＴ１１に対して、プログラミングモードと、消去モードと、読出しモードとについて説明する。別の例では、別の極性または別の値の電圧が用いられる。1つの特別な例では、その例の電圧と±５０％しか異ならない電圧を用いる。その上、電位差が同じであるにもかかわらず、電圧配分は異なり得る。例えば、＋１４Ｖと−３Ｖではなく、＋８．５Ｖと−８．５Ｖとが用いられ得る。その上、または、その代わりに、電圧配分、絶対電圧差は、例えば、＋５０％〜−５０％の範囲内に変更され得る。

プログラミングの間では、トランジスタＴ１１の電圧は、制御ゲート電極に＋１４Ｖが結合され、ソース領域、ボディ領域、および、ドレイン領域に−３Ｖが結合されている。この条件下で、トランジスタＴ１１のフローティングゲート内のトンネル誘電体の全領域を介して、ボディ内の反転チャンネルからトンネル電流が流れる。

プログラミングの間における、トランジスタＴ１１と同一の行にあるがトランジスタＴ１１と別の行にあるトランジスタＴ２１への電圧について説明する。制御ゲート電極に＋１４Ｖが結合され、ソース領域、ボディ領域、および、ドレイン領域に＋３Ｖが結合されている。その条件下では、電位差が小さすぎるために、トランジスタＴ１１のフローティングゲートにトンネル電流は流れない。

プログラミングの間における、トランジスタＴ１１と同一の列にあるが別の行にあるトランジスタＴ１２への電圧について説明する。制御ゲート電極には０Ｖまたは−３Ｖが結合され、ソース領域、ボディ領域、および、ドレイン領域に−３Ｖが結合されている。

プログラミングの間における、トランジスタＴ１１と別の行かつ別の列にあるトランジスタＴ２２への電圧について説明する。制御ゲート電極には０Ｖが結合され、ソース領域、ボディ領域、および、ドレイン領域には＋３Ｖが結合されている。

消去の間には、区分１２、１４またはミニセクタ１００のメモリセルは、全て同時に消去される。もしくは、１つのワード線、または、１つのワード線の一部に結合されたメモリセルのみが消去される。さらなる例では、他のセルを消去することなく、単一セルのみが消去される。全てのトランジスタＴ００〜Ｔ２４の消去に対して、そのトランジスタは全て同一の電圧を有する。例えば、トランジスタＴ１１に対する電圧は、制御ゲートに−１４Ｖが結合され、ソース領域、ドレイン領域、および、ボディには＋３Ｖが結合されている。消去の間には、プログラミングプロセスの間に流れる電流と反対向きにトンネル電流が流れる。

読出しモードでは、次の条件がトランジスタＴ１１に有効である。ゲート電極に＋２．５Ｖが結合され、ソース領域とボディ領域に０Ｖが結合され、ドレイン領域に−１Ｖまたは１．２Ｖが結合されるという条件である。その条件下において、トランジスタＴ１１のドレイン電流またはスレッショルド電圧は検出され、増幅される。

ＥＥＰＲＯＭセルの別のタイプ（例えば、スプリットゲートセルまたはＥＴＯＸ（ＥＰＲＯＭ ｔｕｎｎｅｌ ｏｘｉｄｅ）セル）も用いられ得る。別のプログラミングモード、読出しモード、または、消去モードも可能であり、チャンネルホットエレクトロン（ＣＨＥ）プログラミングなどがある。

ＴＥＯＳハードマスクなどのハードマスクのために、制御ゲートまたはワード線ＷＬ０〜ＷＬ２の上面上に、制御ゲートのダブルインプラントまたはカウンタドーピングなどの製造技術が避けられる。その結果、非常に良く制御された仕事関数が得られ、それにより、セルトランジスタ間のスレッショルド電圧の変動および電流の変動はわずかである。

従来のフラッシュスケーリングは限界に近づいていたが、本明細書に記載されている実施形態を用いることにより、６５ｎｍ以下の生成構造への縮小をさらに可能にし得る。セルサイズスケーリングに対して、コンタクトを省くことは、一層重要になり得る。しかしながら、高速のアクセスに対して、金属接続を含めて、各セルにおけるソースコンタクトおよびドレインコンタクトを用いることは有利であり得る。従って、メモリセルあたり２つのビット線（ＢＬ）を用いることは、高速アクセスに適したフラッシュメモリアーキテクチャ（例えば、ＵＣＰ（Ｕｎｉｆｏｒｍ Ｃｈａｎｎｅｌ Ｐｒｏｇｒａｍｍｉｎｇ）フラッシュセル）では望ましくあり得る。しかし、２つの金属線を用いた結果、セルのサイズの１つの方向は、２つの金属Ｍ１間のピッチ（または金属Ｍ１のピッチ）による制限を受け得る。その上、金属Ｍ２は、通常、ＢＬに用いられ、金属Ｍ１はパッドをのせるために用いられるため、セルのサイズのｘ方向は、２つの金属Ｍ２のピッチによる制限を受け得る。

トンネル酸化物にスケーラビリティがないために、フラッシュセルトランジスタのスケーリング限界は不利益に影響を受け得る。例えば、従来のトランジスタデバイスよりも短チャンネル効果は激しくなる。パンチスルー電圧、製造（ｒｏｌｌ ｏｆｆ）が原因のＶｔの変動、および、漏れ電流は、トランジスタの長さをスケーリングする際の主要な問題であり得る。しかしながら、上記の実施形態を用いることにより、これらの制限する問題の全ては打開され得る。

いわゆるＳＮＯＲアーキテクチャにおいて埋込みストラップを用いることにより、全てのソース領域は、ＣｏＳｉ短絡（埋込みストラップ）によって、分離されたｐ型ウェルに結合されることが可能になり、分離されたｐ型ウェルは金属ソース線（すなわちＢＢＬまたは埋込みビット線コンセプトのもの）と置換することが可能になり、また、ＢＬピッチのスケーラビリティがＭ２のピッチにもはや制限され得ない。実際、今日までは、ＢＬのピッチは２×（Ｍ２のピッチ）と等しかった。これらの実施形態は、ソースからｐ型ウェルへの電気コンタクトを実現するシンプルな方法を示す。

それらの実施形態を用いることにより、セルあたりの２つのコンタクトおよびビット線は避けられ、さらなるセルのサイズの低減が可能になり、ソース側にシリサイドの重なりは必要なく、その重なりは、埋込みビット線に対して、ドレイン側において選択が自由であり、さらなるセルトランジスタの縮小が可能になる。

当然、メモリアーキテクチャのサイズを縮小する際の問題は存在する。その原因には、短チャンネル効果と、酸化膜の厚みのスケーリングとが含まれる。チャンネルのより優れた制御を得るために、トンネル（ゲート）酸化膜のスケーリングは望ましい。しかしながら、スケーリングにより、ビットレートの動きが格段と増加し得て、保持期間が短くなり得る。その上、トンネル酸化膜の厚みをスケーリングすることは、結合比を減少させ得る。トランジスタの長さが短い場合には、漏れの問題がセルの読出しを悪化させる。同じ列にあるセルの漏れは、読出されるセルの電流に寄与する。

本実施形態は、ソースコンタクト領域を確保し、従って、より小さなサイズのセルを可能にする。その上、ｐ^＋ソースとｐ型ウェルとの間には、固有に、優れた接続があるために、ｎ^＋の母材とｐ^＋ウェルコンタクトとの間のシリサイドのストラップは必要ない。トンネル酸化膜（ゲート酸化膜）のスケーリングは必要なく、従って、結合比が高いままで、低いビットレートの動きおよび優れた保持期間が保たれ得る。真性領域が低濃度にドープされたｐ型領域またはｎ型領域に置き換えられるために、短チャンネルより小さいが、ｐ−ｉ−ｎ接合の漏れの問題は低減される。ＴＦＥＴ（トンネル電界効果トランジスタ）のｐｉｎ構造のために、標準的なＭＯＳＦＥＴ（酸化金属半導体）または、ＩＧＦＥＴ（絶縁ゲートＦＥＴ）と比較して、ブレイクダウンおよびデバイスのパンチスルー電圧は増大する。

また、パンチスルー電圧が高いために、短チャンネル効果の低減が達成され、それにより、チャンネルの長さのさらなるスケーリングが可能になる。すなわち、ＮＭＯＳセルトランジスタのｎ^＋のソースがｐ^＋のソースに置換される。従って、セルトランジスタはＴＦＥＴとして動作し、トランジスタのスケーリングにおける酸化膜の厚みのスケーリングの必要を軽減または除去する。それにより、ＢＢＬアーキテクチャに有利に働くソースとｐ型ウェルとの結合がさらに簡単に実現可能になる。

図において示され、記載された実施形態を用いて、本発明を説明してきたが、当業者には、本発明がその実施形態に制限されず、本発明の精神から逸脱することない種々の変化または修正が可能であるということが理解されるべきである。例えば、様々な材料が用いられ、本明細書の至るところに記載した大きさ、ドーピング量、電圧、およびそのほかの数は、代表的なもののみである。同様に、上記の実施形態の製造は、従来の製造装置および技術を用いて実行され得る。従って、本発明の範囲は、添付の請求項およびそれらの均等物によってのみ決定されるべきである。それらの方法を用いて図示され、本明細書において記載された構造の形成は、当業者の技術範囲内である。

フラッシュＥＥＰＲＯＭ内のメモリセル領域の電気接続図の一部である。 メモリセル領域の平面図である。 図２のＡ−Ａ’線に沿った断面図である。 図２のＢ−Ｂ’線に沿った断面図である。 図２のＣ−Ｃ’線に沿った断面図である。

符号の説明

１０ 集積メモリデバイス
１２、１４ メモリ区分領域
１６ グローバルビット線
１８ ワード線
２０、２２、２４ ドレイン線
３０、４０、５０、６０、７０ 接続部分
７６、７７ フローティングゲート誘電体
７８、７９ 制御ゲート誘電体
８０、８１ シリサイド領域
８２、８４ 誘電体
８６、８８ 側壁スペーサ
８９ 誘電体層
９０、９２ 金属コンタクト
９１、９３ シリサイド化された領域
９４、９５ ＬＤＤ領域
９６、９７ ｎ型にドープされたＬＤＤ領域
９８ ｐ型にドープされたソース領域
９９ シリサイド領域
１００ ミニセクタ
１５０ ｎ型ドレイン領域
１５２ ｎ型ソース領域
１５４ ドレイン電極
１７０、１７２、１７４ 制御ゲート
２００ 半導体基板
２０２ ｎ型にドープされた層
２０４ ｐ型にドープされた層
２１２ 境界誘電体
２１４ 多結晶シリコン
２２０ 誘電材料
ＢＬ０〜ＢＬｍ グローバルビット線
ＣＡ コンタクト領域
Ｄ ドレイン領域
ＤＳＬ ドレイン選択線
ＦＧ００〜ＦＧ２１ フローティングゲート
Ｇ０〜Ｇ（ｍ＋１） トレンチ
ＧＬ０〜ＧＬｍ グローバルビット線
Ｍ１、Ｍ２ 金属レベル
Ｓ ソース領域
ＳＬ０、ＳＬ１、ＳＬ２ グローバルソース線
ＳＳＬ ソース選択線
Ｔ０１〜Ｔｍｎ メモリセルトランジスタ
ＴＤ０〜ＴＤｍ ドレイン選択トランジスタ
ＴＳ０〜ＴＳｎ ソース選択トランジスタ
Ｗ０〜Ｗｍ ウェル
ＷＬ０〜ＷＬｎ ワード線

Claims (19)

1. 記憶セルの行と記憶セルの列とを含む行列に配置された複数の記憶セルであって、各記憶セルは少なくとも１つのセルトランジスタを含んでおり、各セルトランジスタは第１のドープされた領域と第２のドープされた領域とを含んでおり、該第１および該第２のドープされた領域の一方がドレイン領域であり、該第１および該第２の領域のもう一方がソース領域であり、該第１のドープされた領域が該第２のドープされた領域と異なるドーピン
   グタイプを有する、複数の記憶セルと、
   複数のワード線であって、各ワード線が１つの行における記憶セルに接続されている、複数のワード線と、
   複数の第１のビット線であって、該第１のビット線の各々が１つの列における記憶セルに接続されている、複数の第１のビット線と
   を備えた、メモリデバイス。
2. 複数の第２のビット線であって、該第２のビット線の各々が１つの列における前記記憶セルに接続されている、複数の第２のビット線をさらに備えた、請求項１に記載のデバイス。
3. 前記第１のビット線が、前記記憶セルの上方にあるライズドビット線であり、前記第２のビット線が埋込みビット線である、請求項２に記載のデバイス。
4. 各記憶セルが１つのセルトランジスタを含み、前記第１のビット線の各々が１つの列における該セルトランジスタの前記第１のドープされた領域に接続されており、前記第２のビット線の各々が１つの列における該セルトランジスタの前記第２のドープされた領域に接続されている、請求項２に記載のデバイス。
5. 各埋込みビット線が、１つの列における前記セルトランジスタのボディ領域を含むウェルであって、絶縁され、ドープされたウェルである、請求項３に記載のデバイス。
6. 各ウェルの前記ドーピングタイプが前記第２のドープされた領域と同じドーピングタイプである、請求項５に記載のデバイス。
7. 前記第１のドープされた領域が、低濃度にドープされた領域と、高濃度にドープされた領域とを含んでおり、前記第２のドープされた領域が、高濃度にドープされた領域のみを含んでいる、請求項１に記載のデバイス。
8. 前記第１および前記第２のドープされた領域がシリサイド化されている、請求項１に記載のデバイス。
9. 前記第１のドープされた領域がシリサイド化されており、前記第２のドープされた領域がシリサイド化されていない、請求項１に記載のデバイス。
10. 前記第１または前記第２のビット線のうちの少なくとも１つが前記記憶セルの下方に埋め込まれたビット線である、請求項１に記載のデバイス。
11. 共通第２の領域が、１つの列において互いに隣接した記憶セルに共通であり、該隣接した記憶セルのトランジスタのフローティングゲート間の第１の距離が、同じ列における共通第１の領域に隣接したトランジスタのフローティングゲート間の第２の距離よりも短い、請求項１に記載のデバイス。
12. 前記第１の距離が前記メモリデバイスの最小構造幅と等しい、請求項１１に記載のデバイス。
13. 半導体基板においてメモリデバイスを加工する方法であって、該デバイスは行列を成して配置されている複数のメモリセルトランジスタを備えたメモリアレイを有しており、
    複数のワード線を形成することであって、各ワード線が１つの行における記憶セルに接続されている、ことと、
    各列において第１のドープされた領域と第２のドープされた領域とを形成することであって、該第１および該第２のドープされた領域の一方がドレイン領域であり、該第１および該第２のドープされた領域のもう一方がソース領域であり、該第１のドープされた領域が第１のドーピングタイプを有し、該第２のドープされた領域が該第１のドーピングタイプと異なる第２のドーピングタイプを有する、ことと、
    複数の第１のビット線を形成することであって、該第１のビット線の各々が１つの列における記憶セルに接続されている、ことと
    を包含する、方法。
14. 前記第２のドーピングタイプの第１のウェルを形成することと、
    前記第１のドーピングタイプの第２のウェルを形成することであって、該第２のウェルが該第１のウェルを囲んでいる、ことと、
    該第１および該第２のウェルのうちの少なくとも１つを貫通するに十分な深さのある深いトレンチを形成することと
    をさらに包含する、請求項１３に記載の方法。
15. 前記第１のウェルが、前記ソース領域と、前記ドレイン領域と、１つの列における前記メモリセルトランジスタのボディ領域とを含んでいる、請求項１４に記載の方法。
16. セルフアラインされたシリサイド化プロセスにおいて、前記第１のドープされた領域と前記第２のドープされた領域とをシリサイド化することをさらに包含する、請求項１３に記載の方法。
17. セルフアラインされたシリサイド化プロセスにおいて、前記第１のドープされた領域をシリサイド化し、前記第２のドープされた領域をシリサイド化しないことをさらに包含する、請求項１３に記載の方法。
18. セルフアラインされたシリサイド化プロセスにおいて、記憶セルトランジスタの制御ゲートをシリサイド化することをさらに包含する、請求項１３に記載の方法。
19. 前記第１および前記第２のドープされた領域のセルフアラインされたドーピングのためのマスクとして、前記制御ゲートの上面の上にハードマスクを用いることをさらに包含する、請求項１８に記載の方法。

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