JPH0851193A - 電気経路、フラッシュｅｐｒｏｍメモリセルのアレイ、メモリセルのアレイおよび電気経路を製造する方法 - Google Patents

電気経路、フラッシュｅｐｒｏｍメモリセルのアレイ、メモリセルのアレイおよび電気経路を製造する方法

Info

Publication number
JPH0851193A
JPH0851193A JP7163415A JP16341595A JPH0851193A JP H0851193 A JPH0851193 A JP H0851193A JP 7163415 A JP7163415 A JP 7163415A JP 16341595 A JP16341595 A JP 16341595A JP H0851193 A JPH0851193 A JP H0851193A
Authority
JP
Japan
Prior art keywords
well
channel
type
array
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7163415A
Other languages
English (en)
Inventor
David K Y Liu
デイビッド・ケイ・ワイ・リウ
Jian Chen
ジアン・チェン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JPH0851193A publication Critical patent/JPH0851193A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】 高度にドープされかつ高いエネルギで、薄く
ドープされた分離ウェル中に注入される埋込層を提供す
る。 【構成】 埋込層（５００）はそれが設けられるウェル
と同じ導電ドーパントでドープされる。埋込層（５０
０）はフラッシュＥＰＲＯＭセルのチャネルの大きさを
低減し、より高いアレイ密度を提供することを可能にす
る。フラッシュＥＰＲＯＭセルのチャネルは、埋込層が
（５００）フラッシュＥＰＲＯＭセルのチャネル間に低
抵抗経路を設けるのでゲートとセルの基板との間に電圧
電位差を与えることによって消去が行なわれることを可
能にするまでフラッシュＥＰＲＯＭのチャネルは低減さ
れる。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は、一般的にメモリアレイに関
し、より特定的にはフラッシュＥＰＲＯＭアレイのメモ
リ素子の密度を増大するための技術に関する。
【０００２】
【関連技術の説明】フラッシュＥＰＲＯＭアレイのメモ
リセルの大きさを低減し、そうすることで密度を増大す
るために、個々のメモリセルの構造および個々のセルを
消去するための方法が考慮されている。どのようにアレ
イ密度を増大するかの理解を容易にするために、従来の
フラッシュＥＰＲＯＭセルおよび従来のセルを消去する
ための方法が第１に説明される。
【０００３】図１は、フラッシュＥＰＲＯＭアレイにお
いて製造された従来のフラッシュＥＰＲＯＭセルトラン
ジスタ１０の断面図を示す。セル１０の層は、第１の導
電型ドーパント、典型的にはｐ型、を有するウェハを利
用して製造される。
【０００４】基板１２の表面に隣接するソース領域１６
およびドレイン領域１８は、図示されているように第２
の導電型、典型的にはｎ型の領域を形成するようにｎ型
ドーパントで基板１２をドープすることによって設けら
れる。短チャネル領域２０は、表面に隣接する、ソース
領域１６とドレイン領域１８との間の、ｐ型のままの基
板領域によって規定される。
【０００５】誘電体材料２２の層は、基板１２より上に
堆積されるべきフラッシュＥＰＲＯＭセル１０の層から
基板１２を分離するように基板１２の上方に堆積され
る。誘電体材料２２は典型的には、酸化物としても言及
される二酸化シリコンから形成される。フラッシュＥＰ
ＲＯＭアレイに付加的に含まれるセル１０以外のフラッ
シュＥＰＲＯＭセルを形成するように利用される、誘電
体材料２２′もまた示される。
【０００６】チャネル２０、ならびにソース１６および
ドレイン１８の一部分の上方にフローティングゲート２
４が設けられる。フローティングゲート２４は典型的に
は半導体ポリシリコン材料から形成され、誘電体材料２
２の層によって基板から分離される。
【０００７】フローティングゲート２４の上方には、典
型的にはここでもまたポリシリコン材料から形成される
制御ゲート２８が設けられる。制御ゲート２８は誘電体
材料２２の層によってフローティングゲートから分離さ
れる。
【０００８】導電性材料の層は、フラッシュＥＰＲＯＭ
セル１０のソース１６、制御ゲート２８、およびドレイ
ン１８それぞれの上方に与えられるソースライン３２、
制御ゲートライン３４、およびドレインライン３６を形
成するように堆積される。導電ライン３２、３４、およ
び３６は典型的には金属から形成され、外部電気接続が
ソース１６、制御ゲート２８、およびドレイン１８それ
ぞれになされることを可能にする。
【０００９】コアセル１０をプログラムするためには、
典型的な９−１２Ｖのゲート電圧が制御ゲートライン３
４に印加され、典型的な５−６Ｖのドレイン電圧がドレ
インライン３６に印加され、さらにソースライン３２が
接地される。プログラミングの間に印加される電圧は、
チャネル領域２０の電子が基板１２と酸化物２２との間
に存在するエネルギバリヤを克服することを可能にし、
その電子がフローティングゲート２４の上に駆動される
ことを可能にする。フローティングゲート２４上にスト
アされた電子は、セルのしきい値電圧、またはセルのタ
ーンオンに要するゲート−ソース電圧電位差を増大す
る。フローティングゲート２４は、そのためデータビッ
トを表わす電荷をストアする。
【００１０】ソース消去と呼ばれる従来の消去処理で
は、およそ−１０Ｖのゲート電圧を制御ゲートライン３
４に印加しおよそ＋５Ｖのソース電圧をソースライン３
２に印加し一方でドレインライン３６をフローティング
することによって電位差が生ずる。制御ゲート２８とソ
ース１６との間の電圧差は電子がフローティングゲート
２４からソース１６に駆動されることを可能にする。
【００１１】セルの大きさを低減しそれによってアレイ
密度を増大するためには、チャネル長２０を低減するこ
とが望ましい。しかしソース消去が利用されるときには
ソースのバンド間トンネル漏れ電流のためにどの程度チ
ャネル長が低減され得るかには制限がある。漏れ電流が
あると、アレイにおける電源はセルを消去するに十分な
電流を供給しないであろう。漏れ電流を防ぐために、バ
ンド間トンネリングを低減しかつソースからの漏れ電流
をなくすべく二重拡散注入（ＤＤＩ）が典型的にはソー
スに含まれる。
【００１２】図２は、二重拡散ソース領域２００を備え
るフラッシュＥＰＲＯＭセルの断面図を示す。二重拡散
ソース領域２００を生成するために、薄くドープされた
ｎ型注入２０２が、濃くドープされたｎ+ 型注入領域２
０４の外周に沿って形成される。「+ 」の記号は、薄く
ドープされた領域に対して濃くドープされたことを示す
ために利用される。
【００１３】ｎ+ 型領域２０４の外周に沿うｎ型領域２
０２があるので、チャネル２０は、二重拡散ソース注入
のない典型的なｎ型ソース領域からはわずかに低減され
得る。しかしながら、ソース２０４の外周に沿ったｎ型
領域２０２があっても、チャネル２０の最小サイズは結
局限られている。アレイ密度を増やすためには、ゆえに
二重拡散ソース注入を含むことを伴なわないでチャネル
の大きさを低減することが望ましい。
【００１４】従来のソース消去処理に対して提案される
代替物は、チャネル消去と呼ばれる消去方法である。チ
ャネル消去は、ソース消去にあるようにフローティング
ゲートからソースにというのではなく、セルのフローテ
ィングゲートからその基板にトンネルを生成することに
よって達成される。チャネル消去の利点は、バンド間ト
ンネル漏れ電流が消去の間に生成されないことである。
【００１５】図３は、チャネル消去を使用すべく構成さ
れたフラッシュＥＰＲＯＭメモリセルのアレイを示す。
チャネル消去を提供すべくチャネルからの電荷の流れを
制御するために、メモリセルが残りの基板１２から分離
されたｐ型ウェル３００中に設けられる。ｐウェル３０
０は残りの基板１２からｎウェル３０２によって分離さ
れる。チャネル消去を可能にすべく基板への接続を提供
するために、ｐ+ 型タップ領域３０４がｐウェル３００
内に設けられる。導電性チャネルラインＣがさらにタッ
プ領域３０４への外部接続を可能にすべくタップ領域の
上方に堆積される。
【００１６】チャネル消去を使用するために、およそ−
８Ｖのゲート電圧を所与のメモリセルの制御ゲートライ
ンに印加し、一方でおよそ８Ｖのチャネル電圧をチャネ
ルラインに与えることによって、電位差が生成される。
制御ゲートラインとチャネルラインとの間の電圧差は、
所与のメモリセルのフローティングゲートからそのチャ
ネルを介してさらにｐウェル３００およびタップ３０４
を介してチャネルラインに電子が駆動されることを可能
にする。
【００１７】通常ｐウェル３００は薄くドープされてい
るので高い抵抗を有する。メモリセルのチャネルからタ
ップ領域３０４までの長さが異なるために、抵抗器Ｒ
1-3 によって示される異なった抵抗がｐウェル３００中
に生じる。言い換えれば、ｐウェルはメモリセルのチャ
ネル間に直列抵抗を生成する。
【００１８】プログラミングおよび消去動作両方の間
に、大量の基板電流が生成され得る。高いｐウェル抵抗
があると、大量の基板電流がｐウェル３００を逆バイア
スしさらに抵抗Ｒ1-3 の値を増やし、適切なプログラミ
ングまたは消去の生成の妨げとなる。
【００１９】図４は、チャネルの消去の間に大量の直列
抵抗を阻止するように構成された図３のフラッシュＥＰ
ＲＯＭメモリセルのアレイを示す。図４の設計は、メモ
リアレイにおいて周期的に間隔を空けられたタップ４０
１および４０２などの、付加的なｐ+ 型タップ領域を含
むことによって高い直列抵抗を阻止する。
【００２０】図４の設計は高い直列抵抗を克服するが、
４０１および４０２などのタップはセルレイアウトに利
用可能な全面積を低減してしまう。アレイ密度を増大す
るためには、ゆえに、タップ４０１−４０３を含むこと
は望ましくない。
【００２１】
【発明の概要】この発明は、メモリセルのチャネルの大
きさを低減し、アレイ密度を増大することを可能にす
る。
【００２２】この発明は二重拡散ソース領域を避けるた
めに、チャネル消去を使用する。この発明はさらに、セ
ルレイアウトに利用可能な全面積を低減することなくチ
ャネル消去の間にメモリセルのチャネル間で典型的に生
じる大きな直列抵抗を防ぐ。
【００２３】この発明は、メモリセルが形成される基板
の分離したウェル内に、層が埋込まれることを可能にす
るように高いエネルギで注入された高度にドープされた
層である。埋込層はそれが与えられるウェルと同じ導電
型でドープされ、たとえばｐ + 型埋込注入がｐ型ウェル
中に与えられる。埋込層はメモリセルのチャネル間に低
い抵抗経路を提供し、チャネル消去の間の高い直列抵抗
をなくす。
【００２４】この発明のさらなる詳細は添付図面を参照
して説明される。
【００２５】
【発明の詳しい説明】図５は、この発明を組入れるメモ
リセルのアレイを示す。この発明は、メモリセルを含む
第１導電型の薄くドープされたウェル内に設けられた、
第１の導電型の濃くドープされた埋込層を含む。メモリ
セルを含むｐウェル３００を有する図５に関して、この
発明はｐ+ 型埋込層５００を含む。この発明は図１に関
して説明されたように製造されたフラッシュＥＰＲＯＭ
メモリセルまたは当該技術で既知の他のメモリセル構造
のアレイを用いて利用され得る。
【００２６】アレイ密度を増大するために、この発明は
ソース消去ではなくチャネル消去の利用を可能にする。
チャネル消去を利用することによって、漏れ電流を防ぐ
ために図２に示されたような二重拡散ソース注入が必要
ではないので、メモリセルのチャネルの大きさはソース
消去における最小サイズの制限をこえて低減できる。
【００２７】チャネル消去を容易にするために、図３に
示されているように、ｐウェル３００は残りの基板１２
からｎウェル３０２によって分離される。さらに、図３
に示されているように、ｐ+ 型タップ領域３０４がチャ
ネルライン接触をｐウェル３００に与えるように含まれ
る。前述したように、チャネル消去は、ソース消去にお
けるように制御ゲートラインとソースラインとの間では
なく、所与のメモリセルの制御ゲートラインとチャネル
ラインとの間に電位差を与えることによって行なわれ
る。チャネル消去に与えられる電位差は、所与のメモリ
セルのフローティングゲートからそのチャネルを介して
チャネルラインに電子を駆動する。
【００２８】チャネル消去の間に薄くドープされたｐウ
ェル３００によって引起こされる高い直列抵抗を避ける
ように埋込層５００がｐウェル３００中に設けられる。
低抵抗経路をｐウェル中に設けるために、ｐ埋込層５０
０はアレイセルのチャネルおよびタップ領域３０４の下
層にある。タップ領域３０４と埋込層５００との間に、
数百万のアレイセルの下に設けられるに十分な大きさで
ある埋込層５００の実質的な大きさに加えておよそ１μ
ｍの間隔を空けることによって、チャネル消去の間のｐ
ウェル３００の抵抗は大幅に低減される。
【００２９】埋込層５００は、ｐウェル３００をドーズ
量の多いｐ型ドーパントでｐ+ 型層が基板１２の表面下
に埋込まれることを可能にするに十分なエネルギで注入
することによって製造される。埋込層５００の配置は、
埋込層がｎウェル３０２および残りの基板１２のからｐ
ウェル３００によって確実に分離されるように制御され
る。ｎウェル３０２および残りの基板１２からの分離が
なければ、接合漏れおよび接合破壊が生じるおそれがあ
る。接合漏れまたは接合破壊が生じると、埋込層５００
は、タップ領域３０４と基板１２を支持する電流シンク
との間に、チャネルラインに印加された消去電圧が消去
を行なえなくする経路を生み出してしまう。
【００３０】この発明は特定的に上で説明されたきた
が、これは当業者にこの発明をいかに利用するかを教示
するためだけのものである。多くの修正は、以下の特許
請求の範囲によって規定されるこの発明の範囲内にあり
得る。
【図面の簡単な説明】
【図１】典型的なフラッシュＥＰＲＯＭのメモリセルト
ランジスタの断面図を示す図である。
【図２】二重拡散ソース領域を有するフラッシュＥＰＲ
ＯＭセルの断面図を示す図である。
【図３】チャネル消去を利用するように製造されたフラ
ッシュＥＰＲＯＭメモリセルのアレイを示す図である。
【図４】チャネル消去の間の大きな直列抵抗を回避する
ように製造された図３のフラッシュＥＰＲＯＭメモリセ
ルのアレイを示す図である。
【図５】この発明を組込むメモリセルのアレイを示す図
である。
【符号の説明】
３００ ｐ型ウェル ３０２ ｎ型ウェル ５００ 埋込層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 (72)発明者 デイビッド・ケイ・ワイ・リウ アメリカ合衆国、95014 カリフォルニア 州、クパーチノ、ブレンダ・コート、 19970 (72)発明者 ジアン・チェン アメリカ合衆国、94129 カリフォルニア 州、サン・ホーゼイ、キャッスル・グレ ン・アベニュ、5476

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルのアレイのチャネルに設けら
    れる電気経路であって、メモリセルのアレイは第１の導
    電型を有する薄くドープされた基板のウェル中に設けら
    れ、前記電気経路は、 ウェル内に設けられ、第１の導電型を有しかつ高度にド
    ープされた埋込層を含む、電気経路。
  2. 【請求項２】 第１の導電型のウェルは第２の導電型の
    ウェル中に設けられ、埋込層は第２の導電型のウェルか
    ら第１の導電型のウェルによって分離される、請求項１
    に記載の電気経路。
  3. 【請求項３】 チャネル電流を運ぶために基板の表面上
    に設けられるチャネルラインを形成する導電性材料と、 第１の導電型のウェル中に設けられ、高度にドープされ
    た第１の導電型のタップとを含み、タップはチャネル電
    流を埋込層に結合するためにチャネルラインに接触し、
    前記埋込層はチャネル電流をメモリセルのアレイのチャ
    ネルに結合するために与えられる、請求項２に記載の電
    気経路。
  4. 【請求項４】 埋込層はタップおよびメモリセルのアレ
    イのチャネルの下層にある、請求項３に記載の電気経
    路。
  5. 【請求項５】 フラッシュＥＰＲＯＭメモリセルのアレ
    イのチャネルに設けられた電気経路であって、前記メモ
    リセルは基板のｐ型ウェル中に形成され、前記電気経路
    は、 ｐ型ウェル内に設けられたｐ+ 型埋込層を含む、電気経
    路。
  6. 【請求項６】 ｐ型ウェルはｎ型ウェル中に設けられ、
    ｐ+ 型埋込層はｎ型ウェルからｐ型ウェルによって分離
    される、請求項５に記載の電気経路。
  7. 【請求項７】 基板中に設けられるｎウェルと、 ｎウェル中に設けられるｐウェルと、 ｐウェル内に設けられかつｎウェルからｐウェルによっ
    て分離されるｐ+ 型埋込層と、 埋込層からｐウェルによって分離された、ｐウェル中に
    設けられた複数のｎ型ソースおよびドレイン領域とを含
    み、ソースおよびドレイン領域はその間のｐウェル中の
    チャネルを規定し、さらに、 基板中に設けられたｐ+ 型タップ領域と、 基板上に堆積された酸化物材料の第１の層と、 酸化物の第１の層上に堆積され、複数のフローティング
    ゲートを形成する第１のポリシリコン層とを含み、各フ
    ローティングゲートはチャネルのうち１つと重畳し、さ
    らに、 ポリシリコン層上に堆積された酸化物材料の第２の層
    と、 複数の制御ゲートを形成する第２の酸化物層上に堆積さ
    れた第２のポリシリコン層とを含み、制御ゲートの各々
    はフローティングゲートの１つと重畳し、さらに複数の
    ソース領域に接触するソースラインと、複数のドレイン
    領域と接触するドレインラインと、複数の制御ゲートと
    接触する制御ゲートラインと、タップ領域に接触するチ
    ャネルラインとを含む複数のラインを形成するように堆
    積された導電性材料の層を含む、ｐ型基板中に製造され
    るフラッシュＥＰＲＯＭメモリセルのアレイ。
  8. 【請求項８】 制御ゲートラインとチャネルラインとの
    間に電子をフローティングゲートから駆動するに十分な
    電圧電位差を与えることを含む、請求項６に記載の電荷
    をメモリセルのフローティングゲートから消去する方
    法。
  9. 【請求項９】 基板中に設けられるメモリセルのアレイ
    であって、アレイ中の各メモリセルはチャネルによって
    分離されたソースおよびドレイン領域と、データビット
    を表わす電荷をストアするためにチャネルに重畳するフ
    ローティングゲートと、フローティングゲートに重畳す
    る制御ゲートとを含み、メモリセルは、電荷をフローテ
    ィングゲートから駆動するに十分な電圧電位差をフロー
    ティングゲートと基板接続との間に与えることによって
    消去され、メモリセルはさらに、 電圧電位差が与えられるとき基板接続とそれぞれのチャ
    ネルとの間の抵抗差を低減するために基盤中に設けられ
    た導電層を含む、メモリセルのアレイ。
  10. 【請求項１０】 ｐ型ウェル中に設けられるメモリセル
    のアレイであって、アレイ中の各メモリセルはチャネル
    によって分離されたｎ型ソースおよびドレイン領域と、
    データビットを表わす電荷をストアするためにチャネル
    に重畳するフローティングゲートと、フローティングゲ
    ートに重畳する制御ゲートとを含み、メモリセルは、フ
    ローティングゲートから電荷を駆動するに十分な電圧電
    位差を、フローティングゲートとｐ型ウェル中に設けら
    れるｐ+ 型タップ領域との間に与えることによって消去
    され、メモリセルはさらに、 電圧電位差が与えられるときタップ領域とそれぞれのチ
    ャネルとの間の抵抗差を低減するためにｐ型ウェル中に
    設けられたｐ+ 型埋込層を含む、メモリセルのアレイ。
  11. 【請求項１１】 ｐ型ウェルはｎ型ウェル中に設けら
    れ、ｐ+ 型埋込層はｎ型ウェルからｐ型ウェルによって
    分離される、請求項１０に記載の電気経路。
  12. 【請求項１２】 チャネル消去における使用のためにフ
    ラッシュＥＰＲＯＭメモリセルのアレイのチャネルに電
    気経路を製造する方法であって、フラッシュＥＰＲＯＭ
    メモリセルは、第１の導電型を有する薄くドープされた
    基板中に設けられ、この方法は、 第１の導電型を有する高度にドープされた層を、層が基
    板内に埋込まれることを可能にするだけの十分なエネル
    ギで注入するステップを含む、電気経路を製造する方
    法。
  13. 【請求項１３】 チャネル消去における使用のためにフ
    ラッシュＥＰＲＯＭメモリセルのアレイの複数のチャネ
    ルに電気経路を製造する方法であって、フラッシュＥＰ
    ＲＯＭメモリセルは基板のｐ型ウェル中に形成され、こ
    の方法は、 層がｐ型ウェル内に埋込まれることを可能にするだけ十
    分なエネルギでｐ+ 型層を注入するステップを含む、電
    気経路を製造する方法。
JP7163415A 1994-07-01 1995-06-29 電気経路、フラッシュｅｐｒｏｍメモリセルのアレイ、メモリセルのアレイおよび電気経路を製造する方法 Pending JPH0851193A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/269,478 US5541875A (en) 1994-07-01 1994-07-01 High energy buried layer implant to provide a low resistance p-well in a flash EPROM array
US08/269478 1994-07-01

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2008170899A Division JP5185710B2 (ja) 1994-07-01 2008-06-30 電気経路およびメモリセルのフローティングゲートから電荷を消去する方法

Publications (1)

Publication Number Publication Date
JPH0851193A true JPH0851193A (ja) 1996-02-20

Family

ID=23027428

Family Applications (2)

Application Number Title Priority Date Filing Date
JP7163415A Pending JPH0851193A (ja) 1994-07-01 1995-06-29 電気経路、フラッシュｅｐｒｏｍメモリセルのアレイ、メモリセルのアレイおよび電気経路を製造する方法
JP2008170899A Expired - Lifetime JP5185710B2 (ja) 1994-07-01 2008-06-30 電気経路およびメモリセルのフローティングゲートから電荷を消去する方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2008170899A Expired - Lifetime JP5185710B2 (ja) 1994-07-01 2008-06-30 電気経路およびメモリセルのフローティングゲートから電荷を消去する方法

Country Status (6)

Country Link
US (1) US5541875A (ja)
EP (1) EP0690508B1 (ja)
JP (2) JPH0851193A (ja)
KR (1) KR100366599B1 (ja)
AT (1) ATE224102T1 (ja)
DE (1) DE69528118T2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003068894A (ja) * 2001-08-29 2003-03-07 Sharp Corp 半導体記憶装置およびその形成方法
JP2006054435A (ja) * 2004-08-13 2006-02-23 Infineon Technologies Ag 集積メモリデバイスおよびその製造方法
JP2006165451A (ja) * 2004-12-10 2006-06-22 Renesas Technology Corp 半導体装置及びその製造方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6330190B1 (en) * 1996-05-30 2001-12-11 Hyundai Electronics America Semiconductor structure for flash memory enabling low operating potentials
KR100486205B1 (ko) * 1997-08-22 2006-04-21 삼성전자주식회사 반도체기억소자및그제조방법
US5973374A (en) * 1997-09-25 1999-10-26 Integrated Silicon Solution, Inc. Flash memory array having well contact structures
US6492675B1 (en) 1998-01-16 2002-12-10 Advanced Micro Devices, Inc. Flash memory array with dual function control lines and asymmetrical source and drain junctions
US6529410B1 (en) * 2000-09-20 2003-03-04 Advanced Micro Devices, Inc. NAND array structure and method with buried layer
US7027316B2 (en) * 2003-12-29 2006-04-11 Micron Technology, Inc. Access circuit and method for allowing external test voltage to be applied to isolated wells
CN103887336B (zh) * 2012-12-19 2016-06-15 旺宏电子股份有限公司 半导体结构及其制造方法
US9035386B2 (en) * 2012-12-21 2015-05-19 Macronix International Co., Ltd. Semiconductor structure and method for manufacturing the same
TWI682388B (zh) * 2018-01-17 2020-01-11 旺宏電子股份有限公司 半導體元件
CN109037225B (zh) * 2018-09-19 2023-09-12 长江存储科技有限责任公司 存储器结构
US11416666B1 (en) * 2021-03-04 2022-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and method for forming the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4429326A (en) * 1978-11-29 1984-01-31 Hitachi, Ltd. I2 L Memory with nonvolatile storage
DE3483765D1 (de) * 1983-09-28 1991-01-31 Toshiba Kawasaki Kk Elektrisch loeschbare und programmierbare nichtfluechtige halbleiterspeicheranordnung mit zwei gate-elektroden.
JPH073811B2 (ja) * 1985-04-12 1995-01-18 株式会社日立製作所 半導体記憶装置
JPH02295171A (ja) * 1989-05-09 1990-12-06 Fujitsu Ltd 半導体装置及びその製造方法
JPH03105971A (ja) * 1989-09-20 1991-05-02 Hitachi Ltd 半導体集積回路装置
JPH07123145B2 (ja) * 1990-06-27 1995-12-25 株式会社東芝 半導体集積回路
US5243559A (en) * 1990-12-12 1993-09-07 Nippon Steel Corporation Semiconductor memory device
JP3152762B2 (ja) * 1992-10-06 2001-04-03 富士通株式会社 不揮発性半導体記憶装置
JPH06318684A (ja) * 1993-05-10 1994-11-15 Kobe Steel Ltd 不揮発性半導体メモリ装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003068894A (ja) * 2001-08-29 2003-03-07 Sharp Corp 半導体記憶装置およびその形成方法
JP2006054435A (ja) * 2004-08-13 2006-02-23 Infineon Technologies Ag 集積メモリデバイスおよびその製造方法
US8288813B2 (en) 2004-08-13 2012-10-16 Infineon Technologies Ag Integrated memory device having columns having multiple bit lines
JP2006165451A (ja) * 2004-12-10 2006-06-22 Renesas Technology Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP5185710B2 (ja) 2013-04-17
US5541875A (en) 1996-07-30
DE69528118T2 (de) 2003-04-30
EP0690508A2 (en) 1996-01-03
EP0690508B1 (en) 2002-09-11
KR100366599B1 (ko) 2003-04-26
JP2008270838A (ja) 2008-11-06
EP0690508A3 (en) 1997-09-10
ATE224102T1 (de) 2002-09-15
DE69528118D1 (de) 2002-10-17
KR960006053A (ko) 1996-02-23

Similar Documents

Publication Publication Date Title
JP5185710B2 (ja) 電気経路およびメモリセルのフローティングゲートから電荷を消去する方法
US6873004B1 (en) Virtual ground single transistor memory cell, memory array incorporating same, and method of operation thereof
US6211011B1 (en) Method for fabricating asymmetric virtual ground P-channel flash cell
US5646060A (en) Method for making an EEPROM cell with isolation transistor
US6881626B2 (en) Method of fabricating a non-volatile memory device with a string select gate
EP0656663B1 (en) Erasing method of a non-volatile semiconductor memory device
US6232182B1 (en) Non-volatile semiconductor memory device including memory transistor with a composite gate structure and method of manufacturing the same
US5615152A (en) Method of erasing a high density contactless flash EPROM array
US20040213048A1 (en) Nonvolatile memory having bit line discharge, and method of operation thereof
JP2005197750A (ja) ２トランジスタｐｍｏｓメモリセル及びその製造方法
JPH09283644A (ja) フラッシュメモリーの構造および製造方法
US5675161A (en) Channel accelerated tunneling electron cell, with a select region incorporated, for high density low power applications
EP0443515B1 (en) Nonvolatile semiconductor device
US6570212B1 (en) Complementary avalanche injection EEPROM cell
US6252275B1 (en) Silicon-on-insulator non-volatile random access memory device
KR100273705B1 (ko) 불휘발성반도체메모리장치의웰구조및그에따른제조방법
EP0642172B1 (en) Semiconductor device having a non-volatile memory and method of manufacturing such a semiconductor device
US5677876A (en) Flash EEPROM with impurity diffused layer in channel area and process of production of same
KR100196577B1 (ko) 비휘발성 반도체 메모리 장치와 그 제조 공정
JP4061985B2 (ja) 不揮発性半導体記憶装置
JPH07245352A (ja) ３重ウェルｃｍｏｓ構造を有するフラッシュｅｅｐｒｏｍ
JP2000138300A (ja) 不揮発性半導体記憶装置及びその書き込み方法
KR100319617B1 (ko) 반도체 소자 및 그 제조방법
JP3948535B2 (ja) 不揮発性半導体記憶装置およびその製造方法
JPH09237846A (ja) 半導体装置、不揮発性半導体記憶装置及びその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060523

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20060822

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20060825

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061102

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20071115

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080318

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080617

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080620

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090113