KR100196577B1 - 비휘발성 반도체 메모리 장치와 그 제조 공정 - Google Patents

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KR100196577B1
KR100196577B1 KR1019950037253A KR19950037253A KR100196577B1 KR 100196577 B1 KR100196577 B1 KR 100196577B1 KR 1019950037253 A KR1019950037253 A KR 1019950037253A KR 19950037253 A KR19950037253 A KR 19950037253A KR 100196577 B1 KR100196577 B1 KR 100196577B1
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gate electrode
floating gate
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nonvolatile semiconductor
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KR1019950037253A
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다케시 오카자와
Original Assignee
가네꼬 히사시
닛본 덴기 가부시키가이샤
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Abstract

누설 전류를 효율적으로 차단함으로써 데이터 판독시 오동작을 피할 수 있는 비휘발성 반도체 메모리 장치는, 플로팅 게이트에 전하 주입시, 이 플로팅 게이트상에 적층되어 있는 소거 게이트 전극이 접지 전위 같은 소정의 전위를 유지하도록 한다. 소거 게이트 전극의 하부와 채널의 측면부에 위치한 절연층의 두께는 다른 부분보다 더 얇다. 결국, 절연층과 실리콘 기판 사이의 경계면 부근의 전류 흐름에 제어되어 누설 전류의 발생을 방지할 수 있다. 그러므로, 소스 및 드레인의 N 형 확산층의 PN 접합의 내전압이 강하하는 것을 막기 위해, 초기에 불순물을 절연층 아래로 주입할 필요가 없어진다.

Description

비휘발성 반도체 메모리 장치와 그 제조 공정
제1도(a) 내지 제1도(c)는 본 발명에 따른 비휘발성 메모리 장치에 있어서, 제1실시예의 메모리 셀 구성을 도시한 것으로서, 제1도(a)는 메모리 셀의 평면도,
(b)는 제1도(a)의 선 A-A 로 절단한 단면도 및,
(c)는 제2도(a)의 선 C-C 로 절단한 단면도.
제2도(a) 내지 제2도(d)는 제1도(a) 내지 제1도(c)의 비휘발성 반도체 메모리 장치의 메모리 셀 제조 공정 단계를 도시하는 평면도.
제3도는 제1도의 비휘발성 반도체 메모리 장치의 메모리 셀 제조 공정 최종 단계를 도시하는 도면.
제4도는 본 발명에 따른 비휘발성 반도체 메모리 장치에 있어서 제2 실시예의 메모리 셀 구성을 도시하는 평면도.
제5도(a) 내지 제5도(c)는 종래의 비휘발성 반도체 메모리 장치의 메모리 셀 구성을 도시하는 도면으로서, 제5도(a)는 메모리 셀의 평면도, 제5도(b)는 제5도(a)의 선 A-A 의 절단한 단면도 및, 제5도(c)는 제5도(a)의 선 C-C 로 절단한 단면도.
제6도(a) 내지 제6도(c)는 종래 비휘발성 메모리 장치에 있어서 메모리 셀의 전류 경로를 도시하는 도면으로서, 제6도(a)는 메모리 셀의 누전 전류의 하나로서 분리 영역(isolation region) 표면의 누설 전류 경로도, 제6도(b)는 제6도(a)의 선 A-A 로 절단한 단면도 및, 제6도(c)는 제6도(a)의 선 B-B 로 절단한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 게이트 절연층
3 : 플로팅 게이트 전극 8 : 소거 게이트 전극
10 : 드레인 11 : 소스
14 : 소거 절연층
[발명의 배경]
[발명의 분야]
본 발명은 비휘발성 반도체 메모리 장치 및 그 제조 공정에 관한 것으로서, 특히 전기적으로 재기록 가능한 비휘발성 반도체 메모리 장치 및 그 제조 공정에 관한 것이다.
[관련 기술의 설명]
전기적으로 재기록 가능한 비휘발성 메모리 장치(이후 EEPROM이라고 칭함)중에서, 복수의 기억 소자들을 가지며, 모든 메모리셀들을 동시에 소거하는 기능을 가진 메모리 장치를 플러시(flush) 타입의 메모리(플러시 메모리)라고 한다.
제5도(a) 내지 제5도(c)를 참조하여 기억 소자 또는 메모리 소자의 유형의 기본 단위로서의 메모리 셀의 일례로서 적층형 게이트 타입의 구조에 대해서 설명하기로 한다. 제5도(a)는 메모리 셀의 평면도이고, 제5도(b)는 제5도(a)의 선 A-A 에서 본 단면도이며, 제5도(c)는 제5도(b)의 선 B-B 에서 본 단면도이다.
제5도(a) 내지 제5도(c)에 도시한 바와 같이 메모리 셀은 다음과 같은 구조를 가진다.
즉, P 타입의 실리콘 기판(1)의 표면상에는 N 타입의 불순물이 도핑되어 소스(11)와 드레인(10)이 형성된다. 소스(11)와 드레인(10) 사이에는 소자 영역(element region)(6)이 형성된다. 소자 영역(6)의 표면상에는 약 20㎚ 두께의 게이트 절연층(2)이 설치된다. 한편, 소자 영역(6)과 인접 소자 영역(도시안됨) 사이에는 약 500nm 두께의 분리층이 표면상에 형성된다. 소자 영역(6)의 게이트 절연층 상에는 다결정 실리콘의 플로팅 게이트 전극(3)이 형성된다. 플로팅 게이트 전극(3)상에는 약 30㎚ 두께의 플로팅 게이트 산화물층(4)이 형성된다. 플로팅 게이트 산화물층(4)상에는 제어 게이트 전극(5)이 형성된다.
제어 게이트 전극으로 덮히지 않는 플로팅 게이트 전극(3)의 표면상에는 약 40㎚ 두께의 소거 절연층(14)이 형성된다. 소거 절연층(14)과 접촉하고 플로팅 게이트 전극(3)을 덮은 소거 게이트 전극(8)이 형성된다.
제5도(a)에 도시된 구조에서, 즉 소자 영역(6)이 소스(11)와 드레인 사이에 연결되는 방식으로 설치되고 플로팅 게이트(3)가 그 위에 형성되는 구조에서 제어 게이트 전극(5)으로부터 관측되는 바와 같이 소스(11)와 드레인(10) 사이의 전류는 플로팅 게이트 전극(3)에 전자를 누적시킴으로써 가변 가능하다. 이에 의해 기억 동작이 가능케 된다. 소스, 드레인, 소자 영역, 플로팅 게이트 전극, 및 제어 게이트 전극을 구비한 최소 유니트를 메모리 셀 트랜지스터(이후 메모리 셀 이라고 칭한다)라고 한다.
비휘발성 반도체 메모리 장치에서, 상기 구조의 메모리 셀들은 매트릭스 형태로 정렬되며, 제어 게이트 전극(5) 및 소거 게이트(8)는 병렬로 정렬되고, 소스(11) 및 드레인(10)은 제어 게이트 전극(5)과 소거 게이트 전극(8)에 횡으로 정렬된다. 한편 실용의 비휘발성 반도체 메모리 장치에서, 제어 게이트 전극은 워드 라인으로, 드레인(10)은 비트 라인으로 흔히 사용된다.
일반적으로, 메모리셀에서의 기억 동작을 로우 임계치 상태(약 2V)와 하이 임계치 상태(약 7V) 사이에서 메모리 트랜지스터의 임계치 상태를 가변함으로써 행해진다. 예를들면, 로우 임계치 상태는 소거 상태이고, 하이 임계치 상태는 기록 상태이다.
메모리 셀의 기록 상태를 실현키 위해서는 소스(11), 소거 게이트 전극(8) 및 실리콘 기판은 0V(접지 전위)로 설정되고, 제어 게이트 전극(5)에는 12V가 인가되며, 드레인(10)은 5V 로 설정된다. 이 경우 메모리 셀의 임계 전압은 약 2V 이다. 제어 게이트 전극(5)에서 본 것처럼 플로팅 게이트 전극(3)의 용량 결합비가 0.5 정도일 때, 채널 전류는 소스(11)와 드레인(10) 사이에서 흐른다.
채널 전류의 전자부는 3eV 보다 크거나 같은 에너지를 가진 핫상태(hot state)가 되어 게이트 절연층(2)의 에너지 장벽을 넘어 플로팅 게이트 전극(3)으로 주입된다. 전자를 플로팅 게이트 전극(3)으로 주입함으로써, 메모리 셀의 임계 전압은 포지티브 방향으로 이동된다. 다음에 초기에 2V 인 임계전압이 전원 전압 보다 크거나 같은 약 7V 로 상승된다. 데이터 판독시 전원 전압에 대응하는 5V 정도의 전압이 메모리 셀의 제어 게이트 전극(5)에 인가된다. 메모리 셀이 기록 상태에 있을 때, 메모리 셀은 전도 상태로 되지 않는다.
한편, 메모리 셀의 기록 상태에서 소거 상태를 실현키 위해, 실리콘 기판(1), 소스(11), 드레인(10) 및 제어 게이트 전극(5)은 모두 0V(접지 전위)로 설정되고 소거 게이트 전극(8)에만 약 20V가 인가된다. 이 경우, 메모리 셀의 소거 게이트 전극(8)과 플로팅 게이트(3) 사이의 소거 절연층(14)에는 약 20V의 전위차가 인가된다. 소거 절연층(14)을 통해 전자가 플로팅 게이트에서 소거 게이트 전극(8)으로 방전된다.
플로팅 게이트 전극(3)으로부터 전자가 인출되므로서, 플로팅 게이트 전위는 포지티브 레벨로 상승한다. 그러므로, 메모리 셀의 임계치는 네가티브 방향으로 이동된다. 소거후 메모리 셀의 임계치는 상술한 바와 같이 정상의 2V로 낮추어진다.
상술한 바와 같이 종래의 비휘발성 반도체 메모리 장치는 메모리 셀에 기록시 소스와 드레인 사이의 소자 영역을 통해 흐르는 채널 전류를 이용하여 플로팅 게이트로 주입된다. 그러나 전자가 상술한 바와 같이 게이트 절연층의 에너지 장벽을 넘어서 플로팅 게이트 전극으로 주입되므로 3eV 보다 크거나 같은 핫상태의 전자를 갖는 것이 필요하다. 핫 상태에서 전자의 생성률은 0.001 내지 0.01% 정도로 아주 낮다.
또한, 생성 확률을 결정하는 요소로서 메모리 셀의 채널 전류는 특히 중요하다. 소정값의 채널 전류를 얻을 수 없다면 메모리 셀에서의 기록은 불충분하게 된다. 메모리 셀에서의 기록의 불충분성은 기록후 충분한 값으로 메모리 임계치의 상승을 의미하는 것은 아니다. 이는 데이터 판독시 오동작의 원인이 될 수 있다.
기록시 채널 전류의 저하와 같은 오동작의 원인으로서 가장 대표적인 원인은 다른 메모리 셀로부터의 누설 전류가 된다. 누설 전류의 경로에 대해서는 제6도(a), (b), (c)를 참조하여 설명하기로 한다. 제6도(a)는 메모리 셀의 누설 전류의 하나로서 분리 영역의 표면상의 누설 전류의 경로를 도시하는 평면도이며, 제6도(b)는 제6도(a)의 선 A-A 에서 본 단면도이고, 제6도(c)는 제6도(a)의 선 B-B 에서 본 단면도이다. 제6도(a) 내지 제6도(c)에서 제5도(a) 내지 제5도(c)의 대응부분은 동일 참조부호로서 표현된다.
제6도(a)에서, 채널 영역(9)(해칭 부분)에 흐르는 전류 IC 가 채널 전류이다. 이 전류는 제6도(b)에 도시한 제6도(a)의 소자 영역(6)에만 흐르는 전류이다. 한편, 누설 전류 IL 은 제6도(b)에 도시한 바와 같이 소자 영역(6) 대신에 소자 영역(6)에 인접한 분리 영역을 흐른다. 제6도(c)에 도시한 바와 같이 누설 전류 IL 은 분리층(7) 아래의 실리콘 기판(1)의 표면을 흐른다. 보다 정확하게는 분리층(7)과 실리콘 기판(1) 사이의 계면 부근을 흐른다.
누설 전류 IL 의 흐름의 결과로서, 채널 영역(9)에 흐르는 채널 전류 IC 는 감소되고, 생성되는 핫 상태에서 전자의 수는 작아지게 된다. 그러므로 기록후 메모리 임계치는 데이터 판독시 오동작의 원인이 되지 않도록 충분히 상승된다.
누설 전류 IL 의 원인은 분리층(7)의 고온 열적 산화의 생성시 계면 부근에서 실리콘 기판의 농도를 낮추므로써 드레인(10)으로부터 공핍층이 확장된다.
이를 위한 해결책으로서 동일 전도타입(P 타입)을 가진 불순물을 분리층(7) 아래의 실리콘 기판으로 예비적으로 주입하는 것이 통상의 방법이다. 그러나, 이 경우, 불순물은 소스(11)와 드레인(10)의 N 타입 확산층의 PN 접합의 낮은 내전압에서 소스(11)와 드레인(10)의 N 타입 확산층과 접촉한다.
한편, 일본 공개 특허 제 2-354 호 공보와 제 62-137863 호 공보는 공지의 기술로서 누설 전류를 저감하기 위한 기술을 개시하고 있다. 이들은 트랜치 구조의 메모리 셀에 관한 것이며, 스택 게이트 타입 구조의 메모리 셀에는 적용 불가능하다.
[발명의 개요]
본 발명은 전술의 결함을 해결하기 위한 것이다. 따라서 본 발명의 목적은 누설 전류를 효과적으로 방지하고 그러므로써 데이터 판독시 오기능(malfunction)을 방지할 수 있는 비휘발성 반도체 메모리 장치 및 그 제조 공정을 제공하는데 있다.
본 발명의 제1양상에 의하면, 비휘발성 메모리 장치는 복수의 메모리 셀을 포함하고, 각 메모리 셀은, 플로팅 게이트 전극과, 그 플로팅 게이트 전극에 적층되고, 전하를 그 플로팅 게이트 전극에 주입할 때 소정의 전위를 유지(holding)하는 소거 게이트 전극 및, 나머지 부분의 두께보다 그 소거 게이트 밑에 있고 채널의 측단 부분에 있는 부분의 두께가 더 얇은 분리층을 구비하고 있다.
유리하게는, 채널의 측단부분의 분리층 두께는 나머지 부분의 두께의 약 10% 이다.
본 발명의 제2양상에 의하면, 비휘발성 반도체 메모리 장치는, 기판 위에 플로팅 게이트가 형성된 제1 및 제2메모리 셀과, 그 제1 및 제2메모리 셀 사이를 연결하고, 전하를 그 플로팅 게이트 전극에 주입할 때 소정의 전위를 유지(holding)하는 소거 게이트 전극 및, 그 메모리 셀들 사이에 위치된 부분을 포함하고, 나머지 부분의 두께보다 얇은 두께를 갖는 분리층을 구비하고 있다.
본 발명의 제3양상에 의하면, 비휘발성 반도체 장치의 제조 공정은, 기판 위에 플로팅 게이트 전극을 형성하는 제1단계와, 나머지 부분의 두께보다 얇은 두께를 가지며 채널의 측단부에 배치되어 그 플로팅 게이트를 마스크로서 취하는 분리층을 제공하는 제2단계 및 전하를 그 플로팅 게이트에 주입할 때 접지 전위로 유지되는 소거 전극을 그 플로팅 게이트와 그 분리층 위에 적층하는 제3단계를 구비하고 있다.
[양호한 실시예의 설명]
이하 도면을 참고하여 양호한 실시예에 의해서 본 발명에 대해 상세히 설명한다. 다음의 설명에서, 한정적인 여러 가지 상세부분들은 본 발명의 완전한 이해를 제공하기 위해 사용되고 있다. 그러나 당해 기술분야의 숙련자들에게는, 이들 한정적인 상세부분들 없이도 본 발명을 실용화할 수 있음이 분명하다. 다른 예에서, 공지의 구조들은 본 발명을 쓸데없이 모호하게 하지 않도록 하기 위해, 상세히 도시되어 있지 않다.
이제 도면에 있어서, 제1도(a) 내지 제1도(c)는 본 발명에 따른 비휘발성 반도체 메모리 장치에 있어서 제1실시예의 메모리 셀 구성을 도시하는 것으로서, 제1도(a)는 메모리 셀의 평면도, 제1도(b)는 제1도(a)의 선 A-A 로 절단한 단면도 및, 제1도(c)는 제1도(a) 선 C-C로 절단한 도면이다.
제1도(a) 내지 제1도(c)에서는 제5도(a) 내지 제6도(c)에 도시된 바와 같이 종래 비휘발성 반도체 메모리 장치의 요소와 같은 요소들이 같은 참조번호로 표기되었음을 유의해야 한다.
제1도(a)와 제1도(b)에서, 소스(11)와 드레인(10)은 N 형 불순물을 도핑함으로써 P 형 실리콘 기판의 표면에 형성된다. 소스(11)와 드레인(10) 사이에는 횡으로 연장하는 소자 영역(6)이 형성된다. 소자 영역(6)의 표면에는, 두께가 약 20㎚ 인 게이트 절연층(2)이 형성된다. 반면에 소자 영역(6)과 다른 인접 요소 영역 사이에는 두께가 약 500㎚ 인 분리층(7)이 제공된다.
이제 도시된 실시예에서, 제1도(c)에 도시된 바와 같이, 소자 영역(6)과 인접 소자 영역 사이의 부분에 있어서, 두께가 약 500㎚인 분리층(7)이 제거된다. 분리층(7)이 제거된 부분에서, 두께가 약 50㎚(이 두께는 분리층(7)의 두께의 약 10% 이다)인 산화 실리콘의 분리층(7)이 제자리에 형성된다.
즉, 도시된 실시예는, 분리층에 대한 두께가 소거 게이트 전극 밑에 있는 부분과 채널의 측단부에서 다른 부분의 두께보다 얇게 제공함으로써, 플로팅 게이트 전극과 소거 게이트 전극을 가지며 그 플로팅 게이트 전극에 적층된 메모리 셀로 구성된다. 예컨대 소거 게이트 전극 아래와 채널의 측단부에 있는 분리층의 두께는 다른 부분에 있는 분리층 두께의 약 10%이다. (기록시) 전하가 플로팅 게이트 전극에 주입되면, 소거 게이트 전극과 접지 전위를 유지함으로써 누설 전류의 발생을 막는다.
반면에 제1도(b)에 도시된 바와 같이, 다결정 실리콘의 플로팅 게이트 전극(3)은 소자 영역(6)의 게이트 절연층(2) 위에 형성된다. 또한, 플로팅 게이트 전극(3)에서, 플로팅 게이트 절연층(4)은 약 30㎚ 의 두께로 형성된다. 제어 게이트 전극(5)은 플로팅 게이트 절연층(4) 위에 형성된다.
이어서, 제어 게이트 전극(5)으로 피복되지 않은 플로팅 게이트 전극(3)의 표면은 40㎚ 의 두께로 형성된다. 소거 절연층과 접촉하고 플로팅 게이트 전극(3)을 피복하여 소거 게이트 전극(8)을 형성한다.
전술한 바와 같이 채널 영역(9) 부분의 구조는 종래 메모리 셀의 구조와 같다.
또한, 종래 메모리 셀과 같이, 전술된 구멍의 메모리 셀이 매트릭스 형태로 배열된 비휘발성 반도체 메모리 장치에서, 제어 게이트 전극(5)과 소거 게이트 전극(8)은 상호 병렬로 배치되어 있고, 소스(11)와 드레인(10)은 제어 게이트 전극(5)과 소거 게이트 전극(8)에 횡단으로 배열되어 있다. 게다가 종래 기술과 마찬가지로 실제적인 비휘발성 반도체 메모리 장치에서, 제어 게이트 전극(5)은 워드선을 형성하고 드레인(10)은 비트선을 형성한다.
다음에, 메모리 셀의 도시된 실시예의 제조 공정에 대해서 설명한다. 제2도(a) 내지 제2도(d) 및 제3도는 본 발명에 따른 메모리 셀 제조 공정의 각 단계를 도시한다.
먼저 제2도(a)에 도시된 바와 같이, 1016내지 1017cm-3의 불순물 농도를 함유한 P 형 실리콘 기판의 표면에서, 소스(11)와 드레인(10)이 될 N 형 확산층 영역이 형성된다. 이어서 소스 영역(11)과 드레인 영역(10)을 잇는 소자 영역(6)이 형성된다. 소자 영역(6)의 표면에, 산화 실리콘의 게이트 절연층이 예컨대 20㎚ 의 두께로 형성된다. 소자 영역(6)에 인접한 분리 영역에서, 산화 실리콘의 분리층도 에컨대 50㎚ 의 두께로 형성된다.
다음에 다결정 실리콘의 플로팅 게이트 전극(3)은 150㎚ 의 두께로 형성되며, 여기서 소자 영역(6)의 게이트 절연층 표면은 그 플로팅 게이트 전극(3)과 접촉하며, 제2도(b)에 도시된 바와 같이 메모리 셀의 소스(11)와 드레인(10)을 잇도록 형성한다.
또한, 플로팅 게이트 절연층은 플로팅 게이트 전극(3)의 표면에 형성된다. 플로팅 게이트 절연층을 피복하여, 다결정 실리콘의 제어 게이트 전극은 제2도(c)에 도시된 바와 같이 소스(11)와 드레인(10)을 횡단하는 배향으로 250㎚ 의 두께로 형성된다.
다음에 포토레지스트를 사용하여, 소스(11)와 드레인(10) 사이에 배치되고 메모리 셀의 플로팅 게이트 전극(3)에 인접한 분리층의 일부분이 절단된다. 즉, 분리층은 빗금친 영역으로 도시된 바와 같이 부분적으로 제거된다. 이어서, 절단부분의 실리콘 기판 표면에, 산화 실리콘의 분리층(12)이 예컨대 제2도(d)에 도시된 바와 같이 50㎚ 의 두께로 형성된다.
끝으로, 제3도에 도시된 바와 같이, 분리층(12)을 포함하고 있는 분리층 위에는 소거 게이트 전극(8)이 형성된다. 이 상태는 제1도(a)에 도시된 상태에 대응한다.
여기서, 제2도(b)와 제2도(c)를 참조하면, 제2도(b)에 도시되어 있는 단면인 채널 영역은 제6도(b)에 도시된 종래 구조와 유사하다.
그러나 제2도(c)의 단면도에 예시된 절연층은 다른 부분 보다 더 얇은 두께로 소거 게이트 채널의 하부 및 이 채널의 측면부에 제공된다. 이로 인해, 플로팅 게이트 전극(3)에 전하를 주입한 후 소거 게이트 전극(8)이 접지 전위를 유지한다면 누설전류 IL 는 결코 초래되지 않을 것이다.
기록 동작 동안 소거 게이트 전극(8)의 전위를 접지 전위로 유지한 결과, 제2도(c)의 실리콘 기판(1)과 절연층(12) 사이의 경계면 부근의 전위는 접지 전위로 일정하게 고정된다. 그러므로, 점선으로 표시된 누설 전류 IL 가 발생하지 않는다. 즉, 실리콘 기판(1)과 절연층(12) 사이의 경계면 부근 전위를 접지 전위로 고정함으로써, MOS 트랜지스터의 오프 조건(off condition)과 등가인 상태가 형성되어, 누설 전류 IL 의 발생을 막는다.
결과적으로, 소정 값의 채널 전류가 얻어진다. 그러므로, 메모리 셀 내의 기록 동작이 발생하기에 충분하다. 기록후 메모리 임계치는 데이터 판독시 오동작이 발생하지 않을 정도로 충분히 높아진다.
다음, 본 발명에 따른 비휘발성 반도체 메모리 장치내의 메모리 셀에 대한 제2 실시예가 논의될 것이다.
전술한 것처럼, 제1 실시예에서 절연층(7)의 일부는 제1도(c)에 도시된 포토레지스트를 활용하여 절단되어 박막의 절연층(12)을 형성하였다. 이와 반대로 제4도에 도시된 실시예에서는 절연층(13)이 인접 메모리 셀들의 플로팅 게이트 전극들(23) 사이의 전체 표면(제4도에서 빗금친 부분)으로 형성된다.
제4도에서 제1도와 동일한 부분은 동일한 참조번호로 표시됨을 유의하라. 또한 제4도에서, 참조번호(26)는 인접 메모리 셀의 소자 영역을 표시하고, 참조번호(25)는 인접 메모리 셀의 제어 게이트 전극을 표시한다.
제2 실시예에서, 절연층(13)의 두께는 제1도(c)의 절연층의 두께와 비슷하게 정해진다. 절연층(13)은 플로팅 게이트 전극(2) 및 (23), 그리고 제어 게이트 전극(5) 및 (25)을 마스크로서 이용하여 형성된다. 즉, 절연층(13)은 자기 정렬 방식으로 형성된다.
전술했듯이, 도시된 실시예의 비휘발성 반도체 메모리 장치는, 플로팅 게이트 전극을 형성하는 단계와, 플로팅 게이트 전극을 마스크로 이용하여 다른 부분들 보다 채널의 측면부에서 더 얇은 두께를 갖는 절연층을 제공하는 단계 및, 플로팅 게이트 전극 및 절연층상에 적층되어 플로팅 게이트 전극에 전자가 주입되는 동안 접지 전위로 유지될 소거 게이트 전극을 제공하는 단계로 이루어진 제조 공정을 통해 제작된다.
결과적으로, 소거 게이트 전극은 플로팅 게이트 전극이 기판상에 형성된 두 개의 메모리 셀에 걸쳐 제공되며, 메모리 셀 사이에 형성된 절연층의 두께는 다른 부분의 두께보다 더 얇아진다. 이때, 전술한 제1 실시예와 비슷하게, 플로팅 게이트 전극으로 전하를 주입한 후 소거 게이트 전극의 전위를 접지 전위로 유지함으로써, 절연층(13) 및 실리콘 기판 사이의 경계면 부근의 전위는 접지 전위로 일정하게 고정되어 어떠한 누설 전류도 초래되지 않을 것이다.
전술한 구성을 이용하면, 도시된 실시예는 전술한 실시예에서 절연층(12)의 형성시 필요했던 포토레지스트 형성 단계를 무시할 수 있도록 해준다. 또한, 포토레지스트를 형성하는 단계에서 마스크를 정렬하기 위한 마진을 제공할 필요성도 없어진다.
즉, 본 발명은 누설 전류의 발생을 방지하기 위해 절연 영역의 절연층 아래로 실리콘 기판에 동일한 도전형(P 형)의 불순물을 처음에 도입하는 대신, 소거 게이트 전극을 활용하여 절연층과 실리콘 기판 사이의 경계면 부근의 전류 흐름을 제어한다. 그 결과, 소스와 드레인의 N 형 확산층의 PN 접합의 내전압이 낮아지는 것을 막기 위해, 처음에 절연층 하부에 불순물을 도입할 필요가 없어진다.
전술한 논의는 전압원이 5V 인 경우에 한하여 제공된 것인 반면, 전압원이 5V 가 아닌 경우에는 각 층의 두께값이 전압원의 값에 따라 자연히 변하게 됨을 유의하라.
전술했듯이, 본 발명은 소거 게이트 전극 아래의 절연층을 박막으로 형성함으로써 소정 전위로 유지되는 소거 게이트 전극을 활용하여 절연층과 실리콘 기판의 부근 전류의 흐름을 제어하고, 그 결과, 메모리 셀의 누설 전류 발생을 효율적으로 방지할 수 있다.
비록 본 발명의 실시예를 중심으로 예시 및 설명되었을지라도, 본 기술 분야에 숙련된 사람이라면 본 발명의 사상 및 범주를 벗어남이 없이 본 발명에 대해 다른 여러 가지 변경, 생략 및 추가 가능함을 인지할 것이다. 그러므로 본 발명을 전술의 특정 실시예로만 한정하여 이해해서는 안될 것이며, 본 발명은 첨부된 특허청구의 범위에서 설정된 특징들과 관련하여 본 발명의 범주내에서 구현가능한 모든 실시예 및 그 등가물까지도 포함한다.

Claims (14)

  1. 복수의 메모리 셀들을 구비하는 비휘발성 반도체 메모리 장치에 있어서, 상기 메모리셀들의 각각은 플로팅 게이트 전극과; 상기 플로팅 게이트 전극상에 적층되어, 상기 플로팅 게이트 전극으로의 전하 주입후 소정의 전위를 유지하는 소거 게이트 전극 및; 다른 부분보다 소거 게이트의 하부 및 채널의 측면부에서 더 얇은 두께를 갖는 절연층을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  2. 제1항에 있어서, 채널의 측면부에서의 상기 절연층의 두께는 다른 부분의 두께의 약 10% 인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  3. 기판상에 형성된 플로팅 게이트를 갖는 제1 및 제2 메모리 셀과; 상기 제1 및 제2 메모리 셀 사이를 연결하며, 상기 플로팅 게이트 전극으로의 전하 주입후 소정의 전위를 유지하는 소거 게이트 전극 및; 상기 메모리 셀들 사이에 위치된 부분을 포함하여, 다른 부분 보다 더 얇은 두께를 갖는 절연층을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  4. 제1항 또는 제2항에 있어서, 상기 소정의 전압은 접지 전위인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  5. 제1항 또는 제2항에 있어서, 데이터는 상기 플로팅 게이트 전극으로의 전하 주입에 의해 상기 메모리 내에 기록되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  6. 제1항 또는 제2항에 있어서, 상기 절연층은 실리콘 산화물로 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  7. 제1항 또는 제2항에 있어서, 상기 플로팅 게이트 전극은 다결정 실리콘으로 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  8. 제1항 또는 제2항에 있어서, 상기 메모리 셀은 상기 소거 게이트 전극과 평행하게 제공된 제어 게이트 전극 및; 상기 제어 게이트 전극 및 상기 소거 게이트 전극과 교차하여 제공된 드레인을 포함하고, 상기 제어 게이트는 워드선의 역할을 하고 상기 드레인은 비트선의 역할을 하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  9. 플로팅 게이트 전극을 기판상에 형성하는 제1단계와; 상기 플로팅 게이트를 마스크로서 이용하여, 채널의 측면부에 위치된 부분이 다른 부분보다 더 얇은 두께를 갖는 절연층을 제공하는 제2단계 및; 상기 플로팅 게이트 전극 및 상기 절연층 위에, 상기 플로팅 게이트로의 전하 주입후 접지 전위를 유지하는 소거 전극을 적층하는 제3단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조공정.
  10. 제3항에 있어서, 상기 소정의 전압은 접지 전위인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  11. 제10항에 있어서, 데이터는 상기 플로팅 게이트 전극으로의 전하 주입에 의해 상기 메모리내에 기록되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 절연층은 실리콘 산화물로서 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 플로팅 게이트 전극은 다결정 실리콘으로 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  14. 제13항에 있어서, 상기 메모리 셀은 상기 소거 게이트 전극과 평행하게 제공된 제어 게이트 전극 및; 상기 제어 게이트 전극 및 소거 게이트 전극과 교차하여 제공된 프레임을 포함하고, 상기 제어 게이트는 워드선의 역할을 하고 상기 드레인은 비트선의 역할을 하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
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