KR100366599B1 - 플래시이피롬어레이에저저항피-웰을제공하는고에너지매몰층임플란트 - Google Patents
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Abstract
플래시 EPROM 셀의 어레이가 제공되고 저농도로 도핑된 절연웰에 강하게 도핑된 매몰층이 고에너지를 가지고 주입된다. 매몰층은 매몰층이 제공된 웰과 마찬가지로 동일한 전도성 도펀트로 도핑된다. 예를 들면, p+-타입 매몰 임플란트가 p-타입 엘에 제공된다. 매몰층은 플래시 EPROM 셀의 채널크기를 감소시켜 높은 어레이밀도를 제공한다. 매몰층이 셀의 게이트와 기판사이에 전압 전위차를 인가함으로써 소거를 수행하는 플래시 EPROM 셀의 채널사이에 저저항 경로를 제공하기 때문에 플래시 EPROM 셀의 채널이 감소된다.
Description
본 발명은 일반적으로 메모리 어레이에 관한 것으로, 특히, 플래시 EPROM 어레이에서의 메모리소자의 밀도를 증가시키는 기술에 관한 것이다.
플래시 EPROM 어레이에서 메모리셀의 크기를 감소시키고, 밀도를 증가시키기 위하여, 개별적인 메모리셀의 구조는 물론 개별적인 메모리셀을 소거하는 공정도 중요해졌다. 어떻게 어레이의 밀도가 증가하는지 이해를 돕기 위하여, 통상적인 플래시 EPROM 셀과 셀을 소거하는 통상적인 공정을 먼저 공지하기로 한다.
제 1 도는 플래시 EPROM 어레이에서 제조되는 바와 같이 통상적인 플래시 EPROM 어레이셀 트랜지스터(10)의 단면도이다. 셀(10)의 층은 제 1 전도성 타입의 도펀트, 통상 P-타입의 웨이퍼를 사용하여 제조된다.
기판(12)의 표면에 인접한 소오스영역(16)과 드레인영역(18)은 n-타입 도펀트를 가지는 기판(12)을 도핑함으로써 제공되어 도시한 바와 같이, 제 2 전도성 타입, 통상 n-타입의 영역을 형성한다. 짧은 채널영역(20)은 소오스영역(16)과 드레인영역(18) 사이에 p-타입을 보유하는 표면에 인접한 기판지역에 의해 형성된다.
기판(12)위에 유전체 물질(22)의 층이 증착되어 기판(12)을 기판(12)위에 증착되어질 플래시 EPROM 셀(10)의 층으로 부터 절연한다. 유전체 물질(22)은 통상적으로 실리콘 이산화막, 또한 산화막이라 하는 것으로 형성된다. 셀(10) 이외에 플래시 EPROM 셀을 형성하기 위하여 사용된 유전체물질(22')이 또한 도시되어 있으며, 셀(10) 이외에 플래시 EPROM 셀은 플래시 EPROM 어레이에 또한 포함된다.
채널(20) 및 소오스(16)와 드레인(18)의 일부위에 제공된 것은 일반적으로 부동게이트(24)이다. 부동게이트(24)는 통상적으로 기판이 유전체 물질(22)의 층에 의해 절연되는 반도체 폴리실리콘 물질로 형성된다.
부동게이트(24)위에 제공된 것은 또한 통상 폴리실리콘 물질로 형성된 제어게이트(28)이다. 제어게이트(28)는 유전체 물질(22)의 층에 의해 부 동게이트로 부터 절연된다.
플래시 EPROM 셀(10)의 소오스(16), 제어게이트(28) 및 드레인(18) 위에 각각 제공된 소오스 라인(32), 제어게이트 라인(34) 및 드레인라인(36)을 형성하기 위하여 전도성 물질의 층이 증착된다. 전도성라인(32, 34, 36)은 통상 금속으로 형성되어 소오스(16), 제어게이트(28) 및 드레인(13) 각각에 외부의 전기적인 연결을 할 수 있도록 한다.
코어셀(core cell)(10)을 프로그램하기 위하여, 9-12V 의 통상적인 게이트전압이 제어게이트 라인(34)에 인가되고, 5-6V의 통상적인 드레인 전압이 드레인 라인(36)에 인가되며, 소오스 라인(12)은 그라운드된다. 프로그램하는 동안 인가된 전압은 채널영역(20)에 있는 전자가 기판(12)과 산화막(22)사이에 존재하는 에너지장벽을 극복할 수 있도록 하여 부동게이트(24)상에서 전자를 구동한다. 부동게이트(24)에 저장된 전자는 셀을 턴온하는데 필요한 셀의 문턱전압 또는 필요한 게이트 대 소오스전압전위차를 증가시킨다. 이로써, 부동게이트(24)는 데이타비트를 나타내는 전하를 저장한다.
통상적인 소거공정 즉, 소오스소거에 있어서, 드레인 라인(36)을 부동하는(floating) 동안 대략 -10V의 게이트전압을 제어게이트 라인(34)에 인가하고, 대략 +5V의 소오스전압을 소오스 라인(32)에 인가함으로써 전위차가 발생된다. 제어게이트(28)와 소오스(16) 사이에 전압차는 부동게이트(24)에서 소오스(16)까지 전자를 구동한다.
셀의 크기를 감소시키고 나서, 어레이밀도를 증가시키기 위하여, 채널길이(20)를 감소시키는 것이 바람직하다. 소오스소거를 사용하는 경우, 소오스에 나타나는 밴드 대 밴드 터널링 누출전류로 인하여 채널길이를 감소시키는데는 한계가 있다. 누출전류의 경우, 어레이에 있는 파워서플라이는 셀을 소거하기 위하여 충분한 전류를 제공하지 못할 것이다. 누출전류를 방지하기 위하여, 이중확산 임플란트(double -diffused implant:DDI)는 통상적으로 소오스에 포함되어 밴드 대 밴드 터널링을 감소하며 소오스로부터의 누출전류를 제거한다.
제 2 도는 이중확산 소오스영역(200)으로 이루어진 플래시 EPROM 셀의 단면도이다. 이중확산 소오스영역(200)을 생성하기 위하여 도핑이 조금된 n-타입 임플란트(202)가 도핑이 많이된 n+ 타입 임플란트 영역(204)의 외부 주변을 따라 형성된다. "+" 표시는 도핑이 조금된 영역에 대해 반대로 많이 도핑된 영역을 표시하는데 사용된다.
n+-타입 영역(204)의 외부주변을 따라 있는 n-타입 영역(202)의 경우, 채널(20)은 이중확산 소오스 임플란트없이 통상적인 n-타입 소오스영역으로 부터 다소 감소할 수 있다. 그러나, 소오스(204)의 외부주변을 따라있는 n-타입영역(202)경우, 채널(20)의 최소크기는 또한 궁극적으로 제한된다. 따라서, 어레이밀도를 증가하기 위하여, 이중확산 소오스 임플란트를 포함하지 않으면서 채널크기를 감소시키는 것이 바람직하다.
통상적인 소오스소거 공정과 다르게 제안된 것은 채널소거라고도 하는 소거공정이다. 채널소거는 소오스소거에서와 마찬가지로, 부동게이트에서 소오스까지보다는 오히려 셀의 부동게이트에서 그 기판까기의 터널링을 발생함으로써 성취된다. 채널소거의 장점은 소거하는 동안 어떠한 밴드 대밴드 터널링 누출전류도 발생되지 않는다는 것이다.
제 3 도는 채널소거를 사용하도록 구성된 플래시 EPROM 메모리셀의 어레이를 도시한 도면이다. 채널소거를 제공하도록 채널에서의 충전률을 제어하기 위하여, 메모리셀은 기판(12)의 나머지 부분으로 부터 절연된 p-타입 웰(300)에 제공된다. p-타입 웰(300)은 n-웰(302)에 의해 기판(12)의 나머지 부분으로 부터 절연된다. 채널소거가 가능하도록 기판에 연결부를 제공하기 위하여, p+-타입 탭영역(304)이 p-웰(300)에 제공된다. 전도성 채널라인(C)은 탭영역위에 또한 증착되어 탭영역(304)에 대한 외부연결이 가능하도록 한다.
채널소거를 사용하기 위하여, 대략 8V의 채널전압이 채널라인에 제공되는 동안 대략 -8V의 게이트전압을 제어게이트에 인가함으로써 전위차가 생기게 된다. 제어게이트 라인과 채널라인사이에 전압차는 전자가 주어진 메모리셀의 부동게이트로 부터 그 채널을 지나 그리고 p-웰(300)을 지나 채널라인으로 가는 것을 가능하게 한다.
대개 p-웰(300)은 조금 도핑되어, 고저항을 가진다. 메모리셀의 채널에서 탭영역(304)까지의 서로 다른 길이로 인하여, 저항(R1-3)으로 예시된 서로 다른 저항이 p-웰(300)에서 발생한다. 다시 말하면, p-웰이 메모리셀의 채널사이에 직렬저항을 생성한다.
프로그래밍하고 소거하는 동안, 많은 양의 기판전류가 발생될 수 있다. p-웰 저항이 높은 경우, 많은 기판 전류는 p-웰(300)을 디바이어스(de-bias)해서 저항값(R1-3)을 또한 증가시키고 적절한 프로그래밍 또는 소거가 생기는 것을 방해한다.
제 4 도는 채널을 소거하는 동안 큰 직렬저항을 방해하도록 구성된 제 3 도의 플래시 EPROM 메모리셀의 어레이를 도시한 도면이다. 제 4 도의 설계는 메모리 어레이에서 주기적으로 이격된, 탭(401, 402)과 같은, 부가적인 p+-타입 탭영역을 포함함으로써 높은 직렬저항을 방지한다.
제 4 도의 설계가 높은 직렬저항을 극복함에도 불구하고, 401 및 402와 같은 탭은 셀 레이아웃에 이용가능한 전체적인 영역을 감소시킨다. 따라서, 어레이밀도를 증가하기 위하여, 탭(401-403)을 포함하는 것은 바람직하지 못하다.
본 발명은 어레이 밀도를 증가시키기 위하여 메모리셀의 채널크기감소를 가능하게 한다.
본 발명은 이중확산 소오스 영역을 피하기 위하여 채널소거를 사용한다.
본 발명은 셀 레이아웃에 이용가능한 전체적인 영역을 감소하지 않으면서도 채널을 소거하는 동안 메모리셀의 채널사이에서 전형적으로 일어나는 많은 직렬저항을 또한 방지한다.
본 발명은 고에너지로 주입된 높은 도핑층으로서 메모리셀이 형성된 기판의 절연된 웰내에 이 도핑층이 매몰되도록 한다. 매몰층은 제공된 웰과 같은, 예컨대, p+-타입 매몰 임플란트가 p-타입 웰에 제공된 동일한 전도성으로 도핑된다. 매몰층은 메모리셀의 채널사이에 낮은 저항경로를 제공하여 채널을 소거하는 동안 높은 직렬저항을 제거한다.
이하 첨부된 도면을 참고로 하여 본 발명을 더욱 상세히 설명하기로 한다.
제 5 도는 본 발명을 내장하는 메모리셀의 어레이를 도시한 도면이다. 본 발명은 메모리셀을 포함하는 제 1 전도성 타입의 조금 도핑된 웰내에 제공된 제 1 전도성 타입의 도핑이 많이된 매몰층을 포함한다. 메모리셀을 포함하는 p-타입 웰(300)이 있는 제 5 도의 경우, 본 발명은 p+타입 매몰층(500)을 포함한다. 본 발명은 제 1 도에 대하여 공지된 바와같이 제조된 플래시 EPROM 메모리셀의 어레이 또는 종래기술에서 공지된 다른 메모리셀 구조에서 사용될 수 있다.
어레이 밀도를 증가시키기 위하여, 본 발명은 소오스 소거보다는, 채널소거를 사용한다. 채널소거를 사용함으로써, 메모리셀에서의 채널크기는 제 2 도에 도시한 바와 같이, 이중확산 소오스 임플란트가 누출전류를 방지하는데 필요하지 않기때문에, 소오스소거의 최소크기 제한이상으로 감소될 수 있다.
제 3 도에 도시한 바와 같이, 채널소거를 용이하게 하기위하여, p-웰(300)은 n-웰(302)에 의해 기판(12)의 나머지 부분과 절연된다. 또한, 제 3 도에 도시한 바와 같이, p-웰(300)에 채널라인 접촉을 제공하기 위하여 p+-타입 탭영역(304)이 포함된다. 앞서 공지한 바와 같이, 채널소거는 소오스소거에서와 마찬가지로, 제어게이트 라인과 소오스 라인사이에서 보다는 오히려, 주어진 메모리셀의 제어게이트 라인과 채널 라인사이에 전위차를 인가함으로써 수행된다. 채널소거를 위해 인가된 전위차는 전자가 주어진 메모리셀의 부동게이트로 부터 그 채널을 지나 채널라인까지 구동하도록 한다.
채널을 소거하는 동안 도핑이 조금된 p-웰(300)에 의해 생성된 높은 직렬저항을 방지하기 위하여 p-웰(300)에는 매몰층(500)이 제공된다. p-웰에 낮은 저항경로를 제공하기 위하여, p-매몰층(500)은 어레이셀의 채널은 물론 탭영역(304) 아래에 놓이게 된다. 수백만이하로 제공되기에 충분히 큰 매몰층(500)의 실질적인 크기를 따라 대략 1μm 의 매몰층(500)과 탭영역(304) 사이의 간격은 채널을 소거하는 동안 p-웰(300)의 어떠한 저항이라도 현저하게 감소시킬 것이다.
매몰층(500)은 충분한 에너지를 가지는 많은 양의 p-타입 도펀트를 p-웰(300)에 주입함으로써 제조되어 p+-타입 층이 기판(12)의 표면아래에 매몰되는 것을 가능하게 한다. 매몰층(500)의 배치를 제어하여 매몰층이 p-웰(300)에 의해 기판(12)의 나머지 부분과 n-웰(302)로 부터 절연되는 것을 보장한다. 기판(12)의 나머지 부분과 n-웰(302)로 부터 절연되지 않으면, 접합 누출 및 가능한 접합의 파괴가 일어날 수 있다. 접합 누출 또는 접합 파괴가 일어나는 경우, 매몰층(500)은 탭영역(304)과 기판(12)을 지지하는 전류싱크사이에 경로를 생성하여 채널라인에 인가된 소거전압을 소거효과로 부터 방지한다.
본 발명을 앞서 공지하였음에도 불구하고, 본 기술분야에서 숙련된자에 의해본 발명을 어떻게 제조하고 사용하는지 쉽게 공지될 것이다. 본 발명의 범위내에서 많은 변형이 가능하며, 본 발명의 범위는 이하의 특허청구범위에 의해 한정된다.
제 1 도는 통상적인 플래시(flash) 이피롬(EPROM) 메모리셀 트랜지스터의 단면도.
제 2 도는 이중확산 소오스영역으로 이루어진 플래시 EPROM 셀의 단면도.
제 3 도는 채널소거를 사용하도록 구성된 플래시 EPROM 메모리셀의 어레이를 도시한 도면.
제 4 도는 플래시 EPROM 메모리셀의 어레이를 도시한 도면.
제 5 도는 본 발명을 내장하는 메모리셀의 어레이를 도시한 도면.
** 도면의 주요부분에 대한 부호의 설명 **
10 : 플래시 EPROM 어레이셀 트랜지스터
12 : 기판 16 : 소오스영역
18 : 드레인영역 20 : 채널영역
22 : 산화막 24 : 부동게이트
22 : 제어게이트 202 : 이중확산 소오스영역
300 : p-타입 웰 304 : p+-타입 탭영역
500 : p+-타입 매몰층
Claims (7)
- 저농도로 도핑된 제 1 전도성 타입의 제 1 웰을 구비한 기판과, 상기 제 1 웰 내의 메모리 셀 어레이를 구비하는 회로에 있어서, 상기 메모리 셀들은 채널들에 의해 분리된 제 2 전도성 타입의 소오스 및 드레인 영역들을 구비하고, 상기 채널들의 일부분은 상기 소오스 및 드레인 영역들의 적어도 하나에 의해 상기 채널들의 다른 부분들로부터 분리되고, 상기 회로는 상기 채널에 제공되는 전기적인 경로를 추가적으로 구비하고, 상기 전기적 경로는 상기 채널들 밑에 있는 제 1 웰 내에 제공되고 고농도로 도핑된 제 1 전도성 타입의 매몰층을 구비하고, 상기 제 1 웰은 상기 제 2 전도성 타입의 제 2 웰에 제공되고, 상기 매몰층은 상기 제 1 웰에 의해 제 2 웰부터 절연되는 것을 특징으로 하는 회로.
- 제 1 항에 있어서, 상기 회로는:채널전류를 수반하기 위하여 기판의 표면 위에 제공된 채널라인을 형성하는 전도물질과;상기 제 1 웰에 제공되고 고농도로 도핑된 제 1 전도성 타입의 탭을 추가적으로 구비하고, 상기 탭은 상기 채널전류를 상기 매몰층에 커플링하기 위해 상기 채널라인과 접촉하며, 상기 매몰층은 상기 채널전류를 상기 메모리셀 어레이의 채널에 커플링하기 위하여 제공되는 것을 특징으로 하는 회로.
- 제 2 항에 있어서, 상기 매몰층은 상기 탭 아래에 놓이게 되는 것을 특징으로 하는 회로.
- 제 3 항에 있어서, 상기 고농도로 도핑된 제 1 전도성 타입은 p-타입 물질이고, 상기 저농도로 도핑된 제 1 전도성 타입의 물질은 p+-타입의 물질이고, 상기 제 2 전도성 타입의 물질은 n-타입 물질인 것을 특징으로 하는 회로.
- p-타입 기판에 제조되는 플래시 EPROM 메모리셀 어레이에 있어서, 상기 메모리셀 어레이는:상기 기판에 제공되는 n-웰과;상기 n-웰에 제공되는 p-웰과;상기 p-웰 내에 제공되며, 상기 p-웰에 의해 상기 n-웰로부터 절연되는 p+-타입 매몰층과;상기 p-웰에 의해 상기 매몰층으로부터 분리되고, 상기 p-웰 내에 제공된 n-타입 소오스와 드레인 영역들을 구비한 메모리 셀 어레이와, 상기 소오스 및 드레인 영역들은 그 사이의 상기 p-타입으로 채널들을 한정하고, 상기 채널들의 일부분은 상기 소오스 및 드레인 영역들 중의 적어도 하나에 의해 상기 채널들의 다른 부분들로부터 분리되고, 상기 매몰층은 상기 메모리 셀들의 채널들의 모든 채널들 밑에 놓이고 채널로의 전기적인 경로를 제공하고,상기 기판에 제공되는 p+-타입 탭영역과;상기 기판상에 증착되는 제 1 산화막 물질층과;상기 제 1 산화막 층상에 증착되며, 각각 상기 채널 중에서 한 채널 위에 놓이는 다수의 부동게이트를 형성하는 제 1 폴리-실리콘층과;상기 폴리-실리콘층에 증착되는 제 2 산화막 물질층과;상기 제 2 산화막 층에 증착되며, 각각이 상기 부동게이트 각각의 위에 놓이는 다수의 제어게이트를 형성하는 제 2 플리-실리콘층 및;상기 다수의 소오스영역과 접촉하는 소오스 라인과, 상기 다수의 드레인 영역과 접촉하는 드레인 라인과, 상기 다수의 제어게이트와 접촉하는 제어게이트 라인, 및 상기 탭영역과 접촉하는 채널라인을 포함하는 다수의 라인을 형성하기 위하여 증착된 전도물질층으로 이루어지는 것을 특징으로 하는 플래시 EPROM 메모리셀 어레이.
- 제 5 항에 따른 메모리셀의 부동게이트로부터 전하를 소거하는 방법에 있어서, 상기 방법은,상기 부동게이트로부터의 전자를 구동하기 위해 상기 제어게이트 라인과 채널 라인 간의 충분한 전압 전위차로 상기 채널 라인에 포지티브 전압을 인가하는 동안, 상기 제어 게이트에 네거티브 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 메모리셀의 부동게이트로부터 전하를 소거하는 방법.
- 제 2 항에 있어서, 상기 회로는 각각 데이터 비트를 나타내는 전하를 저장하기 위해 상기 채널들 위에 놓인 부동게이트들을 추가적으로 구비하고, 상기 제어게이트들은 상기 부동게이트들 위에 놓이고, 상기 메모리셀들은 상기 부동게이트들로부터 상기 전하를 추출하기에 충분한 상기 부동게이트들과 상기 탭 사이에 전압전위차를 인가함으로써 소거되고, 상기 매몰층은 상기 전압 전위차가 인가된 때, 상기 탭과 상기 채널들의 다른 채널들 간의 저항차를 감소시키는 것을 특징으로 하는 회로.
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| DE (1) | DE69528118T2 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486205B1 (ko) * | 1997-08-22 | 2006-04-21 | 삼성전자주식회사 | 반도체기억소자및그제조방법 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6330190B1 (en) * | 1996-05-30 | 2001-12-11 | Hyundai Electronics America | Semiconductor structure for flash memory enabling low operating potentials |
| US5973374A (en) * | 1997-09-25 | 1999-10-26 | Integrated Silicon Solution, Inc. | Flash memory array having well contact structures |
| US6492675B1 (en) | 1998-01-16 | 2002-12-10 | Advanced Micro Devices, Inc. | Flash memory array with dual function control lines and asymmetrical source and drain junctions |
| US6529410B1 (en) * | 2000-09-20 | 2003-03-04 | Advanced Micro Devices, Inc. | NAND array structure and method with buried layer |
| JP2003068894A (ja) * | 2001-08-29 | 2003-03-07 | Sharp Corp | 半導体記憶装置およびその形成方法 |
| US7027316B2 (en) * | 2003-12-29 | 2006-04-11 | Micron Technology, Inc. | Access circuit and method for allowing external test voltage to be applied to isolated wells |
| US8288813B2 (en) * | 2004-08-13 | 2012-10-16 | Infineon Technologies Ag | Integrated memory device having columns having multiple bit lines |
| JP4854955B2 (ja) * | 2004-12-10 | 2012-01-18 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| CN103887336B (zh) * | 2012-12-19 | 2016-06-15 | 旺宏电子股份有限公司 | 半导体结构及其制造方法 |
| US9035386B2 (en) * | 2012-12-21 | 2015-05-19 | Macronix International Co., Ltd. | Semiconductor structure and method for manufacturing the same |
| TWI682388B (zh) * | 2018-01-17 | 2020-01-11 | 旺宏電子股份有限公司 | 半導體元件 |
| CN109037225B (zh) * | 2018-09-19 | 2023-09-12 | 长江存储科技有限责任公司 | 存储器结构 |
| US11416666B1 (en) * | 2021-03-04 | 2022-08-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit and method for forming the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03105971A (ja) * | 1989-09-20 | 1991-05-02 | Hitachi Ltd | 半導体集積回路装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4429326A (en) * | 1978-11-29 | 1984-01-31 | Hitachi, Ltd. | I2 L Memory with nonvolatile storage |
| DE3483765D1 (de) * | 1983-09-28 | 1991-01-31 | Toshiba Kawasaki Kk | Elektrisch loeschbare und programmierbare nichtfluechtige halbleiterspeicheranordnung mit zwei gate-elektroden. |
| JPH073811B2 (ja) * | 1985-04-12 | 1995-01-18 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH02295171A (ja) * | 1989-05-09 | 1990-12-06 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH07123145B2 (ja) * | 1990-06-27 | 1995-12-25 | 株式会社東芝 | 半導体集積回路 |
| US5243559A (en) * | 1990-12-12 | 1993-09-07 | Nippon Steel Corporation | Semiconductor memory device |
| JP3152762B2 (ja) * | 1992-10-06 | 2001-04-03 | 富士通株式会社 | 不揮発性半導体記憶装置 |
| JPH06318684A (ja) * | 1993-05-10 | 1994-11-15 | Kobe Steel Ltd | 不揮発性半導体メモリ装置 |
-
1994
- 1994-07-01 US US08/269,478 patent/US5541875A/en not_active Expired - Lifetime
-
1995
- 1995-06-20 DE DE69528118T patent/DE69528118T2/de not_active Expired - Lifetime
- 1995-06-20 EP EP95304289A patent/EP0690508B1/en not_active Expired - Lifetime
- 1995-06-20 AT AT95304289T patent/ATE224102T1/de not_active IP Right Cessation
- 1995-06-24 KR KR1019950017345A patent/KR100366599B1/ko not_active IP Right Cessation
- 1995-06-29 JP JP7163415A patent/JPH0851193A/ja active Pending
-
2008
- 2008-06-30 JP JP2008170899A patent/JP5185710B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03105971A (ja) * | 1989-09-20 | 1991-05-02 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486205B1 (ko) * | 1997-08-22 | 2006-04-21 | 삼성전자주식회사 | 반도체기억소자및그제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5185710B2 (ja) | 2013-04-17 |
| US5541875A (en) | 1996-07-30 |
| DE69528118T2 (de) | 2003-04-30 |
| EP0690508A2 (en) | 1996-01-03 |
| EP0690508B1 (en) | 2002-09-11 |
| JP2008270838A (ja) | 2008-11-06 |
| EP0690508A3 (en) | 1997-09-10 |
| JPH0851193A (ja) | 1996-02-20 |
| ATE224102T1 (de) | 2002-09-15 |
| DE69528118D1 (de) | 2002-10-17 |
| KR960006053A (ko) | 1996-02-23 |
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