JPH02295171A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH02295171A JPH02295171A JP11712789A JP11712789A JPH02295171A JP H02295171 A JPH02295171 A JP H02295171A JP 11712789 A JP11712789 A JP 11712789A JP 11712789 A JP11712789 A JP 11712789A JP H02295171 A JPH02295171 A JP H02295171A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
冗長アドレス記憶装置を有するＲＡＭ及び製造方法に関
し， ＲＡＭの冗長回路の面積を増大させることなく冗長アド
レスを記憶させることができるようにし，冗長アドレス
記憶装置をＲＡＭに作り込む製造方法を得ることを目的
とし， （＋） ｌ？ＡＭの冗長アドレス記憶部として不揮発
性記憶装置を有するように構成する。
し， ＲＡＭの冗長回路の面積を増大させることなく冗長アド
レスを記憶させることができるようにし，冗長アドレス
記憶装置をＲＡＭに作り込む製造方法を得ることを目的
とし， （＋） ｌ？ＡＭの冗長アドレス記憶部として不揮発
性記憶装置を有するように構成する。
（２）前記不揮発性記憶装置が１層ゲートの紫外線消去
型ＲＯＭ （ＥＰＲＯＭ）であるように構成する。
型ＲＯＭ （ＥＰＲＯＭ）であるように構成する。
（３）該基板内に反対導電型の不純物を導入して該基板
表面に該ＥＰＲＯＭの制御ゲートを形成する工程と，該
基板上に絶縁層を介してセルＦＥＴのゲート，周辺回路
ＦＥＴのゲート及び該ＥＰＲＯＭの浮遊ケ゛一トを同時
に形成し，これらのゲートをマスクにして該基板内に反
対導電型不純物を導入して該基板表面に該セルＦＥＴ
，該周辺回路ＦＥＴ及び該ＥＰＲＯＭのソース．ドレイ
ンを形成する工程とを有するように構成する。或いは，
（４）該基板内に反対導電型の不純物を導入して該基板
表面にｎｉｐ Ｔｒのコレクク部及び該ＥＰＲＯＭの制
御ゲートを形成する工程と，該基板上に絶縁１１タを介
して周辺回路ＦＥＴのゲート及び該ＥＰＩ？ＯＭの浮遊
ゲートを形成し，これらのゲートをマスクにして該基板
内に反対導電型不純物を導入して該基板表面に該周辺回
路ＦＥＴ及び該ＥＰＩ？ＯＭのソース，ドレインを形成
する工程を有するように構成する。
表面に該ＥＰＲＯＭの制御ゲートを形成する工程と，該
基板上に絶縁層を介してセルＦＥＴのゲート，周辺回路
ＦＥＴのゲート及び該ＥＰＲＯＭの浮遊ケ゛一トを同時
に形成し，これらのゲートをマスクにして該基板内に反
対導電型不純物を導入して該基板表面に該セルＦＥＴ
，該周辺回路ＦＥＴ及び該ＥＰＲＯＭのソース．ドレイ
ンを形成する工程とを有するように構成する。或いは，
（４）該基板内に反対導電型の不純物を導入して該基板
表面にｎｉｐ Ｔｒのコレクク部及び該ＥＰＲＯＭの制
御ゲートを形成する工程と，該基板上に絶縁１１タを介
して周辺回路ＦＥＴのゲート及び該ＥＰＩ？ＯＭの浮遊
ゲートを形成し，これらのゲートをマスクにして該基板
内に反対導電型不純物を導入して該基板表面に該周辺回
路ＦＥＴ及び該ＥＰＩ？ＯＭのソース，ドレインを形成
する工程を有するように構成する。
〔産業上の利用分野］
本発明は冗長アドレス記憶装置を有するＲＡＭ及び製造
方法に関する。
方法に関する。
近年， ＲＡＭは集積度が大きくなり，製造歩留向上の
要求に伴い，効率のよい冗長が要求されるようになった
． 〔従来の技術〕 従来のＲＡＭにおいては，冗長部分のアドレスを記憶さ
せておく方法として，ポリＳｉ膜（フユーズ）を電気的
に切断する方法（電気冗長）が採られているが，デバイ
スの高集積化が進むにつれ，基板上に形成される各層の
ｙＪ膜化が進み．そのためボリＳｉ膜の抵抗が高くなっ
てきたため，これを切断するのに高電圧，大電流が必要
となってきた。
要求に伴い，効率のよい冗長が要求されるようになった
． 〔従来の技術〕 従来のＲＡＭにおいては，冗長部分のアドレスを記憶さ
せておく方法として，ポリＳｉ膜（フユーズ）を電気的
に切断する方法（電気冗長）が採られているが，デバイ
スの高集積化が進むにつれ，基板上に形成される各層の
ｙＪ膜化が進み．そのためボリＳｉ膜の抵抗が高くなっ
てきたため，これを切断するのに高電圧，大電流が必要
となってきた。
そのため，フユーズ切断用ＦＥＴの面積が増大し，冗長
回路の面積が太き《なって，デバイスの高集積化を阻害
していた。
回路の面積が太き《なって，デバイスの高集積化を阻害
していた。
上記のようにデバイスの高集積化に伴い，従来のＩ？Ａ
Ｍにおいては，冗長を行った場合にボリＳ ｉ １１４
を十分に切断できないという問題が生じてきた。
Ｍにおいては，冗長を行った場合にボリＳ ｉ １１４
を十分に切断できないという問題が生じてきた。
本発明はＲＡＭの冗長回路の面積を増大させることなく
冗長アドレスを記憶させることができるようにし，又．
冗長アドレス記憶装置をＲＡＭに作り込む際に工程数を
増やさない，又はあまり増やさない製造方法を提供する
ことを目的とする。
冗長アドレスを記憶させることができるようにし，又．
冗長アドレス記憶装置をＲＡＭに作り込む際に工程数を
増やさない，又はあまり増やさない製造方法を提供する
ことを目的とする。
〔課題を解決するための手段］
上記課題の解決は，
（１）随時読み書き可能の半導体記憶装置（ＲＡＭ）の
冗長アドレス記憶部として不揮発性記憶装置を有する半
導体装置．或いは （２）前記不揮発性記憶装置が，一導電型半導体基板に
チャネル領域を隔てて形成された反対導電型のソースと
反対導電型のドレ・ｆンと，該チャネル６■域より離れ
て該基板に形成された反対導電型の制御ゲートと，絶縁
膜を介して該基板の該チャネル領域上及び該制御ゲート
上に一体化して形成された浮遊ゲートとを有する１層ゲ
ートの紫外線消去型ＲＡＭ （ＥＰＲＯＭ）である上記
（１）記載の半導体装置，或いは （３）該基板内に反対導電型の不純物を導入して該基板
表面に該ＥＰＲＯＭの制１１ゲートを形成する工程と．
該基板上に絶縁層を介して導電層を被着し．該導電層を
パターニングしてセルＦＥＴのゲート周辺回路ＦＥＴの
ゲート及び該ＥＰＲＯＭの浮遊ゲートを同時に形成し２
これらのゲートをマスクにして該基板内に反対導電型
不純物を導入して該基板表面に該セルＦＥＴ ，該周辺
回路ＦＥＴ及び該ＥＰｌ？ＯＭのソース，ドレインを形
成する工程とを有する上記（１）又は（２）記載の半導
体装置の製造方法．或いは（４）該基板内に反対導電型
の不純物を導入して該基板表面にハイボーラトランジス
タのコレクタ部及び該ＥＰＲＯＭの制御ゲートを形成す
る工程と．該基板上に絶縁膜を介して導電膜を被着し，
該導電膜をパターニングして周辺回路ＦＥＴのゲート及
びｉＨＦＲＯＭの浮遊ゲートを形成し，これらのゲート
をマスクにして該基板内に反対導電型不純物を導入して
該基板表面に該周辺回路ＦＥＴ及び該ＦＰＲＯＦＩのソ
ース，トレインを形成する工程とを有する上記（１）又
は（２）記載の半導体装置の製造方法により達成される
。
冗長アドレス記憶部として不揮発性記憶装置を有する半
導体装置．或いは （２）前記不揮発性記憶装置が，一導電型半導体基板に
チャネル領域を隔てて形成された反対導電型のソースと
反対導電型のドレ・ｆンと，該チャネル６■域より離れ
て該基板に形成された反対導電型の制御ゲートと，絶縁
膜を介して該基板の該チャネル領域上及び該制御ゲート
上に一体化して形成された浮遊ゲートとを有する１層ゲ
ートの紫外線消去型ＲＡＭ （ＥＰＲＯＭ）である上記
（１）記載の半導体装置，或いは （３）該基板内に反対導電型の不純物を導入して該基板
表面に該ＥＰＲＯＭの制１１ゲートを形成する工程と．
該基板上に絶縁層を介して導電層を被着し．該導電層を
パターニングしてセルＦＥＴのゲート周辺回路ＦＥＴの
ゲート及び該ＥＰＲＯＭの浮遊ゲートを同時に形成し２
これらのゲートをマスクにして該基板内に反対導電型
不純物を導入して該基板表面に該セルＦＥＴ ，該周辺
回路ＦＥＴ及び該ＥＰｌ？ＯＭのソース，ドレインを形
成する工程とを有する上記（１）又は（２）記載の半導
体装置の製造方法．或いは（４）該基板内に反対導電型
の不純物を導入して該基板表面にハイボーラトランジス
タのコレクタ部及び該ＥＰＲＯＭの制御ゲートを形成す
る工程と．該基板上に絶縁膜を介して導電膜を被着し，
該導電膜をパターニングして周辺回路ＦＥＴのゲート及
びｉＨＦＲＯＭの浮遊ゲートを形成し，これらのゲート
をマスクにして該基板内に反対導電型不純物を導入して
該基板表面に該周辺回路ＦＥＴ及び該ＦＰＲＯＦＩのソ
ース，トレインを形成する工程とを有する上記（１）又
は（２）記載の半導体装置の製造方法により達成される
。
［作用〕
本発明は．冗長アドレス記憶装置として不揮発性記憶装
置を用いることにより，従来のようなボリＳｉ膜フユー
ズの切断不良による懸念をなくし更に不揮発性記憶装置
の書込には，大電流容量のフユーズ切断用ＦＥＴを必要
としないため冗長回路の面積を増加させないで冗長が行
え，更に不揮発性記憶装置として１層ゲート［！ＰＲＯ
Ｍを用いることにより，通常のＲＡＭの工程に一部追加
するか，又は追加することなしに効果的に冗長できるよ
うにしたものである。
置を用いることにより，従来のようなボリＳｉ膜フユー
ズの切断不良による懸念をなくし更に不揮発性記憶装置
の書込には，大電流容量のフユーズ切断用ＦＥＴを必要
としないため冗長回路の面積を増加させないで冗長が行
え，更に不揮発性記憶装置として１層ゲート［！ＰＲＯ
Ｍを用いることにより，通常のＲＡＭの工程に一部追加
するか，又は追加することなしに効果的に冗長できるよ
うにしたものである。
第３図（１）． （２）は本発明に使用した１層ゲート
ＥＰＩＩＯＭの一例を示す平面図とへ−＾断面図である
。
ＥＰＩＩＯＭの一例を示す平面図とへ−＾断面図である
。
図において，■は基板，２は不揮発性記憶部で浮遊ゲー
ト（フローティングゲート，Ｉ’Ｇと略記）３は制１１
Ｍゲート（コントロールゲート，ＣＧと略記，ここでは
基板）．４はソース，５はドレイン，６は絶縁膜．７は
配線であり１ ソース，ドレイン間がチャネル領域であ
る。
ト（フローティングゲート，Ｉ’Ｇと略記）３は制１１
Ｍゲート（コントロールゲート，ＣＧと略記，ここでは
基板）．４はソース，５はドレイン，６は絶縁膜．７は
配線であり１ ソース，ドレイン間がチャネル領域であ
る。
図示の各記号はそれぞれ以丁のようである。
ＬＦＧ ： ＦＧのゲート長
弱ｒｔ＋ ： ＦＧのゲーｌ・幅
し。，：ＣＧのゲート長
Ｗｃｃ ： ＣＧのゲート幅
町Ｆ：チャネル領域とＣＧ間の距離
第４図は本発明のセルと冗長回路の概略を示すブロソク
図である。
図である。
図において，セルの構成は．通常のセル１０１の配列の
端に５行列それぞれに冗長セルｔｏｌｌ？， ＩＯＩｃ
が配置される。
端に５行列それぞれに冗長セルｔｏｌｌ？， ＩＯＩｃ
が配置される。
行列各々において，アドレスバソファ１０２からの出力
信号と， ＲＯＭ書込回路１０３により書き込まれた冗
長アドレスＲＯＭ １０４からの信号を一敗検出回路１
０５に人力し，一致検出した場合は通常デニ７ーダ１０
６を停止させ，冗長セルＩＯＩＲ．又は１０１Ｃを選沢
ずる。
信号と， ＲＯＭ書込回路１０３により書き込まれた冗
長アドレスＲＯＭ １０４からの信号を一敗検出回路１
０５に人力し，一致検出した場合は通常デニ７ーダ１０
６を停止させ，冗長セルＩＯＩＲ．又は１０１Ｃを選沢
ずる。
この構成にいて２冗長アドレス記憶装置として不揮発性
ＲＯＭを用いることにより， ＩＩＯＭＯ書込には，従
来例のフユーズ切断用大電流ＦＥＴ（５００μｍ２以上
の大きな占有面枯を持つ）を必要としないため冗長回路
の面積を増加させないで冗長が行える。
ＲＯＭを用いることにより， ＩＩＯＭＯ書込には，従
来例のフユーズ切断用大電流ＦＥＴ（５００μｍ２以上
の大きな占有面枯を持つ）を必要としないため冗長回路
の面積を増加させないで冗長が行える。
？実施例〕
第１図（１）〜（８）は本発明の一実施例を工程順に説
明する断面図である。
明する断面図である。
この例は．通常のＭＯＳプロセスを採用しているＩＩＡ
Ｍの冗長アドレス記憶部に１層ゲー｝ ＥＰＲＯＭを作
り込む工程である。
Ｍの冗長アドレス記憶部に１層ゲー｝ ＥＰＲＯＭを作
り込む工程である。
部位■： ＲＡＭのセルＦＩＥＴ
部位■：周辺回路部（ｎ及びｐチャネルＦＥＴ） ，部
位■：冗長アドレス記ｆａ部 （１層ゲートＥＦＲＯＭ ） で，工程順を示す第１図（＋）〜（５）は部位■〜■に
少通した工程である。
位■：冗長アドレス記ｆａ部 （１層ゲートＥＦＲＯＭ ） で，工程順を示す第１図（＋）〜（５）は部位■〜■に
少通した工程である。
第１図（１）の工程
基板Ｉ上に厚さ３００人の酸化膜（ＳｆＯ■膜） １１
厚さ１５００人の窒化膜（Ｓｉ３Ｎ４１１ク） ５１を
形成し，窒化膜５１を部位■，■．■でフィールド酸化
膜形成部を開口する。
厚さ１５００人の窒化膜（Ｓｉ３Ｎ４１１ク） ５１を
形成し，窒化膜５１を部位■，■．■でフィールド酸化
膜形成部を開口する。
なお，基板ｌにはｐチャネルＭＯＳ ＦＥＴ形成部には
前もってｎ型のウエルＩＡを形成しておく。
前もってｎ型のウエルＩＡを形成しておく。
第１図（２）の工程
ウエット熱酸化により厚さ６０００人のフィールｌ・酸
化膜１２を形成する。
化膜１２を形成する。
第１図（３）の工程
窒化膜５１を除去し，基板上全面に厚さ７０００人のレ
ジスト５２を被着し，部位■では制御ゲー１・形成部を
開口し，開口部よりＰ”（又はＡｓ”）を注入して部位
■にｎ゛型の制御ゲート３を形成する。
ジスト５２を被着し，部位■では制御ゲー１・形成部を
開口し，開口部よりＰ”（又はＡｓ”）を注入して部位
■にｎ゛型の制御ゲート３を形成する。
Ｐ゛注入条件は工不ルギ８０ ＫｅＶ， ドーズ量Ｉ
Ｘ １０” ｃｌ− ２である。
Ｘ １０” ｃｌ− ２である。
以後の工程における，イオン注入後の活性化アニールは
後工程の熱処理又はｅｌ独工程により行われる。
後工程の熱処理又はｅｌ独工程により行われる。
第１図（４）の工程
酸化膜ｌ１を除去し，基板上に新たに熱酸化により厚さ
２５０人のゲート酸化膜１１Ａを形成し，気相成長によ
り，基板上全面に導電膜として厚さ４０００人のポリシ
リコン膜（又はポリサイド膜）５４を成長する。
２５０人のゲート酸化膜１１Ａを形成し，気相成長によ
り，基板上全面に導電膜として厚さ４０００人のポリシ
リコン膜（又はポリサイド膜）５４を成長する。
第１図（５）の工程
ポリシリコン膜５４をパターニングして部位■ではＰＥ
Ｔのゲート５５を形成し，部位■では浮遊ゲート２を形
成し，部位■ではセルのＦＥＴのゲート５８を形成する
。
Ｔのゲート５５を形成し，部位■では浮遊ゲート２を形
成し，部位■ではセルのＦＥＴのゲート５８を形成する
。
次に１ レジス１・６ｌでｐチャネルＦＥＴ部を覆い，
且つ 部位■，■，■の各ゲートをマスクにしてＡｓ”
（又はＰ”）を注入して，部位■にはＦＥＴのｎ゛型
のソース５６とドレイン５７を形成し，部位■にはＥＦ
ＲＯＭのソース４とドレイン５を形成し２部位■にはセ
ルＦＥＴのｎ゛型のソース５９とドレイン６０を形成す
る。
且つ 部位■，■，■の各ゲートをマスクにしてＡｓ”
（又はＰ”）を注入して，部位■にはＦＥＴのｎ゛型
のソース５６とドレイン５７を形成し，部位■にはＥＦ
ＲＯＭのソース４とドレイン５を形成し２部位■にはセ
ルＦＥＴのｎ゛型のソース５９とドレイン６０を形成す
る。
部位■では， Ａ−Ａ部の紙面に垂直な方向の断面をそ
の下側に示す。
の下側に示す。
Ａｓ”注入条件は工翠ルギ７０ ＫｅＶ， ドーズ景
４ＸＩＯＩ５ｃｍ−２である。
４ＸＩＯＩ５ｃｍ−２である。
以上で冗長アドレス記憶部（１層ゲートＥＰＲＯｌ’ｌ
）を． ＲＡＭと共通工程で工程数を１工程（第１図（
３）の制御ゲート３の製造工程）追加するだけで製造す
ることができた。
）を． ＲＡＭと共通工程で工程数を１工程（第１図（
３）の制御ゲート３の製造工程）追加するだけで製造す
ることができた。
この後．ｐチャネルＦＥＴ及びＲＡＭは通常の工程（第
１図（６）〜（８）参照）を経て冗長ＥＰＩ？ＯＭを付
加したＲＡＭを完成する。
１図（６）〜（８）参照）を経て冗長ＥＰＩ？ＯＭを付
加したＲＡＭを完成する。
第１図（６）において，ｐチャネルＦＥＴ部以外の部位
をレジスト６９で覆い，イオン注入により．ｐチャ不ル
ＦＥＴのｐ゛型ソーストレインｉＴｏｉ６７． ６８ヲ
形成する。
をレジスト６９で覆い，イオン注入により．ｐチャ不ル
ＦＥＴのｐ゛型ソーストレインｉＴｏｉ６７． ６８ヲ
形成する。
第１図（７）において．気相成長（ＣＶＤ）法を用いて
基板上全面に厚さ２０００人ノＣ Ｖ Ｄ Ｓ ｉ Ｏ
ｚ １１２ ７ ０と． Ｐ’Ｘさ６０００人のカハ
ーＰＳＧ （ｍ珪酸ガラス）膜７１を成長してパノシヘ
ーション膜とする。
基板上全面に厚さ２０００人ノＣ Ｖ Ｄ Ｓ ｉ Ｏ
ｚ １１２ ７ ０と． Ｐ’Ｘさ６０００人のカハ
ーＰＳＧ （ｍ珪酸ガラス）膜７１を成長してパノシヘ
ーション膜とする。
第１図（８）において，基坂上各部位の絶縁膜にコンタ
クト孔を開口し，これを覆ってＡＩ配線７２を形成する
。
クト孔を開口し，これを覆ってＡＩ配線７２を形成する
。
第２図（１）〜（４）は本発明他の実施例を工程順に説
明する断面図である。
明する断面図である。
この例は， ＢｉＣＭＯＳ （ハイポーラＭＯＳ）プロ
セスを採用しているＲＡＭの冗長アドレス記憶部に１層
ゲ− トＥＰＲＯＭを作り込む工程である。
セスを採用しているＲＡＭの冗長アドレス記憶部に１層
ゲ− トＥＰＲＯＭを作り込む工程である。
部位■：バイボーラトランジスタ（Ｂｉｐ Ｔｒ）部位
■：周辺回路部（ｎ及びｐチャネルＦＥＴ） ，部位■
：冗長アドレス記１α部 （１層ゲートＥＰＲＯＭ ） で，工程順を示す第２図（１）〜（３）は部位■〜■に
共通した工程である。
■：周辺回路部（ｎ及びｐチャネルＦＥＴ） ，部位■
：冗長アドレス記１α部 （１層ゲートＥＰＲＯＭ ） で，工程順を示す第２図（１）〜（３）は部位■〜■に
共通した工程である。
第２図（１）の工程
ｐ型Ｓｔ基板１にイオン注入法を用いて２厚さ２７１
ｍ ，不純物濃度１０１６ｃｍ−′３のｐ゛型埋込層ｌ
Ｐ，厚さ３ｕｍ，不純物濃度１０１９ｃｍ−３のｎ゜型
埋込Ｊｉｖ！ｌＮを形成し，その上に厚さ２μｍ，ノン
ドープのエビ層ＩＥを成長し．エビ層ＩＥ内にｐウエル
ＩＰＷｎウエルＩＮＷを形成する。
ｍ ，不純物濃度１０１６ｃｍ−′３のｐ゛型埋込層ｌ
Ｐ，厚さ３ｕｍ，不純物濃度１０１９ｃｍ−３のｎ゜型
埋込Ｊｉｖ！ｌＮを形成し，その上に厚さ２μｍ，ノン
ドープのエビ層ＩＥを成長し．エビ層ＩＥ内にｐウエル
ＩＰＷｎウエルＩＮＷを形成する。
次に，エビ層ＩＥ上に｝７さ３００人の酸化膜（ＳｉＯ
ｚＩＩタ）ｌ１，厚さ１５００人の窒化１１’ｉｌ！（
ＳｉＪ＜膜）５１を形成し，窒化膜５ｌを部位■，■，
■でフィールド酸化膜形成部を開口する。
ｚＩＩタ）ｌ１，厚さ１５００人の窒化１１’ｉｌ！（
ＳｉＪ＜膜）５１を形成し，窒化膜５ｌを部位■，■，
■でフィールド酸化膜形成部を開口する。
第２図（２）の工程
ウエソト熱酸化により１￥さ６０００人のフィールト酸
化膜ｌ２を形成す′る。
化膜ｌ２を形成す′る。
次に，窒化膜５ｌを除去し，基板上全面に厚さ７０００
人のレジスト５２を被着し，部位■ではコレクタ部を開
口し．部位■では制御ゲート形成部を開口し，開口部よ
りＩ” （又はＡｓ’）を注入して部位■にｎ゛型のコ
レクタ部６２，部位■にｎ゛型の制御ゲート３を形成す
る。
人のレジスト５２を被着し，部位■ではコレクタ部を開
口し．部位■では制御ゲート形成部を開口し，開口部よ
りＩ” （又はＡｓ’）を注入して部位■にｎ゛型のコ
レクタ部６２，部位■にｎ゛型の制御ゲート３を形成す
る。
Ｐ゛注大条件はエネルギ１８０ＫｅＶ， ｌ’−ズ量
Ｉ Ｘ １０” ｃｍ” ”である。
Ｉ Ｘ １０” ｃｍ” ”である。
以後の工程における，イオン注入後の活性化アニールは
後工程の熱処理又は単独工程により行われる。
後工程の熱処理又は単独工程により行われる。
第２図（３）の工程
次に．酸化膜１ｌを除去し，基板上に新たに熱酸化によ
り厚さ２５０人のゲート酸化１１９１ １ Ａを形成し
，気相成長により，基板上全面に導電膜としてＹゾさ４
０００人のポリシリコン膜（又はポリサイドｔｌ！）５
４（第１図（４）に準ずる）を成長する。
り厚さ２５０人のゲート酸化１１９１ １ Ａを形成し
，気相成長により，基板上全面に導電膜としてＹゾさ４
０００人のポリシリコン膜（又はポリサイドｔｌ！）５
４（第１図（４）に準ずる）を成長する。
次に，ポリシリコン膜をパターニングして部位■では
ＦＥＴのゲート５５を形成し．部位■では浮遊ゲート２
を形成する。
ＦＥＴのゲート５５を形成し．部位■では浮遊ゲート２
を形成する。
次に，厚さ７０００人レジスト（特に図示せず）でｐチ
ャネルＦＥＴ部及びの旧ｐ Ｔｒのコレクタ部以外を覆
い，且つ 部位■，■の各ゲートをマスクにしてＡｓ”
（又はＰ゛）を注入して１部位■にはＦＥＴのｎ゛型
のソース５Ｇとドレイン５７を形成し，部位■にはＥＰ
ＲＯＦのソース及びドレイン（第１図（５）と同じ）を
形成し，部位■ではＲｉｐ Ｔｒのｎ゛型のコレクタコ
レクタ層６３を形成する。
ャネルＦＥＴ部及びの旧ｐ Ｔｒのコレクタ部以外を覆
い，且つ 部位■，■の各ゲートをマスクにしてＡｓ”
（又はＰ゛）を注入して１部位■にはＦＥＴのｎ゛型
のソース５Ｇとドレイン５７を形成し，部位■にはＥＰ
ＲＯＦのソース及びドレイン（第１図（５）と同じ）を
形成し，部位■ではＲｉｐ Ｔｒのｎ゛型のコレクタコ
レクタ層６３を形成する。
Ａｓ”注入条件はエネルギ７０ Ｋｅν，ドーズ量４Ｘ
ＩＯ１Ｓｃｎ＋−”である。
ＩＯ１Ｓｃｎ＋−”である。
この後， Ｂｉｐ Ｔｒのヘース６４，エミッタ６５，
ペース（コンタクト）部６６，及びｐチャネルＦＥＴの
ｐ゛型ソースドレイン領域６７． ６８が通常のプロセ
スで形成される。
ペース（コンタクト）部６６，及びｐチャネルＦＥＴの
ｐ゛型ソースドレイン領域６７． ６８が通常のプロセ
スで形成される。
以上で冗長アドレス記憶部を． ＢｉＣＭＯＳ ＲＡＭ
と共通工程で工程数を増やすことなく製造することがで
きた。
と共通工程で工程数を増やすことなく製造することがで
きた。
この後はＲＡＭの通常の工程（第２図（４）． （５）
参照）を経て冗長アドレス記憶部を付加したＲＡＭを完
成する． 第２図〔４）において，基板上全面に厚さ２０００人の
ＣＶＤ ｓｉｏｚＨ７０と，厚さ６０００人（７） カ
ハ−ＰＳＧ １１９７１を成長してパンシベーション膜
を形成し，基板上各部位の絶縁膜にコンタクト孔を開口
し，これを覆ってＡＩ配線７２を形成する。
参照）を経て冗長アドレス記憶部を付加したＲＡＭを完
成する． 第２図〔４）において，基板上全面に厚さ２０００人の
ＣＶＤ ｓｉｏｚＨ７０と，厚さ６０００人（７） カ
ハ−ＰＳＧ １１９７１を成長してパンシベーション膜
を形成し，基板上各部位の絶縁膜にコンタクト孔を開口
し，これを覆ってＡＩ配線７２を形成する。
以上説明したように本発明によれば，冗長回路の面積を
増大させることな＜ ＲＡＭの冗長アドレスを記憶させ
ることができるようになり，又，冗長アドレス記憶部に
１層ゲートＥＰＲＯＭを用いて，これををＲＡＭに作り
込む際に工程数を１工程追加するだけ，又は全然工程数
を増やさない製造方法が得られた。
増大させることな＜ ＲＡＭの冗長アドレスを記憶させ
ることができるようになり，又，冗長アドレス記憶部に
１層ゲートＥＰＲＯＭを用いて，これををＲＡＭに作り
込む際に工程数を１工程追加するだけ，又は全然工程数
を増やさない製造方法が得られた。
ブロノク図である。
図において
■は基板，
２は不揮発性記憶部で浮遊ゲート
（フローティングゲート，ＦＧ），
３はｆｆ，Ｉｆ御ゲート
（コントロールゲート，ＣＧ，基板），４はソース，
５はドレイン１６は絶縁膜， ７は配
線
５はドレイン１６は絶縁膜， ７は配
線
第１図（１）〜（８）は本発明の一実施例を工程順に説
明する断面図， 第２図（１）〜（４）は本発明他の実施例を工程順に説
明する断面圀 第３図（１）， （２）は１層ゲートＥＰＲＯＭの平而
図とＡ−Ａ断面図，
明する断面図， 第２図（１）〜（４）は本発明他の実施例を工程順に説
明する断面圀 第３図（１）， （２）は１層ゲートＥＰＲＯＭの平而
図とＡ−Ａ断面図，
Claims (4)
- （１）随時読み書き可能の半導体記憶装置（ＲＡＭ）の
冗長アドレス記憶部として不揮発性記憶装置を有するこ
とを特徴とする半導体装置。 - （２）前記不揮発性記憶装置が、一導電型半導体基板に
チャネル領域を隔てて形成された反対導電型のソースと
反対導電型のドレインと、該チャネル領域より離れて該
基板に形成された反対導電型の制御ゲートと、絶縁膜を
介して該基板の該チャネル領域上及び該制御ゲート上に
一体化して形成された浮遊ゲートとを有するｌ層ゲート
の紫外線消去型ＲＯＭ（ＥＰＲＯＭ）であることを特徴
とする請求項１記載の半導体装置。 - （３）該基板内に反対導電型の不純物を導入して該基板
表面に該ＥＰＲＯＭの制御ゲートを形成する工程と、 該基板上に絶縁層を介して導電層を被着し、該導電層を
パターニングしてセルＦＥＴのゲート、周辺回路ＦＥＴ
のゲート及び該ＥＰＲＯＭの浮遊ゲートを同時に形成し
、これらのゲートをマスクにして該基板内に反対導電型
不純物を導入して該基板表面に該セルＦＥＴ、該周辺回
路ＦＥＴ及び該ＥＰＲＯＭのソース、ドレインを形成す
る工程 とを有することを特徴とする請求項１もしくは２記載の
半導体装置の製造方法。 - （４）該基板内に反対導電型の不純物を導入して該基板
表面にバイポーラトランジスタのコレクタ部及び該ＥＰ
ＲＯＭの制御ゲートを形成する工程と、該基板上に絶縁
膜を介して導電膜を被着し、該導電膜をパターニングし
て周辺回路ＦＥＴのゲート及び該ＥＰＲＯＭの浮遊ゲー
トを形成し、これらのゲートをマスクにして該基板内に
反対導電型不純物を導入して該基板表面に該周辺回路Ｆ
ＥＴ及び該ＥＰＲＯＭのソース、ドレインを形成する工
程とを有することを特徴とする請求項１もしくは２記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11712789A JPH02295171A (ja) | 1989-05-09 | 1989-05-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11712789A JPH02295171A (ja) | 1989-05-09 | 1989-05-09 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02295171A true JPH02295171A (ja) | 1990-12-06 |
Family
ID=14704108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11712789A Pending JPH02295171A (ja) | 1989-05-09 | 1989-05-09 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02295171A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008270838A (ja) * | 1994-07-01 | 2008-11-06 | Spansion Llc | 電気経路およびメモリセルのフローティングゲートから電荷を消去する方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60260147A (ja) * | 1984-06-06 | 1985-12-23 | Fujitsu Ltd | 半導体装置 |
| JPS62143476A (ja) * | 1985-12-18 | 1987-06-26 | Fujitsu Ltd | 半導体記憶装置 |
| JPS63117399A (ja) * | 1986-11-04 | 1988-05-21 | Nippon Telegr & Teleph Corp <Ntt> | メモリ集積回路 |
-
1989
- 1989-05-09 JP JP11712789A patent/JPH02295171A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60260147A (ja) * | 1984-06-06 | 1985-12-23 | Fujitsu Ltd | 半導体装置 |
| JPS62143476A (ja) * | 1985-12-18 | 1987-06-26 | Fujitsu Ltd | 半導体記憶装置 |
| JPS63117399A (ja) * | 1986-11-04 | 1988-05-21 | Nippon Telegr & Teleph Corp <Ntt> | メモリ集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008270838A (ja) * | 1994-07-01 | 2008-11-06 | Spansion Llc | 電気経路およびメモリセルのフローティングゲートから電荷を消去する方法 |
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