JPH03224265A - 不揮発性半導体メモリ装置の製造方法 - Google Patents
不揮発性半導体メモリ装置の製造方法Info
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- JPH03224265A JPH03224265A JP2017926A JP1792690A JPH03224265A JP H03224265 A JPH03224265 A JP H03224265A JP 2017926 A JP2017926 A JP 2017926A JP 1792690 A JP1792690 A JP 1792690A JP H03224265 A JPH03224265 A JP H03224265A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、浮遊ゲートと制御ゲートを有する電気的書き
替え可能な不揮発性半導体メモリ装置とその製造方法に
関する。
替え可能な不揮発性半導体メモリ装置とその製造方法に
関する。
（従来の技術）
不揮発性半導体メモリの分野で、浮遊ゲートを持つＭＯ
５ＦＥＴ構造のメモリセルを用いた電気的書替え可能な
不揮発性半導体メモリ装置は、ＥＥＦＲＯＭとして知ら
れている。この種のＥＥＦＲＯＭのメモリアレイは、互
いに交差する行線と列線の各交点にメモリセルを配置し
て構成される。実際のパターン上では、二つのメモリセ
ルノドレインを共通にしてここに列線がコンタクトする
ようにしてメモリセル占有面積を小さくしている。しか
しこれでも、二つの共通ドレイン毎に列線とのコンタク
ト部を必要とし、このコンタクト部がセル占有面積の大
きい部分を占めている。
５ＦＥＴ構造のメモリセルを用いた電気的書替え可能な
不揮発性半導体メモリ装置は、ＥＥＦＲＯＭとして知ら
れている。この種のＥＥＦＲＯＭのメモリアレイは、互
いに交差する行線と列線の各交点にメモリセルを配置し
て構成される。実際のパターン上では、二つのメモリセ
ルノドレインを共通にしてここに列線がコンタクトする
ようにしてメモリセル占有面積を小さくしている。しか
しこれでも、二つの共通ドレイン毎に列線とのコンタク
ト部を必要とし、このコンタクト部がセル占有面積の大
きい部分を占めている。
これに対して最近、メモリセルを複数個直列接続してＮ
ＡＮＤセルを構成し、コンタクト部を大幅に減らすこと
を可能としたＥＥＰＲＯＭが提案されている。このＮＡ
ＮＤセルでは、−括して浮遊ゲートに電子を注入する全
面消去（−括消去）を行った後、選択されたメモリセル
の浮遊ゲートの電子を放出される書き込みを行う。全面
消去時には制御ゲートを“Ｈ”レベルとし、ドレインは
“Ｌ”レベルとする。選択書込み時には、ソース側のメ
モリセルから順にドレイン側のメモリセルへと書き込ん
でいく。その場合選択されたメモリセルはドレインが′
Ｈルベル、制御ゲートが“Ｌ″レベルされ、これにより
浮遊ゲートから電子か基板に放出される。選択されたメ
モリセルよりドレイン側にある非選択メモリセルでは、
ドレインに印加された書込み用の高電位が選択されたメ
モリセルまで伝達されるように、制御ゲートにはドレイ
ンと同程度の“Ｈ＃レベルが印加される。
ＡＮＤセルを構成し、コンタクト部を大幅に減らすこと
を可能としたＥＥＰＲＯＭが提案されている。このＮＡ
ＮＤセルでは、−括して浮遊ゲートに電子を注入する全
面消去（−括消去）を行った後、選択されたメモリセル
の浮遊ゲートの電子を放出される書き込みを行う。全面
消去時には制御ゲートを“Ｈ”レベルとし、ドレインは
“Ｌ”レベルとする。選択書込み時には、ソース側のメ
モリセルから順にドレイン側のメモリセルへと書き込ん
でいく。その場合選択されたメモリセルはドレインが′
Ｈルベル、制御ゲートが“Ｌ″レベルされ、これにより
浮遊ゲートから電子か基板に放出される。選択されたメ
モリセルよりドレイン側にある非選択メモリセルでは、
ドレインに印加された書込み用の高電位が選択されたメ
モリセルまで伝達されるように、制御ゲートにはドレイ
ンと同程度の“Ｈ＃レベルが印加される。
ところでこれまで提案されているＮＡＮＤセルでは、浮
遊ゲートがチャネル領域を横切って配設されているため
、メモリセルのしきい値は浮遊ゲートの電位によって一
義的に決定される。このことは、ＮＡＮＤセルに特有の
幾つかの不都合をもたらす。第１に、−括消去を行うと
、メモリセルのしきい値は正方向に移動する。この結果
、選択書き込みを行うときの選択セルよりドレイン側に
ある非選択セルでは制御ゲート電位をドレイン電位より
もしきい値電圧骨だけ高く設定しなければならない。第
２に、−括消去を行ったときのしきい値にはバラツキが
あり、あるメモリセルのしきい値が高くなると、選択書
込み時に、あらかじめ設定された非選択セルの制御ゲー
ト電位ではドレイン電位を選択セルまで十分に伝達する
ことができなくなる可能性が生じる。第３に、データ書
き替えを行うと、浮遊ゲートに電子が注入された状態の
セルでは重ねて電子注入が行われて過剰消去となり、し
きい値電圧が必要以上に高くなってしまう。これも、選
択書込み時のドレイン電位の選択セルへの転送を困難に
する。
遊ゲートがチャネル領域を横切って配設されているため
、メモリセルのしきい値は浮遊ゲートの電位によって一
義的に決定される。このことは、ＮＡＮＤセルに特有の
幾つかの不都合をもたらす。第１に、−括消去を行うと
、メモリセルのしきい値は正方向に移動する。この結果
、選択書き込みを行うときの選択セルよりドレイン側に
ある非選択セルでは制御ゲート電位をドレイン電位より
もしきい値電圧骨だけ高く設定しなければならない。第
２に、−括消去を行ったときのしきい値にはバラツキが
あり、あるメモリセルのしきい値が高くなると、選択書
込み時に、あらかじめ設定された非選択セルの制御ゲー
ト電位ではドレイン電位を選択セルまで十分に伝達する
ことができなくなる可能性が生じる。第３に、データ書
き替えを行うと、浮遊ゲートに電子が注入された状態の
セルでは重ねて電子注入が行われて過剰消去となり、し
きい値電圧が必要以上に高くなってしまう。これも、選
択書込み時のドレイン電位の選択セルへの転送を困難に
する。
この様な問題を解決するＮＡＮＤセル型ＥＥＰＲＯＭと
して、本出願人は先に、浮遊ゲートがチャネル領域を完
全に横切らない状態で配設されるようにした構造を提案
している（特願昭６３−１３８８２０５０号）。
して、本出願人は先に、浮遊ゲートがチャネル領域を完
全に横切らない状態で配設されるようにした構造を提案
している（特願昭６３−１３８８２０５０号）。
第６図はその様なＥＥＰＲＯＭの−っのＮＡＮＤセルの
レイアウト例を示している。第７図（ａ） （ｂ）は、
第６図のＡ−Ａ’およびＢ−Ｂ′断面である。この例で
は、４個のメモリセルＭ１〜Ｍ４と２個の選択トランジ
スタＳＬ、Ｓ２をそれらのソース、ドレイン拡散層を共
用する形で直列接続して一つのＮＡＮＤセルを構成して
いる。
レイアウト例を示している。第７図（ａ） （ｂ）は、
第６図のＡ−Ａ’およびＢ−Ｂ′断面である。この例で
は、４個のメモリセルＭ１〜Ｍ４と２個の選択トランジ
スタＳＬ、Ｓ２をそれらのソース、ドレイン拡散層を共
用する形で直列接続して一つのＮＡＮＤセルを構成して
いる。
ＮＡＮＤセルのドレインは選択トランジスタＳＬを介し
てビット線に接続される。ＮＡＮＤセルのソースは選択
トランジスタＳ２を介して接地線に接続される。各メモ
リセルの制御ゲートＣＧＩ〜ＣＧ４はビット線と交差す
るワード線に接続される。
てビット線に接続される。ＮＡＮＤセルのソースは選択
トランジスタＳ２を介して接地線に接続される。各メモ
リセルの制御ゲートＣＧＩ〜ＣＧ４はビット線と交差す
るワード線に接続される。
製造工程的には、ｐ型シリコン基板１にまず素子分離酸
化膜２が形成され、ついで熱酸化によって第１ゲート絶
縁膜３、が形成される。そして第１ゲート絶縁膜３、の
一部が選択エツチングされて、改めて熱酸化により第２
ゲート絶縁膜３□が形成された後、第１層多結晶シリコ
ン膜が堆積される。この第１層多結晶シリコン膜かパタ
ーニングされて、チャネル領域を一部覆い、素子分離絶
縁膜２上に延在する状態で浮遊ゲー）４（４＋〜４４）
が形成される。この浮遊ゲート４のパターニングは、多
結晶シリコン膜上に熱酸化による第３ゲート絶縁膜３．
を介して窒化シリコン膜５によるマスクを形成し、この
マスクを用いて多結晶シリコン膜を選択エツチングする
ことにより行われる。ただしこの段階では浮遊ゲート４
は、チャネル長方向にはまだ分離されない。その後第４
ゲート絶縁膜３４を形成した後、第２層多結晶シリコン
膜が堆積され、これをパターニングしてメモリセルの制
御ゲート６（６，〜６４）および選択トランジスタのゲ
ート電極６６，６ｂが形成される。この制御ゲート６の
パターニングに用いたマスクをそのまま用いて第１層多
結晶シリコン膜を選択エツチングすることによって、浮
遊ゲート４もチャネル長方向に各メモリセル毎に分離さ
れる。
化膜２が形成され、ついで熱酸化によって第１ゲート絶
縁膜３、が形成される。そして第１ゲート絶縁膜３、の
一部が選択エツチングされて、改めて熱酸化により第２
ゲート絶縁膜３□が形成された後、第１層多結晶シリコ
ン膜が堆積される。この第１層多結晶シリコン膜かパタ
ーニングされて、チャネル領域を一部覆い、素子分離絶
縁膜２上に延在する状態で浮遊ゲー）４（４＋〜４４）
が形成される。この浮遊ゲート４のパターニングは、多
結晶シリコン膜上に熱酸化による第３ゲート絶縁膜３．
を介して窒化シリコン膜５によるマスクを形成し、この
マスクを用いて多結晶シリコン膜を選択エツチングする
ことにより行われる。ただしこの段階では浮遊ゲート４
は、チャネル長方向にはまだ分離されない。その後第４
ゲート絶縁膜３４を形成した後、第２層多結晶シリコン
膜が堆積され、これをパターニングしてメモリセルの制
御ゲート６（６，〜６４）および選択トランジスタのゲ
ート電極６６，６ｂが形成される。この制御ゲート６の
パターニングに用いたマスクをそのまま用いて第１層多
結晶シリコン膜を選択エツチングすることによって、浮
遊ゲート４もチャネル長方向に各メモリセル毎に分離さ
れる。
そしてイオン注入によってソース、ドレイン拡散層であ
るｎ型層７が形成され、ついでＣＶＤ絶縁膜８により全
面か覆われ、これにコンタクト孔が開けられてＡｌ１膜
等によってビット線１０か形成される。
るｎ型層７が形成され、ついでＣＶＤ絶縁膜８により全
面か覆われ、これにコンタクト孔が開けられてＡｌ１膜
等によってビット線１０か形成される。
このＮＡＮＤセル構造では、第６図に斜線で示され、第
７図（ａ）の断面から明らかなように、浮遊ゲート４は
メモリセルのチャネル領域をチャネル幅方向に部分的に
覆う状態となっている。従って等価回路的には、第８図
に示すように、各メモリセルＭ１〜Ｍ４に対して並列に
制御トランジスタＴ１〜Ｔ４が接続された状態となる。
７図（ａ）の断面から明らかなように、浮遊ゲート４は
メモリセルのチャネル領域をチャネル幅方向に部分的に
覆う状態となっている。従って等価回路的には、第８図
に示すように、各メモリセルＭ１〜Ｍ４に対して並列に
制御トランジスタＴ１〜Ｔ４が接続された状態となる。
従ってこのＮＡＮＤセル構造によれば、メモリセルの正
方向のしきい値は、浮遊ゲート４がかかっていないチャ
ネル領域の不純物濃度とゲート絶縁膜により決定される
。このため、選択書き込み時のドレイン電位の選択セル
への転送が浮遊ゲート電位に左右されずに確実に行われ
る。すなわち−括消去時に生じる浮遊ゲート下のしきい
値電圧のバラツキやデータ書き替え時の過剰消去による
しきい値電圧の不必要な上昇があっても、選択書き込み
か可能になる。データ読出し時には、選択セルの制御ゲ
ート電位が浮遊ゲートの掛かっていない領域のしきい値
より低く設定されていれば、浮遊ゲートに応じた“０”
、“１”の判別ができる。またデータ読出し時の非選択
セルでも選択書き込み時と同様、ドレイン電位を浮遊ゲ
ート電位によらず選択セルに転送することができる。
方向のしきい値は、浮遊ゲート４がかかっていないチャ
ネル領域の不純物濃度とゲート絶縁膜により決定される
。このため、選択書き込み時のドレイン電位の選択セル
への転送が浮遊ゲート電位に左右されずに確実に行われ
る。すなわち−括消去時に生じる浮遊ゲート下のしきい
値電圧のバラツキやデータ書き替え時の過剰消去による
しきい値電圧の不必要な上昇があっても、選択書き込み
か可能になる。データ読出し時には、選択セルの制御ゲ
ート電位が浮遊ゲートの掛かっていない領域のしきい値
より低く設定されていれば、浮遊ゲートに応じた“０”
、“１”の判別ができる。またデータ読出し時の非選択
セルでも選択書き込み時と同様、ドレイン電位を浮遊ゲ
ート電位によらず選択セルに転送することができる。
しかしながらこのＮＡＮＤセル構造では、メモリセルの
チャネル幅がマスク合わせによって決定されるため、合
せずれにより実効チャネル幅のバラツキが生じるという
難点がある。すなわち素子分離酸化膜が形成された後堆
積形成された第１層多結晶シリコン膜は、リソグラフィ
技術によって素子分離酸化膜で挾まれた領域を一部覆う
ようにパターニングされ、浮遊ゲートが形成される。従
ってメモリセルＭのチャネル幅とメモリセルに付随する
制御トランジスタＴのチャネル幅の比がこのリソグラフ
ィ工程により決定され、合せずれによってチャネル幅に
バラツキが生じる。また、メモリセルＭおよび制御トラ
ンジスタＴに要求される最小限必要なチャネル幅をそれ
ぞれＷＭ、ＷＴとすると、合わせずれの最大値δを見込
んで、素子領域の幅はＷＭ＋ＷＴ＋δだけ必要になる。
チャネル幅がマスク合わせによって決定されるため、合
せずれにより実効チャネル幅のバラツキが生じるという
難点がある。すなわち素子分離酸化膜が形成された後堆
積形成された第１層多結晶シリコン膜は、リソグラフィ
技術によって素子分離酸化膜で挾まれた領域を一部覆う
ようにパターニングされ、浮遊ゲートが形成される。従
ってメモリセルＭのチャネル幅とメモリセルに付随する
制御トランジスタＴのチャネル幅の比がこのリソグラフ
ィ工程により決定され、合せずれによってチャネル幅に
バラツキが生じる。また、メモリセルＭおよび制御トラ
ンジスタＴに要求される最小限必要なチャネル幅をそれ
ぞれＷＭ、ＷＴとすると、合わせずれの最大値δを見込
んで、素子領域の幅はＷＭ＋ＷＴ＋δだけ必要になる。
つまり、δの大きさだけメモリセルの微細化に損をして
いる二と１こなる。
いる二と１こなる。
（発明が解決しようとする課題）
以上のようにＮＡＮＤセル型ＥＥＰＲＯＭでは、基本的
に浮遊ゲートの電位によってメモリセルのしきい値が決
定される。そして−括消去後の選択書込み時には、ドレ
インの高電位を消去状態の非選択メモリセルを通して選
択メモリセルまで転送しなければならないが、消去状態
のしきい値のバラツキや過剰消去によるしきい値の不必
要な上昇によって、このドレイン電位の確実な転送が出
来ないという問題があった。またこれを解決すべく提案
された先願（特願昭６３−１３８８２０５０号）の発明
においては、マスク合わせずれによって特性のバラツキ
が生じ、またメモリセルの微細化が妨げられるという難
点があった。
に浮遊ゲートの電位によってメモリセルのしきい値が決
定される。そして−括消去後の選択書込み時には、ドレ
インの高電位を消去状態の非選択メモリセルを通して選
択メモリセルまで転送しなければならないが、消去状態
のしきい値のバラツキや過剰消去によるしきい値の不必
要な上昇によって、このドレイン電位の確実な転送が出
来ないという問題があった。またこれを解決すべく提案
された先願（特願昭６３−１３８８２０５０号）の発明
においては、マスク合わせずれによって特性のバラツキ
が生じ、またメモリセルの微細化が妨げられるという難
点があった。
本発明は上記の点に鑑み、マスクの合わせずれの影響が
ないように、素子領域とこの素子領域を部分的に覆う浮
遊ゲートとがセルファラインに形成されるようにしたＮ
ＡＮＤセル型の不揮発性半導体メモリ装置とその製造方
法を提供することを目的とする。
ないように、素子領域とこの素子領域を部分的に覆う浮
遊ゲートとがセルファラインに形成されるようにしたＮ
ＡＮＤセル型の不揮発性半導体メモリ装置とその製造方
法を提供することを目的とする。
［発明の構成コ
（課題を解決するための手段）
本発明は、半導体基板上に／￥！遊ゲートと制御ゲート
が積層され、浮遊ゲートと基板との間でトンネル電流に
より電荷のやりとりをして書き込みおよび消去を行う書
き替え可能なメモリセルが複数個ずつ直列接続されてＮ
ＡＮＤセルを構成し、このＮＡＮＤセルがマトリクス配
列されてメモリアレイが構成される不揮発性半導体メモ
リ装置において、 前記ＮＡＮＤセルの浮遊ゲートは、そのチャネル幅方向
が素子分離酸化膜により挾まれた素子領域の中央部に局
在するように基板表面に第１ゲート絶縁膜を介して形成
され、 前記制御ゲートは、前記素子分離酸化膜と浮遊ゲートの
間隙部の素子領域の基板表面に第２ゲート絶縁膜を介し
て対向している、 ことを特徴とする。
が積層され、浮遊ゲートと基板との間でトンネル電流に
より電荷のやりとりをして書き込みおよび消去を行う書
き替え可能なメモリセルが複数個ずつ直列接続されてＮ
ＡＮＤセルを構成し、このＮＡＮＤセルがマトリクス配
列されてメモリアレイが構成される不揮発性半導体メモ
リ装置において、 前記ＮＡＮＤセルの浮遊ゲートは、そのチャネル幅方向
が素子分離酸化膜により挾まれた素子領域の中央部に局
在するように基板表面に第１ゲート絶縁膜を介して形成
され、 前記制御ゲートは、前記素子分離酸化膜と浮遊ゲートの
間隙部の素子領域の基板表面に第２ゲート絶縁膜を介し
て対向している、 ことを特徴とする。
本発明はまた、その様な不揮発性半導体メモリ装置を製
造する方法であって、 半導体基板上に第１ゲート絶縁膜を形成し、この上に前
記浮遊ゲート用の第１層多結晶シリコン膜を堆積する工
程と、 前記第１層多結晶シリコン膜上に、前記メモリセルのチ
ャネル長方向には連続しチャネル幅方向にはチャネル領
域を覆うように耐酸化性マスクを形成する工程と、 高温熱酸化を行って、前記第１層多結晶シリコン膜の露
出している部分およびその下の基板を、前記第１層多結
晶シリコン膜に対してバーズビークが入るように酸化す
ることにより、前記第１層多結晶シリコン膜をメモリセ
ルのチャネル幅方向についてパターニングすると同時に
素子分離酸化膜を形成する工程と、 パターニングされた前記第１層多結晶シリコン膜および
これと前記素子分離酸化膜に挟まれた領域の基板面に第
２ゲート絶縁膜を形成した後、第２層多結晶シリコン膜
を堆積する工程と、前記第２層多結晶シリコン膜上に耐
エツチングマスクを形成し、このマスクを用いて前記第
２層多結晶シリコン膜を選択エツチングし、引き続き前
記第１層多結晶シリコン膜を選択エツチングして、前記
第２層多結晶シリコン膜による制御ゲートを形成すると
共に、前記第１層多結晶シリコン膜をチャネル長方向に
分離して浮遊ゲートを形成する工程と、 を有することを特徴とする。
造する方法であって、 半導体基板上に第１ゲート絶縁膜を形成し、この上に前
記浮遊ゲート用の第１層多結晶シリコン膜を堆積する工
程と、 前記第１層多結晶シリコン膜上に、前記メモリセルのチ
ャネル長方向には連続しチャネル幅方向にはチャネル領
域を覆うように耐酸化性マスクを形成する工程と、 高温熱酸化を行って、前記第１層多結晶シリコン膜の露
出している部分およびその下の基板を、前記第１層多結
晶シリコン膜に対してバーズビークが入るように酸化す
ることにより、前記第１層多結晶シリコン膜をメモリセ
ルのチャネル幅方向についてパターニングすると同時に
素子分離酸化膜を形成する工程と、 パターニングされた前記第１層多結晶シリコン膜および
これと前記素子分離酸化膜に挟まれた領域の基板面に第
２ゲート絶縁膜を形成した後、第２層多結晶シリコン膜
を堆積する工程と、前記第２層多結晶シリコン膜上に耐
エツチングマスクを形成し、このマスクを用いて前記第
２層多結晶シリコン膜を選択エツチングし、引き続き前
記第１層多結晶シリコン膜を選択エツチングして、前記
第２層多結晶シリコン膜による制御ゲートを形成すると
共に、前記第１層多結晶シリコン膜をチャネル長方向に
分離して浮遊ゲートを形成する工程と、 を有することを特徴とする。
（作用）
本発明のメモリ構造によれば、浮遊ゲートが素子領域の
中央部のみ覆うように配設され、その両側の素子分離酸
化膜との間隙部は制御ゲートで制御されるようになって
いるため、浮遊ゲートの電位状態によらずドレイン電位
は非選択セルを通って選択セルまで確実に転送される。
中央部のみ覆うように配設され、その両側の素子分離酸
化膜との間隙部は制御ゲートで制御されるようになって
いるため、浮遊ゲートの電位状態によらずドレイン電位
は非選択セルを通って選択セルまで確実に転送される。
また本発明の方法によれば、第１層多結晶シリコン膜の
不要部分を酸化することでメモリセルの浮遊ゲートがパ
ターニングされ、この酸化工程で同時に素子分離酸化膜
が形成される。すなわちメモリセルの浮遊ゲートと素子
分離酸化膜がセルファラインに形成される。このとき多
結晶シリコン膜の露出部分は厚み方向にすべて酸化され
、その後さらに基板シリコンが酸化されるため、耐酸化
性マスクで覆われた多結晶シリコン膜の横方向にはバー
ズビークが入るように酸化が進行する。
不要部分を酸化することでメモリセルの浮遊ゲートがパ
ターニングされ、この酸化工程で同時に素子分離酸化膜
が形成される。すなわちメモリセルの浮遊ゲートと素子
分離酸化膜がセルファラインに形成される。このとき多
結晶シリコン膜の露出部分は厚み方向にすべて酸化され
、その後さらに基板シリコンが酸化されるため、耐酸化
性マスクで覆われた多結晶シリコン膜の横方向にはバー
ズビークが入るように酸化が進行する。
この結果、素子分離酸化膜で挟まれた領域のチャネル幅
方向中央部に浮遊ゲートがパターン形成され、その両側
に制御トランジスタ用のチャネル領域が残される。こう
して得られるＮＡＮＤセル型ＥＥＰＲＯＭのメモリセル
ではその特性にマスク合わせずれの影響がなくなり、ま
た合わせずれに対する余裕が必要ないためメモリセルの
微細化が図られる。
方向中央部に浮遊ゲートがパターン形成され、その両側
に制御トランジスタ用のチャネル領域が残される。こう
して得られるＮＡＮＤセル型ＥＥＰＲＯＭのメモリセル
ではその特性にマスク合わせずれの影響がなくなり、ま
た合わせずれに対する余裕が必要ないためメモリセルの
微細化が図られる。
（実施例）
以下、本発明の詳細な説明する。
第１図は一実施例によるＥＥＰＲＯＭの一つのＮＡＮＤ
セル部のレイアウトである。第２図（ａ） （ｂ）はそ
れぞれ第１図のＡ−Ａ’ およびＢ−Ｂ′断面を示して
いる。また第３図はこの実施例のＮＡＮＤセルの等価回
路である。
セル部のレイアウトである。第２図（ａ） （ｂ）はそ
れぞれ第１図のＡ−Ａ’ およびＢ−Ｂ′断面を示して
いる。また第３図はこの実施例のＮＡＮＤセルの等価回
路である。
この実施例では、４個のメモリセルＭ１〜Ｍ４と２個の
選択トランジスタＳｌ、Ｓ２をそれらのソース、ドレイ
ンを直列接続して一つのＮＡＮＤセルを構成している。
選択トランジスタＳｌ、Ｓ２をそれらのソース、ドレイ
ンを直列接続して一つのＮＡＮＤセルを構成している。
この様なＮＡＮＤセルが複数個マトリクス配列されてメ
モリアレイが構成される。ＮＡＮＤセルのドレインは選
択トランジスタＳ１を介してビット線に接続される。Ｎ
ＡＮＤセルのソースは選択トランジスタＳ２を介して接
地線に接続される。各メモリセルの制御ゲートＣＧＩ−
ＣＧ４はビット線と交差するワード線に接続される。こ
の実施例では、４個のメモリセルで一つのＮＡＮＤセル
を構成しているが、一般に２″個のメモリセルで一つの
ＮＡＮＤセルを構成することができる。
モリアレイが構成される。ＮＡＮＤセルのドレインは選
択トランジスタＳ１を介してビット線に接続される。Ｎ
ＡＮＤセルのソースは選択トランジスタＳ２を介して接
地線に接続される。各メモリセルの制御ゲートＣＧＩ−
ＣＧ４はビット線と交差するワード線に接続される。こ
の実施例では、４個のメモリセルで一つのＮＡＮＤセル
を構成しているが、一般に２″個のメモリセルで一つの
ＮＡＮＤセルを構成することができる。
この実施例のメモリセル構造は、第１図に斜線で示され
、第２図（ａ）の断面図から明らかなように、浮遊ゲー
ト４は素子分離領域まで延在することなく、素子分離酸
化膜で挾まれた素子領域の中央部に局在して配置され、
その浮遊ゲート４の両側の素子分離酸化膜との間に残る
間隙部は制御ゲートＣＧにより制御されるチャネル領域
となっている。したがって等価回路的には、第３図に示
すように、各メモリセルＭ１〜Ｍ４に対して並列にそれ
ぞれに２個ずつの制御トランジスタＴ１１゜Ｔ１２．・
・・、 Ｔ４１． Ｔ４２が接続された状態になる。
、第２図（ａ）の断面図から明らかなように、浮遊ゲー
ト４は素子分離領域まで延在することなく、素子分離酸
化膜で挾まれた素子領域の中央部に局在して配置され、
その浮遊ゲート４の両側の素子分離酸化膜との間に残る
間隙部は制御ゲートＣＧにより制御されるチャネル領域
となっている。したがって等価回路的には、第３図に示
すように、各メモリセルＭ１〜Ｍ４に対して並列にそれ
ぞれに２個ずつの制御トランジスタＴ１１゜Ｔ１２．・
・・、 Ｔ４１． Ｔ４２が接続された状態になる。
この実施例のＮＡＮＤセルの製造工程を次に、第４図お
よび第５図を参照して説明する。第４図は第２図（ａ）
の断面に対応し、第５図は第２図（ｂ）の断面に対応す
る。
よび第５図を参照して説明する。第４図は第２図（ａ）
の断面に対応し、第５図は第２図（ｂ）の断面に対応す
る。
まずｐ型シリコン基板（またはｎ型シリコン基板に形成
されたｐ型ウェル）１１上に、熱酸化によって５０〜２
００人の第１ゲート酸化膜１３、を形成する（第４図（
ａ）、第５図（ａ））。ついで全面に浮遊ゲートを形成
するための第１層多結晶シリコン膜１４を５００〜４０
００人堆積する（第４図（ｂ）、第５図（ｂ））。引続
き全面にシリコン窒化膜１９を堆積しく第４図（Ｃ）、
第５図（Ｃ） ） 、これを反応性イオンエツチングに
よりパターニングして、メモリセルの素子領域（ソース
。
されたｐ型ウェル）１１上に、熱酸化によって５０〜２
００人の第１ゲート酸化膜１３、を形成する（第４図（
ａ）、第５図（ａ））。ついで全面に浮遊ゲートを形成
するための第１層多結晶シリコン膜１４を５００〜４０
００人堆積する（第４図（ｂ）、第５図（ｂ））。引続
き全面にシリコン窒化膜１９を堆積しく第４図（Ｃ）、
第５図（Ｃ） ） 、これを反応性イオンエツチングに
よりパターニングして、メモリセルの素子領域（ソース
。
ドレインおよびチャネル領域）を覆うように耐酸化性マ
スクを形成する（第４図（ｄ）、第５図（ｄ））。そし
て高温熱酸化を行って、第１層多結晶シリコン膜１４を
その膜厚方向についてすべて酸化して浮遊ゲートのチャ
ネル幅方向の分離を行い、さらに基板１１の表面を酸化
して素子分離酸化膜１２を形成する（第４図（ｅ）、第
５図（ｅ））。
スクを形成する（第４図（ｄ）、第５図（ｄ））。そし
て高温熱酸化を行って、第１層多結晶シリコン膜１４を
その膜厚方向についてすべて酸化して浮遊ゲートのチャ
ネル幅方向の分離を行い、さらに基板１１の表面を酸化
して素子分離酸化膜１２を形成する（第４図（ｅ）、第
５図（ｅ））。
このとき、第４図（ｅ）に示されるように、第１層多結
晶シリコン膜１４に対しては大きいバーズビークが入り
、第１層多結晶シリコン膜１４は素子分離酸化膜１２に
より挟まれたチャネル領域中央部を覆うようにパターニ
ングされる。この段階では第１層多結晶シリコン膜１４
はチャネル長方向にはまだ連続している。
晶シリコン膜１４に対しては大きいバーズビークが入り
、第１層多結晶シリコン膜１４は素子分離酸化膜１２に
より挟まれたチャネル領域中央部を覆うようにパターニ
ングされる。この段階では第１層多結晶シリコン膜１４
はチャネル長方向にはまだ連続している。
その後、耐酸化性マスクとして用いたシリコン窒化膜１
９を除去し、ついで酸化膜工・ソチングを行って素子領
域の基板面を露出させる（第４図（ｒ）、第５図（ｆ）
）。そして熱酸化を行って露出した基板表面および第１
層多結晶シリコン膜１４の表面に２００〜４００人の第
２ゲート絶縁膜１３２ 、 １３３を形成する。ここで
は簡単のため、第２ゲート絶縁膜を熱酸化膜単層で形成
する場合を示すが、これを熱酸化膜／ＣＶＤシリコン窒
化膜／熱酸化膜の複合膜により形成してもよい。続いて
選択トランジスタのチャネル領域となる部分を選択的に
エツチング除去して、この部分に熱酸化によって３００
〜５００人の第３ゲート絶縁膜１３４を形成する（第４
図（ｇ）、第５図（ｇ））。
９を除去し、ついで酸化膜工・ソチングを行って素子領
域の基板面を露出させる（第４図（ｒ）、第５図（ｆ）
）。そして熱酸化を行って露出した基板表面および第１
層多結晶シリコン膜１４の表面に２００〜４００人の第
２ゲート絶縁膜１３２ 、 １３３を形成する。ここで
は簡単のため、第２ゲート絶縁膜を熱酸化膜単層で形成
する場合を示すが、これを熱酸化膜／ＣＶＤシリコン窒
化膜／熱酸化膜の複合膜により形成してもよい。続いて
選択トランジスタのチャネル領域となる部分を選択的に
エツチング除去して、この部分に熱酸化によって３００
〜５００人の第３ゲート絶縁膜１３４を形成する（第４
図（ｇ）、第５図（ｇ））。
次に制御ゲートを形成するための１０００〜４０００人
の第２層多結晶シリコン膜１５を全面に堆積する（第４
図（ｈ）、第５図（ｈ））。そしてこれを反応性イオン
エツチングによってパタニングして各メモリセルの制御
ゲート１５１〜１５４と共に、選択トランジスタのゲー
ト電極である選択ゲート１５５，１５６を形成する。こ
のとき同じ耐エツチングマスクを用いて第１層多結晶シ
リコン膜１４をパターニングして、チャネル長方向にも
分離された各メモリセル毎に独立の浮遊ゲート１４１〜
１４４を形成する（第４図（ｉ）。
の第２層多結晶シリコン膜１５を全面に堆積する（第４
図（ｈ）、第５図（ｈ））。そしてこれを反応性イオン
エツチングによってパタニングして各メモリセルの制御
ゲート１５１〜１５４と共に、選択トランジスタのゲー
ト電極である選択ゲート１５５，１５６を形成する。こ
のとき同じ耐エツチングマスクを用いて第１層多結晶シ
リコン膜１４をパターニングして、チャネル長方向にも
分離された各メモリセル毎に独立の浮遊ゲート１４１〜
１４４を形成する（第４図（ｉ）。
第５図（１））。そしてこれらのゲート電極をマスクと
して不純物をイオン注入して、ソース、ドレイン拡散層
であるｎ型層１６を形成した後、全面をＣＶＤ絶縁膜１
７で覆う（第４図（ｊ）、第５図（ｊ））。その後ＣＶ
Ｄ絶縁膜１７にコンタクト孔を開け、フンタクト孔を通
して再度イオン注入してｎ＋型層を形成した後、Ａｐ膜
の蒸着、パターニングによりビット線１８等の金属配線
を形成する（第４図（ｋ）、第５図（ｋ））。
して不純物をイオン注入して、ソース、ドレイン拡散層
であるｎ型層１６を形成した後、全面をＣＶＤ絶縁膜１
７で覆う（第４図（ｊ）、第５図（ｊ））。その後ＣＶ
Ｄ絶縁膜１７にコンタクト孔を開け、フンタクト孔を通
して再度イオン注入してｎ＋型層を形成した後、Ａｐ膜
の蒸着、パターニングによりビット線１８等の金属配線
を形成する（第４図（ｋ）、第５図（ｋ））。
以上のようにしてこの実施例により得られるＮＡＮＤセ
ル型ＥＥＰＲＯＭでは、メモリセルの浮遊ゲートが素子
分離酸化膜で挟まれた素子領域をチャネル幅方向には部
分的に覆うようにパターン形成され、残りの領域は制御
ゲートで制御されるようになっている。このため、浮遊
ゲートに電子が注入されたメモリセルの消去状態でのし
きい値にバラツキがあっても制御ゲートで制御される部
分のしきい値は浮遊ゲートの電位によらず一定値に保た
れ、したがって選択書き込み時或いは読出し時のドレイ
ン電位の選択メモリセルまでの転送が確実に行われるこ
とになる。しかもこの実施例の方法によれば、浮遊ゲー
トと素子分離酸化膜とが自己整合されて形成されるから
、マスク合わせずれの影響かなく、したがってメモリセ
ル特性の安定性が向上する。またマスク合わせ余裕が必
要ないためメモリセルの微細化が可能になる。
ル型ＥＥＰＲＯＭでは、メモリセルの浮遊ゲートが素子
分離酸化膜で挟まれた素子領域をチャネル幅方向には部
分的に覆うようにパターン形成され、残りの領域は制御
ゲートで制御されるようになっている。このため、浮遊
ゲートに電子が注入されたメモリセルの消去状態でのし
きい値にバラツキがあっても制御ゲートで制御される部
分のしきい値は浮遊ゲートの電位によらず一定値に保た
れ、したがって選択書き込み時或いは読出し時のドレイ
ン電位の選択メモリセルまでの転送が確実に行われるこ
とになる。しかもこの実施例の方法によれば、浮遊ゲー
トと素子分離酸化膜とが自己整合されて形成されるから
、マスク合わせずれの影響かなく、したがってメモリセ
ル特性の安定性が向上する。またマスク合わせ余裕が必
要ないためメモリセルの微細化が可能になる。
実施例では、選択トランジスタのゲート電極すなわち選
択ゲートには第２層多結晶シリコン膜のみを用いたが、
第１層多結晶シリコン膜と第２層多結晶シリコン膜を重
ねて、用いてもよい。また浮遊ゲートのパターニングは
、素子分離るの熱酸化工程で同時に第１層多結晶シリコ
ン膜の不要部分を酸化する事により行ったが、熱酸化に
先立って第１層多結晶シリコン膜を選択エツチングして
パターニングしてもよい。
択ゲートには第２層多結晶シリコン膜のみを用いたが、
第１層多結晶シリコン膜と第２層多結晶シリコン膜を重
ねて、用いてもよい。また浮遊ゲートのパターニングは
、素子分離るの熱酸化工程で同時に第１層多結晶シリコ
ン膜の不要部分を酸化する事により行ったが、熱酸化に
先立って第１層多結晶シリコン膜を選択エツチングして
パターニングしてもよい。
その池水発明は上記した実施例に限られるものものでは
なく、その趣旨を逸脱しない範囲で種々変形して実施す
ることができる。
なく、その趣旨を逸脱しない範囲で種々変形して実施す
ることができる。
［発明の効果コ
以上述べたように本発明によれば、メモリセルの浮遊ゲ
ートが素子領域をチャネル幅方向には部分的に覆うよう
にパターン形成され、したがって選択書き込み時或いは
読出し時のドレイン電位の選択メモリセルまでの転送が
確実に行われるＮＡＮＤセル型ＥＥＰＲＯＭが得られる
。しかも、浮遊ゲートと素子領域とが自己整合されて形
成されるから、マスク合わせずれの影響がなく、したが
ってメモリセル特性の向上とメモリセルの微細化が可能
になる。
ートが素子領域をチャネル幅方向には部分的に覆うよう
にパターン形成され、したがって選択書き込み時或いは
読出し時のドレイン電位の選択メモリセルまでの転送が
確実に行われるＮＡＮＤセル型ＥＥＰＲＯＭが得られる
。しかも、浮遊ゲートと素子領域とが自己整合されて形
成されるから、マスク合わせずれの影響がなく、したが
ってメモリセル特性の向上とメモリセルの微細化が可能
になる。
第１図は本発明の一実施例によるＮＡＮＤセル型ＥＥＰ
ＲＯＭのメモリセル・レイアウトを示す図、 第２図（ａ） （ｂ）は第１図のＡ−Ａ’およびＢ−Ｂ
′断面図、 第３図はそのＮＡＮＤセルの等価回路図、第４図（ａ）
〜（ｋ）は第２図（ａ）に対応する実施例の製造工程を
示す断面図、 第５図（ａ）〜（ｋ）は同じく第２図（ｂ）に対応する
実施例の製造工程を示す断面図、 第６図は先願に係るＮＡＮＤセル型ＥＥＰＲＯＭのメモ
リセル・レイアウトを示す図、第７図（ａ） （ｂ）は
第６図のＡ−Ａ’およびＢ−Ｂ′断面図、 第８図はそのＮＡＮＤセルの等価回路図である。 １１・・・ｐ型シリコン基板、１２・・・素子分離酸化
膜、１３・・・ゲート絶縁膜、１４・・・第１層多結晶
シリコン膜（浮遊ゲート）、１５・・・第２層多結晶シ
リコン膜（制御ゲートおよび選択ゲート）、１６・・・
ｎ型層、１７・・・ＣＶＤ絶縁膜、１８・・・ビット線
、１９・・・ＣＶＤシリコン窒化膜、Ｍｌ−Ｍ４・・・
メモリセル、Ｔｉｔ、 Ｔ１２．・・・、 Ｔ４１．
Ｔ４２・・・制御トランジスタ、Ｓｌ、Ｓ２・・・選択
トランジスタ。
ＲＯＭのメモリセル・レイアウトを示す図、 第２図（ａ） （ｂ）は第１図のＡ−Ａ’およびＢ−Ｂ
′断面図、 第３図はそのＮＡＮＤセルの等価回路図、第４図（ａ）
〜（ｋ）は第２図（ａ）に対応する実施例の製造工程を
示す断面図、 第５図（ａ）〜（ｋ）は同じく第２図（ｂ）に対応する
実施例の製造工程を示す断面図、 第６図は先願に係るＮＡＮＤセル型ＥＥＰＲＯＭのメモ
リセル・レイアウトを示す図、第７図（ａ） （ｂ）は
第６図のＡ−Ａ’およびＢ−Ｂ′断面図、 第８図はそのＮＡＮＤセルの等価回路図である。 １１・・・ｐ型シリコン基板、１２・・・素子分離酸化
膜、１３・・・ゲート絶縁膜、１４・・・第１層多結晶
シリコン膜（浮遊ゲート）、１５・・・第２層多結晶シ
リコン膜（制御ゲートおよび選択ゲート）、１６・・・
ｎ型層、１７・・・ＣＶＤ絶縁膜、１８・・・ビット線
、１９・・・ＣＶＤシリコン窒化膜、Ｍｌ−Ｍ４・・・
メモリセル、Ｔｉｔ、 Ｔ１２．・・・、 Ｔ４１．
Ｔ４２・・・制御トランジスタ、Ｓｌ、Ｓ２・・・選択
トランジスタ。
Claims (2)
- （１）半導体基板上に浮遊ゲートと制御ゲートが積層さ
れ、浮遊ゲートと基板との間でトンネル電流により電荷
のやりとりをして書き込みおよび消去を行う書き替え可
能なメモリセルが複数個ずつ直列接続されてＮＡＮＤセ
ルを構成し、このＮＡＮＤセルがマトリクス配列されて
メモリアレイが構成される不揮発性半導体メモリ装置に
おいて、 前記ＮＡＮＤセルの浮遊ゲートは、そのチャネル幅方向
が素子分離酸化膜により挟まれた素子領域の中央部に局
在するように基板表面に第１ゲート絶縁膜を介して形成
され、 前記制御ゲートは、前記素子分離酸化膜と浮遊ゲートの
間隙部の素子領域の基板表面に第２ゲート絶縁膜を介し
て対向している、 ことを特徴とする不揮発性半導体メモリ装置。 - （２）半導体基板上に浮遊ゲートと制御ゲートが積層さ
れ、浮遊ゲートと基板との間でトンネル電流により電荷
のやりとりをして書き込みおよび消去を行う書き替え可
能なメモリセルが複数個ずつ直列接続されてＮＡＮＤセ
ルを構成し、このＮＡＮＤセルがマトリクス配列されて
メモリアレイが構成される不揮発性半導体メモリ装置を
製造する方法であって、 半導体基板上に第１ゲート絶縁膜を形成し、この上に前
記浮遊ゲート用の第１層多結晶シリコン膜を堆積する工
程と、 前記第１層多結晶シリコン膜上に、前記メモリセルのチ
ャネル長方向には連続しチャネル幅方向にはチャネル領
域を覆うように耐酸化性マスクを形成する工程と、 高温熱酸化を行って、前記第１層多結晶シリコン膜の露
出している部分およびその下の基板を、前記第１層多結
晶シリコン膜に対してバーズビークが入るように酸化す
ることにより、前記第１層多結晶シリコン膜をメモリセ
ルのチャネル幅方向についてパターニングすると同時に
素子分離酸化膜を形成する工程と、 パターニングされた前記第１層多結晶シリコン膜および
これと前記素子分離酸化膜に挾まれた領域の基板面に第
２ゲート絶縁膜を形成した後、第２層多結晶シリコン膜
を堆積する工程と、 前記第２層多結晶シリコン膜上に耐エッチングマスクを
形成し、このマスクを用いて前記第２層多結晶シリコン
膜を選択エッチングし、引き続き前記第１層多結晶シリ
コン膜を選択エッチングして、前記第２層多結晶シリコ
ン膜による制御ゲートを形成すると共に、前記第１層多
結晶シリコン膜をチャネル長方向に分離して浮遊ゲート
を形成する工程と、 を有することを特徴とする不揮発性半導体メモリ装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017926A JP2856811B2 (ja) | 1990-01-30 | 1990-01-30 | 不揮発性半導体メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017926A JP2856811B2 (ja) | 1990-01-30 | 1990-01-30 | 不揮発性半導体メモリ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03224265A true JPH03224265A (ja) | 1991-10-03 |
| JP2856811B2 JP2856811B2 (ja) | 1999-02-10 |
Family
ID=11957377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017926A Expired - Fee Related JP2856811B2 (ja) | 1990-01-30 | 1990-01-30 | 不揮発性半導体メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2856811B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100295150B1 (ko) * | 1997-12-31 | 2001-07-12 | 윤종용 | 비휘발성메모리장치의동작방법과상기동작을구현할수있는장치및그제조방법 |
| WO2001073846A1 (en) * | 2000-03-29 | 2001-10-04 | Hitachi, Ltd. | Semiconductor device |
| JP2003504872A (ja) * | 1999-07-09 | 2003-02-04 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ｎａｎｄ型フラッシュメモリデバイスに対する信頼性および性能を改善するための選択ゲートを形成する新しい方法 |
| US6677633B2 (en) | 2002-09-24 | 2004-01-13 | Hitachi, Ltd. | Semiconductor device |
-
1990
- 1990-01-30 JP JP2017926A patent/JP2856811B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100295150B1 (ko) * | 1997-12-31 | 2001-07-12 | 윤종용 | 비휘발성메모리장치의동작방법과상기동작을구현할수있는장치및그제조방법 |
| JP2003504872A (ja) * | 1999-07-09 | 2003-02-04 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ｎａｎｄ型フラッシュメモリデバイスに対する信頼性および性能を改善するための選択ゲートを形成する新しい方法 |
| WO2001073846A1 (en) * | 2000-03-29 | 2001-10-04 | Hitachi, Ltd. | Semiconductor device |
| US6570206B1 (en) | 2000-03-29 | 2003-05-27 | Hitachi, Ltd. | Semiconductor device |
| US6677633B2 (en) | 2002-09-24 | 2004-01-13 | Hitachi, Ltd. | Semiconductor device |
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| Publication number | Publication date |
|---|---|
| JP2856811B2 (ja) | 1999-02-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |