JPH10223867A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH10223867A
JPH10223867A JP9026458A JP2645897A JPH10223867A JP H10223867 A JPH10223867 A JP H10223867A JP 9026458 A JP9026458 A JP 9026458A JP 2645897 A JP2645897 A JP 2645897A JP H10223867 A JPH10223867 A JP H10223867A
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和裕 清水
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浩 渡部
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祐司 竹内
Seiichi Aritome
誠一 有留
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Abstract

(57)【要約】 【課題】素子面積の縮小を行う場合にも、形成が容易で
あり、かつその抵抗を低減できるような共通信号線（ソ
ース線）を含む半導体装置を提供する。 【解決手段】積層ゲート上部のゲート部材３は、素子領
域１と交差するように、選択ゲートＳＧＢ、ＳＧＳと、
その間の複数のメモリセルの制御ゲートＣＧ1 〜ＣＧ16
を構成する。素子領域１の上層に並行するように金属配
線８が設けられ、ビット線ＢＬ、ビット線ＢＬ複数本お
きのソース線ＳＬを構成する。ソース線は、ビット線コ
ンタクトＣＢと同じように、ソース線コンタクトＣＳに
低抵抗の金属からなる導電部材６を介して導かれる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係わ
り、特に不揮発性半導体記憶装置のコンタクト技術及び
配線技術の改良に関する。
【０００２】
【従来の技術】半導体装置、特に半導体メモリの大容量
化、高速化を行うためには素子の微細化が重要であり、
特にＤＲＡＭやＥＥＰＲＯＭに代表される大容量半導体
メモリではその要請が顕著である。
【０００３】ＥＥＰＲＯＭは、電気的にデータの書き換
えが可能な不揮発性半導体メモリであり、電荷蓄積層と
制御ゲートの積層構造を持つＭＯＳトランジスタ構造の
メモリセルを用いたものが知られている。
【０００４】図４５，図４６は、ＥＥＰＲＯＭの一つで
ある一般的なＭＯＳ型ＦＥＴ構成のＥＥＰＲＯＭのメモ
リセルの構造を示す。図４５は平面図であり、図４６
は、図４５のＦ４６−Ｆ４６断面図である。Ｐ型シリコ
ン基板あるいはＰウェル１６に素子分離絶縁膜１７が形
成され、その下にはチャネルストッパとしてＰ+ 型層が
形成されている。このように、選択酸化にて素子分離
（ＬＯＣＯＳ素子分離）された基板上のチャネル領域全
面にトンネル電流が流れ得る薄い第１ゲート絶縁膜１８
が形成される。この絶縁膜１８上に電荷蓄積層１９が形
成され、この上にさらに第２ゲート絶縁膜２０を介して
制御ゲート２１が形成されている。電荷蓄積層１９と制
御ゲート２１は、チャネル長方向において同じマスクを
用いて連続的にエッチングされることによりそのエッジ
が揃えられる。そして、これらの積層ゲート（１９，２
１）をマスクとして不純物をイオン注入してソース、ド
レインとなるＮ+ 型層２２が形成されている。
【０００５】また、図４７は、トレンチ素子分離を用い
た場合の断面図を示す。この断面は、上記Ｆ４６−Ｆ４
６断面と比較対象となる部分に相当する。Ｐ型シリコン
基板あるいはＰウェル１６に素子分離用トレンチ溝（１
７）が形成され、トレンチ溝内部に素子分離用絶縁材
料、例えば、ＳｉＯ2 部材１７が埋め込まれている。ト
レンチ溝下部にはチャネルストッパとしてＰ+ 型層が形
成されている。このように、トレンチにより素子分離さ
れた基板上のチャネル領域全面に、トンネル電流が流れ
得る薄い第１ゲート絶縁膜１８が形成される。この絶縁
膜１８上に電荷蓄積層１９が形成され、この上にさらに
第２ゲート絶縁膜２０を介して制御ゲート２１が形成さ
れている。トレンチ素子分離を用いることにより、制御
ゲートに平行な方向の微細化が期待できる。
【０００６】以上のようなメモリセルを用いた不揮発性
半導体メモリ装置には、メモリセルを直列あるいは並列
に配置することにより、いくつかのメモリセルアレイ構
成が提案されている。
【０００７】図４８は、ＮＯＲ型セルの構成を示す平面
図である。ＮＯＲ型セルは、２つのメモリセルのドレイ
ンを共通にした並列接続を行い、並列接続点に列線（ビ
ット線）がコンタクトするようにセルを配置した構成で
ある。ＮＯＲ型セル構成では、素子分離された半導体基
板上にビット線コンタクト部を設けて２つのセルトラン
ジスタで共用し、セルトランジスタのもう一方のソース
側は素子分離をせずに共通配線（拡散ソース領域）とし
ている。ビット線コンタクト（ドレインコンタクト）領
域及び拡散ソース領域は、セルトランジスタが設けられ
ている半導体基板あるいはＰ型ウェルとは逆極性のＮ型
になっており、必要に応じてその不純物濃度が所望の値
になるように不純物注入が行われている。
【０００８】ＮＯＲ型セルにおいて、電荷蓄積層への電
子注入による書き込みは、例えば、制御ゲート（ワード
線）に１０Ｖ、ドレイン（ビット線）に５Ｖを印加し、
ドレイン近傍における横方向高電界によりチャネルホッ
トエレクトロンを発生させ、このホットエレクトロンの
注入により達成される。一方、電荷蓄積層からの電子引
き抜きによる消去は、例えば、制御ゲート（ワード線）
に０Ｖ、ソース領域（ソース線〜ソース拡散領域）に１
２Ｖを印加して、ソース領域とオーバーラップする電荷
蓄積層とソース領域の間でのＦ−Ｎ（Fowler-Nordheim
）トンネリングによって達成される。
【０００９】このようなＮＯＲ型セル構成のメモリセル
アレイにおいて、高速化あるいは大容量化を行うため
に、寸法の縮小による微細化が強く望まれている。制御
ゲート方向における微細化には、先に示したトレンチ素
子分離が有効である。一方、制御ゲート方向に垂直な方
向、つまりビット線方向の微細化には、制御ゲート長及
び制御ゲート間隔の縮小が極めて重要となる。
【００１０】共通ソース線を制御ゲートと平行にかつ制
御ゲート間に形成することは、メモリセルの微細化を行
う上で非常に問題となる。例えば、最小寸法を０．２５
μｍと考えた場合、素子分離領域の長方向幅は、２つの
セルトランジスタの制御ゲート長分とビット線コンタク
ト幅及び制御ゲートとコンタクトの間の余裕を足した分
となり、例えば制御ゲート長０．２５μｍ、コンタクト
サイズ０．３μｍ、コンタクトと制御ゲートの間の余裕
を０．１５μｍと想定するならば１．１μｍとなる。一
方、素子分離領域の短方向幅は素子分離領域幅であり、
例えば０．２５μｍとなる。このような微細なパターン
をリソグラフィー技術を用いて転写し、フィールド絶縁
厚膜あるいはトレンチ溝を形成することは極めて困難で
あり、近接効果やレジストの引きつり等の影響によりパ
ターンの歪みが生じてしまう。特に、ゲート長方向の寸
法の歪は、ソース領域と制御ゲート間の寸法ずれを生じ
させるため、消去ばらつき等の原因となる、しきい電圧
のばらつきを引き起こす可能性があり、重大な問題とな
る。
【００１１】このような問題を解決するために、Self-A
ligned-Source （ＳＡＳ）法が用いられる。図４９にＳ
ＡＳを用いた場合のメモリセルアレイの一例を示す。素
子分離領域は、ビット線方向に平行なライン状に設け
る。その後、ゲート酸化膜、電荷蓄積層（Ｆ．Ｇ；フロ
ーティングゲート）、ゲート絶縁膜（ＯＮＯ；酸化膜／
窒化膜／酸化膜の３層構造）、制御ゲート（ポリシリコ
ン（POLY）及びＷＳｉの積層構造）を形成する。このと
き、制御ゲート上にはＳｉＯ2 以外のマスク材料、例え
ばＳｉＮを設ける。制御ゲートまで形成した後に、全面
をレジストで覆い、共通ソース線を形成する領域をリソ
グラフィーによって開口する（図４９（ａ））。
【００１２】そして、ＳｉＮやＳｉと選択比の高いＳｉ
Ｏ2 のＲＩＥ条件を用いてドライエッチングし、開口部
内の素子分離膜を除去する。高選択比条件とすること
で、制御ゲートや半導体基板が削れることなく素子分離
膜が除去できるため、拡散ソース領域が制御ゲートに対
して合わせずれを生じることなく形成できる。エッチン
グ後、再度リソグラフィー技術によって拡散ソース領域
が開口したレジストパターンを形成し、Ｎ型不純物、例
えばリンやヒ素等をイオン注入して共通の拡散ソース領
域を形成する（図４９（ｂ））。ＳＡＳ法を用いること
でビット線方向の微細化が可能となる。図４８のＦ４９
−Ｆ４９は上記のようなＳＡＳを用いた構造となってい
る。
【００１３】しかし、ＳＡＳ法では、いったん素子分離
を行った後に、部分的に素子分離膜を除去してから不純
物イオン注入を行って拡散ソース領域を形成するため、
トレンチ素子分離法を用いた場合には、ソース線の形成
が困難となる。上記ＮＯＲ型セルでは、一般的にチャネ
ルホットエレクトロン注入を用いた書き込み方式を用い
るので、トレンチ素子分離されたビット線コンタクト間
のパンチスルー耐圧は、書き込み時にメモリセルのドレ
イン部に印加される電圧（６Ｖ程度）よりも高くする必
要がある。そのため、トレンチ溝の深さに関し、従来の
選択酸化、いわゆるＬＯＣＯＳ素子分離で形成されるフ
ィールド酸化膜厚と同程度（３００ｎｍ〜４００ｎｍ）
にしなければならない。トレンチ溝内のＳｉＯ2 を除去
した後のトレンチ溝には、トレンチ溝深さ分の段差があ
るために、イオン注入してもソース線が形成されない問
題が生じる。
【００１４】さらに、０．２５μｍルールを用いた場
合、制御ゲート長さが０．２５μｍ程度となるため、制
御ゲートと自己整合的にソース領域に１×１０15ｃｍ-2
以上の高不純物量をイオン注入すると、注入後の熱処理
によって不純物が制御ゲート下に拡散してしまう。この
結果、実行チャネル長が短くなり、パンチスルーを起こ
す問題が生じる。従って、ソース線への高濃度の不純物
イオン注入は極めて困難であることが予想される。この
ことは、ソース線の形成が困難であることと共に、ソー
ス線抵抗の増大を招くことが考えられ、セル電流の低下
やしきい電圧のばらつき等の問題が生じる。
【００１５】図５０は、複数のメモリセルをそれらのソ
ース、ドレイン拡散層を共用して直列接続したＮＡＮＤ
型セルの構成を示す平面図である。ＮＡＮＤ型セルの配
置構成は、上記ＮＯＲ型セル構成よりもセル占有面積を
小さくできる（例えば、特願昭６２−２３９４４号）。
メモリセルトランジスタＭＣ1 〜8 が直列接続された１
つのＮＡＮＤセル群は、ビット線方向に沿ってライン状
に素子分離されている。斜線は制御ゲート（ワード線）
下の電荷蓄積層（フローティングゲートＦＧ）を示して
いる。１つのＮＡＮＤセル群の一端側のドレインＤは、
選択ゲートトランジスタＳＧ１を介して図示しないビッ
ト線に接続され（ビット線コンタクトＢＣ）、他端側の
ソースは、別の選択ゲートトランジスタＳＧ２を介して
拡散ソース線Ｓに接続されている。ビット線コンタクト
ＢＣは、各ＮＡＮＤセル群毎に１つ設けられ、拡散ソー
ス線は素子分離されずに各ＮＡＮＤセル群が全て共通の
ソース線につながっている。
【００１６】ＮＡＤＮ型セル構成のメモリセルでは、消
去及び書込み共に電荷蓄積層と基板との間の電荷のやり
とりを利用する。図５１、図５２は、ＮＡＮＤセル構成
のメモリセルアレイの動作電位関係を示している。以下
説明する。
【００１７】消去は、制御ゲートに低電位（例えば０
Ｖ）を与え、ソース、ドレイン、基板に高電位（例えば
２０Ｖ）を与え、トンネル現象を利用して電荷蓄積層か
らの電子放出を行い、しきい電圧が負になることで、例
えば“０”状態とする。
【００１８】一方、ゲート書き込み時には、制御ゲート
に高電位（例えば２０Ｖ）を与え、ソース、ドレイン、
基板に低電位（例えば０Ｖ）を与えて電荷蓄積層へ電子
注入を行い、しきい電圧が正になることで、例えば
“１”状態とする。
【００１９】ＮＡＮＤ型セル構成では、書き込みは、選
択した制御ゲートにつながる全てのトランジスタにおい
て同時に行われる。従って、しきい電圧を正にする
“１”書き込みセルとしきい電圧を負のままにする
“０”書き込みセルが同一制御ゲートに連なることとな
る。このような書き込みに選択性を持たせるために以下
に示す書き込み方式を用いる。
【００２０】図５１では、“１”書き込みする選択セル
のビット線に０Ｖを印加し、“０”書き込みする選択セ
ルのビット線には中間電位（例えば８Ｖ）を印加する。
選択セルに中間電位を転送するために、非選択の制御ゲ
ートには中間電圧よりも高い電圧（例えば１０Ｖ）を印
加する。ソース線側の選択トランジスタのゲートには０
Ｖを印加して、書き込み時にビット線とソース線の間に
流れる貫通電流を無くして中間電圧を作る周辺昇圧回路
の昇圧能力を高める。一方、ビット線側の選択トランジ
スタのゲートには非選択制御ゲートと同じ１０Ｖを印加
して中間電位を転送する。
【００２１】図５２では、“０”書き込みするビット線
のビット線側選択トランジスタのゲートに低電圧（例え
ば３Ｖ）、ビット線にも低電圧（例えば３Ｖ）を印加し
て選択トランジスタをカットオフする方法をとる。ソー
ス側の選択トランジスタは、図５１と同様にカットオフ
してビット線全体をフローティング状態にする。この状
態では、選択された制御ゲートに高電圧（例えば２０
Ｖ）が印加されたとき、制御ゲートの電位によって
“０”書き込みする非選択セルのチャネル電位もまた容
量カップリングして上昇し、“０”書き込みする非選択
セルのゲートに印加される電界が下がり、“１”書き込
みを抑制する。“０”書き込みする非選択セルのチャネ
ル電位を効率的に上昇させるために、非選択制御ゲート
にも中間電位（例えば８Ｖ）を印加する。
【００２２】データの読み出しは“１”、“０”状態の
しきい電圧の正負を利用して行なう。すなわち、ソース
及び選択された制御ゲートに低電位（例えば０Ｖ）を与
え、選択されたビット線に読み出し用電位（例えば１
Ｖ）を与え、セルトランジスタに流れる電流の有無で
“０”、“１”の判別を行なう。このとき、選択ビット
線につながる非選択セルが全てオン状態になるように
“１”状態のセルトランジスタのしきい電圧よりも高い
電圧（例えば５Ｖ）を非選択の制御ゲート全てに印加す
る。以上のように、ＥＥＰＲＯＭでは、電荷蓄積層と基
板間において酸化膜のトンネル電流を利用してデータ消
去、書き込みを行い、同様に電荷蓄積層直下の酸化膜／
基板界面にチャネルを形成して読み出しを行っている。
【００２３】このようなＮＡＮＤ型セルアレイ構成で
は、ＮＯＲ型セルアレイ構成と比較すると、ビット線コ
ンタクトは、数個のメモリセル（例えば１６個）に対し
て１つ設ければ良い。従って、コンタクト領域の面積が
減少し、セル面積を著しく小さくすることが可能とな
る。換言すれば、もともとビット線方向の微細化に優れ
ているといえる。そして、さらにトレンチ素子分離を用
いればセル面積の非常に小さなメモリセルを形成するこ
とが可能となる。１９９４年のＩＥＤＭにおいて、有留
等が報告したトレンチ素子分離ＮＡＮＤセルでは最小寸
法０．２５μｍルールにおいてセル面積を０．３１μｍ
2 にまで縮小可能である。
【００２４】ところが、ＮＡＮＤ型セルアレイ構成にお
いて、例えば０．２５μｍルールを用いた場合、拡散ソ
ース線に高濃度不純物注入を行うと、拡散ソース線に隣
接する選択トランジスタのパンチスルー耐圧が著しく低
下して書き込み時にカットオフできなくなる問題が生じ
る。そのため、高濃度不純物注入を制限する必要があ
り、ＮＯＲ型セルと同様、ソース線抵抗の増大はやむを
得ない。
【００２５】ＮＡＮＤ型セルアレイでは、拡散ソース線
の抵抗が高くなると、拡散ソース線での電位降下が無視
できなくなり、これが読み出し時にしきい電圧分布の広
がりを生じさせる。拡散ソース線は、数個のＮＡＮＤ列
毎に金属バイパスに置き換えられて配線される。これは
拡散ソース線の抵抗を低減するためであるが、金属ビッ
ト線が各ＮＡＮＤ列上に存在するために、各ＮＡＮＤ列
毎にコンタクトを設けて拡散ソース線とシャントするこ
とはできない。そのためシャント領域から最も離れて設
けられているＮＡＮＤ列は、ソース線の抵抗の影響を最
も受けることになる。
【００２６】すなわち、書き込み時に、上記ＮＡＮＤ列
内の選択メモリセルが書き込まれるメモリセルのうち、
最も早く書き込まれるセルであった場合に、上記セルが
書き込まれて“１”状態となった時、他のセルは未だ
“０”状態であることが考えられる。この時、ベリファ
イ読み出しにより、上記ＮＡＮＤ列以外のＮＡＮＤ列の
セル電流は上記ＮＡＮＤ列のセル電流よりもはるかに大
きいため、上記ＮＡＮＤ列のソース電位はソース抵抗と
セル電流により電位降下が発生する。これは上記ＮＡＮ
Ｄ列内の選択セルのしきい電圧を、見かけ上高く見せ
る。この結果、本来書き込み終了となるべきしきい電圧
よりも低い状態で書き込み終了となる。これにより、書
き込み後のしきい電圧分布の広がりが発生する。
【００２７】このような問題は、１つのメモリセルの書
き込み後のしきい電圧を２つ以上にして１つのメモリセ
ルに２値以上の情報を持たせるような多値方式を用いた
場合、１つのしきい電圧の分布広がりが大きいと、書き
込み電圧や読み出し電圧が極めて高くなり、書き込み速
度の大幅な低下やセルへのディスターブの問題が顕著に
なるといった問題も生じる。
【００２８】なお、上記拡散ソース線は、一般化してセ
ルアレイの共通信号線と言い替えることができる。従っ
て、以上の問題は、不揮発性半導体メモリ装置に限った
問題ではなく、セルアレイの共通信号線を含む半導体メ
モリ装置あるいは半導体装置全般に関する。また、その
アレイ構成は、ＮＯＲ型セル構成やＮＡＮＤ型セル構成
に限ったものではない。さらに、ここでは０．２５μｍ
ルールの場合について述べているが、これに限ったもの
ではない。
【００２９】
【発明が解決しようとする課題】このように従来では、
メモリ装置の微細化を行って素子面積の縮小を図る場合
に、共通信号線、例えばソース線の形成が困難であり、
かつソース線の抵抗が高くなるといった問題があった。
【００３０】この発明の課題は、上記のような事情を考
慮し、素子面積の縮小を行う場合にも、形成が容易であ
り、かつその抵抗を低減できるような共通信号線を含む
半導体装置及びその製造方法を提供することにある。
【００３１】
【課題を解決するための手段】この発明の半導体装置
は、半導体基板と、前記半導体基板上に設けられた複数
の素子分離領域と、前記素子分離領域によってストライ
プ状に分離された複数の第１半導体領域と、メモリセル
アレイとして構成するため前記第１半導体領域に交差す
るように、かつ、所定の間隔を保って設けられた複数の
ゲート部材と、前記ゲート部材相互間における前記第１
半導体領域表面に設けられた、前記半導体基板とは逆の
導電型を持つ第２半導体領域と、前記メモリセルアレイ
を覆う層間絶縁膜と、第１の隣り合う前記ゲート部材相
互間における前記第２半導体領域の各々に電気的に接続
され、かつ、第２の隣り合う前記ゲート部材相互間にお
ける前記第２半導体領域の各々に電気的に接続される第
１導電部材と、前記第１の隣り合う前記ゲート部材相互
間における前記第１導電部材各々に対して電気的に接続
するように設けられ、かつ、前記第２の隣り合う前記ゲ
ート部材相互間における前記第１導電部材各々共通に電
気的に接続するように前記ゲート部材相互間に沿って設
けられる第２導電部材と、各々が所定の前記第２導電部
材の対応部分と電気的に接続するため互いに離間しなが
ら前記ゲート部材と交差するように設けられた電位供給
用の配線とを具備したことを特徴とする。
【００３２】また、この発明の半導体装置は、半導体基
板と、前記半導体基板上に設けられた複数の素子分離領
域と、前記素子分離領域によって分離された複数の第１
半導体領域と、メモリセルアレイとして構成するため前
記第１半導体領域に交差するように、かつ、所定の間隔
を保って設けられた複数のゲート部材と、前記ゲート部
材相互間における前記第１半導体領域表面に設けられ
た、前記半導体基板とは逆の導電型を持つ第２半導体領
域と、前記メモリセルアレイを覆う層間絶縁膜と、前記
層間絶縁膜上で前記第１半導体領域に沿って設けられ
る、複数のビット線及び前記ビット線複数本おきに配置
される複数のソース線と、第１の隣り合う前記ゲート部
材相互間における前記第２半導体領域と前記ビット線と
を結合するため前記第２半導体領域各々に対応して個々
に設けられ、かつ、第２の隣り合う前記ゲート部材相互
間における前記第２半導体領域と前記ソース線とを結合
するため前記第２半導体領域共通に対応するように設け
られる導電部材とを具備したことを特徴とする。
【００３３】この発明によれば、導電部材（第２導電部
材）により、電位供給用の共通信号線としての例えばソ
ース線と繋がる第２半導体領域は電気的に同電位とな
る。従って導電部材（第２導電部材）として低抵抗の部
材を選べば、第２半導体領域に電位を供給する信号線の
低抵抗化が容易に達成できる。
【００３４】さらに、この発明の半導体装置の製造方法
は、半導体基板上に複数の素子分離領域を形成する工程
と、メモリセルアレイとして構成するため前記素子分離
領域によって分離された第１半導体領域に交差するよう
に、かつ、互いに所定の間隔を保つように複数のゲート
部材を形成する工程と、少なくとも前記ゲート部材をマ
スクにして前記第１半導体領域表面に前記半導体基板と
は逆の導電型を持つ第２半導体領域を形成する工程と、
前記メモリセルアレイを覆う層間絶縁膜を形成する工程
と、第１の隣り合う前記ゲート部材相互間における前記
第２半導体領域に対応して、かつ、第２の隣り合う前記
ゲート部材相互間における前記第２半導体領域に対応し
て前記層間絶縁膜に開口部を形成し少なくともこの開口
部に導電部材を形成する工程と、各々前記第１の隣り合
う前記ゲート部材相互間における前記導電部材の対応部
分と結合するビット線及び前記第２の隣り合う前記ゲー
ト部材相互間における前記導電部材の対応部分と結合す
るソース線を前記ゲート部材と交差させるように形成す
る工程とを具備し、前記導電部材は、前記第２の隣り合
う前記ゲート部材相互間における前記第２半導体領域が
共通接続されるように、前記第２の隣り合う前記ゲート
部材相互間に沿って連続して形成されることを特徴とす
る。
【００３５】この発明によれば、導電部材の加工工程に
おいて寸法制御マージンを広くすると共に、微細化に非
常に有利となる。また、ビット線とソース線のコンタク
トは同時に行われ工程の簡略化に寄与する。また、同一
コンタクト内に別の低抵抗率の導電体を埋め込むこと
で、工程の増加を行わずにコンタクト抵抗の低抵抗化及
び信号線の低抵抗化が図れる。
【００３６】
【発明の実施の形態】図１は、この発明の第１の実施形
態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの
要部の構成を示す平面図である。また、図２〜図４は、
図１の構成の製造工程を順に示す平面図、図５（ａ）〜
（ｅ）は、図１の構成の製造工程と共に形成される周辺
トランジスタ（ＭＯＳトランジスタ）回路の製造工程を
順に示す平面図である。図６〜図１０の（ａ），
（ｂ），（ｃ）は、図１の構成の製造工程を順に示す各
部の断面図であり、図１〜図４それぞれに示す断面線
（対応する図番号と添字ａ〜ｃで示す）に対応する。ま
た、図６〜図１０の（ｄ）は、図５（ａ）〜（ｅ）の製
造工程に対応する要部の断面図である。
【００３７】図１０を参照しながら図１の構成を説明す
る。半導体基板領域上の素子領域（第１半導体領域）１
は、素子分離領域２によって素子分離され、ストライプ
状に配置される。素子分離領域２は、部分的にトレンチ
（溝）が形成され、トレンチ内に絶縁部材（例えば酸化
膜）が埋め込まれている。素子分離領域２は、この他、
部分的に半導体基板を酸化したフィールド絶縁部材（例
えば酸化膜）であってもよい。ソース・ドレイン領域
は、半導体基板領域とは逆の導電型を有した不純物拡散
層（第２半導体領域）であって、熱拡散あるいはイオン
注入によって不純物が導入され形成される。
【００３８】メモリセル（Cell）の積層ゲートは、メモ
リセルをマトリクス状に構成するためストライプ状の素
子領域１に交差し、かつ所定の間隔を保って設けられて
いる。この積層ゲートは、チャネル領域上において、薄
い第１ゲート絶縁膜９（トンネル酸化膜９）が形成さ
れ、この絶縁膜９上に電荷蓄積層（フローティングゲー
ト）１０が形成され、この上にさらに第２ゲート絶縁膜
１１を介してゲート電極（制御ゲート）３が形成されて
いる。
【００３９】上記第１ゲート絶縁膜９（トンネル酸化膜
９）は、ゲート電極と半導体基板間に印加される電圧に
よって電荷蓄積層と半導体基板間で電荷授受が可能な厚
さの絶縁膜であり、例えば、膜厚１０ｎｍ以下の酸化膜
あるいは窒化膜または酸化窒化膜等で構成される。電荷
蓄積層は、例えば不純物ドーピングにより電気伝導率が
高い多結晶シリコン材あるいは非晶質シリコン材等であ
る。また、第２ゲート絶縁膜１１は、電荷蓄積層１０と
制御ゲート３間を電気的に分離するための、例えば酸化
膜あるいは窒化膜あるいは酸化窒化膜あるいは酸化膜と
窒化膜の積層膜である。このような積層ゲートは絶縁膜
（例えば窒化膜等）２５に覆われ、層間絶縁膜２６が形
成されている。
【００４０】積層ゲート上部のゲート電極３は、ストラ
イプ状の素子領域１と交差するように配置される。すな
わち、ゲート電極３は、２つの選択トランジスタの選択
ゲートＳＧＢ、ＳＧＳと、その間の複数のメモリセルの
制御ゲートＣＧ1 〜ＣＧ16を構成する（１つのユニット
アレイ）。１つのユニットアレイは、選択ゲートＳＧＢ
側で別のユニットアレイと１つのビット線コンタクトＣ
Ｂを共有し、直列に接続される。ユニットアレイは、選
択ゲートＳＧＳ側で別のユニットアレイのソースと共有
する。素子領域１の上層に並行するように金属配線８が
設けられている。金属配線８は、周辺配線材として機能
する。図１では、ビット線ＢＬ、ビット線ＢＬ複数本お
きのソース線ＳＬとして設けられている。
【００４１】この発明において、ソース線ＳＬは、ビッ
ト線ＢＬ〜ドレインコンタクト（ビット線コンタクトＣ
Ｂ）と同じように、ソース線コンタクト部に金属部材を
介して導かれる。ソース線コンタクトＣＳ，ＣＳd を構
成するため、第１、第３の導電部材（４，７）、第２の
導電部材（６）が用いられている。第１、第３の導電部
材は、拡散ソース領域と第２の導電部材の間、及び、第
２の導電部材とソース線の間を接続する埋め込み用部材
である。導電部材４，７は、例えば、不純物ドーピング
により電気伝導率が高い多結晶シリコン材あるいは非晶
質シリコン材である。導電部材６は、ソース線としての
金属配線をコンタクト部に低抵抗で接続するために形成
されている。導電部材６は、例えば、導電部材４よりも
低抵抗率を有するＷ等の高融点金属材あるいはＡｌ等の
低抵抗金属である。
【００４２】図１の構成の製造方法を説明する。まず、
図２及び図６を参照する。メモリセルは、トンネル酸化
膜９上に多結晶シリコンあるいは非晶質シリコン材に不
純物をドーピングして形成された電荷蓄積層１０、電荷
蓄積層１０上に第２ゲート絶縁膜１１となる絶縁膜（例
えばＯＮＯ膜）、その絶縁膜１１上に制御ゲートとなる
ゲート電極３（多結晶シリコンあるいは非晶質シリコン
材）を積層状に堆積し、スタックゲート加工を行って形
成される。なお、ゲート電極３（制御ゲート）は、抵抗
低減のためにＷＳｉやＭｏＳｉ等を積層したポリサイド
を用いても良い。
【００４３】選択ゲートＳＧ（ＳＧＢ，ＳＧＳ）は、ト
ンネル酸化膜９あるいはトンネル酸化膜９よりも厚い絶
縁膜上に、例えばメモリセルと同様に電荷蓄積層１０、
絶縁膜１１、選択ゲートとなるゲート電極３を積層状に
堆積して形成される。ただし、この場合、制御ゲート方
向に並ぶ各電荷蓄積層１０が電気的に接続される必要が
ある。具体的には、電荷蓄積層１０に直接コンタクトを
取るために部分的にゲート電極３を除去しても良い。あ
るいは電荷蓄積層１０と選択ゲートをシャントしても良
い。また、絶縁膜１１を部分的あるいは全面除去しても
良い。
【００４４】周辺トランジスタは、図５（ａ）に示すよ
うに、ゲート絶縁膜上にゲート電極１２を形成してな
る。ゲート電極１２はメモリセルの電荷蓄積層１０の部
材を用いても良い。あるいは電荷蓄積層１０の部材を除
去してゲート電極３を直接配置しても良い。あるいは選
択ゲートと同様に電荷蓄積層１０とゲート電極３を積層
状に配置した後にシャントしても良い。また、図１０
（ｄ）に示すように、周辺トランジスタのゲート電極１
２は積層ゲートと同様、層間絶縁膜２６とは異なる絶縁
膜で覆われてもよい。
【００４５】メモリセル、選択ゲートトランジスタ、周
辺トランジスタは、素子分離領域２によって素子分離さ
れた素子領域１内に形成される。素子分離領域２は、部
分的にトレンチ（溝）を形成し、トレンチ内に絶縁部材
（例えば酸化膜）を埋め込んでいる。素子分離領域２
は、この他、部分的に半導体基板を酸化したフィールド
絶縁部材（例えば酸化膜）であってもよい。
【００４６】ゲート加工後、各トランジスタ素子のソー
ス、ドレイン部にＮ型不純物あるいはＰ型不純物をドー
ピングしてＮチャネルＭＯＳあるいはＰチャネルＭＯＳ
トランジスタの拡散層１３を形成する（図５（ａ），図
６（ｄ））。メモリセルの拡散層１３も同様に形成す
る。
【００４７】この実施形態では、ビット線コンタクト及
びソース線コンタクトを選択ゲートに対して自己整合的
に設けるセルフアラインコンタクトを採用している。す
なわち、選択ゲートＳＧ（ＳＧＢ，ＳＧＳ）上に、例え
ば窒化シリコン膜を堆積して窒化シリコン材をマスクに
してスタックゲート加工し、さらに、窒化シリコンを再
度堆積して、ゲート材の側壁に窒化シリコンが残るよう
にエッチングすることにより、積層ゲートを窒化シリコ
ン材で覆う（絶縁膜２５）。層間絶縁膜２６は、例えば
ＳｉＯ2 やＢＰＳＧにより構成し、必要があればＲＩＥ
やＣＭＰにより層間絶縁膜２６を平坦化してからビット
線コンタクト（ＣＢ）及び拡散層側ソース線コンタクト
（ＣＳd ）をＲＩＥでエッチングして開口する。このと
き、層間絶縁膜２６と窒化シリコン材（絶縁膜２５）の
間で高選択比が取れるガス条件でエッチングすれば、層
間絶縁材をエッチングするときに積層ゲート、特にゲー
ト電極３が窒化シリコンでマスクされるためコンタクト
部の層間絶縁膜２６のみがエッチングされる。従って、
ゲートとコンタクトの間に合わせずれ等を考慮して余裕
を設けなくても積層ゲートがエッチングされずにコンタ
クトを形成できる。
【００４８】セルフアラインコンタクトを用いれば上記
の合わせ余裕を無くすことができるためメモリサイズの
縮小化が図れる。しかし、余裕があればセルフアライン
コンタクトとする必要はない。
【００４９】このように開口したビット線コンタクト
（ＣＢ）及び拡散層側ソース線コンタクト（ＣＳd ）内
には、各不純物拡散層と電気的に接続するための導電部
材４を形成する（図６）。導電部材４は例えばＮ型にド
ーピングされた多結晶シリコンあるいは非晶質シリコン
を埋め込み、ＣＭＰ（Chemical Mechanical Polishin
g）を行って形成する。
【００５０】なお、導電部材４としての埋め込み材はシ
リコン材でなくとも構わない。例えばＷ等の金属材料で
も良い。ただし、Ｗ等の金属材の場合は、バリアメタル
材、例えばＴｉ／ＴｉＮ等を、予めコンタクト内部に形
成する必要がある。半導体基板の素子領域１とコンタク
トＣＢあるいはＣＳd の間の合わせ余裕がないと、図６
に示すようにコンタクト領域が素子分離領域２にずれて
しまう。上記ずれにより生じるビボット部分にはバリア
メタルあるいは金属材が均一に形成されない可能性があ
るためコンタクト不良等が生じる可能性がある。
【００５１】一方、この実施形態で示した導電部材４と
してのシリコン材の埋め込みでは、ビボット部分にも基
板と同一材のシリコンが埋め込まれるため、コンタクト
不良が生じないと考えられるので素子分離方向の合わせ
ずれ余裕もなくすことができる。
【００５２】続いて、周辺トランジスタでは、図５
（ｂ）、図７（ｄ）に示すように、ソースコンタクト
（ＣTS）、ドレインコンタクト（ＣTD）、ゲートコンタ
クト（ＣTG）内に導電部材５を形成する。導電部材５
は、例えばＷ等の高融点金属材あるいはＡｌ等の低抵抗
金属材が適している。メモリセルアレイ内のウェルコン
タクトも同様の方法で形成が可能である。
【００５３】続いて、図３、図５（ｃ）、及び図８に示
すように、ビット線コンタクト（ＣＢ）、拡散層側ソー
ス線コンタクト（ＣＳd ）、周辺トランジスタの各コン
タクト（ＣTS、ＣTD、ＣTG）上において、それぞれ引き
出し電極となる導電部材６を形成する。この時、拡散層
側ソース線コンタクト（ＣＳd ）上における導電部材６
は、制御ゲート方向に並んだ各導電部材４を連結するた
め選択ゲートＳＧＳに沿うように選択ゲート間に形成す
る。この導電部材６の形成は、例えばＷを堆積後パター
ニングしても良いし、いったん絶縁膜を堆積し、配線部
分の絶縁膜を配線高さに対応する深さまで除去してから
導電部材６を埋め込んでＣＭＰで平坦化してもよい。
【００５４】上記導電部材６と周辺トランジスタの埋め
込みコンタクトである導電部材５とが同一材料、例えば
Ｗで形成される場合は、コンタクト（ＣTS，ＣTD，
ＣTG）を開口した後、埋め込みをせず、上記したよう
に、配線部分の層間絶縁材を配線高さに対応する深さま
で除去してから導電部材６を埋め込めば、埋め込み工程
と平坦化工程を１工程ずつ省略することが可能である。
【００５５】続いて、図４、図５（ｄ）、及び図９に示
すように、導電部材６上に選択的にコンタクト（ＣＳ，
ＣＢ）を開口し、その開口に導電部材７を形成する。導
電部材７は、金属配線であるビット線、ソース線、他の
金属配線と電気的に接続するための埋め込み部材であ
り、例えば、ＷあるいはＡｌを埋め込み平坦化するもの
である。
【００５６】その後、図１、図５（ｅ）、図１０に示す
ように、周辺配線材としての金属配線８をパターニング
する。上述のように、金属配線８は、Ａｌ等の低抵抗配
線材であり、ビット線ＢＬ、ソース線ＳＬ、周辺配線
（ＭT ）を形成する。
【００５７】上記第１の実施形態のメモリセルアレイに
よれば、拡散ソース領域は、埋め込みコンタクト（導電
部材４）とそれを連結する金属導体（導電部材６）で結
合され、導電部材７により金属配線のソース線（ＳＬ）
に接続される。この結果、ＳＡＳ法のような素子分離膜
のエッチングが必要なくなる。また、拡散ソース領域間
の抵抗は主に金属導体の抵抗で決まるため、ここでの抵
抗を極めて小さくすることができる特徴を有する。
【００５８】さらに、ビット線及びソース線が同一方向
に延在して形成されるため、周辺回路との接続に関する
配線レイアウトが簡単になる。このため、メモリセルア
レイのさらなる微細化が可能となる。
【００５９】また、ビット線とソース線の接続構造を同
一工程かつ同時に形成することが可能となる。これは、
製造工程の簡略化と共にプロセス歩留まりの向上にも有
利となる特徴を有する。さらに、同一半導体基板上にメ
モリセルアレイと周辺回路を形成する際にメモリセル内
信号線、例えばビット線（データ線）とソース線と、周
辺回路内のトランジスタのソース、ドレイン、ゲートの
少なくとも１つと接続される信号線の接続構造を同一工
程かつ同時に形成することが可能となる。これも製造工
程の簡略化と共にプロセス歩留まりの向上にも有利とな
る。
【００６０】図１１は、微細化のための部分的応用例で
あり、ビット線コンタクトＣＢを示している。図１の引
き出し用の電極である導電部材６及び埋め込みコンタク
トとなる導電部材７の配置関係を、ビット線コンタクト
ＣＢから互い違いに引き出すようにすることによって、
隣合うコンタクト部の位置が隣接しないように配置して
いる。これにより、メモリセルの形成に当って、隣り合
う互いのビット線コンタクトに関する、引き出し電極と
しての導電部材６の形成余裕分を考慮する必要はない。
従って、さらなる微細化に寄与する。
【００６１】図１２は、この発明の第２の実施形態に係
るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの要部の
構成を示す平面図である。また、図１３〜図１５は、図
１２の構成の製造工程を順に示す平面図、図１６（ａ）
〜（ｅ）は、図１２の構成の製造工程と共に形成される
周辺トランジスタ（ＭＯＳトランジスタ）回路の製造工
程を順に示す平面図である。図１７〜図２１の（ａ），
（ｂ），（ｃ）は、図１２の構成の製造工程を順に示す
各部の断面図であり、図１２〜図１５それぞれに示す断
面線（対応する図番号と添字ａ〜ｃで示す）に対応す
る。また、図１７〜図２１の（ｄ）は、図１６（ａ）〜
（ｅ）の製造工程に対応する要部の断面図である。
【００６２】図２１を参照しながら、第１の実施形態で
ある図１の構成との相違点を主に、図１２の構成を説明
する。拡散ソース領域は、第１の実施形態と同様に、ソ
ース線に導電部材を介して導かれるが、第１の導電部材
４のコンタクト構造が異なっている。導電部材４は、ビ
ット線コンタクト（ＣＢ）では第１の実施形態と変わら
ないが、拡散層側ソース線コンタクト（ＣＳd ）に関し
異なっている。すなわち、ソース側選択ゲート（ＳＧ
Ｓ）間に挟まれた領域に沿って開口部１４が形成され、
導電部材４が埋め込まれている（図２１（ｃ））。その
他、メモリセル（Cell）、選択ゲート（ＳＧＳ）や周辺
トランジスタ（図１６）の構成、ビット線、ソース線の
金属配線８の構成等は、第１の実施形態の構成と同様で
ある。
【００６３】すなわち、この第２の実施形態では、図２
１（ｃ）にも示すように、導電部材４は素子分離領域２
上にも配置されることになる。従って、拡散ソース領域
間の抵抗はほぼ引き出し電極の導電部材６と導電部材４
の並列抵抗となり、導電部材４の抵抗が低いほどここで
の抵抗をさらに低減することができる。
【００６４】なお、ここでは図１３にも示されるよう
に、導電部材４が制御ゲート方向の多数の拡散ソース領
域と接続するように連続して形成されているが、導電部
材４は選択ゲートＳＧＳ間に挟まれた領域に沿って必ず
しも連続して形成されなくてもよい。例えば複数の導電
部材４を不連続に形成した場合でも、その制御ゲート方
向の長さをビット線コンタクトＣＢの径の３倍以上程度
とすれば１個所の導電部材４で複数の拡散ソース領域を
連続的に接続でき、拡散ソース領域間の抵抗が低減化さ
れ得る。
【００６５】第１の実施形態と異なる個所を主に、図１
２の構成の製造方法を以下説明する。まず、図１３及び
図１７を参照する。図２と同様にビット線コンタクト
（ＣＢ）を形成すると共に、この実施形態では拡散ソー
ス領域に対応する開口部（拡散層側ソース線コンタクト
ＣＳd ）１４を形成する。次いで、ビット線コンタクト
ＣＢと開口部１４とに導電部材４を埋め込み形成する。
導電部材４は、例えばＮ型にドーピングされた多結晶シ
リコンあるいは非晶質シリコンを埋め込み、ＣＭＰ（Ch
emical Mechanical Polishing ）を行って形成する。
【００６６】続いて、周辺トランジスタでは、図１６
（ｂ）、図１８（ｄ）に示すように、ソースコンタクト
（ＣTS）、ドレインコンタクト（ＣTD）、ゲートコンタ
クト（ＣTG）に導電部材５を形成する（第１の実施形態
の場合と同様）。
【００６７】続いて、図１４、図１６（ｃ）、及び図１
９に示すように、ビット線コンタクトＣＢ及び拡散層側
ソース線コンタクトＣＳd 内の導電部材４上、そして周
辺トランジスタの各コンタクトＣTS、ＣTD、ＣTG上にお
いて、それぞれ電極となる導電部材６を形成する。この
工程も第１の実施形態の場合と同様であり、導電部材６
は、選択ゲートＳＧＳに沿うように選択ゲート間に形成
する。
【００６８】続いて、図１５、図１６（ｄ）、及び図２
０に示すように、導電部材６上に選択的にコンタクト
（ＣＳ，ＣＢ）を開口し、その開口に導電部材７を形成
する。これも第１の実施形態の場合と同様である。
【００６９】その後、図１２、図１６（ｅ）、図２１に
示すように、周辺配線材としての金属配線８をパターニ
ングする。上述のように、金属配線８は、Ａｌ等の低抵
抗配線材であり、ビット線ＢＬ、ソース線ＳＬ、周辺配
線（ＭT ）を形成する。
【００７０】この実施形態の方法によれば、導電部材４
は選択ゲートＳＧＳの間に連続的にに埋め込まれる。こ
れにより、導電部材４は、容易に低抵抗になるよう形成
できるので、拡散ソース領域間の抵抗のさらなる低減化
が期待できる。
【００７１】図２２は、この発明の第３の実施形態に係
るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの要部の
構成を示す平面図である。また、図２３，図２４は、図
２２の構成の製造工程を順に示す平面図、図２５（ａ）
〜（ｄ）は、図２２の構成の製造工程と共に形成される
周辺トランジスタ（ＭＯＳトランジスタ）回路の製造工
程を順に示す平面図である。図２６〜図２９の（ａ），
（ｂ），（ｃ）は、図２２の構成の製造工程を順に示す
各部の断面図であり、図２２〜図２４それぞれに示す断
面線（対応する図番号と添字ａ〜ｃで示す）に対応す
る。また、図２６〜図２９の（ｄ）は、図２５（ａ）〜
（ｄ）の製造工程に対応する要部の断面図である。
【００７２】図２９を参照しながら、第２の実施形態で
ある図１２の構成との相違点を主に、図２２の構成を説
明する。拡散ソース領域は、第２の実施形態と同様に、
第１の導電部材４で連続的に結合されるが、その上全体
に導電部材６を設けない。導電部材４上には直接、導電
部材１５を配置し、導電部材１５によりビット線コンタ
クトＣＢ、ソース線コンタクトＣＳを埋め込む。これに
伴い、周辺トランジスタの配線構成が図２５のように異
なる。その他、メモリセル（Cell）、選択ゲート（ＳＧ
Ｓ）やビット線、ソース線の金属配線８の構成等は第２
の実施形態の構成と同様である。
【００７３】第２の実施形態と異なる個所を主に、図２
２の構成の製造方法を以下説明する。まず、図２３及び
図２６を参照する。図１３と同様にしてビット線コンタ
クト（ＣＢ）を形成すると共に、拡散ソース領域に対応
する開口部（拡散層側ソース線コンタクトＣＳd ）１４
を形成する。次いで、ビット線コンタクトＣＢと開口部
１４とに導電部材４を埋め込み形成する。導電部材４
は、例えばＮ型にドーピングされた多結晶シリコンある
いは非晶質シリコンを埋め込み、ＣＭＰ（Chemical Mec
hanical Polishing ）を行って形成する。
【００７４】続いて、周辺トランジスタでは、図２５
（ｂ）、図２７（ｄ）に示すように、ソースコンタクト
（ＣTS）、ドレインコンタクト（ＣTD）、ゲートコンタ
クト（ＣTG）に導電部材５を形成する（第２の実施形態
の場合と同様）。
【００７５】続いて、図２４、図２５（ｃ）、及び図２
８に示すように、ビット線コンタクトＣＢ及びソース線
コンタクトＣＳに対応する導電部材４上、そして周辺ト
ランジスタの各コンタクトＣTS、ＣTD、ＣTG上におい
て、それぞれ電極となる導電部材１５を形成する。
【００７６】その後、図２２、図２５（ｄ）、及び図２
９に示すように、周辺配線材としての金属配線８をパタ
ーニングする。金属配線８は、Ａｌ等の低抵抗配線材で
あり、ビット線ＢＬ、ソース線ＳＬ、周辺配線（ＭT ）
を形成する。
【００７７】この実施形態の方法によれば、ビット線コ
ンタクトおよびソース線コンタクトに関して導電部材６
のような電極材を介さずに、直接コンタクトを設けてい
るため、第２の実施形態よりも工程が簡略化される特徴
を有する。
【００７８】この第３の実施形態は、工程が簡略化され
る反面、コンタクト直上でコンタクト同士を接続する必
要があるため合わせ余裕が厳しくなる。さらに、拡散ソ
ース領域間の抵抗が埋め込み材の抵抗で決まるため、低
抵抗化には多少不利である。
【００７９】図３０は、この発明の第４の実施形態に係
るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの要部の
構成を示す平面図である。また、図３１〜図３３は、図
３０の構成の製造工程を順に示す平面図、図３４（ａ）
〜（ｄ）は、図３０の構成の製造工程と共に形成される
周辺トランジスタ（ＭＯＳトランジスタ）回路の製造工
程を順に示す平面図である。図３５〜図３９の（ａ），
（ｂ），（ｃ）は、図３０の構成の製造工程を順に示す
各部の断面図であり、図３０〜図３３それぞれに示す断
面線（対応する図番号と添字ａ〜ｃで示す）に対応す
る。また、図３５〜図３９の（ｄ）は、図３４（ａ）〜
（ｄ）の製造工程に対応する要部の断面図である。
【００８０】図３９を参照しながら、第３の実施形態で
ある図２２の構成の相違点を主に、図３０の構成を説明
する。ここでは、第１の導電部材４の上部に、周辺トラ
ンジスタの最初のコンタクト埋め込みで使用する低抵抗
の導電部材５を設けているところが異なる。導電部材５
は、例えばＷ等の高融点金属材あるいはＡｌ等の低抵抗
金属材が適していることは上述した。この導電部材５に
よって、拡散ソース領域間の抵抗が低減される。その他
の個所は第３の実施形態と同様である。
【００８１】第３の実施形態と異なる個所を主に、図３
０の構成の製造方法を以下説明する。まず、図３１及び
図３５を参照する。図２３と同様にしてビット線コンタ
クト（ＣＢ）を形成すると共に、拡散層側ソース線コン
タクトＣＳd となる開口部１４を形成する。次いで、ビ
ット線コンタクトＣＢと開口部１４とに導電部材４を埋
め込み形成する。導電部材４は、例えばＮ型にドーピン
グされた多結晶シリコンあるいは非晶質シリコンを埋め
込む。
【００８２】次に、導電部材４をＣＭＰ（Chemical Mec
hanical Polishing ）を行って平坦化した後、図３６に
示すように、例えばＲＩＥ（Reactive Ion Etching）法
を用いて、埋め込んだ導電部材４をエッチバックし、埋
め込み高さを下げる。
【００８３】続いて、図３２、図３４（ｂ）、及び図３
７に示すように、周辺トランジスタの各コンタクト
ＣTS、ＣTD、ＣTGを開口し導電部材５を埋め込む。これ
と同時に、先にエッチバックしている埋め込みの高さが
低くなった導電部材４上、すなわち、ビット線コンタク
トＣＢ及び開口部１４に対応する個所に導電部材５が埋
め込まれる。平坦化の後には、ビット線コンタクトＣＢ
と開口部（拡散層側ソース線コンタクトＣＳd ）１４に
は導電部材４と導電部材５の積層構造が形成される。
【００８４】続いて、図３３、図３４（ｃ）、及び図３
８に示すように、ビット線コンタクトＣＢ及びソース線
コンタクトＣＳに対応する導電部材５上、そして周辺ト
ランジスタの各コンタクトＣTS、ＣTD、ＣTG上におい
て、それぞれ電極となる導電部材１５を形成する。
【００８５】その後、図３０、図３４（ｄ）、及び図３
９に示すように、周辺配線材としての金属配線８をパタ
ーニングする。金属配線８は、Ａｌ等の低抵抗配線材で
あり、ビット線ＢＬ、ソース線ＳＬ、周辺配線（ＭT ）
を形成する。
【００８６】この実施形態の方法によれば、拡散ソース
領域間の抵抗は導電部材４の抵抗と導電部材５の抵抗の
並列抵抗となり、導電部材５が低抵抗であることから、
ここでの抵抗を低減することが可能となる。
【００８７】なお、この発明は、上記各実施形態で示す
ＮＡＮＤ型ＥＥＰＲＯＭのみに限定されない。以下、一
例を記載する。図４０は、この発明の第５の実施形態に
係る、前記第２の実施形態を応用して構成されるＮＯＲ
型ＥＥＰＲＯＭのメモリセルアレイの要部の構成を示す
平面図である。また、図４１〜図４３は、図４０の構成
の製造工程を順に示す平面図であり、図４４（ａ）〜
（ｅ）は、図４０の構成の製造工程と共に形成される周
辺トランジスタ（ＭＯＳトランジスタ）回路の製造工程
を順に示す平面図である。
【００８８】ＮＯＲ型ＥＥＰＲＯＭでは２つのメモリセ
ル、例えば、ＣＧ１a とＣＧ１b をそれぞれゲート電極
とするメモリセルが１つのビット線コンタクト（ＣＢ）
を共有し、同様に２つのメモリセル、例えばＣＧ１b と
ＣＧ２b をそれぞれゲート電極とするメモリセルが１つ
のソース線に接続されている。図４０において、ソース
線コンタクトＣＳでは、導電部材６が図４３に示される
導電部材７を介して導かれる。導電部材６，７はいずれ
も金属部材としている。導電部材６は図４１に示される
導電部材４に接続されている。導電部材４は、ゲート電
極間に沿って埋め込まれ、拡散ソース領域と接続されて
いる。ビット線コンタクトＣＢそれぞれも同様に、導電
部材６が導電部材７を介して導かれる。導電部材６は導
電部材４に接続されている。導電部材４は、各ビット線
コンタクトＣＢに対応するドレイン拡散層と接続されて
いる。
【００８９】図４０の構成の製造方法を以下説明する。
まず、図４１に示すように、ビット線コンタクト（Ｃ
Ｂ）を形成すると共に、拡散ソース領域に対応する開口
部（拡散層側ソース線コンタクトＣＳd ）１４を形成す
る。その後、ビット線コンタクトＣＢと開口部１４とに
導電部材４を埋め込み形成する。拡散層側ソース線コン
タクトＣＳd を埋める導電部材４は、ゲート電極ＣＧに
沿うようにゲート電極ＣＧ間に１つおきに形成される。
【００９０】続いて、周辺トランジスタでは、図４４
（ｂ）に示すように、ソースコンタクト（ＣTS）、ドレ
インコンタクト（ＣTD）、ゲートコンタクト（ＣTG）に
導電部材５を形成する。
【００９１】続いて、図４２、図４４（ｃ）に示すよう
に、ビット線コンタクトＣＢ及び拡散層側ソース線コン
タクトＣＳd 内の導電部材４上、そして、周辺トランジ
スタの各コンタクトＣTS、ＣTD、ＣTG上において、それ
ぞれ電極となる導電部材６を形成する。
【００９２】続いて、図４３、図４４（ｄ）に示すよう
に、導電部材６上に選択的にコンタクト（ＣＳ，ＣＢ）
を開口し、その開口内に導電部材７を形成する。周辺ト
ランジスタの各コンタクト部も同様である。
【００９３】その後、図４０、図４４（ｅ）に示すよう
に、周辺配線材としての金属配線８をパターニングす
る。上述のように、金属配線８は、Ａｌ等の低抵抗配線
材であり、ビット線ＢＬ、ソース線ＳＬ、周辺配線（Ｍ
T ）を形成する。
【００９４】この実施形態の方法によれば、導電部材４
及び導電部材６によって拡散ソース領域間が接続されて
いるため、ＳＡＳ法のような素子分離膜のエッチングが
必要なく、かつ、拡散ソース領域間の抵抗を低減するこ
とが可能となる。
【００９５】なお、本発明は上述した各実施形態に限定
されるものではない。その他、本発明の要旨を逸脱しな
い範囲で、種々変形して実施することができる。
【００９６】
【発明の効果】この発明によれば、ビット線コンタクト
部とソース線コンタクト部に導電部材を埋め込み、別の
導電部材でもってソース線コンタクト間を電気的に接続
することにより、トレンチ素子分離が採用される集積化
の中で、信頼性が懸念される現状のＳＡＳ法を用いるこ
となく、共通信号線の抵抗の低減とメモリセルアレイサ
イズの縮小を同時に実現できる高信頼性の半導体装置及
びその製造方法が提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係るＮＡＮＤ型Ｅ
ＥＰＲＯＭのメモリセルアレイの要部の構成を示す平面
図。
【図２】図１の構成の製造工程を示す第１の平面図。
【図３】図１の構成の製造工程を示す第２の平面図。
【図４】図１の構成の製造工程を示す第３の平面図。
【図５】（ａ）〜（ｅ）は図１の構成の製造工程と共に
形成される周辺トランジスタ（ＭＯＳトランジスタ）回
路の製造工程を順に示す平面図。
【図６】（ａ），（ｂ），（ｃ）は、図１の構成の製造
工程に関する各部を示す第１の断面図であり、（ｄ）
は、図５の製造工程に関する要部の第１の断面図。
【図７】（ａ），（ｂ），（ｃ）は、図１の構成の製造
工程に関する各部を示す第２の断面図であり、（ｄ）
は、図５の製造工程に関する要部の第２の断面図。
【図８】（ａ），（ｂ），（ｃ）は、図１の構成の製造
工程に関する各部を示す第３の断面図であり、（ｄ）
は、図５の製造工程に関する要部の第３の断面図。
【図９】（ａ），（ｂ），（ｃ）は、図１の構成の製造
工程に関する各部を示す第４の断面図であり、（ｄ）
は、図５の製造工程に関する要部の第４の断面図。
【図１０】（ａ），（ｂ），（ｃ）は、図１の構成の製
造工程に関する各部を示す第５の断面図であり、（ｄ）
は、図５の製造工程に関する要部の第５の断面図。
【図１１】微細化のための部分的応用例であり、ビット
線コンタクトを示す平面図。
【図１２】この発明の第２の実施形態に係るＮＡＮＤ型
ＥＥＰＲＯＭのメモリセルアレイの要部の構成を示す平
面図。
【図１３】図１２の構成の製造工程を示す第１の平面
図。
【図１４】図１２の構成の製造工程を示す第２の平面
図。
【図１５】図１２の構成の製造工程を示す第３の平面
図。
【図１６】（ａ）〜（ｅ）は図１２の構成の製造工程と
共に形成される周辺トランジスタ（ＭＯＳトランジス
タ）回路の製造工程を順に示す平面図。
【図１７】（ａ），（ｂ），（ｃ）は、図１２の構成の
製造工程に関する各部を示す第１の断面図であり、
（ｄ）は、図１６の製造工程に関する要部の第１の断面
図。
【図１８】（ａ），（ｂ），（ｃ）は、図１２の構成の
製造工程に関する各部を示す第２の断面図であり、
（ｄ）は、図１６の製造工程に関する要部の第２の断面
図。
【図１９】（ａ），（ｂ），（ｃ）は、図１２の構成の
製造工程に関する各部を示す第３の断面図であり、
（ｄ）は、図１６の製造工程に関する要部の第３の断面
図。
【図２０】（ａ），（ｂ），（ｃ）は、図１２の構成の
製造工程に関する各部を示す第４の断面図であり、
（ｄ）は、図１６の製造工程に関する要部の第４の断面
図。
【図２１】（ａ），（ｂ），（ｃ）は、図１２の構成の
製造工程に関する各部を示す第５の断面図であり、
（ｄ）は、図１６の製造工程に関する要部の第５の断面
図。
【図２２】この発明の第３の実施形態に係るＮＡＮＤ型
ＥＥＰＲＯＭのメモリセルアレイの要部の構成を示す平
面図。
【図２３】図２２の構成の製造工程を示す第１の平面
図。
【図２４】図２２の構成の製造工程を示す第２の平面
図。
【図２５】（ａ）〜（ｄ）は図２２の構成の製造工程と
共に形成される周辺トランジスタ（ＭＯＳトランジス
タ）回路の製造工程を順に示す平面図。
【図２６】（ａ），（ｂ），（ｃ）は、図２２の構成の
製造工程に関する各部を示す第１の断面図であり、
（ｄ）は、図２５の製造工程に関する要部の第１の断面
図。
【図２７】（ａ），（ｂ），（ｃ）は、図２２の構成の
製造工程に関する各部を示す第２の断面図であり、
（ｄ）は、図２５の製造工程に関する要部の第２の断面
図。
【図２８】（ａ），（ｂ），（ｃ）は、図２２の構成の
製造工程に関する各部を示す第２の断面図であり、
（ｄ）は、図２５の製造工程に関する要部の第２の断面
図。
【図２９】（ａ），（ｂ），（ｃ）は、図２２の構成の
製造工程に関する各部を示す第３の断面図であり、
（ｄ）は、図２５の製造工程に関する要部の第４の断面
図。
【図３０】この発明の第４の実施形態に係るＮＡＮＤ型
ＥＥＰＲＯＭのメモリセルアレイの要部の構成を示す平
面図。
【図３１】図３０の構成の製造工程を示す第１の平面
図。
【図３２】図３０の構成の製造工程を示す第２の平面
図。
【図３３】図３０の構成の製造工程を示す第３の平面
図。
【図３４】（ａ）〜（ｄ）は図３０の構成の製造工程と
共に形成される周辺トランジスタ（ＭＯＳトランジス
タ）回路の製造工程を順に示す平面図。
【図３５】（ａ），（ｂ），（ｃ）は、図３０の構成の
製造工程に関する各部を示す第１の断面図であり、
（ｄ）は、図３４の製造工程に関する要部の第１の断面
図。
【図３６】（ａ），（ｂ），（ｃ）は、図３０の構成の
製造工程に関する各部を示す第２の断面図であり、
（ｄ）は、図３４の製造工程に関する要部の第２の断面
図。
【図３７】（ａ），（ｂ），（ｃ）は、図３０の構成の
製造工程に関する各部を示す第３の断面図であり、
（ｄ）は、図３４の製造工程に関する要部の第３の断面
図。
【図３８】（ａ），（ｂ），（ｃ）は、図３０の構成の
製造工程に関する各部を示す第４の断面図であり、
（ｄ）は、図３４の製造工程に関する要部の第４の断面
図。
【図３９】（ａ），（ｂ），（ｃ）は、図３０の構成の
製造工程に関する各部を示す第５の断面図であり、
（ｄ）は、図３４の製造工程に関する要部の第５の断面
図。
【図４０】この発明の第５の実施形態に係るＮＯＲ型Ｅ
ＥＰＲＯＭのメモリセルアレイの要部の構成を示す平面
図。
【図４１】図４０の構成の製造工程を示す第１の平面
図。
【図４２】図４０の構成の製造工程を示す第２の平面
図。
【図４３】図４０の構成の製造工程を示す第３の平面
図。
【図４４】（ａ）〜（ｅ）は図４０の構成の製造工程と
共に形成される周辺トランジスタ（ＭＯＳトランジス
タ）回路の製造工程を順に示す平面図。
【図４５】ＥＥＰＲＯＭの一つである一般的なＭＯＳ型
ＦＥＴ構成のＥＥＰＲＯＭのメモリセルの構造を示す平
面図。
【図４６】図４５のＦ４６−Ｆ４６断面図。
【図４７】トレンチ素子分離を用いた場合の上記図４６
の断面図と比較対象となる部分の断面図。
【図４８】ＮＯＲ型セルの構成を示す平面図。
【図４９】（ａ），（ｂ）は、それぞれメモリセルアレ
イの製造工程を示す断面図であり、ＳＡＳ（Self-Align
ed-Source ）法を用いた場合について説明するための断
面図。
【図５０】ＮＡＮＤ型セルの構成を示す平面図。
【図５１】ＮＡＮＤセル構成のメモリセルアレイの動作
電位関係を示す第一例としての図。
【図５２】ＮＡＮＤセル構成のメモリセルアレイの動作
電位関係を示す第二例としての図。
【符号の説明】
１…半導体基板領域上の素子領域（半導体基板領域） ２…素子分離領域 ３…ゲート部材（制御ゲート） ４…導電部材（例えば多結晶シリコン） ５…導電部材（例えばＷ等の金属） ６，７…導電部材（例えばＷ、Ａｌ等の金属） ８…金属配線（ビット線、ソース線及び周辺配線材（例
えばＡｌ）） ９…第１ゲート絶縁膜（トンネル酸化膜） １０…電荷蓄積層（フローティングゲート） １１…第２ゲート絶縁膜（ＯＮＯ膜） １２…周辺トランジスタのゲート電極 １３…ソース・ドレイン拡散層 １４…開口部 １５…導電部材 ２５…絶縁膜 ２６…層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 有留 誠一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 渡辺 寿治 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (33)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板上に設けられた複数の素子分離領域と、 前記素子分離領域によってストライプ状に分離された複
    数の第１半導体領域と、 メモリセルアレイとして構成するため前記第１半導体領
    域に交差するように、かつ、所定の間隔を保って設けら
    れた複数のゲート部材と、 前記ゲート部材相互間における前記第１半導体領域表面
    に設けられた、前記半導体基板とは逆の導電型を持つ第
    ２半導体領域と、 前記メモリセルアレイを覆う層間絶縁膜と、 第１の隣り合う前記ゲート部材相互間における前記第２
    半導体領域の各々に電気的に接続され、かつ、第２の隣
    り合う前記ゲート部材相互間における前記第２半導体領
    域の各々に電気的に接続される第１導電部材と、 前記第１の隣り合う前記ゲート部材相互間における前記
    第１導電部材各々に対して電気的に接続するように設け
    られ、かつ、前記第２の隣り合う前記ゲート部材相互間
    における前記第１導電部材各々共通に電気的に接続する
    ように前記ゲート部材相互間に沿って設けられる第２導
    電部材と、 各々が所定の前記第２導電部材の対応部分と電気的に接
    続するため互いに離間しながら前記ゲート部材と交差す
    るように設けられた電位供給用の配線とを具備したこと
    を特徴とする半導体装置。
  2. 【請求項２】 前記メモリセルの前記ゲート部材として
    電荷蓄積層と制御ゲートを含み、この電荷蓄積層と制御
    ゲートとの間の絶縁膜は酸化膜あるいは窒化膜あるいは
    酸化窒化膜あるいは酸化膜と窒化膜の積層膜であること
    を特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記ゲート部材の周辺は前記層間絶縁膜
    とは異なる絶縁膜で覆われていることを特徴とする請求
    項２記載の半導体装置。
  4. 【請求項４】 前記素子分離領域は、前記半導体基板に
    選択的に形成されたトレンチに絶縁部材が埋め込まれて
    いるトレンチ素子分離領域であることを特徴とする請求
    項１記載の半導体装置。
  5. 【請求項５】 前記電位供給用の配線は、前記第１の隣
    り合う前記ゲート部材相互間の前記第２導電部材と電気
    的に接続するときビット線であり、前記第２の隣り合う
    前記ゲート部材相互間の前記第２導電部材と電気的に接
    続するときソース線であることを特徴とする請求項１記
    載の半導体装置。
  6. 【請求項６】 前記第１の隣り合う前記ゲート部材相互
    間の前記第２導電部材は前記第１の隣り合う前記ゲート
    部材相互間を中心に互い違いに引き出され、前記第２導
    電部材における引き出し部と前記ビット線とが電気的に
    接続されることを特徴とする請求項５記載の半導体装
    置。
  7. 【請求項７】 前記第２導電部材の対応部分は、第３導
    電部材を介して前記配線と電気的に接続されることを特
    徴とする請求項１記載の半導体装置。
  8. 【請求項８】 前記第１導電部材は、前記第２の隣り合
    う前記ゲート部材相互間における前記第２半導体領域の
    各々に電気的に接続される構成に関し、それぞれ前記第
    ２半導体領域に対応して個々に前記層間絶縁膜に隔てら
    れ離間していることを特徴とする請求項１記載の半導体
    装置。
  9. 【請求項９】 前記第１導電部材は、前記第２の隣り合
    う前記ゲート部材相互間における前記第２半導体領域の
    各々に電気的に接続される構成に関し、前記ゲート部材
    相互間に沿って連続していることを特徴とする請求項１
    記載の半導体装置。
  10. 【請求項１０】 前記第２導電部材は、前記第１の隣り
    合う前記ゲート部材相互間、前記第２の隣り合う前記ゲ
    ート部材相互間で、前記第１導電部材と略同一幅で前記
    第１導電部材上に設けられていることを特徴とする請求
    項１記載の半導体装置。
  11. 【請求項１１】 前記第２導電部材は、前記第１の隣り
    合う前記ゲート部材相互間、前記第２の隣り合う前記ゲ
    ート部材相互間で、前記第１導電部材より大きい幅で前
    記第１導電部材上に設けられていることを特徴とする請
    求項１記載の半導体装置。
  12. 【請求項１２】 前記第２導電部材は、前記第１導電部
    材より層厚が小さいことを特徴とする請求項１記載の半
    導体装置。
  13. 【請求項１３】 前記第２導電部材は、前記第１導電部
    材より低抵抗率を有することを特徴とする請求項１記載
    の半導体装置。
  14. 【請求項１４】 前記第２導電部材は、金属部材である
    ことを特徴とする請求項１記載の半導体装置。
  15. 【請求項１５】 前記メモリセルアレイを駆動する周辺
    回路を構成するトランジスタを具備し、前記第１導電部
    材、第２導電部材のうちの少なくとも一つは前記トラン
    ジスタのソース、ドレイン、ゲート電極の少なくとも１
    つと電気的に接続されていることを特徴とする請求項１
    記載の半導体装置。
  16. 【請求項１６】 半導体基板と、 前記半導体基板上に設けられた複数の素子分離領域と、 前記素子分離領域によって分離された複数の第１半導体
    領域と、 メモリセルアレイとして構成するため前記第１半導体領
    域に交差するように、かつ、所定の間隔を保って設けら
    れた複数のゲート部材と、 前記ゲート部材相互間における前記第１半導体領域表面
    に設けられた、前記半導体基板とは逆の導電型を持つ第
    ２半導体領域と、 前記メモリセルアレイを覆う層間絶縁膜と、 前記層間絶縁膜上で前記第１半導体領域に沿って設けら
    れる、複数のビット線及び前記ビット線複数本おきに配
    置される複数のソース線と、 第１の隣り合う前記ゲート部材相互間における前記第２
    半導体領域と前記ビット線とを結合するため前記第２半
    導体領域各々に対応して個々に設けられ、かつ、第２の
    隣り合う前記ゲート部材相互間における前記第２半導体
    領域と前記ソース線とを結合するため前記第２半導体領
    域共通に対応するように設けられる導電部材とを具備し
    たことを特徴とする半導体装置。
  17. 【請求項１７】 前記第１の隣り合う前記ゲート部材相
    互間は前記メモリセルアレイのドレインコンタクト領域
    として、前記第２の隣り合う前記ゲート部材相互間は前
    記メモリセルアレイのソースコンタクト領域として与え
    られていることを特徴とする請求項１６記載の半導体装
    置。
  18. 【請求項１８】 前記ビット線と結合される前記導電部
    材のコンタクト部分は前記第１の隣り合う前記ゲート部
    材相互間を中心に互い違いに引き出されていることを特
    徴とする請求項１７記載の半導体装置。
  19. 【請求項１９】 前記導電部材は互いに電気的に接続さ
    れる第１、第２、第３の導電部材を含み、前記第１の導
    電部材は前記第２の半導体領域に接続され、前記第３の
    導電部材はそれぞれ対応する前記ビット線またはソース
    線に接続され、前記第２の導電部材は、前記第１の導電
    部材と第３の導電部材との間に設けられることを特徴と
    する請求項１６記載の半導体装置。
  20. 【請求項２０】 前記第１の導電部材と第３の導電部材
    は実質的に同一の物質であることを特徴とする請求項１
    ９記載の半導体装置。
  21. 【請求項２１】 前記第２の隣り合う前記ゲート部材相
    互間で、前記第１の導電部材は個々に前記層間絶縁膜に
    隔てられ離間し、前記第２の導電部材は前記第２の隣り
    合う前記ゲート部材相互間に沿って連続していることを
    特徴とする請求項１９記載の半導体装置。
  22. 【請求項２２】 前記第２の隣り合う前記ゲート部材相
    互間で、前記第１の導電部材及び前記第２の導電部材は
    前記第２の隣り合う前記ゲート部材相互間に沿って連続
    していることを特徴とする請求項１９記載の半導体装
    置。
  23. 【請求項２３】 前記第２の導電部材は、前記第１の隣
    り合う前記ゲート部材相互間、前記第２の隣り合う前記
    ゲート部材相互間で、前記第１の導電部材と略同一幅で
    前記第１の導電部材上に設けられていることを特徴とす
    る請求項１９記載の半導体装置。
  24. 【請求項２４】 前記第２の導電部材は、前記第１の隣
    り合う前記ゲート部材相互間、前記第２の隣り合う前記
    ゲート部材相互間で、前記第１の導電部材より大きい幅
    で前記第１の導電部材上に設けられていることを特徴と
    する請求項１９記載の半導体装置。
  25. 【請求項２５】 前記第２の導電部材は、前記第１の導
    電部材より層厚が小さいことを特徴とする請求項１９記
    載の半導体装置。
  26. 【請求項２６】 前記第２の導電部材は、前記第１の導
    電部材より低抵抗率を有することを特徴とする請求項１
    ９記載の半導体装置。
  27. 【請求項２７】 前記第２の導電部材は、金属部材であ
    ることを特徴とする請求項１９記載の半導体装置。
  28. 【請求項２８】 前記導電部材は互いに電気的に接続さ
    れる第１、第２の導電部材を含み、前記第１の導電部材
    は前記第２の半導体領域に接続され、前記第２の導電部
    材はそれぞれ対応する前記ビット線またはソース線に接
    続されることを特徴とする請求項１６記載の半導体装
    置。
  29. 【請求項２９】 前記第２の隣り合う前記ゲート部材相
    互間で、前記第１の導電部材及び前記第２の導電部材は
    前記第２の隣り合う前記ゲート部材相互間に沿って連続
    していることを特徴とする請求項２８記載の半導体装
    置。
  30. 【請求項３０】 前記メモリセルアレイを駆動する周辺
    回路を構成するトランジスタを具備し、前記導電部材は
    前記トランジスタのソース、ドレイン、ゲート電極の少
    なくとも１つと電気的に結合されていることを特徴とす
    る請求項１６記載の半導体装置。
  31. 【請求項３１】 半導体基板上に複数の素子分離領域を
    形成する工程と、 メモリセルアレイとして構成するため前記素子分離領域
    によって分離された第１半導体領域に交差するように、
    かつ、互いに所定の間隔を保つように複数のゲート部材
    を形成する工程と、 少なくとも前記ゲート部材をマスクにして前記第１半導
    体領域表面に前記半導体基板とは逆の導電型を持つ第２
    半導体領域を形成する工程と、 前記メモリセルアレイを覆う層間絶縁膜を形成する工程
    と、 第１の隣り合う前記ゲート部材相互間における前記第２
    半導体領域に対応して、かつ、第２の隣り合う前記ゲー
    ト部材相互間における前記第２半導体領域に対応して前
    記層間絶縁膜に開口部を形成し少なくともこの開口部に
    導電部材を形成する工程と、 各々前記第１の隣り合う前記ゲート部材相互間における
    前記導電部材の対応部分と結合するビット線及び前記第
    ２の隣り合う前記ゲート部材相互間における前記導電部
    材の対応部分と結合するソース線を前記ゲート部材と交
    差させるように形成する工程とを具備し、 前記導電部材は、前記第２の隣り合う前記ゲート部材相
    互間における前記第２半導体領域が共通接続されるよう
    に、前記第２の隣り合う前記ゲート部材相互間に沿って
    連続して形成されることを特徴とする半導体装置の製造
    方法。
  32. 【請求項３２】 半導体基板上に複数の素子分離領域を
    形成する工程と、 メモリセルアレイとして構成するため前記素子分離領域
    によって分離された第１半導体領域に交差するように、
    かつ、互いに所定の間隔を保つように複数のゲート部材
    を形成すると共に前記メモリセルアレイの動作に関係す
    る周辺トランジスタのゲート電極を形成する工程と、 少なくとも前記ゲート部材及び前記ゲート電極をマスク
    にして前記第１半導体領域表面に前記半導体基板とは逆
    の導電型を持つ第２半導体領域を形成する工程と、 前記メモリセルアレイ及び前記ゲート電極を覆う層間絶
    縁膜を形成する工程と、 第１の隣り合う前記ゲート部材相互間における前記第２
    半導体領域に対応して、かつ、第２の隣り合う前記ゲー
    ト部材相互間における前記第２半導体領域に対応して前
    記層間絶縁膜に開口部を形成し少なくともこの開口部に
    導電部材を形成すると共に、前記周辺トランジスタの配
    線部材の一部を形成する工程と、 各々前記第１の隣り合う前記ゲート部材相互間における
    前記導電部材の対応部分と結合するビット線及び前記第
    ２の隣り合う前記ゲート部材相互間における前記導電部
    材の対応部分と結合するソース線を前記ゲート部材と交
    差させるように形成すると共に、前記周辺トランジスタ
    の配線部材の他の一部を形成する工程とを具備し、 前記導電部材は、前記第２の隣り合う前記ゲート部材相
    互間における前記第２半導体領域が共通接続されるよう
    に、前記第２の隣り合う前記ゲート部材相互間に沿って
    連続して形成されることを特徴とする半導体装置の製造
    方法。
  33. 【請求項３３】 前記導電部材は、互いに異なる導電体
    を加工、接続することで形成され、一方の導電体は他方
    の導電体より低抵抗率を有することを特徴とする請求項
    ３１または請求項３２記載の半導体装置の製造方法。
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