JP2001244353A - 不揮発性メモリ素子並びにその製造方法 - Google Patents
不揮発性メモリ素子並びにその製造方法Info
- Publication number
- JP2001244353A JP2001244353A JP2001014317A JP2001014317A JP2001244353A JP 2001244353 A JP2001244353 A JP 2001244353A JP 2001014317 A JP2001014317 A JP 2001014317A JP 2001014317 A JP2001014317 A JP 2001014317A JP 2001244353 A JP2001244353 A JP 2001244353A
- Authority
- JP
- Japan
- Prior art keywords
- contact
- region
- insulating film
- forming
- control gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 不揮発性メモリ素子において、素子の集積度
を高め、共通ソースラインの形成工程を単純化し、動作
信頼性を向上させる。 【解決手段】 直線状にアクティブ領域を区画し、アク
ティブ領域間のフィールド領域にフィールド酸化膜を形
成し、所定のパターンでフローティングゲートをそれぞ
れのアクティブ領域に形成させるとともに、コントロー
ルゲートラインをアクティブ領域の方向と直交する方向
に形成させ、コントロールゲートラインに側壁を形成さ
せるとともにそれらの表面にバッファ絶縁膜を形成さ
せ、その側壁とバッファ絶縁膜を使用したセルフアライ
ンによって層間絶縁膜にコンタクトホールを形成する。
を高め、共通ソースラインの形成工程を単純化し、動作
信頼性を向上させる。 【解決手段】 直線状にアクティブ領域を区画し、アク
ティブ領域間のフィールド領域にフィールド酸化膜を形
成し、所定のパターンでフローティングゲートをそれぞ
れのアクティブ領域に形成させるとともに、コントロー
ルゲートラインをアクティブ領域の方向と直交する方向
に形成させ、コントロールゲートラインに側壁を形成さ
せるとともにそれらの表面にバッファ絶縁膜を形成さ
せ、その側壁とバッファ絶縁膜を使用したセルフアライ
ンによって層間絶縁膜にコンタクトホールを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ素子に
係り、特に、チップサイズを減らし、共通ソースライン
の形成工程を単純化することができる不揮発性メモリ素
子並びにその製造方法に関する。
係り、特に、チップサイズを減らし、共通ソースライン
の形成工程を単純化することができる不揮発性メモリ素
子並びにその製造方法に関する。
【０００２】
【従来の技術】一般的に半導体メモリ素子は、記憶した
情報を消去し、再び新たな情報を記憶することのできる
揮発性メモリと、一旦記憶した情報をほぼ永久に保存で
きる不揮発性メモリ素子とに分けられる。
情報を消去し、再び新たな情報を記憶することのできる
揮発性メモリと、一旦記憶した情報をほぼ永久に保存で
きる不揮発性メモリ素子とに分けられる。
【０００３】揮発性メモリ素子にはデータを任意に記録
し、かつ読み出すことができるＲＡＭがあり、不揮発性
メモリ素子としては、現在のところＲＯＭとＥＰＲＯＭ
やＥＥＰＲＯＭが知られている。ＲＯＭは一旦情報記憶
の後は再びプログラムされないメモリ素子であり、ＥＰ
ＲＯＭとＥＥＰＲＯＭは記憶情報を消去し再び記憶させ
ることのできる素子である。ここで、ＥＰＲＯＭとＥＥ
ＰＲＯＭは情報のプログラム動作は同一であるが、記憶
情報の消去方法が異なっている。ＥＰＲＯＭは紫外線を
利用して記憶した情報を消去するが、ＥＥＰＲＯＭは電
気的に記憶した情報を消去する。
し、かつ読み出すことができるＲＡＭがあり、不揮発性
メモリ素子としては、現在のところＲＯＭとＥＰＲＯＭ
やＥＥＰＲＯＭが知られている。ＲＯＭは一旦情報記憶
の後は再びプログラムされないメモリ素子であり、ＥＰ
ＲＯＭとＥＥＰＲＯＭは記憶情報を消去し再び記憶させ
ることのできる素子である。ここで、ＥＰＲＯＭとＥＥ
ＰＲＯＭは情報のプログラム動作は同一であるが、記憶
情報の消去方法が異なっている。ＥＰＲＯＭは紫外線を
利用して記憶した情報を消去するが、ＥＥＰＲＯＭは電
気的に記憶した情報を消去する。
【０００４】メモリ素子は、いずれも個々の素子をマト
リクス形態に多数配列されているが、そのときその集積
度を高めて全体の大きさをより小さくして良い多くの素
子を配列することが望まれる。不揮発性素子の場合、そ
の集積度を高めるための方法として不揮発性メモリ素子
のソースを共通に連結して使用する方法が知られてい
る。これに従い、不揮発性メモリ素子にてソースを共通
に連結する方法が研究されている。
リクス形態に多数配列されているが、そのときその集積
度を高めて全体の大きさをより小さくして良い多くの素
子を配列することが望まれる。不揮発性素子の場合、そ
の集積度を高めるための方法として不揮発性メモリ素子
のソースを共通に連結して使用する方法が知られてい
る。これに従い、不揮発性メモリ素子にてソースを共通
に連結する方法が研究されている。
【０００５】以下、添付の図面を参照して従来の不揮発
性メモリ素子並びにその製造方法について説明する。
性メモリ素子並びにその製造方法について説明する。
【０００６】図１は従来の不揮発性メモリ素子のセルア
レイ平面図であり、図２ａは図１の不揮発性メモリ素子
のＩ−Ｉ線上で切断した、すなわちアクティブ領域の断
面図であり、図２ｂは図１のII−II線上で切断した、す
なわちフィールド領域の断面図でる。
レイ平面図であり、図２ａは図１の不揮発性メモリ素子
のＩ−Ｉ線上で切断した、すなわちアクティブ領域の断
面図であり、図２ｂは図１のII−II線上で切断した、す
なわちフィールド領域の断面図でる。
【０００７】従来の不揮発性メモリ素子はこれらの図に
示すように、半導体基板１０はアクティブ領域とフィー
ルド領域とに区画されており、そのフィールド領域には
フィールド酸化膜１１が形成されている。アクティブ領
域は直線状に平行に並んで形成されている。そして、直
線状に整列したアクティブ領域に個々のセルが多数配置
されている。それぞれのセルを形成するように、一定の
パターンで積層形成されたトンネリング酸化膜１２とフ
ローティングゲート１３が形成されている。また、各ア
クティブ領域上のフローティングゲート１３の上を覆う
ように、アクティブ領域の直線方向と直交する方向に誘
電体膜１４とコントロールゲートライン１５とが積層し
て形成されている。
示すように、半導体基板１０はアクティブ領域とフィー
ルド領域とに区画されており、そのフィールド領域には
フィールド酸化膜１１が形成されている。アクティブ領
域は直線状に平行に並んで形成されている。そして、直
線状に整列したアクティブ領域に個々のセルが多数配置
されている。それぞれのセルを形成するように、一定の
パターンで積層形成されたトンネリング酸化膜１２とフ
ローティングゲート１３が形成されている。また、各ア
クティブ領域上のフローティングゲート１３の上を覆う
ように、アクティブ領域の直線方向と直交する方向に誘
電体膜１４とコントロールゲートライン１５とが積層し
て形成されている。
【０００８】コントロールゲートラインは後に形成され
る共通ソースイオン注入領域のコンタクト配線形成部分
が更に大きなマージンを要求するので、そのコンタクト
配線形成部分が広くなるようにその部分で曲げられてい
る。そして、トンネリング酸化膜１２、フローティング
ゲート１３、誘電体膜１４、そして、コントロールゲー
トライン１５の両側面に側壁スペーサー１９ａが形成さ
れている。このとき、間に共通ソースイオン注入領域２
１が形成されている２本のゲートラインの共通ソースイ
オン注入領域２１側の側壁スペーサー１９ａは図２ｂに
示すように一部除去されている。図示の例ではコントロ
ールゲートラインが４本見えるが、以下説明の便宜上、
そのコントロールゲートラインを左側から順に第１〜第
４と呼ぶことがある。いうまでもなく、実際にはより多
くのコントロールゲートラインが互いに平行に形成され
ている。
る共通ソースイオン注入領域のコンタクト配線形成部分
が更に大きなマージンを要求するので、そのコンタクト
配線形成部分が広くなるようにその部分で曲げられてい
る。そして、トンネリング酸化膜１２、フローティング
ゲート１３、誘電体膜１４、そして、コントロールゲー
トライン１５の両側面に側壁スペーサー１９ａが形成さ
れている。このとき、間に共通ソースイオン注入領域２
１が形成されている２本のゲートラインの共通ソースイ
オン注入領域２１側の側壁スペーサー１９ａは図２ｂに
示すように一部除去されている。図示の例ではコントロ
ールゲートラインが４本見えるが、以下説明の便宜上、
そのコントロールゲートラインを左側から順に第１〜第
４と呼ぶことがある。いうまでもなく、実際にはより多
くのコントロールゲートラインが互いに平行に形成され
ている。
【０００９】上記のようにこの例では第２と第３のコン
トロールゲートラインの間に共通イオン注入領域２１が
形成されている。そして、アクティブ領域の第１と第２
のコントロールゲートライン１５の間と、第３と第４の
コントロールゲートライン１５の間にはドレイン領域が
形成されている。
トロールゲートラインの間に共通イオン注入領域２１が
形成されている。そして、アクティブ領域の第１と第２
のコントロールゲートライン１５の間と、第３と第４の
コントロールゲートライン１５の間にはドレイン領域が
形成されている。
【００１０】図１の２２と２３はドレイン配線とソース
配線を示すもので、ドレイン配線２２は同一アクティブ
領域のドレイン領域を連結するようにアクティブ領域と
並んだ方向に形成され、ソース配線２３は各共通ソース
イオン注入領域２１を連結するようにアクティブ領域と
並んだ方向に形成されている。
配線を示すもので、ドレイン配線２２は同一アクティブ
領域のドレイン領域を連結するようにアクティブ領域と
並んだ方向に形成され、ソース配線２３は各共通ソース
イオン注入領域２１を連結するようにアクティブ領域と
並んだ方向に形成されている。
【００１１】この種の構成を有する従来の不揮発性メモ
リ素子の製造方法を図３ａと図４ａに示す。アクティブ
領域とフィールド領域とが区画された半導体基板１０の
フィールド領域にフィールド酸化膜１１を形成する。そ
の後、半導体基板１０の各アクティブ領域と同じ直線と
なるように第１酸化膜と第１ポリシリコン層を積層して
形成する。それぞれトンネリング酸化膜１２とフローテ
ィングゲート１３を形成するためのものである。それか
ら、化学蒸着法によって半導体基板１０の全面に第２酸
化膜１４と第２ポリシリコン層１５を順に蒸着する。そ
して、第２ポリシリコン層上に感光膜を塗布した後、ア
クティブ領域と直交する方向及びそれと同じ方向に残る
ように感光膜をパターニングする。その後、パターニン
グされた感光膜をマスクとして第２ポリシリコン層、第
２酸化膜、第１ポリシリコン層、そして、第１酸化膜の
異方性エッチングを順次に行う。
リ素子の製造方法を図３ａと図４ａに示す。アクティブ
領域とフィールド領域とが区画された半導体基板１０の
フィールド領域にフィールド酸化膜１１を形成する。そ
の後、半導体基板１０の各アクティブ領域と同じ直線と
なるように第１酸化膜と第１ポリシリコン層を積層して
形成する。それぞれトンネリング酸化膜１２とフローテ
ィングゲート１３を形成するためのものである。それか
ら、化学蒸着法によって半導体基板１０の全面に第２酸
化膜１４と第２ポリシリコン層１５を順に蒸着する。そ
して、第２ポリシリコン層上に感光膜を塗布した後、ア
クティブ領域と直交する方向及びそれと同じ方向に残る
ように感光膜をパターニングする。その後、パターニン
グされた感光膜をマスクとして第２ポリシリコン層、第
２酸化膜、第１ポリシリコン層、そして、第１酸化膜の
異方性エッチングを順次に行う。
【００１２】上記のような工程により、図３ａと図４ａ
に示すように半導体基板１０のアクティブ領域上に所定
のパターンにトンネリング酸化膜１２とフローティング
ゲート１３が積層されて形成される。上記のように形成
されたフローティングゲート１３の上を覆い、アクティ
ブ領域と直交する方向に誘電体膜１４とコントロールゲ
ートライン１５とを積層して形成する。図３ａと図４ａ
はコントロールゲートライン１５を形成させた後の状態
である。
に示すように半導体基板１０のアクティブ領域上に所定
のパターンにトンネリング酸化膜１２とフローティング
ゲート１３が積層されて形成される。上記のように形成
されたフローティングゲート１３の上を覆い、アクティ
ブ領域と直交する方向に誘電体膜１４とコントロールゲ
ートライン１５とを積層して形成する。図３ａと図４ａ
はコントロールゲートライン１５を形成させた後の状態
である。
【００１３】次に、図３ｂと図４ｂに示すように、半導
体基板１０の全面に第１感光膜１６を塗布した後、アク
ティブ領域におけるドレイン領域を形成する箇所の半導
体基板１０の表面が露出されるように露光及び現像工程
によって第１感光膜１６を選択的にパターニングする。
その後、パターニングされた第１感光膜１６をマスクに
半導体基板１０のドレイン領域に第１導電型イオンを注
入してドレイン領域１８を形成する。さらに、第２導電
型イオンをティルトイオン注入によってドレイン領域の
両側、すなわちフローティングゲートの下隅にハローイ
オン領域１７を形成する。そして、第１感光膜１６を除
去する。
体基板１０の全面に第１感光膜１６を塗布した後、アク
ティブ領域におけるドレイン領域を形成する箇所の半導
体基板１０の表面が露出されるように露光及び現像工程
によって第１感光膜１６を選択的にパターニングする。
その後、パターニングされた第１感光膜１６をマスクに
半導体基板１０のドレイン領域に第１導電型イオンを注
入してドレイン領域１８を形成する。さらに、第２導電
型イオンをティルトイオン注入によってドレイン領域の
両側、すなわちフローティングゲートの下隅にハローイ
オン領域１７を形成する。そして、第１感光膜１６を除
去する。
【００１４】次に、図３ｃと図４ｃに示すように、半導
体基板１０の全面に絶縁膜１９を蒸着する。そして、図
３ｄと図４ｄに示すように、絶縁膜１９を異方性エッチ
ングして、トンネリング酸化膜１２、フローティングゲ
ート１３、誘電体膜１４、そして、コントロールゲート
ライン１５の両側面に側壁スペーサー１９ａを形成す
る。
体基板１０の全面に絶縁膜１９を蒸着する。そして、図
３ｄと図４ｄに示すように、絶縁膜１９を異方性エッチ
ングして、トンネリング酸化膜１２、フローティングゲ
ート１３、誘電体膜１４、そして、コントロールゲート
ライン１５の両側面に側壁スペーサー１９ａを形成す
る。
【００１５】次に、図３ｅと図４ｅに示すように、半導
体基板１０の全面に第２感光膜２０を塗布した後、共通
ソースイオン注入領域を形成するために第２と第３コン
トロールゲートラインの間が露出されるように露光及び
現像工程によって第２感光膜２０を選択的にパターニン
グする。その後、パターニングされた第２感光膜２０を
マスクにフィールド酸化膜１１と側壁スペーサー１９ａ
を異方性エッチングして、これらのコントロールゲート
ライン１５の間の半導体基板１０が露出されるようにす
る。このとき、アクティブ領域では基板１０の表面が露
出しているので、基板の表面がエッチングされるという
問題が生じる。
体基板１０の全面に第２感光膜２０を塗布した後、共通
ソースイオン注入領域を形成するために第２と第３コン
トロールゲートラインの間が露出されるように露光及び
現像工程によって第２感光膜２０を選択的にパターニン
グする。その後、パターニングされた第２感光膜２０を
マスクにフィールド酸化膜１１と側壁スペーサー１９ａ
を異方性エッチングして、これらのコントロールゲート
ライン１５の間の半導体基板１０が露出されるようにす
る。このとき、アクティブ領域では基板１０の表面が露
出しているので、基板の表面がエッチングされるという
問題が生じる。
【００１６】このように、共通ソースイオン注入領域を
形成するために、第２感光膜２０と側壁スペーサー１９
ａをマスクとしてフィールド酸化膜１１をエッチングす
る工程はセルフアラインソース乾式エッチング工程とい
う。
形成するために、第２感光膜２０と側壁スペーサー１９
ａをマスクとしてフィールド酸化膜１１をエッチングす
る工程はセルフアラインソース乾式エッチング工程とい
う。
【００１７】その後、第２，第３コントロールゲートラ
イン１５の間に露出された半導体基板１０に第１導電型
イオン注入工程を行い、コントロールゲートライン１５
の間の半導体基板１０内に一方向に共通ソースイオン注
入領域２１を形成する。
イン１５の間に露出された半導体基板１０に第１導電型
イオン注入工程を行い、コントロールゲートライン１５
の間の半導体基板１０内に一方向に共通ソースイオン注
入領域２１を形成する。
【００１８】
【発明が解決しようとする課題】以上のような従来の不
揮発性メモリ素子並びにその製造方法は次のような問題
があった。第一に、共通ソースイオン注入領域を形成す
るためにフィールド酸化膜を除去するとき、すなわち、
セルフアラインソース乾式エッチング工程を行うときに
露出されたソース領域の半導体基板がエッチングされ表
面が不規則に除去されるので、素子の動作信頼性が低下
するという問題がある。特に、リーク電流が増加する。
第二に、セルフアラインソース乾式エッチング工程の
後、表面が粗面化された半導体基板にイオン注入工程を
行うと、ソース領域のイオン濃度を調節することが容易
ではない。第三に、セルフアラインソース乾式エッチン
グ工程時にアクティブ領域の側壁スペーサーが除去さ
れ、これによってコントロールゲートライン及び誘電体
膜に損傷が発生するおそれがある。
揮発性メモリ素子並びにその製造方法は次のような問題
があった。第一に、共通ソースイオン注入領域を形成す
るためにフィールド酸化膜を除去するとき、すなわち、
セルフアラインソース乾式エッチング工程を行うときに
露出されたソース領域の半導体基板がエッチングされ表
面が不規則に除去されるので、素子の動作信頼性が低下
するという問題がある。特に、リーク電流が増加する。
第二に、セルフアラインソース乾式エッチング工程の
後、表面が粗面化された半導体基板にイオン注入工程を
行うと、ソース領域のイオン濃度を調節することが容易
ではない。第三に、セルフアラインソース乾式エッチン
グ工程時にアクティブ領域の側壁スペーサーが除去さ
れ、これによってコントロールゲートライン及び誘電体
膜に損傷が発生するおそれがある。
【００１９】本発明は上記のような問題を解決するため
に成されたもので、特に、素子の集積度を高め、共通ソ
ースラインの形成工程を単純化し、動作の信頼性を向上
させることができる不揮発性メモリ素子並びにその製造
方法を提供することを目的とする。
に成されたもので、特に、素子の集積度を高め、共通ソ
ースラインの形成工程を単純化し、動作の信頼性を向上
させることができる不揮発性メモリ素子並びにその製造
方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】上記目的を達成するため
の本発明の不揮発性メモリ素子は、それぞれのアクティ
ブ領域が直線状に配置されている第１アクティブ領域と
同様にそれぞれのアクティブ領域が直線状に配置されて
いる第１、第２アクティブ領域が所定の間隔で区画され
た半導体基板、前記第１、第２アクティブ領域上にそれ
ぞれ一定パターンに積層して形成された第１ゲート絶縁
膜とフローティングゲート、前記フローティングゲート
の上を覆い、第１、第２アクティブ領域と直交するよう
に直線状に積層して形成された第２ゲート絶縁膜とコン
トロールゲートライン、それぞれのアクティブ領域の前
記コントロールゲートラインの一方側に形成された第１
不純物領域、それぞれのアクティブ領域の前記コントロ
ールゲートラインの他方側に形成された第２不純物領
域、前記各第１不純物領域にそれぞれ接触される第１コ
ンタクトプラグ、それぞれのアクティブ領域の前記第２
不純物領域が互いに連結されるように前記コントロール
ゲートラインの他方側の半導体基板上に直線状に形成さ
れた共通導電ラインを含むことを特徴とする。
の本発明の不揮発性メモリ素子は、それぞれのアクティ
ブ領域が直線状に配置されている第１アクティブ領域と
同様にそれぞれのアクティブ領域が直線状に配置されて
いる第１、第２アクティブ領域が所定の間隔で区画され
た半導体基板、前記第１、第２アクティブ領域上にそれ
ぞれ一定パターンに積層して形成された第１ゲート絶縁
膜とフローティングゲート、前記フローティングゲート
の上を覆い、第１、第２アクティブ領域と直交するよう
に直線状に積層して形成された第２ゲート絶縁膜とコン
トロールゲートライン、それぞれのアクティブ領域の前
記コントロールゲートラインの一方側に形成された第１
不純物領域、それぞれのアクティブ領域の前記コントロ
ールゲートラインの他方側に形成された第２不純物領
域、前記各第１不純物領域にそれぞれ接触される第１コ
ンタクトプラグ、それぞれのアクティブ領域の前記第２
不純物領域が互いに連結されるように前記コントロール
ゲートラインの他方側の半導体基板上に直線状に形成さ
れた共通導電ラインを含むことを特徴とする。
【００２１】また、上記目的を達成するための本発明の
不揮発性メモリ素子の製造方法は、半導体基板に直線状
に整列されるように第１、第２アクティブ領域を区画す
る工程、前記第１、第２アクティブ領域上にそれぞれ一
定のパターンを有する第１ゲート絶縁膜とフローティン
グゲートを積層して形成し、一連の工程によって前記第
１、第２アクティブ領域の前記フローティングゲートの
上部を覆い、前記第１、第２アクティブ領域と直交する
方向に直線状に第２ゲート絶縁膜とコントロールゲート
ラインを積層して形成する工程、それぞれのアクティブ
領域の前記コントロールゲートラインの一方側に第１不
純物領域を形成する工程、それぞれのアクティブ領域の
前記コントロールゲートラインの他方側に第２不純物領
域を形成する工程、前記第１、第２不純物領域を含む前
記半導体基板の全面にバッファ絶縁膜を形成する工程、
前記第１不純物領域にそれぞれ第１コンタクトホールを
有し、前記第１、第２アクティブ領域の前記第２不純物
領域が互いに連結され露出される直線状のコンタクトホ
ールを有するように前記半導体基板上に第１層間絶縁膜
を形成する工程、前記第１コンタクトホールと前記直線
状のコンタクトホールによって露出された前記第１、第
２不純物領域にイオン注入を行い、第３不純物領域を形
成する工程、前記第１コンタクトホールと前記直線状の
コンタクトホール上の前記バッファ絶縁膜を除去する工
程、前記第１コンタクトホールにそれぞれ第１コンタク
トプラグを形成すると共に、前記直線状のコンタクトホ
ールに共通導電ラインを形成する工程を含むことを特徴
とする。
不揮発性メモリ素子の製造方法は、半導体基板に直線状
に整列されるように第１、第２アクティブ領域を区画す
る工程、前記第１、第２アクティブ領域上にそれぞれ一
定のパターンを有する第１ゲート絶縁膜とフローティン
グゲートを積層して形成し、一連の工程によって前記第
１、第２アクティブ領域の前記フローティングゲートの
上部を覆い、前記第１、第２アクティブ領域と直交する
方向に直線状に第２ゲート絶縁膜とコントロールゲート
ラインを積層して形成する工程、それぞれのアクティブ
領域の前記コントロールゲートラインの一方側に第１不
純物領域を形成する工程、それぞれのアクティブ領域の
前記コントロールゲートラインの他方側に第２不純物領
域を形成する工程、前記第１、第２不純物領域を含む前
記半導体基板の全面にバッファ絶縁膜を形成する工程、
前記第１不純物領域にそれぞれ第１コンタクトホールを
有し、前記第１、第２アクティブ領域の前記第２不純物
領域が互いに連結され露出される直線状のコンタクトホ
ールを有するように前記半導体基板上に第１層間絶縁膜
を形成する工程、前記第１コンタクトホールと前記直線
状のコンタクトホールによって露出された前記第１、第
２不純物領域にイオン注入を行い、第３不純物領域を形
成する工程、前記第１コンタクトホールと前記直線状の
コンタクトホール上の前記バッファ絶縁膜を除去する工
程、前記第１コンタクトホールにそれぞれ第１コンタク
トプラグを形成すると共に、前記直線状のコンタクトホ
ールに共通導電ラインを形成する工程を含むことを特徴
とする。
【００２２】
【発明の実施の形態】以下、添付図面を参照にして本発
明実施形態の不揮発性メモリ素子並びにその製造方法を
説明する。
明実施形態の不揮発性メモリ素子並びにその製造方法を
説明する。
【００２３】図５は本不揮発性メモリ素子のセルアレイ
平面図である。そして、図６ａは図５のIII−III線上を
切断した本不揮発性メモリ素子の構造断面図であり、図
６ｂは図５のIV−IV線上を切断した本不揮発性メモリ素
子の構造断面図であり、図６ｃは図５のＶ−Ｖ線上を切
断した本不揮発性メモリ素子の構造断面図である。
平面図である。そして、図６ａは図５のIII−III線上を
切断した本不揮発性メモリ素子の構造断面図であり、図
６ｂは図５のIV−IV線上を切断した本不揮発性メモリ素
子の構造断面図であり、図６ｃは図５のＶ−Ｖ線上を切
断した本不揮発性メモリ素子の構造断面図である。
【００２４】本発明の好ましい実施形態による不揮発性
メモリ素子は図５、図６ａ、図６ｂ、図６ｃに示すよう
に、半導体基板３０にアクティブ領域とフィールド領域
とが区画されている。個々のアクティブ領域が直線状に
一体となるように区画されたアクティブ領域が図５で一
定の間隔で配置され、その間にフィールド領域が形成さ
れている。なお、本実施形態では上記のように横方向の
アクティブ領域が分離されずに一体とされているが、個
々の素子用に分離されていても良いのはいうまでもな
い。したがって、本明細書でのアクティブ領域とは、原
則として個々の素子用であるが、上記のように直線状に
一体的に並んでいるので、その直線状のものを意味する
こともある。半導体基板３０のフィールド領域にフィー
ルド酸化膜３１が形成されている。直線状に並んだ各ア
クティブ領域には一定のパターンで積層形成されたトン
ネリング酸化膜３２とフローティングゲート３３が多数
配置されている。
メモリ素子は図５、図６ａ、図６ｂ、図６ｃに示すよう
に、半導体基板３０にアクティブ領域とフィールド領域
とが区画されている。個々のアクティブ領域が直線状に
一体となるように区画されたアクティブ領域が図５で一
定の間隔で配置され、その間にフィールド領域が形成さ
れている。なお、本実施形態では上記のように横方向の
アクティブ領域が分離されずに一体とされているが、個
々の素子用に分離されていても良いのはいうまでもな
い。したがって、本明細書でのアクティブ領域とは、原
則として個々の素子用であるが、上記のように直線状に
一体的に並んでいるので、その直線状のものを意味する
こともある。半導体基板３０のフィールド領域にフィー
ルド酸化膜３１が形成されている。直線状に並んだ各ア
クティブ領域には一定のパターンで積層形成されたトン
ネリング酸化膜３２とフローティングゲート３３が多数
配置されている。
【００２５】各アクティブ領域には一定パターンで複数
のトンネリング酸化膜３２とフローティングゲート３３
が配置されている。さらに、直線状のアクティブ領域と
直交する方向に積層された誘電体膜３４とコントロール
ゲートライン３５とキャップ絶縁膜３６とがアクティブ
領域ではフローティングゲート３３を覆うように形成さ
れている。
のトンネリング酸化膜３２とフローティングゲート３３
が配置されている。さらに、直線状のアクティブ領域と
直交する方向に積層された誘電体膜３４とコントロール
ゲートライン３５とキャップ絶縁膜３６とがアクティブ
領域ではフローティングゲート３３を覆うように形成さ
れている。
【００２６】そして、トンネリング酸化膜３２、フロー
ティングゲート３３、誘電体膜３４、コントロールゲー
トライン３５、そして、キャップ絶縁膜３６の両側面に
側壁スペーサー４２ａが形成され、キャップ絶縁膜３６
上にバッファ窒化膜４３が５０〜５００Åの厚さで蒸着
されている。このキャップ絶縁膜３６はコンタクトプラ
グ４７ａが形成されていない箇所では側壁表面にも残っ
ている。
ティングゲート３３、誘電体膜３４、コントロールゲー
トライン３５、そして、キャップ絶縁膜３６の両側面に
側壁スペーサー４２ａが形成され、キャップ絶縁膜３６
上にバッファ窒化膜４３が５０〜５００Åの厚さで蒸着
されている。このキャップ絶縁膜３６はコンタクトプラ
グ４７ａが形成されていない箇所では側壁表面にも残っ
ている。
【００２７】以下において説明の便宜上先の従来技術で
説明したと同様の番号をコントロールゲートラインに付
ける。本実施形態では、第２、第３コントロールゲート
ライン３５が一対とされ、かつ第１コントロールゲート
ライン３５と図示しないその左側のもの、および第４コ
ントロールゲートライン３５とその右側のものが一対と
なるように、コントロールゲートライン３５が２本ずつ
一対となるように形成されている。以下、一対となるよ
うに整列されたコントロールゲートライン３５について
説明する。
説明したと同様の番号をコントロールゲートラインに付
ける。本実施形態では、第２、第３コントロールゲート
ライン３５が一対とされ、かつ第１コントロールゲート
ライン３５と図示しないその左側のもの、および第４コ
ントロールゲートライン３５とその右側のものが一対と
なるように、コントロールゲートライン３５が２本ずつ
一対となるように形成されている。以下、一対となるよ
うに整列されたコントロールゲートライン３５について
説明する。
【００２８】まず、アクティブ領域の一対とされたコン
トロールゲートライン３５の外側、すなわち第１コント
ロールゲートライン３５と第２コントロールゲートライ
ン３５の間にはドレインが形成され、一対のコントロー
ルゲートライン３５の間、すなわち第２，第３コントロ
ールゲートラインの間のアクティブ領域にはソースが形
成されている。各ドレインはコントロールゲートライン
３５の間（側壁スペーサー４２ａの下側も含む）は低濃
度ドレイン領域３９とされ、それを取り囲むように深く
拡散された箇所が高濃度ドレイン領域４６ａとされてい
る。すなわち、各ドレインは低濃度ドレイン領域３９と
高濃度ドレイン領域４６ａとを含んでいる。
トロールゲートライン３５の外側、すなわち第１コント
ロールゲートライン３５と第２コントロールゲートライ
ン３５の間にはドレインが形成され、一対のコントロー
ルゲートライン３５の間、すなわち第２，第３コントロ
ールゲートラインの間のアクティブ領域にはソースが形
成されている。各ドレインはコントロールゲートライン
３５の間（側壁スペーサー４２ａの下側も含む）は低濃
度ドレイン領域３９とされ、それを取り囲むように深く
拡散された箇所が高濃度ドレイン領域４６ａとされてい
る。すなわち、各ドレインは低濃度ドレイン領域３９と
高濃度ドレイン領域４６ａとを含んでいる。
【００２９】そして、低濃度ドレイン領域３９両側の部
分に低濃度ハローイオン領域３８が形成されている。各
ソース領域は一対を成すコントロールゲートライン３５
の間の半導体基板３０の表面内に形成された低濃度ソー
ス領域４１と、その低濃度ソース領域４１より深くトン
ネリング酸化膜３２の一方側の下部にまで拡散とされた
高濃度ソース領域４６ｂとを含む。本実施形態において
はドレイン領域が第１不純物領域であり、ソース領域が
第２不純物領域である。
分に低濃度ハローイオン領域３８が形成されている。各
ソース領域は一対を成すコントロールゲートライン３５
の間の半導体基板３０の表面内に形成された低濃度ソー
ス領域４１と、その低濃度ソース領域４１より深くトン
ネリング酸化膜３２の一方側の下部にまで拡散とされた
高濃度ソース領域４６ｂとを含む。本実施形態において
はドレイン領域が第１不純物領域であり、ソース領域が
第２不純物領域である。
【００３０】上記の通りに構成された基板上に第１層間
絶縁膜４４が形成されている。その絶縁膜４４には、各
低濃度ドレイン領域３９の箇所に第１コンタクトホール
を形成させるとともに、それぞれの一対を形成するコン
トロールゲートラインの間にあるアクティブ領域（ソー
ス領域）とフィールド酸化膜３１との表面が露出される
ように、一対を形成するコントロールゲートラインの間
に直線状のアクティブ領域と直交する方向に直線状のコ
ンタクトホールを形成させている。このとき、第１コン
タクトホールと直線状のコンタクトホールは側壁スペー
サー４２ａとバッファ窒化膜４３を用いたセルフアライ
ンコンタクト工程によって形成される。コンタクトホー
ルには後述のようにコンタクトプラグ４７ａが充填され
るが、バッファ窒化膜４３はそのプラグが充填される箇
所では除去されている。
絶縁膜４４が形成されている。その絶縁膜４４には、各
低濃度ドレイン領域３９の箇所に第１コンタクトホール
を形成させるとともに、それぞれの一対を形成するコン
トロールゲートラインの間にあるアクティブ領域（ソー
ス領域）とフィールド酸化膜３１との表面が露出される
ように、一対を形成するコントロールゲートラインの間
に直線状のアクティブ領域と直交する方向に直線状のコ
ンタクトホールを形成させている。このとき、第１コン
タクトホールと直線状のコンタクトホールは側壁スペー
サー４２ａとバッファ窒化膜４３を用いたセルフアライ
ンコンタクト工程によって形成される。コンタクトホー
ルには後述のようにコンタクトプラグ４７ａが充填され
るが、バッファ窒化膜４３はそのプラグが充填される箇
所では除去されている。
【００３１】第１層間絶縁膜４４の各第１コンタクトホ
ールと直線状のコンタクトホールを埋め込むようにタン
グステンプラグ４７ａが形成される。このとき、それぞ
れの一対を形成するコントロールゲートラインの間の各
低濃度ソース領域４１を連結するように半導体基板３０
上（ソース領域及びフィールド酸化膜３１上）に形成さ
れたタングステンプラグ４７ａを共通ソースラインとい
う。
ールと直線状のコンタクトホールを埋め込むようにタン
グステンプラグ４７ａが形成される。このとき、それぞ
れの一対を形成するコントロールゲートラインの間の各
低濃度ソース領域４１を連結するように半導体基板３０
上（ソース領域及びフィールド酸化膜３１上）に形成さ
れたタングステンプラグ４７ａを共通ソースラインとい
う。
【００３２】第１層間絶縁膜４４の上には第２層間絶縁
膜４８が形成されている。そして、この第２層間絶縁膜
４８の図５に示す一番上の直線状のアクティブ領域で
は、各低濃度ドレイン領域３９の箇所のタングステンプ
ラグ４７ａに連結されるようにそれぞれ第２コンタクト
ホールが形成されており、上から二番目の直線状のアク
ティブ領域では一対を成すコントロールゲートライン３
５の間の共通ソースラインの箇所に第３コンタクトホー
ルが形成されている。上記の一番上、二番目などは上記
のように単に図５の状態での表記で絶対的なものではな
い。要するに直線状のアクティブ領域はドレインにコン
タクトホールを有するものとソースにコンタクトホール
を有するものが交互に配置されている。以下の説明では
奇数番目の直線状のアクティブ領域がドレインにコンタ
クトホールが形成されたアクティブ領域で、偶数番目の
直線状のアクティブ領域がソースにコンタクトホールが
形成されたアクティブ領域とする。前者を第１アクティ
ブ領域、後者を第２アクティブ領域という。
膜４８が形成されている。そして、この第２層間絶縁膜
４８の図５に示す一番上の直線状のアクティブ領域で
は、各低濃度ドレイン領域３９の箇所のタングステンプ
ラグ４７ａに連結されるようにそれぞれ第２コンタクト
ホールが形成されており、上から二番目の直線状のアク
ティブ領域では一対を成すコントロールゲートライン３
５の間の共通ソースラインの箇所に第３コンタクトホー
ルが形成されている。上記の一番上、二番目などは上記
のように単に図５の状態での表記で絶対的なものではな
い。要するに直線状のアクティブ領域はドレインにコン
タクトホールを有するものとソースにコンタクトホール
を有するものが交互に配置されている。以下の説明では
奇数番目の直線状のアクティブ領域がドレインにコンタ
クトホールが形成されたアクティブ領域で、偶数番目の
直線状のアクティブ領域がソースにコンタクトホールが
形成されたアクティブ領域とする。前者を第１アクティ
ブ領域、後者を第２アクティブ領域という。
【００３３】各アクティブ領域の第２コンタクトホール
にはそれぞれコンタクトプラグ４９ａが形成され、第３
コンタクトホールにはコンタクトプラグ４９ｂが形成さ
れている。
にはそれぞれコンタクトプラグ４９ａが形成され、第３
コンタクトホールにはコンタクトプラグ４９ｂが形成さ
れている。
【００３４】そして、第２層間絶縁膜４８上には、第１
アクティブ領域に並んでコンタクトプラグ４９ａと接触
するようにドレイン配線５０ａが形成され、第２アクテ
ィブ領域に並んでコンタクトプラグ４９ｂと接触するよ
うにソース配線５０ｂが形成されている。
アクティブ領域に並んでコンタクトプラグ４９ａと接触
するようにドレイン配線５０ａが形成され、第２アクテ
ィブ領域に並んでコンタクトプラグ４９ｂと接触するよ
うにソース配線５０ｂが形成されている。
【００３５】上記説明したような本実施形態の不揮発性
メモリ素子は、上記のように第１、第２のアクティブ領
域を備えている。本実施形態素子はこれらのアクティブ
領域と、それらに一定のパターンに積層して形成される
トンネリング酸化膜３２とフローティングゲート３３
と、各アクティブ領域のフローティングゲート３３を覆
い、アクティブ領域に直交するように積層して形成され
た一つの誘電体膜３４とコントロールゲートライン３５
と、そのコントロールゲートライン３５の一方側の各ア
クティブ領域に形成されたドレイン領域と、コントロー
ルゲートライン３５の他方側の各アクティブ領域にそれ
ぞれ形成されたソース領域と、各アクティブ領域のソー
ス領域を一つに連結するためにコントロールゲートライ
ン３５の他方側の半導体基板３０上に直線状に配列さ
れ、各ドレイン領域に形成されるタングステンプラグ４
７ａとを単位構成要素としている。このとき、ソース領
域を直線状に連結するタングステンプラグ４７ａは共通
ソースラインという。
メモリ素子は、上記のように第１、第２のアクティブ領
域を備えている。本実施形態素子はこれらのアクティブ
領域と、それらに一定のパターンに積層して形成される
トンネリング酸化膜３２とフローティングゲート３３
と、各アクティブ領域のフローティングゲート３３を覆
い、アクティブ領域に直交するように積層して形成され
た一つの誘電体膜３４とコントロールゲートライン３５
と、そのコントロールゲートライン３５の一方側の各ア
クティブ領域に形成されたドレイン領域と、コントロー
ルゲートライン３５の他方側の各アクティブ領域にそれ
ぞれ形成されたソース領域と、各アクティブ領域のソー
ス領域を一つに連結するためにコントロールゲートライ
ン３５の他方側の半導体基板３０上に直線状に配列さ
れ、各ドレイン領域に形成されるタングステンプラグ４
７ａとを単位構成要素としている。このとき、ソース領
域を直線状に連結するタングステンプラグ４７ａは共通
ソースラインという。
【００３６】次いで、添付図面と共に、上記のような構
成を有する本発明の好ましい実施形態による不揮発性メ
モリ素子の製造方法について説明する。
成を有する本発明の好ましい実施形態による不揮発性メ
モリ素子の製造方法について説明する。
【００３７】図７ａ〜図７ｉは図５のIII−III線で切断
した本不揮発性メモリ素子の製造方法を示す工程断面図
であり、図８ａ〜図８ｉは図５のIV−IV線で切断した本
不揮発性メモリ素子の製造方法を示す工程断面図であ
る。本不揮発性メモリ素子の製造方法は、図７ａと図８
ａに示すように、アクティブ領域とフィールド領域とが
区画された半導体基板３０のフィールド領域にフィール
ド酸化膜３１を形成する。このとき、それぞれのアクテ
ィブ領域は直線状に一方向に多数並んで直線状のアクテ
ィブ領域を形成している。
した本不揮発性メモリ素子の製造方法を示す工程断面図
であり、図８ａ〜図８ｉは図５のIV−IV線で切断した本
不揮発性メモリ素子の製造方法を示す工程断面図であ
る。本不揮発性メモリ素子の製造方法は、図７ａと図８
ａに示すように、アクティブ領域とフィールド領域とが
区画された半導体基板３０のフィールド領域にフィール
ド酸化膜３１を形成する。このとき、それぞれのアクテ
ィブ領域は直線状に一方向に多数並んで直線状のアクテ
ィブ領域を形成している。
【００３８】その後、図面には図示しないが、半導体基
板３０の全面に熱酸化工程又は化学蒸着法によって第１
酸化膜を形成し、第１酸化膜上に第１ポリシリコン層を
蒸着する。そして、第１ポリシリコン層上に感光膜を塗
布した後、各直線状のアクティブ領域の上にそれに並ぶ
方向に直線状に残るように感光膜をパターニングする。
それから、パターニングした感光膜をマスクとして第１
ポリシリコン層と第１酸化膜の異方性エッチングを順次
行い、第１ポリシリコン層と第１酸化膜層の積層構造を
直線状に形成させる。その後感光膜を除去する。
板３０の全面に熱酸化工程又は化学蒸着法によって第１
酸化膜を形成し、第１酸化膜上に第１ポリシリコン層を
蒸着する。そして、第１ポリシリコン層上に感光膜を塗
布した後、各直線状のアクティブ領域の上にそれに並ぶ
方向に直線状に残るように感光膜をパターニングする。
それから、パターニングした感光膜をマスクとして第１
ポリシリコン層と第１酸化膜の異方性エッチングを順次
行い、第１ポリシリコン層と第１酸化膜層の積層構造を
直線状に形成させる。その後感光膜を除去する。
【００３９】また、図面には示してないが、化学蒸着法
によって半導体基板３０の全面に第２酸化膜と第２ポリ
シリコン層と酸化膜（又は窒化膜）を順に蒸着する。そ
して、第２ポリシリコン層上に感光膜を塗布した後、直
線状のアクティブ領域と直交する方向に直線状に感光膜
をパターニングする。その後、パターニングされた感光
膜をマスクとして酸化膜、第２ポリシリコン層、第２酸
化膜、第１ポリシリコン層、そして、第１酸化膜を順次
に異方性エッチングする。
によって半導体基板３０の全面に第２酸化膜と第２ポリ
シリコン層と酸化膜（又は窒化膜）を順に蒸着する。そ
して、第２ポリシリコン層上に感光膜を塗布した後、直
線状のアクティブ領域と直交する方向に直線状に感光膜
をパターニングする。その後、パターニングされた感光
膜をマスクとして酸化膜、第２ポリシリコン層、第２酸
化膜、第１ポリシリコン層、そして、第１酸化膜を順次
に異方性エッチングする。
【００４０】上記のような工程により、図７ａと図８ａ
に示すように半導体基板３０のアクティブ領域上に一定
のパターンに形成されるトンネリング酸化膜３２とフロ
ーティングゲート３３が積層され、かつ、フローティン
グゲート３３の上部を覆い、アクティブ領域と直交する
方向に誘電体膜３４とコントロールゲートライン３５と
キャップ絶縁膜３６が積層された構造となる。その後感
光膜を除去する。本実施形態においては、コントロール
ゲートライン３５は二つずつ一対を形成している。すな
わち、その一対をなす二つのコントロールゲートライン
３５がソースを共有している。
に示すように半導体基板３０のアクティブ領域上に一定
のパターンに形成されるトンネリング酸化膜３２とフロ
ーティングゲート３３が積層され、かつ、フローティン
グゲート３３の上部を覆い、アクティブ領域と直交する
方向に誘電体膜３４とコントロールゲートライン３５と
キャップ絶縁膜３６が積層された構造となる。その後感
光膜を除去する。本実施形態においては、コントロール
ゲートライン３５は二つずつ一対を形成している。すな
わち、その一対をなす二つのコントロールゲートライン
３５がソースを共有している。
【００４１】次に、図７ｂと図８ｂに示すように、半導
体基板３０の全面に第１感光膜３７を塗布した後、アク
ティブ領域のドレイン領域となる箇所で半導体基板３０
が露出されるように露光及び現像工程によって第１感光
膜３７を選択的にパターニングする。その後、パターニ
ングされた第１感光膜３７をマスクに半導体基板３０の
ドレイン領域に低濃度第１導電型イオンを注入して低濃
度ドレイン領域３９を形成する。それから、ドレイン領
域と隣接したフローティングゲート３３の一方側の下部
にティルトイオン注入による第２導電型イオン注入を行
い、ハローイオン領域３８を形成する。そして、第１感
光膜３７を除去する。
体基板３０の全面に第１感光膜３７を塗布した後、アク
ティブ領域のドレイン領域となる箇所で半導体基板３０
が露出されるように露光及び現像工程によって第１感光
膜３７を選択的にパターニングする。その後、パターニ
ングされた第１感光膜３７をマスクに半導体基板３０の
ドレイン領域に低濃度第１導電型イオンを注入して低濃
度ドレイン領域３９を形成する。それから、ドレイン領
域と隣接したフローティングゲート３３の一方側の下部
にティルトイオン注入による第２導電型イオン注入を行
い、ハローイオン領域３８を形成する。そして、第１感
光膜３７を除去する。
【００４２】このとき、第１導電型イオンとして燐
（Ｐ）イオンを使用し、第２導電型イオンはボロン
（Ｂ）イオンを使用し、それぞれ１Ｅ12〜１Ｅ14の濃度
を有するように注入する。そして、第２導電型イオンは
３０〜６０度の傾斜角で注入する。
（Ｐ）イオンを使用し、第２導電型イオンはボロン
（Ｂ）イオンを使用し、それぞれ１Ｅ12〜１Ｅ14の濃度
を有するように注入する。そして、第２導電型イオンは
３０〜６０度の傾斜角で注入する。
【００４３】図７ｃと図８ｃに示すように、半導体基板
３０の全面に第２感光膜４０を塗布した後、ソース領域
を形成するアクティブ領域の半導体基板３０が露出され
るように露光及び現像工程によって第２感光膜４０を選
択的にパターニングする。その後、パターニングされた
第２感光膜４０をマスクに半導体基板３０のソース領域
に第１導電型イオンを注入して低濃度ソース領域４１を
形成する。そして、第２感光膜４０を除去する。このと
き、第１導電型イオンとして燐（Ｐ）イオンを使用し、
１Ｅ12〜１Ｅ15の濃度を有するように注入する。
３０の全面に第２感光膜４０を塗布した後、ソース領域
を形成するアクティブ領域の半導体基板３０が露出され
るように露光及び現像工程によって第２感光膜４０を選
択的にパターニングする。その後、パターニングされた
第２感光膜４０をマスクに半導体基板３０のソース領域
に第１導電型イオンを注入して低濃度ソース領域４１を
形成する。そして、第２感光膜４０を除去する。このと
き、第１導電型イオンとして燐（Ｐ）イオンを使用し、
１Ｅ12〜１Ｅ15の濃度を有するように注入する。
【００４４】次に、図７ｄと図８ｄに示すように、半導
体基板３０の全面に化学蒸着法によって酸化膜又は窒化
膜から形成された絶縁膜４２を蒸着する。このとき、絶
縁膜４２は１０００〜３０００Åの厚さを有するように
蒸着する。
体基板３０の全面に化学蒸着法によって酸化膜又は窒化
膜から形成された絶縁膜４２を蒸着する。このとき、絶
縁膜４２は１０００〜３０００Åの厚さを有するように
蒸着する。
【００４５】図７ｅと図８ｅに示すように、絶縁膜４２
を異方性エッチングして、トンネリング酸化膜３２、フ
ローティングゲート３３、誘電体膜３４、コントロール
ゲートライン３５、そして、キャップ絶縁膜３６の両側
面に側壁スペーサー４２ａを形成する。その後、低濃度
ソース／ドレイン領域４１、３９と側壁スペーサー４２
ａとキャップ絶縁膜３６を含む半導体基板３０の全面に
薄い厚さとなるようにバッファ窒化膜４３を蒸着する。
このとき、バッファ窒化膜４３は５０〜５００Åの厚さ
となるように蒸着する。
を異方性エッチングして、トンネリング酸化膜３２、フ
ローティングゲート３３、誘電体膜３４、コントロール
ゲートライン３５、そして、キャップ絶縁膜３６の両側
面に側壁スペーサー４２ａを形成する。その後、低濃度
ソース／ドレイン領域４１、３９と側壁スペーサー４２
ａとキャップ絶縁膜３６を含む半導体基板３０の全面に
薄い厚さとなるようにバッファ窒化膜４３を蒸着する。
このとき、バッファ窒化膜４３は５０〜５００Åの厚さ
となるように蒸着する。
【００４６】そして、図７ｆと図８ｆに示すように、バ
ッファ窒化膜４３の全面に第１層間絶縁膜４４を５００
０〜１００００Åの厚さを有するように蒸着する。その
後、化学的機械的研磨工程又はエッチバック工程によっ
て第１層間絶縁膜４４を平坦化する。次に、第１層間絶
縁膜４４上に第３感光膜４５を塗布した後、アクティブ
領域のソース領域とドレイン領域を開放するように露光
及び現像工程で第３感光膜４５を選択的にパターニング
する。
ッファ窒化膜４３の全面に第１層間絶縁膜４４を５００
０〜１００００Åの厚さを有するように蒸着する。その
後、化学的機械的研磨工程又はエッチバック工程によっ
て第１層間絶縁膜４４を平坦化する。次に、第１層間絶
縁膜４４上に第３感光膜４５を塗布した後、アクティブ
領域のソース領域とドレイン領域を開放するように露光
及び現像工程で第３感光膜４５を選択的にパターニング
する。
【００４７】その後、パターニングされた第３感光膜４
５をマスクに第１層間絶縁膜４４を異方性エッチングし
て、ドレイン領域に第１コンタクトホールを、ソース領
域に直線状のコンタクトホールを形成する。このとき、
直線状のコンタクトホールは二つのコントロールゲート
ラインからなる一対のコントロールゲートライン３５の
間の低濃度ソース領域４１及び、フィールド酸化膜３１
が露出されるように第１層間絶縁膜４４を除去して形成
する。
５をマスクに第１層間絶縁膜４４を異方性エッチングし
て、ドレイン領域に第１コンタクトホールを、ソース領
域に直線状のコンタクトホールを形成する。このとき、
直線状のコンタクトホールは二つのコントロールゲート
ラインからなる一対のコントロールゲートライン３５の
間の低濃度ソース領域４１及び、フィールド酸化膜３１
が露出されるように第１層間絶縁膜４４を除去して形成
する。
【００４８】それから、パターニングされた第３感光膜
４５と第１層間絶縁膜４４をマスクに露出された低濃度
ソース／ドレイン領域４１、３９に高濃度第１導電型イ
オンを注入して高濃度ドレイン領域４６ａと高濃度ソー
ス領域４６ｂを形成する。このとき、高濃度第１導電型
イオンとしてヒ素イオン（Ａｓ+）を使用し、注入濃度
は１Ｅ14〜１Ｅ15の範囲で、３０〜６０度の傾斜角を有
して注入する。その後第３感光膜４５を除去する。
４５と第１層間絶縁膜４４をマスクに露出された低濃度
ソース／ドレイン領域４１、３９に高濃度第１導電型イ
オンを注入して高濃度ドレイン領域４６ａと高濃度ソー
ス領域４６ｂを形成する。このとき、高濃度第１導電型
イオンとしてヒ素イオン（Ａｓ+）を使用し、注入濃度
は１Ｅ14〜１Ｅ15の範囲で、３０〜６０度の傾斜角を有
して注入する。その後第３感光膜４５を除去する。
【００４９】第３感光膜４５を用いてドレインとソース
領域にそれぞれ第１コンタクトホールと直線状のコンタ
クトホールを形成するとき、バッファ窒化膜４３がエッ
チングストップ層の役割を果たす。この種の工程をセル
フアラインコンタクト工程という。このようにバッファ
窒化膜４３をエッチングストップ層として使用してコン
タクト工程を行うことで半導体基板３０の損傷を防止す
ることができる。バッファ窒化膜４３はドレイン領域と
ソース領域にそれぞれ第１コンタクトホールと直線状の
コンタクトホールを形成した後に除去することができ、
高濃度ドレイン領域４６ａと高濃度ソース領域４６ｂを
形成した後に除去することもできる。
領域にそれぞれ第１コンタクトホールと直線状のコンタ
クトホールを形成するとき、バッファ窒化膜４３がエッ
チングストップ層の役割を果たす。この種の工程をセル
フアラインコンタクト工程という。このようにバッファ
窒化膜４３をエッチングストップ層として使用してコン
タクト工程を行うことで半導体基板３０の損傷を防止す
ることができる。バッファ窒化膜４３はドレイン領域と
ソース領域にそれぞれ第１コンタクトホールと直線状の
コンタクトホールを形成した後に除去することができ、
高濃度ドレイン領域４６ａと高濃度ソース領域４６ｂを
形成した後に除去することもできる。
【００５０】次に、図７ｇと図８ｇに示すように、第１
コンタクトホール及び直線状のコンタクトホールを含む
半導体基板３０の全面にタングステン膜４７を蒸着す
る。このとき、タングステン膜４７は５０００〜１００
００Åの厚さを有するように蒸着する。
コンタクトホール及び直線状のコンタクトホールを含む
半導体基板３０の全面にタングステン膜４７を蒸着す
る。このとき、タングステン膜４７は５０００〜１００
００Åの厚さを有するように蒸着する。
【００５１】その後、図７ｈと図８ｈに示すように、タ
ングステン膜４７を化学的機械的研磨工程又はエッチバ
ック工程によって第１層間絶縁膜４４が露出されるまで
除去して、ドレイン領域の第１コンタクトホールとソー
ス領域の直線状のコンタクトホールにタングステンプラ
グ４７ａをそれぞれ形成する。
ングステン膜４７を化学的機械的研磨工程又はエッチバ
ック工程によって第１層間絶縁膜４４が露出されるまで
除去して、ドレイン領域の第１コンタクトホールとソー
ス領域の直線状のコンタクトホールにタングステンプラ
グ４７ａをそれぞれ形成する。
【００５２】ドレイン領域のタングステンプラグ４７ａ
はそれぞれ隔離されるように形成し、ソース領域のタン
グステンプラグ４７ａはそれぞれ一対をなすコントロー
ルゲートラインの間の各アクティブ領域のソース領域を
一つに連結させるために、それぞれの一対をなすコント
ロールゲートラインの間に直線状に形成されている。こ
れを共通ソースラインという。
はそれぞれ隔離されるように形成し、ソース領域のタン
グステンプラグ４７ａはそれぞれ一対をなすコントロー
ルゲートラインの間の各アクティブ領域のソース領域を
一つに連結させるために、それぞれの一対をなすコント
ロールゲートラインの間に直線状に形成されている。こ
れを共通ソースラインという。
【００５３】それから、図７ｉに示すように、各タング
ステンプラグ４７ａと第１層間絶縁膜４４上に第２層間
絶縁膜４８を蒸着し、第２層間絶縁膜４８を異方性エッ
チングしてアクティブ領域のドレイン領域に接触された
タングステンプラグ４７ａの位置に第２コンタクトホー
ルを形成すると共に、アクティブ領域のソース領域に直
線状に形成された各タングステンプラグ４７ａ（つま
り、共通ソースライン）の特定の箇所に第３コンタクト
ホールを形成する。このとき、第２コンタクトホールと
第３コンタクトホールは互いに異なる直線状のアクティ
ブ領域の上に形成する。
ステンプラグ４７ａと第１層間絶縁膜４４上に第２層間
絶縁膜４８を蒸着し、第２層間絶縁膜４８を異方性エッ
チングしてアクティブ領域のドレイン領域に接触された
タングステンプラグ４７ａの位置に第２コンタクトホー
ルを形成すると共に、アクティブ領域のソース領域に直
線状に形成された各タングステンプラグ４７ａ（つま
り、共通ソースライン）の特定の箇所に第３コンタクト
ホールを形成する。このとき、第２コンタクトホールと
第３コンタクトホールは互いに異なる直線状のアクティ
ブ領域の上に形成する。
【００５４】次いで、第２コンタクトホールと第３コン
タクトホールにそれぞれコンタクトプラグ４９ａ、４９
ｂを形成した後、同一アクティブ領域のドレイン領域に
形成されたコンタクトプラグ４９ａが連結されるように
アクティブ領域の上の第２層間絶縁膜４８上にドレイン
配線５０ａを形成する。また、ドレイン配線５０ａを形
成すると共に、ソース領域のコンタクトプラグ４９ｂの
一領域に接し、且つそれらのプラグを連結するようにア
クティブ領域と並んでアクティブ領域の上の第２層間絶
縁膜４８の上にソース配線５０ｂを形成する。このと
き、ドレイン配線５０ａとソース配線５０ｂは互いに異
なる直線状のアクティブ領域の上側に形成する。
タクトホールにそれぞれコンタクトプラグ４９ａ、４９
ｂを形成した後、同一アクティブ領域のドレイン領域に
形成されたコンタクトプラグ４９ａが連結されるように
アクティブ領域の上の第２層間絶縁膜４８上にドレイン
配線５０ａを形成する。また、ドレイン配線５０ａを形
成すると共に、ソース領域のコンタクトプラグ４９ｂの
一領域に接し、且つそれらのプラグを連結するようにア
クティブ領域と並んでアクティブ領域の上の第２層間絶
縁膜４８の上にソース配線５０ｂを形成する。このと
き、ドレイン配線５０ａとソース配線５０ｂは互いに異
なる直線状のアクティブ領域の上側に形成する。
【００５５】
【発明の効果】以上で説明したような本発明の不揮発性
メモリ素子並びにその製造方法は次のような効果があ
る。第一に、共通ソースラインを形成するためにセルフ
アラインコンタクト工程を利用するので、同一のデザイ
ンルールを適用するとき、不揮発性メモリ素子の単位セ
ルのサイズを従来より約７０％程度小さくすることがで
き、素子の集積度を向上させることができる。第二に、
セルフアラインコンタクト工程時、バッファ窒化膜をエ
ッチングストップ層として使用しているの半導体基板の
損傷を防ぐことができ、これによってリーク電流の発生
を抑制でき、素子の動作信頼性を向上させることができ
る。第三に、化学的機械的研磨工程やエッチバック工程
により、共通ソースラインのタングステンプラグを半導
体基板上に直線状に形成するので、従来のようにソース
領域の間のフィールド酸化膜をエッチングするセルフア
ラインソース乾式エッチング工程を行う必要がなく、工
程を単純化することができる。
メモリ素子並びにその製造方法は次のような効果があ
る。第一に、共通ソースラインを形成するためにセルフ
アラインコンタクト工程を利用するので、同一のデザイ
ンルールを適用するとき、不揮発性メモリ素子の単位セ
ルのサイズを従来より約７０％程度小さくすることがで
き、素子の集積度を向上させることができる。第二に、
セルフアラインコンタクト工程時、バッファ窒化膜をエ
ッチングストップ層として使用しているの半導体基板の
損傷を防ぐことができ、これによってリーク電流の発生
を抑制でき、素子の動作信頼性を向上させることができ
る。第三に、化学的機械的研磨工程やエッチバック工程
により、共通ソースラインのタングステンプラグを半導
体基板上に直線状に形成するので、従来のようにソース
領域の間のフィールド酸化膜をエッチングするセルフア
ラインソース乾式エッチング工程を行う必要がなく、工
程を単純化することができる。
【図１】従来の不揮発性メモリ素子のセルアレイ平面
図。
図。
【図２ａ】図１のＩ−Ｉ線上を切断した不揮発性メモリ
素子の構造断面図。
素子の構造断面図。
【図２ｂ】図１のII−II線上を切断した不揮発性メモリ
素子の構造断面図。
素子の構造断面図。
【図３ａ】〜
【図３ｆ】図１のＩ−Ｉ線上を切断した従来の不揮発性
メモリ素子の製造方法を示す工程断面図。
メモリ素子の製造方法を示す工程断面図。
【図４ａ】〜
【図４ｆ】図１のII−II線上を切断した従来の不揮発性
メモリ素子の製造方法を示す工程断面図。
メモリ素子の製造方法を示す工程断面図。
【図５】本発明の不揮発性メモリ素子のセルアレイ平面
図。
図。
【図６ａ】図５のIII−III線上を切断した本発明の不揮
発性メモリ素子の構造断面図。
発性メモリ素子の構造断面図。
【図６ｂ】図５のIV−IV線上を切断した本発明の不揮発
性メモリ素子の構造断面図。
性メモリ素子の構造断面図。
【図６ｃ】図５のＶ−Ｖ線上を切断した本発明の不揮発
性メモリ素子の構造断面図。
性メモリ素子の構造断面図。
【図７ａ】〜
【図７ｉ】図５のIII−III線上を切断した本発明の不揮
発性メモリ素子の製造方法を示す工程断面図。
発性メモリ素子の製造方法を示す工程断面図。
【図８ａ】〜
【図８ｉ】図５のIV−IV線上を切断した本発明の不揮発
性メモリ素子の製造方法を示す工程断面図。
性メモリ素子の製造方法を示す工程断面図。
３０：半導体基板 ３１：フィール
ド酸化膜 ３２：トンネリング酸化膜 ３３：フローテ
ィングゲート ３４：誘電体膜 ３５：コントロールゲート
ライン ３６：キャップ絶縁膜 ３７：第１感光
膜 ３８：ハローイオン注入領域 ３９：低濃度ド
レイン領域 ４０：第２感光膜 ４１：低濃度ソ
ース領域 ４２：絶縁膜 ４２ａ：側壁ス
ペーサー ４３：バッファ窒化膜 ４４：第１層間
絶縁膜 ４５：第３感光膜 ４６ａ：高濃度
ドレイン領域 ４６ｂ：高濃度ソース領域 ４７：タングス
テン膜 ４７ａ：タングステンプラグ ４８：第２層間
絶縁膜 ４９ａ、４９ｂ：コンタクトプラグ ５０ａ：ドレイ
ン配線 ５０ｂ：ソース配線
ド酸化膜 ３２：トンネリング酸化膜 ３３：フローテ
ィングゲート ３４：誘電体膜 ３５：コントロールゲート
ライン ３６：キャップ絶縁膜 ３７：第１感光
膜 ３８：ハローイオン注入領域 ３９：低濃度ド
レイン領域 ４０：第２感光膜 ４１：低濃度ソ
ース領域 ４２：絶縁膜 ４２ａ：側壁ス
ペーサー ４３：バッファ窒化膜 ４４：第１層間
絶縁膜 ４５：第３感光膜 ４６ａ：高濃度
ドレイン領域 ４６ｂ：高濃度ソース領域 ４７：タングス
テン膜 ４７ａ：タングステンプラグ ４８：第２層間
絶縁膜 ４９ａ、４９ｂ：コンタクトプラグ ５０ａ：ドレイ
ン配線 ５０ｂ：ソース配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792
Claims (18)
- 【請求項１】 それぞれのアクティブ領域が直線状に配
置されている第１アクティブ領域と同様にそれぞれのア
クティブ領域が直線状に配置されている第１、第２アク
ティブ領域が所定の間隔で区画された半導体基板、 前記第１、第２アクティブ領域上にそれぞれ一定パター
ンに積層して形成された第１ゲート絶縁膜とフローティ
ングゲート、 前記フローティングゲートの上を覆い、第１、第２アク
ティブ領域と直交するように直線状に積層して形成され
た第２ゲート絶縁膜とコントロールゲートライン、 それぞれのアクティブ領域の前記コントロールゲートラ
インの一方側に形成された第１不純物領域、 それぞれのアクティブ領域の前記コントロールゲートラ
インの他方側に形成された第２不純物領域、 前記各第１不純物領域にそれぞれ接触される第１コンタ
クトプラグ、 それぞれのアクティブ領域の前記第２不純物領域が互い
に連結されるように前記コントロールゲートラインの他
方側の半導体基板上に直線状に形成された共通導電ライ
ンを含むことを特徴とする不揮発性メモリ素子。 - 【請求項２】 前記共通導電ラインはそれぞれのアクテ
ィブ領域の第２不純物領域及びその間のフィールド酸化
膜上に直線状に形成されることを特徴とする請求項１記
載の不揮発性メモリ素子。 - 【請求項３】 前記各第１コンタクトプラグ上にそれぞ
れ接触される第２コンタクトプラグと、 前記共通導電ラインの一領域にコンタクトされる第３コ
ンタクトプラグと、 前記各第２コンタクトプラグにそれぞれ直線状に連結さ
れるように配列された第１配線と、 前記第３コンタクトプラグの領域で接触し、直線状に配
列された第２配線とを更に含むことを特徴とする請求項
１記載の不揮発性メモリ素子。 - 【請求項４】 前記第１不純物領域はドレイン領域であ
り、前記第２不純物領域はソース領域であることを特徴
とする請求項１記載の不揮発性メモリ素子。 - 【請求項５】 前記コントロールゲートラインはそれに
隣接して一対となる他のコントロールゲートラインとで
前記第１、第２アクティブ領域の第２不純物領域を共有
することを特徴とする請求項１記載の不揮発性メモリ素
子。 - 【請求項６】 直線状に整列される複数の直線状に配置
されたアクティブ領域が区画された半導体基板、 前記それぞれのアクティブ領域に一定のパターンを有し
て積層して形成された複数の第１ゲート絶縁膜とフロー
ティングゲート、 前記各アクティブ領域の前記フローティングゲートの上
部を覆うように積層して形成され、前記アクティブ領域
と直交するように直線状に二つずつ一対をなすように形
成された複数の第２ゲート絶縁膜とコントロールゲート
ライン、 前記一対をなすコントロールゲートラインの外側の前記
アクティブ領域に形成された第１不純物領域、 前記一対をなすコントロールゲートラインの間の前記各
アクティブ領域に形成された第２不純物領域、 前記第１不純物領域にそれぞれ接触される第１コンタク
トプラグ、 前記一対をなすコントロールゲートラインの間の前記第
２不純物領域が互いに連結されるように、前記一対をな
すコントロールゲートラインの間の前記半導体基板上に
直線状に形成された複数の共通導電ラインを含むことを
特徴とする不揮発性メモリ素子。 - 【請求項７】 前記各共通導電ラインは前記一対をなす
コントロールゲートラインの間の前記第２不純物領域及
びフィールド酸化膜上に直線状に形成されることを特徴
とする請求項６記載の不揮発性メモリ素子。 - 【請求項８】 前記第１コンタクトプラグにそれぞれ接
触される複数の第２コンタクトプラグ、 前記各共通導電ラインの一領域にそれぞれ接触される複
数の第３コンタクトプラグ、 前記同一アクティブ領域上の前記第２コンタクトプラグ
が連結されるように直線状に配列された第１配線と、 前記第３コンタクトプラグが連結されるように直線状に
配列された第２配線を更に含むことを特徴とする請求項
６記載の不揮発性メモリ素子。 - 【請求項９】 半導体基板に直線状に整列されるように
第１、第２アクティブ領域を区画する工程、 前記第１、第２アクティブ領域上にそれぞれ一定のパタ
ーンを有する第１ゲート絶縁膜とフローティングゲート
を積層して形成し、一連の工程によって前記第１、第２
アクティブ領域の前記フローティングゲートの上部を覆
い、前記第１、第２アクティブ領域と直交する方向に直
線状に第２ゲート絶縁膜とコントロールゲートラインを
積層して形成する工程、 それぞれのアクティブ領域の前記コントロールゲートラ
インの一方側に第１不純物領域を形成する工程、 それぞれのアクティブ領域の前記コントロールゲートラ
インの他方側に第２不純物領域を形成する工程、 前記第１、第２不純物領域を含む前記半導体基板の全面
にバッファ絶縁膜を形成する工程、 前記第１不純物領域にそれぞれ第１コンタクトホールを
有し、前記第１、第２アクティブ領域の前記第２不純物
領域が互いに連結され露出される直線状のコンタクトホ
ールを有するように前記半導体基板上に第１層間絶縁膜
を形成する工程、 前記第１コンタクトホールと前記直線状のコンタクトホ
ールによって露出された前記第１、第２不純物領域にイ
オン注入を行い、第３不純物領域を形成する工程、 前記第１コンタクトホールと前記直線状のコンタクトホ
ール上の前記バッファ絶縁膜を除去する工程、 前記第１コンタクトホールにそれぞれ第１コンタクトプ
ラグを形成すると共に、前記直線状のコンタクトホール
に共通導電ラインを形成する工程を含むことを特徴とす
る不揮発性メモリ素子の製造方法。 - 【請求項１０】 前記バッファ絶縁膜は窒化膜で形成す
ることを特徴とする請求項９記載の不揮発性メモリ素子
の製造方法。 - 【請求項１１】 前記バッファ絶縁膜は５０〜５００Å
の厚さを有するように形成することを特徴とする請求項
９記載の不揮発性メモリ素子の製造方法。 - 【請求項１２】 前記第１コンタクトプラグと前記共通
導電ラインは前記第１コンタクトホール及び前記直線状
のコンタクトホールを備えた前記第１層間絶縁膜上にタ
ングステン膜を蒸着する工程、 前記タングステン膜を平坦化するためのエッチバック又
は化学的機械的研磨を行う工程で形成されることを特徴
とする請求項９記載の不揮発性メモリ素子の製造方法。 - 【請求項１３】 前記第１コンタクトプラグ上にそれぞ
れ第２コンタクトホールを有し、前記共通導電ラインの
一領域上に第３コンタクトホールを有するように第２層
間絶縁膜を形成する工程、 前記第２コンタクトホールに第２コンタクトプラグと前
記第３コンタクトホールに第３コンタクトプラグとを同
時に形成する工程、 前記各第２コンタクトプラグにそれぞれ連結されるよう
に、前記各第２コンタクトプラグ及び前記第２層間絶縁
膜上にそれぞれ直線状をなすように第１配線を形成する
と共に、前記第３コンタクトプラグと接して、前記第２
層間絶縁膜上に直線状に第２配線を形成する工程を更に
含むことを特徴とする請求項９記載の不揮発性メモリ素
子の製造方法。 - 【請求項１４】 前記バッファ絶縁膜の除去は前記第１
コンタクトホールと前記直線状のコンタクトホールを形
成した後に行うことを特徴とする請求項９記載の不揮発
性メモリ素子の製造方法。 - 【請求項１５】 半導体基板に直線状に整列された複数
のアクティブ領域を区画する工程、 前記アクティブ領域上にそれぞれ一定のパターンを有す
る複数の第１ゲート絶縁膜とフローティングゲートを積
層して形成し、一連の工程によって前記フローティング
ゲートの上部を覆い、前記アクティブ領域と直交するよ
うに直線状に二つずつ一対をなすように形成された第２
ゲート絶縁膜とコントロールゲートラインを積層して形
成する工程、 前記一対をなすコントロールゲートラインの外側の前記
アクティブ領域にそれぞれ第１不純物領域を形成する工
程、 前記一対をなすコントロールゲートラインの間の前記各
アクティブ領域にそれぞれ第２不純物領域を形成する工
程、 前記第１、第２不純物領域を含む前記半導体基板の全面
にバッファ絶縁膜を形成する工程、 前記各第１不純物領域に第１コンタクトホールを有し、
前記一対をなすコントロールゲートラインの間の前記第
２不純物領域が連続して露出される直線状のコンタクト
ホールを有するように前記半導体基板上に第１層間絶縁
膜を形成する工程、 前記第１コンタクトホールと前記直線状のコンタクトホ
ールによって露出された前記第１、第２不純物領域にイ
オン注入を行い、第３不純物領域を形成する工程、 前記第１コンタクトホールと前記直線状のコンタクトホ
ール上の前記バッファ絶縁膜を除去する工程、 前記第１コンタクトホールにそれぞれ第１コンタクトプ
ラグを形成すると共に、前記一対をなすコントロールゲ
ートラインの間の各直線状のコンタクトホールに共通導
電ラインを形成する工程を含むことを特徴とする不揮発
性メモリ素子の製造方法。 - 【請求項１６】 前記バッファ絶縁膜は窒化膜を５０〜
５００Åの厚さを有するように形成することを特徴とす
る請求項１５記載の不揮発性メモリ素子の製造方法。 - 【請求項１７】 前記第１コンタクトプラグと前記共通
導電ラインは前記第１コンタクトホール及び前記直線状
のコンタクトホールを備えた前記第１層間絶縁膜上にタ
ングステン膜を蒸着する工程、 前記タングステン膜をエッチバック又は化学的機械的研
磨する工程によって形成されることを特徴とする請求項
１５記載の不揮発性メモリ素子の製造方法。 - 【請求項１８】 前記第１コンタクトプラグ上にそれぞ
れ第２コンタクトホールを有し、前記各共通導電ライン
の一領域上に第３コンタクトホールを有するように第２
層間絶縁膜を形成する工程、 前記第２コンタクトホールに第２コンタクトプラグと前
記第３コンタクトホールに第３コンタクトプラグとを同
時に形成する工程、 同一アクティブ領域上の前記各第２コンタクトプラグに
それぞれ連結されるように、前記各第２コンタクトプラ
グ及び前記第２層間絶縁膜上にそれぞれ直線状に複数の
第１配線を形成すると共に、前記各第３コンタクトプラ
グにそれぞれ接して、前記第２層間絶縁膜上に直線状に
複数の第２配線を形成する工程を更に含むことを特徴と
する請求項１５記載の不揮発性メモリ素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000005379A KR100357185B1 (ko) | 2000-02-03 | 2000-02-03 | 비휘발성 메모리소자 및 그의 제조방법 |
| KR5379/2000 | 2000-02-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001244353A true JP2001244353A (ja) | 2001-09-07 |
| JP4741737B2 JP4741737B2 (ja) | 2011-08-10 |
Family
ID=19644109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001014317A Expired - Fee Related JP4741737B2 (ja) | 2000-02-03 | 2001-01-23 | 不揮発性メモリ素子並びにその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6410390B1 (ja) |
| JP (1) | JP4741737B2 (ja) |
| KR (1) | KR100357185B1 (ja) |
| TW (1) | TW466757B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2005024957A1 (ja) * | 2003-08-29 | 2006-11-16 | 富士通株式会社 | 半導体装置とその製造方法 |
| JP2011205047A (ja) * | 2010-03-26 | 2011-10-13 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6066552A (en) * | 1998-08-25 | 2000-05-23 | Micron Technology, Inc. | Method and structure for improved alignment tolerance in multiple, singularized plugs |
| KR100419963B1 (ko) * | 2002-01-24 | 2004-02-26 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 공통 소오스 영역 제조방법 |
| KR20040011016A (ko) * | 2002-07-26 | 2004-02-05 | 동부전자 주식회사 | 알에프 반도체소자 제조방법 |
| US6649472B1 (en) * | 2002-08-02 | 2003-11-18 | Taiwan Semiconductor Manufacturing Company | Method of manufacturing a flash memory cell with high programming efficiency by coupling from floating gate to sidewall |
| KR100554835B1 (ko) * | 2003-12-15 | 2006-03-03 | 주식회사 하이닉스반도체 | 플래시 소자의 제조 방법 |
| JP4405456B2 (ja) * | 2005-10-27 | 2010-01-27 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US7538384B2 (en) * | 2005-12-05 | 2009-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Non-volatile memory array structure |
| KR101024764B1 (ko) * | 2007-12-03 | 2011-03-24 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| KR101601219B1 (ko) * | 2014-10-17 | 2016-03-08 | 현대자동차주식회사 | 마이크로폰 및 그 제조 방법 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62210678A (ja) * | 1986-03-12 | 1987-09-16 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPH05326978A (ja) * | 1992-05-21 | 1993-12-10 | Rohm Co Ltd | 半導体記憶装置およびその製造方法 |
| JPH10223867A (ja) * | 1997-02-10 | 1998-08-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH1154731A (ja) * | 1997-07-31 | 1999-02-26 | Nec Corp | 半導体装置 |
| JPH1187653A (ja) * | 1997-09-09 | 1999-03-30 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| WO1999049508A1 (en) * | 1998-03-27 | 1999-09-30 | Advanced Micro Devices, Inc. | Process for fabricating an integrated circuit with a self-aligned contact |
| JP2000040755A (ja) * | 1998-07-11 | 2000-02-08 | Samsung Electronics Co Ltd | 不揮発性メモリ装置及びその製造方法 |
| JP2001196482A (ja) * | 1999-12-27 | 2001-07-19 | Hyundai Electronics Ind Co Ltd | フラッシュメモリのソースコンタクトモニタリング方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2675572B2 (ja) * | 1988-03-31 | 1997-11-12 | 株式会社東芝 | 半導体集積回路の製造方法 |
| JPH07123145B2 (ja) * | 1990-06-27 | 1995-12-25 | 株式会社東芝 | 半導体集積回路 |
| US5592415A (en) * | 1992-07-06 | 1997-01-07 | Hitachi, Ltd. | Non-volatile semiconductor memory |
| US5677215A (en) * | 1993-11-17 | 1997-10-14 | Lg Semicon Co., Ltd. | Method of fabricating a nonvolatile semiconductor memory device |
| US5470773A (en) | 1994-04-25 | 1995-11-28 | Advanced Micro Devices, Inc. | Method protecting a stacked gate edge in a semiconductor device from self aligned source (SAS) etch |
| US5553018A (en) | 1995-06-07 | 1996-09-03 | Advanced Micro Devices, Inc. | Nonvolatile memory cell formed using self aligned source implant |
-
2000
- 2000-02-03 KR KR1020000005379A patent/KR100357185B1/ko active IP Right Grant
- 2000-11-14 US US09/710,954 patent/US6410390B1/en not_active Expired - Lifetime
- 2000-12-28 TW TW089128098A patent/TW466757B/zh not_active IP Right Cessation
-
2001
- 2001-01-23 JP JP2001014317A patent/JP4741737B2/ja not_active Expired - Fee Related
-
2002
- 2002-05-07 US US10/139,821 patent/US6677638B2/en not_active Expired - Lifetime
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62210678A (ja) * | 1986-03-12 | 1987-09-16 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPH05326978A (ja) * | 1992-05-21 | 1993-12-10 | Rohm Co Ltd | 半導体記憶装置およびその製造方法 |
| JPH10223867A (ja) * | 1997-02-10 | 1998-08-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH1154731A (ja) * | 1997-07-31 | 1999-02-26 | Nec Corp | 半導体装置 |
| JPH1187653A (ja) * | 1997-09-09 | 1999-03-30 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| WO1999049508A1 (en) * | 1998-03-27 | 1999-09-30 | Advanced Micro Devices, Inc. | Process for fabricating an integrated circuit with a self-aligned contact |
| JP2000040755A (ja) * | 1998-07-11 | 2000-02-08 | Samsung Electronics Co Ltd | 不揮発性メモリ装置及びその製造方法 |
| JP2001196482A (ja) * | 1999-12-27 | 2001-07-19 | Hyundai Electronics Ind Co Ltd | フラッシュメモリのソースコンタクトモニタリング方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2005024957A1 (ja) * | 2003-08-29 | 2006-11-16 | 富士通株式会社 | 半導体装置とその製造方法 |
| US7696555B2 (en) | 2003-08-29 | 2010-04-13 | Fujitsu Microelectronics Ltd. | Semiconductor device and its manufacture method |
| JP4602904B2 (ja) * | 2003-08-29 | 2010-12-22 | 富士通セミコンダクター株式会社 | 半導体装置 |
| JP2011205047A (ja) * | 2010-03-26 | 2011-10-13 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020132410A1 (en) | 2002-09-19 |
| KR20010077529A (ko) | 2001-08-20 |
| US6677638B2 (en) | 2004-01-13 |
| TW466757B (en) | 2001-12-01 |
| JP4741737B2 (ja) | 2011-08-10 |
| US6410390B1 (en) | 2002-06-25 |
| KR100357185B1 (ko) | 2002-10-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100423273C (zh) | 非易失性半导体存储器件的制造方法 | |
| KR100546401B1 (ko) | 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자 및그 제조방법 | |
| JP3211759B2 (ja) | 不揮発性記憶装置の製造方法 | |
| US6927133B2 (en) | Semiconductor memory capable of being driven at low voltage and its manufacture method | |
| US5468670A (en) | Method for fabricating a semiconductor memory device having a stacked capacitor cell | |
| JP2001102467A (ja) | フローティングゲートメモリセルの半導体メモリアレイ、このアレイを形成する自己整合方法、不揮発性メモリセルのアレイを有する半導体装置、及び、複数の半導体素子に接続する複数の行ラインと列ラインを形成する方法 | |
| US20060124988A1 (en) | Methods of fabricating flash memory devices having self-aligned floating gate electrodes and related devices | |
| JPH09102554A (ja) | 不揮発性半導体メモリの製造方法 | |
| JP3531641B2 (ja) | 半導体装置の製造方法 | |
| KR100277888B1 (ko) | 플래쉬메모리및그의제조방법 | |
| JP2013051415A (ja) | 半導体素子及びその製造方法 | |
| JP4741737B2 (ja) | 不揮発性メモリ素子並びにその製造方法 | |
| US7315055B2 (en) | Silicon-oxide-nitride-oxide-silicon (SONOS) memory devices having recessed channels | |
| US20030189223A1 (en) | Method of forming a semiconductor array of floating gate memory cells and strap regions | |
| US7812399B2 (en) | Semiconductor device comprising multi-layer rectangular gate electrode surrounded on four sides by sidewall spacer and implantation regions | |
| KR100669347B1 (ko) | 반도체 소자 및 그 형성 방법 | |
| KR100655283B1 (ko) | 이이피롬 장치 및 그 제조 방법 | |
| US6670239B2 (en) | Non-volatile memory cell having bilayered floating gate and fabricating method thereof | |
| US20070007580A1 (en) | Non-Volatile Memory Devices Having Floating Gates that Define a Void and Methods of Forming Such Devices | |
| US7408220B2 (en) | Non-volatile memory and fabricating method thereof | |
| JPH1012750A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US6989305B2 (en) | Method of manufacturing semiconductor device | |
| JP3875493B2 (ja) | メモリセルアレイ及びその製造方法 | |
| JPH08102531A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2010034291A (ja) | 不揮発性半導体記憶装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060112 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080808 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091208 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100308 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110412 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110509 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4741737 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140513 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |