JP2000040755A - 不揮発性メモリ装置及びその製造方法 - Google Patents
不揮発性メモリ装置及びその製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000011229 interlayer Substances 0.000 claims abstract description 72
- 238000002955 isolation Methods 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 238000005530 etching Methods 0.000 claims description 53
- 239000010410 layer Substances 0.000 claims description 43
- 238000000034 method Methods 0.000 claims description 32
- 229910052751 metal Inorganic materials 0.000 claims description 25
- 239000002184 metal Substances 0.000 claims description 25
- 238000009792 diffusion process Methods 0.000 claims description 16
- 239000012535 impurity Substances 0.000 claims description 14
- 238000000059 patterning Methods 0.000 claims description 14
- 150000002500 ions Chemical class 0.000 claims description 12
- 230000004888 barrier function Effects 0.000 claims description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 6
- 239000010949 copper Substances 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 4
- 230000010354 integration Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 9
- 125000006850 spacer group Chemical group 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 235000015067 sauces Nutrition 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- -1 specifically Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 ソースパッドラインとセルフアラインされた
コンタクトとにより集積度をさらに上げた不揮発性メモ
リ装置を提供する。 【解決手段】 半導体基板に形成の素子分離領域により
画定された活性領域１０５と、半導体基板と絶縁されて
活性領域上に形成される第１ゲート及び第１ゲートと絶
縁されて第１ゲート及び素子分離領域上に延設される第
２ゲートからなるスタック型ゲートと、スタック型ゲー
ト間の活性領域内に形成されるソース領域と、スタック
型ゲート上に形成される第１層間絶縁膜と、スタック型
ゲートによりセルフアラインされてスタック型ゲート間
のソース領域及び素子分離領域を露出させる第１コンタ
クトホールと、第１コンタクトホール内に形成されて露
出したソース領域をスタック型ゲートに平行に接続する
ソースパッドライン１４５と、ソースパッドラインに接
続されスタック型ゲートに垂直なソースライン１８０
と、を含んで構成されることを特徴とする。
コンタクトとにより集積度をさらに上げた不揮発性メモ
リ装置を提供する。 【解決手段】 半導体基板に形成の素子分離領域により
画定された活性領域１０５と、半導体基板と絶縁されて
活性領域上に形成される第１ゲート及び第１ゲートと絶
縁されて第１ゲート及び素子分離領域上に延設される第
２ゲートからなるスタック型ゲートと、スタック型ゲー
ト間の活性領域内に形成されるソース領域と、スタック
型ゲート上に形成される第１層間絶縁膜と、スタック型
ゲートによりセルフアラインされてスタック型ゲート間
のソース領域及び素子分離領域を露出させる第１コンタ
クトホールと、第１コンタクトホール内に形成されて露
出したソース領域をスタック型ゲートに平行に接続する
ソースパッドライン１４５と、ソースパッドラインに接
続されスタック型ゲートに垂直なソースライン１８０
と、を含んで構成されることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリ装置
及びその製造方法に関する。
及びその製造方法に関する。
【０００２】
【従来の技術】不揮発性メモリ装置の高集積化には、ワ
ードライン方向及びビットライン方向の縮小が要求され
る。このような不揮発性メモリ装置の高集積化のための
技術としてセルフアラインソース食刻技術がある。この
セルフアラインソース食刻技術は米国特許第５，１２
０，６７１号及び米国特許第５，４７０，７７３号に開
示されている。
ードライン方向及びビットライン方向の縮小が要求され
る。このような不揮発性メモリ装置の高集積化のための
技術としてセルフアラインソース食刻技術がある。この
セルフアラインソース食刻技術は米国特許第５，１２
０，６７１号及び米国特許第５，４７０，７７３号に開
示されている。
【０００３】図１は両特許により形成される不揮発性メ
モリ装置、例えばフラッシュメモリ装置のレイアウト図
であり、図２は図１のＩＩ−ＩＩ’線に沿って切断した
断面図である。
モリ装置、例えばフラッシュメモリ装置のレイアウト図
であり、図２は図１のＩＩ−ＩＩ’線に沿って切断した
断面図である。
【０００４】図１に示すレイアウト図は、活性領域１
０、フローティングゲート２０、コントロールゲート
（ワードライン）３０、ビットラインコンタクト５０、
ビットライン６０、共通ソースラインコンタクト７０、
共通ソースライン８０からなる。
０、フローティングゲート２０、コントロールゲート
（ワードライン）３０、ビットラインコンタクト５０、
ビットライン６０、共通ソースラインコンタクト７０、
共通ソースライン８０からなる。
【０００５】両特許では、隣接セル間のソース領域をワ
ードライン方向に接続させるために必要なソースライン
拡散層を活性領域内に形成しない。その代わりにフィー
ルド酸化膜を食刻し、その下部にソースライン拡散層を
形成してワードライン方向に隣接するセルのソース領域
を接続する。従って、ワードラインとソースライン拡散
層との間の絶縁が不要になり、メモリセルアレイサイズ
を縮少できる。
ードライン方向に接続させるために必要なソースライン
拡散層を活性領域内に形成しない。その代わりにフィー
ルド酸化膜を食刻し、その下部にソースライン拡散層を
形成してワードライン方向に隣接するセルのソース領域
を接続する。従って、ワードラインとソースライン拡散
層との間の絶縁が不要になり、メモリセルアレイサイズ
を縮少できる。
【０００６】その製造方法を図２を用いて簡単に説明す
ると、まずフィールド酸化膜１２により決まる半導体基
板５の活性領域上にスタック型ゲートを形成する。スタ
ック型ゲートは、まずトンネル酸化膜１５、フローティ
ングゲート２０、絶縁膜２５及びコントロールゲート３
０を積層し、その側面に酸化膜スペーサ３２を設けて形
成する。次に、ワードラインと平行に、ソース領域及び
これと隣接したフィールド酸化膜１２を露出させるマス
クを形成した後、セルフアラインソース食刻でフィール
ド酸化膜１２を除去する。そして露出した半導体基板に
Ｎ＋型イオンを注入してワードライン３０と平行なソー
スライン拡散層４１を形成する。酸化膜スペーサ３２
は、セルフアラインソース食刻後に形成してもよい。ソ
ース領域及びドレイン領域にイオン注入してドレイン領
域４２及びソース領域４３を形成した後、絶縁膜４７を
蒸着して写真食刻でドレインコンタクトホール５０及び
ソースコンタクトホール７０を形成する。さらに、全面
に金属層を蒸着した後パタニングし、ビットライン６０
及び共通ソースライン８０を完成する。
ると、まずフィールド酸化膜１２により決まる半導体基
板５の活性領域上にスタック型ゲートを形成する。スタ
ック型ゲートは、まずトンネル酸化膜１５、フローティ
ングゲート２０、絶縁膜２５及びコントロールゲート３
０を積層し、その側面に酸化膜スペーサ３２を設けて形
成する。次に、ワードラインと平行に、ソース領域及び
これと隣接したフィールド酸化膜１２を露出させるマス
クを形成した後、セルフアラインソース食刻でフィール
ド酸化膜１２を除去する。そして露出した半導体基板に
Ｎ＋型イオンを注入してワードライン３０と平行なソー
スライン拡散層４１を形成する。酸化膜スペーサ３２
は、セルフアラインソース食刻後に形成してもよい。ソ
ース領域及びドレイン領域にイオン注入してドレイン領
域４２及びソース領域４３を形成した後、絶縁膜４７を
蒸着して写真食刻でドレインコンタクトホール５０及び
ソースコンタクトホール７０を形成する。さらに、全面
に金属層を蒸着した後パタニングし、ビットライン６０
及び共通ソースライン８０を完成する。
【０００７】
【発明が解決しようとする課題】ところがこのような方
法では、セルフアラインソース食刻工程時、フィールド
酸化膜１２と同時にソース領域４３が形成される活性領
域まで食刻される。即ち、活性領域部のシリコン基板が
３００Å以上過度食刻されてソース部に食刻損傷が発生
する。食刻損傷が発生すると電荷保持能力が劣化する。
食刻損傷の補修方法としてアニーリングがあるが、この
アニーリングは９００〜１０００℃の高温で行うので他
の問題が発生する。
法では、セルフアラインソース食刻工程時、フィールド
酸化膜１２と同時にソース領域４３が形成される活性領
域まで食刻される。即ち、活性領域部のシリコン基板が
３００Å以上過度食刻されてソース部に食刻損傷が発生
する。食刻損傷が発生すると電荷保持能力が劣化する。
食刻損傷の補修方法としてアニーリングがあるが、この
アニーリングは９００〜１０００℃の高温で行うので他
の問題が発生する。
【０００８】また、共通ソースライン８０とソース領域
４３とがソースライン拡散層４１を介して接続されるの
で、高集積化によってセル面積が縮少するとソースライ
ン拡散層４１の面積も減少してソース抵抗が大きくな
る。ソース抵抗が大きくなると、放電速度が減少してメ
モリとしての性能が劣化するので、これを防止するため
に、共通ソースライン８０に接続されるソース領域４３
の数を減らす必要があり、このためにセルアレイに形成
される共通ソースラインの数が増加する。共通ソースラ
イン数が増加すると、結局セルアレイの面積が増加す
る。
４３とがソースライン拡散層４１を介して接続されるの
で、高集積化によってセル面積が縮少するとソースライ
ン拡散層４１の面積も減少してソース抵抗が大きくな
る。ソース抵抗が大きくなると、放電速度が減少してメ
モリとしての性能が劣化するので、これを防止するため
に、共通ソースライン８０に接続されるソース領域４３
の数を減らす必要があり、このためにセルアレイに形成
される共通ソースラインの数が増加する。共通ソースラ
イン数が増加すると、結局セルアレイの面積が増加す
る。
【０００９】また、ビットラインコンタクトホール５０
を形成するための写真工程時に発生するミスアラインに
対する余裕度を考慮し、スタックゲートとビットライン
コンタクトホール５０との間には充分な距離Ｌを確保す
る必要がある。従って、ビットライン方向への集積度の
向上には限界がある。
を形成するための写真工程時に発生するミスアラインに
対する余裕度を考慮し、スタックゲートとビットライン
コンタクトホール５０との間には充分な距離Ｌを確保す
る必要がある。従って、ビットライン方向への集積度の
向上には限界がある。
【００１０】本発明は、ソースパッドラインとセルフア
ラインされたコンタクトとにより集積度をさらに上げた
不揮発性メモリ装置を提供する。
ラインされたコンタクトとにより集積度をさらに上げた
不揮発性メモリ装置を提供する。
【００１１】
【課題を解決するための手段】以上のような課題を解決
する本発明の不揮発性メモリ装置は、半導体基板に形成
の素子分離領域により画定された活性領域と、半導体基
板と絶縁されて活性領域上に形成される第１ゲート及び
第１ゲートと絶縁されて第１ゲート及び素子分離領域上
に延設される第２ゲートからなるスタック型ゲートと、
スタック型ゲート間の活性領域内に形成されるソース領
域と、スタック型ゲート上に形成される第１層間絶縁膜
と、スタック型ゲートによりセルフアラインされてスタ
ック型ゲート間のソース領域及び素子分離領域を露出さ
せる第１コンタクトホールと、第１コンタクトホール内
に形成されて露出したソース領域をスタック型ゲートに
平行に接続するソースパッドラインと、ソースパッドラ
インに接続されスタック型ゲートに垂直なソースライン
と、を含んで構成されることを特徴とする。ソースパッ
ドラインは不純物拡散層より低抵抗の金属であり、具体
的にはタングステン、アルミニウム又は銅である。スタ
ック型ゲート間の活性領域内に形成されたドレイン領域
と、スタック型ゲートによりセルフアラインされてドレ
イン領域を露出させる第２コンタクトホールと、第２コ
ンタクトホール内に形成されてドレイン領域と接続する
プラグと、プラグと接続され活性領域と平行なビットラ
インと、をさらに含む。スタック型ゲートの表面には、
第１層間絶縁膜より食刻速度が遅い食刻ストッパが形成
される。また、ソースパッドラインとプラグの高さが均
一であり、ソースパッドライン、プラグ及び第１層間絶
縁膜上に食刻障壁膜をさらに備える。ソース領域及びド
レイン領域はプラグイオン注入される。
する本発明の不揮発性メモリ装置は、半導体基板に形成
の素子分離領域により画定された活性領域と、半導体基
板と絶縁されて活性領域上に形成される第１ゲート及び
第１ゲートと絶縁されて第１ゲート及び素子分離領域上
に延設される第２ゲートからなるスタック型ゲートと、
スタック型ゲート間の活性領域内に形成されるソース領
域と、スタック型ゲート上に形成される第１層間絶縁膜
と、スタック型ゲートによりセルフアラインされてスタ
ック型ゲート間のソース領域及び素子分離領域を露出さ
せる第１コンタクトホールと、第１コンタクトホール内
に形成されて露出したソース領域をスタック型ゲートに
平行に接続するソースパッドラインと、ソースパッドラ
インに接続されスタック型ゲートに垂直なソースライン
と、を含んで構成されることを特徴とする。ソースパッ
ドラインは不純物拡散層より低抵抗の金属であり、具体
的にはタングステン、アルミニウム又は銅である。スタ
ック型ゲート間の活性領域内に形成されたドレイン領域
と、スタック型ゲートによりセルフアラインされてドレ
イン領域を露出させる第２コンタクトホールと、第２コ
ンタクトホール内に形成されてドレイン領域と接続する
プラグと、プラグと接続され活性領域と平行なビットラ
インと、をさらに含む。スタック型ゲートの表面には、
第１層間絶縁膜より食刻速度が遅い食刻ストッパが形成
される。また、ソースパッドラインとプラグの高さが均
一であり、ソースパッドライン、プラグ及び第１層間絶
縁膜上に食刻障壁膜をさらに備える。ソース領域及びド
レイン領域はプラグイオン注入される。
【００１２】他の不揮発性メモリ装置としては、半導体
基板に形成の素子分離領域により決まる活性領域と、半
導体基板と絶縁されて活性領域上に形成される第１ゲー
ト及び第１ゲートと絶縁されて第１ゲート及び素子分離
領域上に延設される第２ゲートからなるスタック型ゲー
トと、スタック型ゲート間の活性領域内に形成されたソ
ース領域及びドレイン領域と、スタック型ゲート上に形
成される第１層間絶縁膜と、スタック型ゲートによりセ
ルフアラインされてスタック型ゲート間のソース領域及
び素子分離領域を露出させる第１コンタクトホールと、
スタック型ゲートによりセルフアラインされてドレイン
領域を露出させる複数個の第２コンタクトホールと、第
１コンタクトホール内に形成されて露出したソース領域
をスタック型ゲートと平行な方向に接続するソースパッ
ドラインと、第２コンタクトホール内に形成されて露出
したドレイン領域と接続してソースパッドライン上部の
高さが均一なプラグと、ソースパッドラインと接続され
てスタック型ゲートと垂直なソースラインと、プラグと
接続されて活性領域に平行なビットラインと、を含むこ
とを特徴とする。スタック型ゲートの表面には第１層間
絶縁膜より食刻速度が遅い食刻ストッパが形成され、ソ
ースパッドラインは不純物拡散層より低抵抗の金属であ
り、具体的にはタングステン、アルミニウムまたは銅で
ある。ソースパッドライン、プラグ及び第１層間絶縁膜
上には食刻障壁膜をさらに備え、ソース領域及びドレイ
ン領域はプラグイオン注入される。また、ソースパッド
ライン及びプラグ上に形成される第２層間絶縁膜と、ソ
ースパッドライン及びプラグを露出させるビアホール
と、ビアホール内に形成される層間プラグと、ソースラ
インはソースパッドラインに接続された層間プラグに接
続され、ビットラインはプラグに接続された層間プラグ
に接続される。
基板に形成の素子分離領域により決まる活性領域と、半
導体基板と絶縁されて活性領域上に形成される第１ゲー
ト及び第１ゲートと絶縁されて第１ゲート及び素子分離
領域上に延設される第２ゲートからなるスタック型ゲー
トと、スタック型ゲート間の活性領域内に形成されたソ
ース領域及びドレイン領域と、スタック型ゲート上に形
成される第１層間絶縁膜と、スタック型ゲートによりセ
ルフアラインされてスタック型ゲート間のソース領域及
び素子分離領域を露出させる第１コンタクトホールと、
スタック型ゲートによりセルフアラインされてドレイン
領域を露出させる複数個の第２コンタクトホールと、第
１コンタクトホール内に形成されて露出したソース領域
をスタック型ゲートと平行な方向に接続するソースパッ
ドラインと、第２コンタクトホール内に形成されて露出
したドレイン領域と接続してソースパッドライン上部の
高さが均一なプラグと、ソースパッドラインと接続され
てスタック型ゲートと垂直なソースラインと、プラグと
接続されて活性領域に平行なビットラインと、を含むこ
とを特徴とする。スタック型ゲートの表面には第１層間
絶縁膜より食刻速度が遅い食刻ストッパが形成され、ソ
ースパッドラインは不純物拡散層より低抵抗の金属であ
り、具体的にはタングステン、アルミニウムまたは銅で
ある。ソースパッドライン、プラグ及び第１層間絶縁膜
上には食刻障壁膜をさらに備え、ソース領域及びドレイ
ン領域はプラグイオン注入される。また、ソースパッド
ライン及びプラグ上に形成される第２層間絶縁膜と、ソ
ースパッドライン及びプラグを露出させるビアホール
と、ビアホール内に形成される層間プラグと、ソースラ
インはソースパッドラインに接続された層間プラグに接
続され、ビットラインはプラグに接続された層間プラグ
に接続される。
【００１３】このような不揮発性メモリ装置の製造方法
は、半導体基板に素子分離領域を形成して活性領域を決
めるａ段階と、活性領域上に第１ゲートを形成し、その
第１ゲートと絶縁して第１ゲート及び素子分離領域上に
第２ゲートを延設してスタック型ゲートを形成するｂ段
階と、スタック型ゲート間の活性領域内に不純物を注入
してソース領域及びドレイン領域を形成するｃ段階と、
スタック型ゲート上に第１層間絶縁膜を形成するｄ段階
と、第１層間絶縁膜をパタニングしてスタック型ゲート
間のソース領域及び素子分離領域をスタック型ゲートに
平行な方向に連続して露出させる第１コンタクトホール
を形成するｅ段階と、ソース領域をスタック型ゲートに
平行な方向に接続するソースパッドラインを第１コンタ
クトホール内に形成するｆ段階と、を含むことを特徴と
する。また、ｆ段階後に全面に第２層間絶縁膜を形成す
るｇ段階と、第２層間絶縁膜をパタニングしてパッドラ
インを露出させるビアホールを形成するｈ段階と、ビア
ホールを充填してソースパッドラインに接続し、スタッ
ク型ゲートと垂直なソースラインを形成するｉ段階と、
をさらに含むとよい。ｆ段階は、第１コンタクトホール
形成後に全面に金属層を形成する段階と、第１層間絶縁
膜上に形成された金属層のみを除去してソースパッドラ
インを形成する段階と、である。ｄ段階前に、スタック
型ゲートの表面に食刻ストッパ膜を形成し、ｅ段階でス
タック型ゲート及び食刻ストッパ膜によりセルフアライ
ンされた第１コンタクトホールを形成してもよい。ここ
で、ｅ段階で、一つのマスクにより第１コンタクトホー
ルとスタック型ゲート間のドレイン領域を露出させる第
２コンタクトホールを形成し、ｆ段階で、ソースパッド
ラインと同時に第２コンタクトホール内にプラグを形成
する場合、プラグ形成後全面に第２層間絶縁膜を形成す
る段階と、第２層間絶縁膜をパタニングしてプラグを露
出させるビアホールを形成する段階と、ビアホールを充
填してプラグを接続し、活性領域に平行なビットライン
を形成する段階と、をさらに備える。すると、ｆ段階
は、第１コンタクトホール及び第２コンタクトホール形
成後に全面に金属層を形成する段階と、第１層間絶縁膜
上に形成された金属層のみを除去してソースパッドライ
ン及びプラグを形成する段階と、であり、ｄ段階前に、
スタック型ゲートの表面に食刻ストッパ膜を形成し、ｅ
段階でスタック型ゲート及び食刻ストッパ膜によりセル
フアラインされた第１コンタクトホール及び第２コンタ
クトホールを形成する。ｅ段階後には、ソース及びドレ
イン領域上にプラグイオンを注入する。ソースパッドラ
インは不純物拡散層領域より低抵抗の金属よりなる。
は、半導体基板に素子分離領域を形成して活性領域を決
めるａ段階と、活性領域上に第１ゲートを形成し、その
第１ゲートと絶縁して第１ゲート及び素子分離領域上に
第２ゲートを延設してスタック型ゲートを形成するｂ段
階と、スタック型ゲート間の活性領域内に不純物を注入
してソース領域及びドレイン領域を形成するｃ段階と、
スタック型ゲート上に第１層間絶縁膜を形成するｄ段階
と、第１層間絶縁膜をパタニングしてスタック型ゲート
間のソース領域及び素子分離領域をスタック型ゲートに
平行な方向に連続して露出させる第１コンタクトホール
を形成するｅ段階と、ソース領域をスタック型ゲートに
平行な方向に接続するソースパッドラインを第１コンタ
クトホール内に形成するｆ段階と、を含むことを特徴と
する。また、ｆ段階後に全面に第２層間絶縁膜を形成す
るｇ段階と、第２層間絶縁膜をパタニングしてパッドラ
インを露出させるビアホールを形成するｈ段階と、ビア
ホールを充填してソースパッドラインに接続し、スタッ
ク型ゲートと垂直なソースラインを形成するｉ段階と、
をさらに含むとよい。ｆ段階は、第１コンタクトホール
形成後に全面に金属層を形成する段階と、第１層間絶縁
膜上に形成された金属層のみを除去してソースパッドラ
インを形成する段階と、である。ｄ段階前に、スタック
型ゲートの表面に食刻ストッパ膜を形成し、ｅ段階でス
タック型ゲート及び食刻ストッパ膜によりセルフアライ
ンされた第１コンタクトホールを形成してもよい。ここ
で、ｅ段階で、一つのマスクにより第１コンタクトホー
ルとスタック型ゲート間のドレイン領域を露出させる第
２コンタクトホールを形成し、ｆ段階で、ソースパッド
ラインと同時に第２コンタクトホール内にプラグを形成
する場合、プラグ形成後全面に第２層間絶縁膜を形成す
る段階と、第２層間絶縁膜をパタニングしてプラグを露
出させるビアホールを形成する段階と、ビアホールを充
填してプラグを接続し、活性領域に平行なビットライン
を形成する段階と、をさらに備える。すると、ｆ段階
は、第１コンタクトホール及び第２コンタクトホール形
成後に全面に金属層を形成する段階と、第１層間絶縁膜
上に形成された金属層のみを除去してソースパッドライ
ン及びプラグを形成する段階と、であり、ｄ段階前に、
スタック型ゲートの表面に食刻ストッパ膜を形成し、ｅ
段階でスタック型ゲート及び食刻ストッパ膜によりセル
フアラインされた第１コンタクトホール及び第２コンタ
クトホールを形成する。ｅ段階後には、ソース及びドレ
イン領域上にプラグイオンを注入する。ソースパッドラ
インは不純物拡散層領域より低抵抗の金属よりなる。
【００１４】他の製造方法として、半導体基板に素子分
離領域を形成して活性領域を決める第１段階と、半導体
基板と絶縁して活性領域上に第１ゲートを形成し、その
第１ゲートと絶縁して第１ゲート及び素子分離領域上に
第２ゲートを延設してスタック型ゲートを形成する第２
段階と、スタック型ゲート間の活性領域内に不純物を注
入してソース領域及びドレイン領域を形成する第３段階
と、ソース領域及びドレイン領域形成後に全面に第１層
間絶縁膜を形成する第４段階と、第１層間絶縁膜をパタ
ニングして、ソース領域と素子分離領域とをスタック型
ゲートに平行に連続して露出させる第１コンタクトホー
ル及びドレイン領域を露出させる第２コンタクトホール
を形成する第５段階と、ソース領域をスタック型ゲート
と平行に接続するソースパッドラインを第１コンタクト
ホール内に形成し、ドレイン領域を接続するプラグを第
２コンタクトホール内に形成する第６段階と、ソースパ
ッドライン及びプラグ形成後に全面に第２層間絶縁膜を
形成する第７段階と、第２層間絶縁膜をパタニングして
ソースパッドライン及びプラグを露出させるビアホール
を形成する第８段階と、ビアホールを充填してソースパ
ッドラインに接続するスタック型ゲートに垂直なソース
ラインを形成し、ビアホールを充填してプラグに接続す
る、活性領域に平行なビットラインを形成する第９段階
と、を含むことを特徴とする。第４段階前にスタック型
ゲートの表面に食刻ストッパ膜を形成し、第５段階でス
タック型ゲート及び食刻ストッパ膜によりセルフアライ
ンされた第１コンタクトホール及び第２コンタクトホー
ルを形成する。また、第５段階後にソース及びドレイン
領域にプラグイオンを注入するとよい。第９段階は、ビ
アホール形成後に全面に導電層を形成する段階と、この
導電層を化学機械的ポリシングまたはエッチバックで平
坦化して第２層間絶縁層を平坦化し、ビアホール内に層
間プラグを形成する段階と、層間プラグ形成後に全面に
導電層を形成する段階と、この導電層をパタニングし
て、パッドラインと接続された層間プラグに接続しスタ
ック型ゲートに垂直なソースライン、及びプラグと接続
された層間プラグに接続し活性領域に平行なビットライ
ンを形成する段階と、である。
離領域を形成して活性領域を決める第１段階と、半導体
基板と絶縁して活性領域上に第１ゲートを形成し、その
第１ゲートと絶縁して第１ゲート及び素子分離領域上に
第２ゲートを延設してスタック型ゲートを形成する第２
段階と、スタック型ゲート間の活性領域内に不純物を注
入してソース領域及びドレイン領域を形成する第３段階
と、ソース領域及びドレイン領域形成後に全面に第１層
間絶縁膜を形成する第４段階と、第１層間絶縁膜をパタ
ニングして、ソース領域と素子分離領域とをスタック型
ゲートに平行に連続して露出させる第１コンタクトホー
ル及びドレイン領域を露出させる第２コンタクトホール
を形成する第５段階と、ソース領域をスタック型ゲート
と平行に接続するソースパッドラインを第１コンタクト
ホール内に形成し、ドレイン領域を接続するプラグを第
２コンタクトホール内に形成する第６段階と、ソースパ
ッドライン及びプラグ形成後に全面に第２層間絶縁膜を
形成する第７段階と、第２層間絶縁膜をパタニングして
ソースパッドライン及びプラグを露出させるビアホール
を形成する第８段階と、ビアホールを充填してソースパ
ッドラインに接続するスタック型ゲートに垂直なソース
ラインを形成し、ビアホールを充填してプラグに接続す
る、活性領域に平行なビットラインを形成する第９段階
と、を含むことを特徴とする。第４段階前にスタック型
ゲートの表面に食刻ストッパ膜を形成し、第５段階でス
タック型ゲート及び食刻ストッパ膜によりセルフアライ
ンされた第１コンタクトホール及び第２コンタクトホー
ルを形成する。また、第５段階後にソース及びドレイン
領域にプラグイオンを注入するとよい。第９段階は、ビ
アホール形成後に全面に導電層を形成する段階と、この
導電層を化学機械的ポリシングまたはエッチバックで平
坦化して第２層間絶縁層を平坦化し、ビアホール内に層
間プラグを形成する段階と、層間プラグ形成後に全面に
導電層を形成する段階と、この導電層をパタニングし
て、パッドラインと接続された層間プラグに接続しスタ
ック型ゲートに垂直なソースライン、及びプラグと接続
された層間プラグに接続し活性領域に平行なビットライ
ンを形成する段階と、である。
【００１５】
【発明の実施の形態】以下、添付した図面に基づき本発
明の望ましい実施形態を詳しく説明する。
明の望ましい実施形態を詳しく説明する。
【００１６】図３は本発明による不揮発性メモリ装置、
特にフラッシュメモリ装置のセルアレイ部のレイアウト
図であって、図４は図３に示されたフラッシュメモリ装
置のセルアレイ部の等価回路図である。
特にフラッシュメモリ装置のセルアレイ部のレイアウト
図であって、図４は図３に示されたフラッシュメモリ装
置のセルアレイ部の等価回路図である。
【００１７】図３は、活性領域１０５、フローティング
ゲート１１０、ワードラインとして機能するコントロー
ルゲート１２０、ビットラインコンタクトホール１４
０、ソースパッドラインコンタクトホール１４５、ビッ
トラインビアホール１５０、ビットライン１６０、ソー
スラインビアホール１７０、ソースライン１８０、ワー
ドラインコンタクトホール１９０からなる。
ゲート１１０、ワードラインとして機能するコントロー
ルゲート１２０、ビットラインコンタクトホール１４
０、ソースパッドラインコンタクトホール１４５、ビッ
トラインビアホール１５０、ビットライン１６０、ソー
スラインビアホール１７０、ソースライン１８０、ワー
ドラインコンタクトホール１９０からなる。
【００１８】図５は図３のＶ−Ｖ’線で切断した断面図
である。
である。
【００１９】図３〜５に基づき本発明によるフラッシュ
メモリ装置について説明する。
メモリ装置について説明する。
【００２０】半導体基板１００上に形成された素子分離
領域１０２により決まる活性領域１０５上には、フロー
ティングゲート１１０及びコントロールゲート１２０か
らなるスタック型ゲートが形成される。フローティング
ゲート１１０は活性領域１０５に形成され、コントロー
ルゲート１２０は活性領域１０５及び素子分離領域１０
２の一部に形成され、活性領域１０５に直交して形成さ
れる。活性領域１０５とコントロールゲート１２０とが
重なる領域が一つのセルとなる。フローティングゲート
１１０は多結晶シリコンで形成され、コントロールゲー
ト１２０は多結晶シリコン単一層または多結晶シリコン
層１２０Ａ及びシリサイド層１２０Ｂの複合層で形成す
る。フローティングゲート１１０はトンネル酸化膜１０
６により半導体基板１００と絶縁され、コントロールゲ
ート１２０は絶縁膜１１５、例えば酸化膜や窒化膜の積
層型絶縁膜（ＯＮＯ膜など）または高誘電率の金属酸化
物などによりフローティングゲート１１０と絶縁され
る。
領域１０２により決まる活性領域１０５上には、フロー
ティングゲート１１０及びコントロールゲート１２０か
らなるスタック型ゲートが形成される。フローティング
ゲート１１０は活性領域１０５に形成され、コントロー
ルゲート１２０は活性領域１０５及び素子分離領域１０
２の一部に形成され、活性領域１０５に直交して形成さ
れる。活性領域１０５とコントロールゲート１２０とが
重なる領域が一つのセルとなる。フローティングゲート
１１０は多結晶シリコンで形成され、コントロールゲー
ト１２０は多結晶シリコン単一層または多結晶シリコン
層１２０Ａ及びシリサイド層１２０Ｂの複合層で形成す
る。フローティングゲート１１０はトンネル酸化膜１０
６により半導体基板１００と絶縁され、コントロールゲ
ート１２０は絶縁膜１１５、例えば酸化膜や窒化膜の積
層型絶縁膜（ＯＮＯ膜など）または高誘電率の金属酸化
物などによりフローティングゲート１１０と絶縁され
る。
【００２１】スタック型ゲート間の活性領域１０５には
不純物領域、即ちソース領域１３５及びドレイン領域１
３２が形成される。ゲート１２０上には第１層間絶縁膜
パタン１３６Ｐが積層される。ソース領域１３５及びド
レイン領域１３２にはミスアラインに対応してコンタク
ト抵抗を減少させるためのプラグイオンが注入されるこ
とが望ましい。
不純物領域、即ちソース領域１３５及びドレイン領域１
３２が形成される。ゲート１２０上には第１層間絶縁膜
パタン１３６Ｐが積層される。ソース領域１３５及びド
レイン領域１３２にはミスアラインに対応してコンタク
ト抵抗を減少させるためのプラグイオンが注入されるこ
とが望ましい。
【００２２】ソース領域１３５は、第１コンタクトホー
ル１４５により、ドレイン領域１３２は第２コンタクト
ホール１４０により露出される。第１コンタクトホール
１４５、即ちソースパッドラインコンタクトホールは、
スタック型ゲート間にワードライン１２０と平行に形成
され、ワードライン１２０方向にソース領域１３５及び
ソース領域１３５と隣接した素子分離領域１０２を露出
させる。第２コンタクトホール１４０、即ちドレインコ
ンタクトホールはスタック型ゲート間のドレイン領域１
３２を露出させる。この際、第１コンタクトホール１４
５及び第２コンタクトホール１４０は、スタック型ゲー
ト電極の側壁及び上部に形成された窒化膜１２２により
セルフアラインされて形成されたセルフアラインコンタ
クトホールであることが望ましい。
ル１４５により、ドレイン領域１３２は第２コンタクト
ホール１４０により露出される。第１コンタクトホール
１４５、即ちソースパッドラインコンタクトホールは、
スタック型ゲート間にワードライン１２０と平行に形成
され、ワードライン１２０方向にソース領域１３５及び
ソース領域１３５と隣接した素子分離領域１０２を露出
させる。第２コンタクトホール１４０、即ちドレインコ
ンタクトホールはスタック型ゲート間のドレイン領域１
３２を露出させる。この際、第１コンタクトホール１４
５及び第２コンタクトホール１４０は、スタック型ゲー
ト電極の側壁及び上部に形成された窒化膜１２２により
セルフアラインされて形成されたセルフアラインコンタ
クトホールであることが望ましい。
【００２３】第１コンタクトホール１４５内にはワード
ライン１２０に隣接したセルのソース領域１３５を接続
するソースパッドライン１４５’が、第２コンタクトホ
ール１４０内にはビットラインプラグ１４０’が充填さ
れる。ソースパッドライン１４５’及びビットラインプ
ラグ１４０’は、図２のソースライン拡散層４１より低
抵抗の金属、例えばタングステン、アルミニウム、銅よ
りなることが望ましい。
ライン１２０に隣接したセルのソース領域１３５を接続
するソースパッドライン１４５’が、第２コンタクトホ
ール１４０内にはビットラインプラグ１４０’が充填さ
れる。ソースパッドライン１４５’及びビットラインプ
ラグ１４０’は、図２のソースライン拡散層４１より低
抵抗の金属、例えばタングステン、アルミニウム、銅よ
りなることが望ましい。
【００２４】ワードライン１２０と平行なソースパッド
ライン１４５’は、第２層間絶縁膜１４７内に形成さ
れ、ソースパッドライン１４５’を露出させるビアホー
ル１７０を通して共通ソースライン１８０に接続され
る。従って、共通ソースライン１８０はビットライン１
６０と平行に配列される。
ライン１４５’は、第２層間絶縁膜１４７内に形成さ
れ、ソースパッドライン１４５’を露出させるビアホー
ル１７０を通して共通ソースライン１８０に接続され
る。従って、共通ソースライン１８０はビットライン１
６０と平行に配列される。
【００２５】ビットラインプラグ１４０’は、第２層間
絶縁膜１４７内に形成されてビットラインプラグ１４
０’を露出させるビアホール１５０を介してビットライ
ン１６０に接続されている。ビットライン１６０は、ワ
ードライン１２０と垂直、活性領域１０５とは平行に配
列されている。
絶縁膜１４７内に形成されてビットラインプラグ１４
０’を露出させるビアホール１５０を介してビットライ
ン１６０に接続されている。ビットライン１６０は、ワ
ードライン１２０と垂直、活性領域１０５とは平行に配
列されている。
【００２６】ソースパッドライン１４５’とビットライ
ンプラグ１４０’及び第１層間絶縁膜パタン１３６Ｐ上
には食刻障壁膜１４６が積層されていることが望まし
い。これによりビアホール１５０、１７０の形成時、第
１層間絶縁膜パタン１３６Ｐが損傷することを防止す
る。
ンプラグ１４０’及び第１層間絶縁膜パタン１３６Ｐ上
には食刻障壁膜１４６が積層されていることが望まし
い。これによりビアホール１５０、１７０の形成時、第
１層間絶縁膜パタン１３６Ｐが損傷することを防止す
る。
【００２７】本発明によるフラッシュメモリ装置は、隣
接セルのソース領域１３５を従来のソースライン拡散層
より低抵抗の金属物質よりなるソースパッドライン１４
５で接続するため、従来のソースライン拡散層より多数
のソース領域１３５を接続できる。従って、従来は共通
ソースライン１８０を１６〜３２ビットライン毎に一つ
ずつ配列したが、本発明により共通ソースライン１８０
の配列間隔を３２ビットライン以上に増加させることが
可能となり、セルアレイ領域に配列されるべき共通ソー
スライン１８０の数が減少してセルアレイ領域の面積を
縮小できる。
接セルのソース領域１３５を従来のソースライン拡散層
より低抵抗の金属物質よりなるソースパッドライン１４
５で接続するため、従来のソースライン拡散層より多数
のソース領域１３５を接続できる。従って、従来は共通
ソースライン１８０を１６〜３２ビットライン毎に一つ
ずつ配列したが、本発明により共通ソースライン１８０
の配列間隔を３２ビットライン以上に増加させることが
可能となり、セルアレイ領域に配列されるべき共通ソー
スライン１８０の数が減少してセルアレイ領域の面積を
縮小できる。
【００２８】また、従来のソースライン拡散層を形成す
るためにはフィールド酸化膜１０２を食刻する必要があ
り、この際活性領域が食刻損傷して電荷保持能力が低下
する問題があったが、本発明によるソースパッドライン
１４５’はスタック型ゲートによりセルフアラインされ
たコンタクトホール内に形成されるので、従来のように
ソース領域の形成される活性領域が過度に食刻されて損
傷することがない。さらに、ビットラインコンタクトホ
ールはセルフアラインコンタクトホールなので、ワード
ライン１２０とコンタクトホール１４０とを近接してお
くことができ集積度が向上する。
るためにはフィールド酸化膜１０２を食刻する必要があ
り、この際活性領域が食刻損傷して電荷保持能力が低下
する問題があったが、本発明によるソースパッドライン
１４５’はスタック型ゲートによりセルフアラインされ
たコンタクトホール内に形成されるので、従来のように
ソース領域の形成される活性領域が過度に食刻されて損
傷することがない。さらに、ビットラインコンタクトホ
ールはセルフアラインコンタクトホールなので、ワード
ライン１２０とコンタクトホール１４０とを近接してお
くことができ集積度が向上する。
【００２９】以下、図６〜図１３に基づき本発明による
フラッシュメモリ装置のセルアレイ領域を製造する方法
を説明する。
フラッシュメモリ装置のセルアレイ領域を製造する方法
を説明する。
【００３０】図６では、半導体基板１００に素子分離領
域１０２を形成して活性領域を決める。次に、活性領域
上にトンネル酸化膜１０６、フローティングゲート１１
０、絶縁膜１１５、コントロールゲート１２０及び食刻
ストッパ膜１２２Ａを積層してスタック型ゲートを形成
する。
域１０２を形成して活性領域を決める。次に、活性領域
上にトンネル酸化膜１０６、フローティングゲート１１
０、絶縁膜１１５、コントロールゲート１２０及び食刻
ストッパ膜１２２Ａを積層してスタック型ゲートを形成
する。
【００３１】コントロールゲート１２０は多結晶シリコ
ン膜の単一層としても形成できるが、コントロールゲー
ト１２０の抵抗減少のために、多結晶シリコン膜１２０
Ａと金属シリサイド膜１２０Ｂとを積層して形成するほ
うがよい。食刻ストッパ膜１２２Ａは、後続のセルフア
ラインコンタクトホール形成時、スタック型ゲートの露
出を防止するために形成するものである。従って、食刻
する酸化膜などの絶縁膜に比べて食刻速度の遅い物質、
例えば、窒化膜、窒化膜と酸化膜との二重膜または酸窒
化膜を用い、２０００〜４０００Åの厚さに形成する。
ン膜の単一層としても形成できるが、コントロールゲー
ト１２０の抵抗減少のために、多結晶シリコン膜１２０
Ａと金属シリサイド膜１２０Ｂとを積層して形成するほ
うがよい。食刻ストッパ膜１２２Ａは、後続のセルフア
ラインコンタクトホール形成時、スタック型ゲートの露
出を防止するために形成するものである。従って、食刻
する酸化膜などの絶縁膜に比べて食刻速度の遅い物質、
例えば、窒化膜、窒化膜と酸化膜との二重膜または酸窒
化膜を用い、２０００〜４０００Åの厚さに形成する。
【００３２】次に、図７及び図８に示すように活性領域
にドレイン領域１３２及びソース領域１３５を形成す
る。まず、図７に示すようにスタック型ゲート間の活性
領域を露出させる第１マスクパタン１３０を基板１００
上に形成し、不純物イオン１３１を注入してドレイン領
域１３２を形成して、第１マスクパタン１３０を除去す
る。
にドレイン領域１３２及びソース領域１３５を形成す
る。まず、図７に示すようにスタック型ゲート間の活性
領域を露出させる第１マスクパタン１３０を基板１００
上に形成し、不純物イオン１３１を注入してドレイン領
域１３２を形成して、第１マスクパタン１３０を除去す
る。
【００３３】そして図８に示すように、スタック型ゲー
トの側壁に食刻ストッパスペーサを形成して食刻ストッ
パ１２２を完成する。食刻ストッパスペーサは食刻スト
ッパ膜１２２Ａと同様に後続のセルフアラインコンタク
トホール形成時、スタック型ゲートの露出を防止するた
めに形成するものである。従って、スタックゲートの上
部に形成された食刻ストッパ膜１２２Ａと同じ物質で形
成することが望ましい。例えば、窒化膜、窒化膜と酸化
膜との二重膜または酸窒化膜を用いて５００〜１０００
Åの厚さに形成した後、エッチバックしてスペーサ状に
する。
トの側壁に食刻ストッパスペーサを形成して食刻ストッ
パ１２２を完成する。食刻ストッパスペーサは食刻スト
ッパ膜１２２Ａと同様に後続のセルフアラインコンタク
トホール形成時、スタック型ゲートの露出を防止するた
めに形成するものである。従って、スタックゲートの上
部に形成された食刻ストッパ膜１２２Ａと同じ物質で形
成することが望ましい。例えば、窒化膜、窒化膜と酸化
膜との二重膜または酸窒化膜を用いて５００〜１０００
Åの厚さに形成した後、エッチバックしてスペーサ状に
する。
【００３４】食刻ストッパ１２２完成後、スタック型ゲ
ート間の活性領域を露出させる第２マスクパタン１３３
を形成し、不純物１３４をイオン注入してソース領域１
３５を形成する。ここで、食刻ストッパ１２２を構成す
るスペーサを形成する前にドレイン領域１３２を形成す
るイオン注入を行い、ソース領域１３５を形成するイオ
ン注入はスペーサを形成してから行ったが、各ソース及
びドレイン領域の構造に応じてスペーサの形成とドレイ
ン及びソース領域の形成はその順序を変えて実施しても
良い。ソース領域１３５形成後、第２マスクパタンを除
去する。
ート間の活性領域を露出させる第２マスクパタン１３３
を形成し、不純物１３４をイオン注入してソース領域１
３５を形成する。ここで、食刻ストッパ１２２を構成す
るスペーサを形成する前にドレイン領域１３２を形成す
るイオン注入を行い、ソース領域１３５を形成するイオ
ン注入はスペーサを形成してから行ったが、各ソース及
びドレイン領域の構造に応じてスペーサの形成とドレイ
ン及びソース領域の形成はその順序を変えて実施しても
良い。ソース領域１３５形成後、第２マスクパタンを除
去する。
【００３５】次に図９に示すように、基板１００の全面
にスタック型ゲートを覆うように第１層間絶縁膜１３６
を形成する。第１層間絶縁膜１３６は高温酸化膜及びＢ
ＰＳＧ膜を各々５００〜１０００Å、４０００〜６００
０Åに積層した後、８５０〜９００℃で１０〜２０分間
リフローして形成する。そして第１層間絶縁膜１３６上
には、セルアレイ部のビットラインコンタクト部分とソ
ースコンタクト部分とを決める第３マスクパタン１３７
を形成する。
にスタック型ゲートを覆うように第１層間絶縁膜１３６
を形成する。第１層間絶縁膜１３６は高温酸化膜及びＢ
ＰＳＧ膜を各々５００〜１０００Å、４０００〜６００
０Åに積層した後、８５０〜９００℃で１０〜２０分間
リフローして形成する。そして第１層間絶縁膜１３６上
には、セルアレイ部のビットラインコンタクト部分とソ
ースコンタクト部分とを決める第３マスクパタン１３７
を形成する。
【００３６】図１０では、第３マスクパタン１３７を食
刻マスクとして、第１層間絶縁膜１３６を異方性食刻し
てビットラインコンタクトホール１４０とソースパッド
ラインコンタクトホール１４５とを形成する。この際、
スタック型ゲート及びスタック型ゲートを取囲む食刻ス
トッパ１２２によりアラインされるセルフアラインコン
タクト工程が可能なので、縮小されたデザインルール下
でもビットラインコンタクトホール１４０とソースパッ
ドラインコンタクトホール１４５とを容易に形成でき
る。従って、セルアレイ部が縮小できる。
刻マスクとして、第１層間絶縁膜１３６を異方性食刻し
てビットラインコンタクトホール１４０とソースパッド
ラインコンタクトホール１４５とを形成する。この際、
スタック型ゲート及びスタック型ゲートを取囲む食刻ス
トッパ１２２によりアラインされるセルフアラインコン
タクト工程が可能なので、縮小されたデザインルール下
でもビットラインコンタクトホール１４０とソースパッ
ドラインコンタクトホール１４５とを容易に形成でき
る。従って、セルアレイ部が縮小できる。
【００３７】次に、第３マスクパタン１３７を再びマス
クとして、ビットラインコンタクトホール１４０及びソ
ースパッドラインコンタクトホール１４５により露出さ
れた活性領域に砒素や燐を５Ｅ１３〜１Ｅ１５／cm２の
濃度でプラグイオン注入を行う。プラグイオン注入は、
ビットラインコンタクトホール１４０及びソースパッド
ラインコンタクトホール１４５の形成時、ミスアライン
が発生してコンタクトホール１４０、１４５がドレイン
及びソース領域１３２、１３５とずれて形成される場
合、ビットラインコンタクト１４０及びソースパッドラ
インコンタクト４５とソース１３５及びドレイン領域１
３２の不純物領域とをオーバーラップさせてコンタクト
抵抗を減らすために行う。
クとして、ビットラインコンタクトホール１４０及びソ
ースパッドラインコンタクトホール１４５により露出さ
れた活性領域に砒素や燐を５Ｅ１３〜１Ｅ１５／cm２の
濃度でプラグイオン注入を行う。プラグイオン注入は、
ビットラインコンタクトホール１４０及びソースパッド
ラインコンタクトホール１４５の形成時、ミスアライン
が発生してコンタクトホール１４０、１４５がドレイン
及びソース領域１３２、１３５とずれて形成される場
合、ビットラインコンタクト１４０及びソースパッドラ
インコンタクト４５とソース１３５及びドレイン領域１
３２の不純物領域とをオーバーラップさせてコンタクト
抵抗を減らすために行う。
【００３８】本発明ではビットラインコンタクトホール
１４０及びソースパッドラインコンタクトホール１４５
をセルフアラインコンタクト工程を用いて形成するた
め、一つのマスクパタン１３７のみでコンタクトホール
１４０、１４５の形成とプラグイオン注入とが行える。
従って、従来に比べて工程が単純化できる。
１４０及びソースパッドラインコンタクトホール１４５
をセルフアラインコンタクト工程を用いて形成するた
め、一つのマスクパタン１３７のみでコンタクトホール
１４０、１４５の形成とプラグイオン注入とが行える。
従って、従来に比べて工程が単純化できる。
【００３９】図１１では、第３マスクパタン１３７を除
去した後、ビットラインコンタクトホール１４０及びソ
ースパッドラインコンタクトホール１４５を充填するよ
うに金属膜をデポジットし、エッチバックまたは化学機
械的ポリシング（ＣＭＰ）でコンタクトホール１４０、
１４５内にのみ金属膜を残してビットラインプラグ１４
０’及びソースパッドライン１４５’を形成する。従っ
て、ビットラインプラグ１４０’及びソースパッドライ
ン１４５’の高さは一定となる。金属膜は低抵抗金属、
例えばタングステン、アルミニウムまたは銅等で形成す
ることが望ましい。
去した後、ビットラインコンタクトホール１４０及びソ
ースパッドラインコンタクトホール１４５を充填するよ
うに金属膜をデポジットし、エッチバックまたは化学機
械的ポリシング（ＣＭＰ）でコンタクトホール１４０、
１４５内にのみ金属膜を残してビットラインプラグ１４
０’及びソースパッドライン１４５’を形成する。従っ
て、ビットラインプラグ１４０’及びソースパッドライ
ン１４５’の高さは一定となる。金属膜は低抵抗金属、
例えばタングステン、アルミニウムまたは銅等で形成す
ることが望ましい。
【００４０】このようにソースパッドライン１４５’を
形成して隣接セル間のソース領域を接続するために、ソ
ース抵抗が減少する。従って、セルアレイ領域に配列さ
れるべき共通ソースラインの数が減少するので、ビット
ライン方向へのセルアレイ領域の面積が縮小される。
形成して隣接セル間のソース領域を接続するために、ソ
ース抵抗が減少する。従って、セルアレイ領域に配列さ
れるべき共通ソースラインの数が減少するので、ビット
ライン方向へのセルアレイ領域の面積が縮小される。
【００４１】図１２では、基板全面に食刻障壁膜１４６
と第２層間絶縁膜１４７を順次形成し、ビットラインプ
ラグ１４０’及びソースパッドライン１４５’を露出さ
せるビアホールを決める第４マスクパタン１４９を形成
する。
と第２層間絶縁膜１４７を順次形成し、ビットラインプ
ラグ１４０’及びソースパッドライン１４５’を露出さ
せるビアホールを決める第４マスクパタン１４９を形成
する。
【００４２】図１３では、第４マスクパタン１４９を食
刻マスクとして第２層間絶縁膜１４７を食刻してビアホ
ール１５０、１７０を形成する。この際、ミスアライン
が発生して１５０’のようなビアホールが形成される場
合、第１層間絶縁膜パタン１３６Ｐが食刻されることを
食刻障壁膜１４６が防止する。さらに、ビアホール１５
０、１７０に金属膜を形成した後、パタニングしてビッ
トライン１６０及び共通ソースライン１８０が完成す
る。
刻マスクとして第２層間絶縁膜１４７を食刻してビアホ
ール１５０、１７０を形成する。この際、ミスアライン
が発生して１５０’のようなビアホールが形成される場
合、第１層間絶縁膜パタン１３６Ｐが食刻されることを
食刻障壁膜１４６が防止する。さらに、ビアホール１５
０、１７０に金属膜を形成した後、パタニングしてビッ
トライン１６０及び共通ソースライン１８０が完成す
る。
【００４３】図１４、図１５には本発明の別の実施形態
によるフラッシュメモリ装置の製造方法が示されてい
る。
によるフラッシュメモリ装置の製造方法が示されてい
る。
【００４４】本例は、図１４に示すように、ビアホール
１５０、１７０内に金属膜をデポジットした後、再びエ
ッチバックまたは化学機械的ポリシング方法で平坦化し
て層間プラグ１５５、１７５を形成するという点で先の
実施形態と差がある。この平坦化工程により、周辺回路
領域とセルアレイ領域との間の段差を最小化し、第２層
間絶縁膜１４７が平坦になる。
１５０、１７０内に金属膜をデポジットした後、再びエ
ッチバックまたは化学機械的ポリシング方法で平坦化し
て層間プラグ１５５、１７５を形成するという点で先の
実施形態と差がある。この平坦化工程により、周辺回路
領域とセルアレイ領域との間の段差を最小化し、第２層
間絶縁膜１４７が平坦になる。
【００４５】次に、図１５に示されているように層間プ
ラグ１５５、１７５と接続するビットライン１６０及び
共通ソースライン１８０を形成する。
ラグ１５５、１７５と接続するビットライン１６０及び
共通ソースライン１８０を形成する。
【００４６】
【発明の効果】本発明により、セルアレイ面積が縮小さ
れて集積度が増し、また、工程が単純化される。さら
に、食刻損傷が防止されて素子特性も向上する。
れて集積度が増し、また、工程が単純化される。さら
に、食刻損傷が防止されて素子特性も向上する。
【図１】従来のフラッシュメモリ装置のレイアウト図。
【図２】図１のＩＩ−ＩＩ’線に沿って切断した断面
図。
図。
【図３】本発明によるフラッシュメモリ装置のレイアウ
ト図。
ト図。
【図４】図３の等価回路図。
【図５】図３のＶ−Ｖ’線に沿って切断した断面図。
【図６】本発明のフラッシュメモリ装置のセルアレイ領
域の製造工程図。
域の製造工程図。
【図７】図６に続く工程図。
【図８】図７に続く工程図。
【図９】図８に続く工程図。
【図１０】図９に続く工程図。
【図１１】図１０に続く工程図。
【図１２】図１１に続く工程図。
【図１３】図１２に続く工程図。
【図１４】本発明の別の実施形態のフラッシュメモリ装
置のセルアレイ領域の製造工程図。
置のセルアレイ領域の製造工程図。
【図１５】図１４に続く工程図。
１０５ 活性領域 １１０ フローティングゲート １２０ コントロールゲート １４０ ビットラインコンタクトホール １４５ ソースパッドラインコンタクトホール １５０ ビットラインビアホール １６０ ビットライン １７０ ソースラインビアホール １８０ ソースライン １９０ ワードラインコンタクトホール
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA25 AA43 AB08 AD51 AD53 AD62 AE50 AG07 AG12 AG28 AG30 5F083 EP02 EP23 EP55 EP76 ER22 GA02 GA09 GA28 GA30 JA04 JA35 JA36 JA37 JA39 JA53 KA05 KA12 LA12 LA16 LA20 LA21 MA03 MA06 MA16 MA19 MA20 NA02
Claims (31)
- 【請求項１】 半導体基板に形成の素子分離領域により
画定された活性領域と、半導体基板と絶縁されて活性領
域上に形成される第１ゲート及び第１ゲートと絶縁され
て第１ゲート及び素子分離領域上に延設される第２ゲー
トからなるスタック型ゲートと、スタック型ゲート間の
活性領域内に形成されるソース領域と、スタック型ゲー
ト上に形成される第１層間絶縁膜と、スタック型ゲート
によりセルフアラインされてスタック型ゲート間のソー
ス領域及び素子分離領域を露出させる第１コンタクトホ
ールと、第１コンタクトホール内に形成されて露出した
ソース領域をスタック型ゲートに平行に接続するソース
パッドラインと、ソースパッドラインに接続されスタッ
ク型ゲートに垂直なソースラインと、を含んで構成され
ることを特徴とする不揮発性メモリ装置。 - 【請求項２】 ソースパッドラインは不純物拡散層より
低抵抗の金属である請求項１に記載の不揮発性メモリ装
置。 - 【請求項３】 金属はタングステン、アルミニウム又は
銅である請求項２に記載の不揮発性メモリ装置。 - 【請求項４】 スタック型ゲート間の活性領域内に形成
されたドレイン領域と、スタック型ゲートによりセルフ
アラインされてドレイン領域を露出させる第２コンタク
トホールと、第２コンタクトホール内に形成されてドレ
イン領域と接続するプラグと、プラグと接続され活性領
域と平行なビットラインと、をさらに含む請求項１〜３
のいずれか１項に記載の不揮発性メモリ装置。 - 【請求項５】 スタック型ゲートの表面には食刻ストッ
パが形成される請求項１〜４のいずれか１項に記載の不
揮発性メモリ装置。 - 【請求項６】 食刻ストッパは第１層間絶縁膜より食刻
速度が遅い請求項５に記載の不揮発性メモリ装置。 - 【請求項７】 ソースパッドラインとプラグの高さが均
一である請求項４〜６のいずれか１項に記載の不揮発性
メモリ装置。 - 【請求項８】 ソースパッドライン、プラグ及び第１層
間絶縁膜上に食刻障壁膜をさらに備える請求項４〜７の
いずれか１項に記載の不揮発性メモリ装置。 - 【請求項９】 ソース領域及びドレイン領域はプラグイ
オン注入される請求項１〜８のいずれか１項に記載の不
揮発性メモリ装置。 - 【請求項１０】 半導体基板に形成の素子分離領域によ
り決まる活性領域と、半導体基板と絶縁されて活性領域
上に形成される第１ゲート及び第１ゲートと絶縁されて
第１ゲート及び素子分離領域上に延設される第２ゲート
からなるスタック型ゲートと、スタック型ゲート間の活
性領域内に形成されたソース領域及びドレイン領域と、
スタック型ゲート上に形成される第１層間絶縁膜と、ス
タック型ゲートによりセルフアラインされてスタック型
ゲート間のソース領域及び素子分離領域を露出させる第
１コンタクトホールと、スタック型ゲートによりセルフ
アラインされてドレイン領域を露出させる複数個の第２
コンタクトホールと、第１コンタクトホール内に形成さ
れて露出したソース領域をスタック型ゲートと平行な方
向に接続するソースパッドラインと、第２コンタクトホ
ール内に形成されて露出したドレイン領域と接続してソ
ースパッドライン上部の高さが均一なプラグと、ソース
パッドラインと接続されてスタック型ゲートと垂直なソ
ースラインと、プラグと接続されて活性領域に平行なビ
ットラインと、を含むことを特徴とする不揮発性メモリ
装置。 - 【請求項１１】 スタック型ゲートの表面には食刻スト
ッパが形成される請求項１０に記載の不揮発性メモリ装
置。 - 【請求項１２】 食刻ストッパは第１層間絶縁膜より食
刻速度が遅い請求項１１に記載の不揮発性メモリ装置。 - 【請求項１３】 ソースパッドラインは不純物拡散層よ
り低抵抗の金属よりなる請求項１０〜１２のいずれか１
項に記載の不揮発性メモリ装置。 - 【請求項１４】 金属はタングステン、アルミニウムま
たは銅である請求項１０〜１３のいずれか１項に記載の
不揮発性メモリ装置。 - 【請求項１５】 ソースパッドライン、プラグ及び第１
層間絶縁膜上に食刻障壁膜をさらに備える請求項１０〜
１４のいずれか１項に記載の不揮発性メモリ装置。 - 【請求項１６】 ソース領域及びドレイン領域はプラグ
イオン注入される請求項１０〜１５のいずれか１項に記
載の不揮発性メモリ装置。 - 【請求項１７】 ソースパッドライン及びプラグ上に形
成される第２層間絶縁膜と、ソースパッドライン及びプ
ラグを露出させるビアホールと、ビアホール内に形成さ
れる層間プラグと、ソースラインはソースパッドライン
に接続された層間プラグに接続され、ビットラインはプ
ラグに接続された層間プラグに接続される請求項１０に
記載の不揮発性メモリ装置。 - 【請求項１８】 半導体基板に素子分離領域を形成して
活性領域を決めるａ段階と、活性領域上に第１ゲートを
形成し、その第１ゲートと絶縁して第１ゲート及び素子
分離領域上に第２ゲートを延設してスタック型ゲートを
形成するｂ段階と、スタック型ゲート間の活性領域内に
不純物を注入してソース領域及びドレイン領域を形成す
るｃ段階と、スタック型ゲート上に第１層間絶縁膜を形
成するｄ段階と、第１層間絶縁膜をパタニングしてスタ
ック型ゲート間のソース領域及び素子分離領域をスタッ
ク型ゲートに平行な方向に連続して露出させる第１コン
タクトホールを形成するｅ段階と、ソース領域をスタッ
ク型ゲートに平行な方向に接続するソースパッドライン
を第１コンタクトホール内に形成するｆ段階と、を含む
ことを特徴とする不揮発性メモリ装置の製造方法。 - 【請求項１９】 ｆ段階後に全面に第２層間絶縁膜を形
成するｇ段階と、第２層間絶縁膜をパタニングしてパッ
ドラインを露出させるビアホールを形成するｈ段階と、
ビアホールを充填してソースパッドラインに接続し、ス
タック型ゲートと垂直なソースラインを形成するｉ段階
と、をさらに含む請求項１８に記載の不揮発性メモリ装
置の製造方法。 - 【請求項２０】 ｆ段階は、第１コンタクトホール形成
後に全面に金属層を形成する段階と、第１層間絶縁膜上
に形成された金属層のみを除去してソースパッドライン
を形成する段階と、である請求項１８又は請求項１９に
記載の不揮発性メモリ装置の製造方法。 - 【請求項２１】 ｄ段階前に、スタック型ゲートの表面
に食刻ストッパ膜を形成し、ｅ段階でスタック型ゲート
及び食刻ストッパ膜によりセルフアラインされた第１コ
ンタクトホールを形成する請求項１８〜２０のいずれか
１項に記載の不揮発性メモリ装置の製造方法。 - 【請求項２２】 ｅ段階で、一つのマスクにより第１コ
ンタクトホールとスタック型ゲート間のドレイン領域を
露出させる第２コンタクトホールを形成し、ｆ段階で、
ソースパッドラインと同時に第２コンタクトホール内に
プラグを形成する請求項１８又は請求項１９に記載の不
揮発性メモリ装置の製造方法。 - 【請求項２３】 プラグ形成後全面に第２層間絶縁膜を
形成する段階と、第２層間絶縁膜をパタニングしてプラ
グを露出させるビアホールを形成する段階と、ビアホー
ルを充填してプラグを接続し、活性領域に平行なビット
ラインを形成する段階と、をさらに備える請求項２２に
記載の不揮発性メモリ装置の製造方法。 - 【請求項２４】 ｆ段階は、第１コンタクトホール及び
第２コンタクトホール形成後に全面に金属層を形成する
段階と、第１層間絶縁膜上に形成された金属層のみを除
去してソースパッドライン及びプラグを形成する段階
と、である請求項２２又は請求項２３に記載の不揮発性
メモリ装置の製造方法。 - 【請求項２５】 ｄ段階前に、スタック型ゲートの表面
に食刻ストッパ膜を形成し、ｅ段階でスタック型ゲート
及び食刻ストッパ膜によりセルフアラインされた第１コ
ンタクトホール及び第２コンタクトホールを形成する請
求項２２〜２４のいずれか１項に記載の不揮発性メモリ
装置の製造方法。 - 【請求項２６】 ｅ段階後にソース及びドレイン領域上
にプラグイオンを注入する請求項１８〜２５のいずれか
１項に記載の不揮発性メモリ装置の製造方法。 - 【請求項２７】 ソースパッドラインは不純物拡散層領
域より低抵抗の金属よりなる請求項１８〜２６のいずれ
か１項に記載の不揮発性メモリ装置の製造方法。 - 【請求項２８】 半導体基板に素子分離領域を形成して
活性領域を決める第１段階と、半導体基板と絶縁して活
性領域上に第１ゲートを形成し、その第１ゲートと絶縁
して第１ゲート及び素子分離領域上に第２ゲートを延設
してスタック型ゲートを形成する第２段階と、スタック
型ゲート間の活性領域内に不純物を注入してソース領域
及びドレイン領域を形成する第３段階と、ソース領域及
びドレイン領域形成後に全面に第１層間絶縁膜を形成す
る第４段階と、第１層間絶縁膜をパタニングして、ソー
ス領域と素子分離領域とをスタック型ゲートに平行に連
続して露出させる第１コンタクトホール及びドレイン領
域を露出させる第２コンタクトホールを形成する第５段
階と、ソース領域をスタック型ゲートと平行に接続する
ソースパッドラインを第１コンタクトホール内に形成
し、ドレイン領域を接続するプラグを第２コンタクトホ
ール内に形成する第６段階と、ソースパッドライン及び
プラグ形成後に全面に第２層間絶縁膜を形成する第７段
階と、第２層間絶縁膜をパタニングしてソースパッドラ
イン及びプラグを露出させるビアホールを形成する第８
段階と、ビアホールを充填してソースパッドラインに接
続するスタック型ゲートに垂直なソースラインを形成
し、ビアホールを充填してプラグに接続する、活性領域
に平行なビットラインを形成する第９段階と、を含むこ
とを特徴とする不揮発性メモリ装置の製造方法。 - 【請求項２９】 第４段階前にスタック型ゲートの表面
に食刻ストッパ膜を形成し、第５段階でスタック型ゲー
ト及び食刻ストッパ膜によりセルフアラインされた第１
コンタクトホール及び第２コンタクトホールを形成する
請求項２８に記載の不揮発性メモリ装置の製造方法。 - 【請求項３０】 第５段階後にソース及びドレイン領域
にプラグイオンを注入する請求項２８又は請求項２９に
記載の不揮発性メモリ装置の製造方法。 - 【請求項３１】 第９段階は、ビアホール形成後に全面
に導電層を形成する段階と、この導電層を化学機械的ポ
リシングまたはエッチバックで平坦化して第２層間絶縁
層を平坦化し、ビアホール内に層間プラグを形成する段
階と、層間プラグ形成後に全面に導電層を形成する段階
と、この導電層をパタニングして、パッドラインと接続
された層間プラグに接続しスタック型ゲートに垂直なソ
ースライン、及びプラグと接続された層間プラグに接続
し活性領域に平行なビットラインを形成する段階と、で
ある請求項２８〜３０のいずれか１項に記載の不揮発性
メモリ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1998P28036 | 1998-07-11 | ||
| KR1019980028036A KR100297938B1 (ko) | 1998-07-11 | 1998-07-11 | 비휘발성메모리장치및그제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000040755A true JP2000040755A (ja) | 2000-02-08 |
Family
ID=19543881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10357295A Pending JP2000040755A (ja) | 1998-07-11 | 1998-12-16 | 不揮発性メモリ装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2000040755A (ja) |
| KR (1) | KR100297938B1 (ja) |
| TW (1) | TW497257B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001244353A (ja) * | 2000-02-03 | 2001-09-07 | Hynix Semiconductor Inc | 不揮発性メモリ素子並びにその製造方法 |
| JP2005534163A (ja) * | 2002-03-15 | 2005-11-10 | フリースケール セミコンダクター インコーポレイテッド | 高ｋ誘電体膜及びその形成方法 |
| JP2006019735A (ja) * | 2004-06-29 | 2006-01-19 | Samsung Electronics Co Ltd | ストラップ領域を有する不揮発性の半導体メモリ素子及びその製造方法 |
| JP2007189126A (ja) * | 2006-01-16 | 2007-07-26 | Nec Electronics Corp | 半導体記憶装置 |
| JP2011205047A (ja) * | 2010-03-26 | 2011-10-13 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100763100B1 (ko) * | 2001-12-15 | 2007-10-04 | 주식회사 하이닉스반도체 | 플래쉬 소자의 소오스 라인 형성 방법 |
| KR100751680B1 (ko) * | 2006-09-29 | 2007-08-23 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 |
-
1998
- 1998-07-11 KR KR1019980028036A patent/KR100297938B1/ko not_active IP Right Cessation
- 1998-12-16 JP JP10357295A patent/JP2000040755A/ja active Pending
-
1999
- 1999-07-05 TW TW088111380A patent/TW497257B/zh not_active IP Right Cessation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001244353A (ja) * | 2000-02-03 | 2001-09-07 | Hynix Semiconductor Inc | 不揮発性メモリ素子並びにその製造方法 |
| JP2005534163A (ja) * | 2002-03-15 | 2005-11-10 | フリースケール セミコンダクター インコーポレイテッド | 高ｋ誘電体膜及びその形成方法 |
| JP2006019735A (ja) * | 2004-06-29 | 2006-01-19 | Samsung Electronics Co Ltd | ストラップ領域を有する不揮発性の半導体メモリ素子及びその製造方法 |
| JP2007189126A (ja) * | 2006-01-16 | 2007-07-26 | Nec Electronics Corp | 半導体記憶装置 |
| JP2011205047A (ja) * | 2010-03-26 | 2011-10-13 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW497257B (en) | 2002-08-01 |
| KR100297938B1 (ko) | 2001-10-26 |
| KR20000008293A (ko) | 2000-02-07 |
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Legal Events
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|---|---|---|---|
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