JP2006019735A - ストラップ領域を有する不揮発性の半導体メモリ素子及びその製造方法 - Google Patents

ストラップ領域を有する不揮発性の半導体メモリ素子及びその製造方法 Download PDF

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Abstract

【課題】 ストラップ領域を有する不揮発性の半導体メモリ素子及びその製造方法を提供する。
【解決手段】 メモリセルアレイ領域、及びメモリセルアレイ領域に均一電圧を提供するストラップ領域を備える不揮発性の半導体メモリ素子であり、ストラップ領域では、メモリセルアレイ領域のワードライン及びソースラインと分離されないように、ワードライン及びソースラインがロー方向に延びて、かつ一字型に形成されており、ワードライン及びソースラインのそれぞれには、ワードラインコンタクト及びソースラインコンタクトが形成されている。これにより、本発明は、ワードライン間に発生するブリッジ現象を防止でき、容易にストラップ領域を形成できる。
【選択図】 図５

Description

本発明は、不揮発性の半導体メモリ素子及びその製造方法に係り、特に、ストラップ領域を有する不揮発性の半導体メモリ素子及びその製造方法に関する。
一般的に、不揮発性の半導体メモリ素子のメモリセルアレイ領域には、ワードライン、ソースライン、及びビットラインが形成される。また、前記メモリセルアレイ領域には、メモリセル（不揮発性のメモリセル）が形成され、前記メモリセルは、コントロールゲート、ソース領域及びドレイン領域などを備える。コントロールゲート、ソース領域及びドレイン領域のようなメモリセルの構成が、メモリセルの全体ローまたはカラムにわたって連続的に延長するように形成されうる。
前記メモリセルを構成するコントロールゲート、ソース領域及びドレイン領域に均一電圧を印加するために、前記メモリセルには、ストラップ領域が備えられる。前記ストラップ領域を備えるメモリセルに関しては、特許文献１に説明されており、それを参考にして従来技術を説明する。
図１は、従来の一例によるストラップ領域を有する不揮発性の半導体メモリ素子の平面図である。
具体的に、従来の不揮発性の半導体メモリ素子のストラップ領域１は、メモリセルアレイ領域２の側面に形成されている。メモリセルアレイ領域２は、カラム方向に分離領域４及び活性領域３が形成され、ロー方向に分離領域４及び活性領域３が交互に形成されている。そして、メモリセルアレイ領域２には、ロー方向にワードライン６及びソースライン７が形成されており、前記ソースライン７は、前記ワードライン６の間に形成される。これにより、前記二つのワードライン６及びその間に形成されたソースライン７から、一つのメモリセル対５を構成する。
本技術分野で通常使用しているように、本明細書でも“ソース”という用語は、“ドレイン”という用語と交換可能に使われる。また、前記ワードライン６は、メモリセルのコントロールゲートに連結されるので、コントロールゲート及びコントロールゲートラインという用語は、ワードライン６という用語と交換可能に使われる。
ストラップ領域１は、前記ワードライン６及びソースライン７がロー方向に延びて形成される。これにより、前記ストラップ領域１の前記ワードライン６及びソースライン７上に、電気的なコンタクト９ａ、９ｂを通じて、前記ワードライン６及びソースライン７に均一電圧を提供するストラップセル８ａ、８ｂが形成される。前記コンタクト９ａは、ワードラインコンタクトを表し、前記コンタクト９ｂは、ソースラインコンタクトを表す。そして、参照符号８ａは、ワードラインコンタクト領域を表すストラップセルであり、参照符号８ｂは、ソースラインコンタクト領域を表すストラップセルである。前記コンタクト９ａ、９ｂに均一電圧を提供する金属ライン（図示せず）は、ワードライン６及びソースライン７方向に沿って形成される。
しかし、図１の従来の不揮発性の半導体メモリ素子は、素子の幾何構造が次第に小さくなるにつれて、ストラップ領域１に電気的な接続を信頼可能に形成し難いという短所がある。すなわち、ワードライン６とソースライン７との間が近くなるにつれて、前記ストラップ領域１で、前記ワードライン６とソースライン７との間にコンタクト９ａ、９ｂを形成し難い。また、隣接したワードラインとワードラインとの間が近くなるにつれて、ワードライン間のブリッジ現象が発生することがある。また、図１のワードラインコンタクト形成部分のパターンを有するストラップ領域を形成するためにマスクを利用するとき、位相反転マスクやＯＰＣ（Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ）などの追加的な技術を使用せずには、ワードラインコンタクト形成部分のパターンを有するストラップ領域を形成し難い。
図２は、従来の他の例によるストラップ領域を有する不揮発性の半導体メモリ素子の平面図である。
具体的に、従来の他の例による不揮発性の半導体メモリ素子は、メモリセルアレイ領域９８０及びストラップ領域２４０から構成される。前記メモリセルアレイ領域９８０には、カラム方向に分離領域１６０及び活性領域１７０が形成されており、ロー方向に分離領域１６０及び活性領域１７０が交互に形成される。そして、前記メモリセルアレイ領域９８０では、ロー方向にワードライン６９０及びソースライン５７０が形成されており、前記二つのワードライン６９０の間に、一つのソースライン５７０が形成される。図２において、参照番号８６０は、ビットラインコンタクトを表す。
ストラップ領域２４０は、ソースラインストラップセル２９０とワードラインストラップセル２８０とに区分される。前記ストラップ領域２４０では、前記ワードライン６９０がロー方向に延びており、ソースライン５７０は、ロー方向にほぼソースラインストラップセル２９０まで延びている。特に、図２のストラップ領域２４０は、図３及び図４に示すように、開口部の形態がＳ形であるマスクを利用して形成する。これにより、ワードライン６９０は、ストラップ領域２４０で“Ｌ”字や“¬”字の形状に形成され、ソースライン５７０と連結されない。
前記ストラップ領域２４０の前記ワードライン６９０及びソースライン５７０上に、電気的なコンタクト１０２０、１０４０を通じて、前記メモリセルアレイ領域９８０の前記ワードライン６９０及びソースライン５７０に均一電圧が提供される。前記コンタクト１０２０は、ワードラインコンタクトを表し、前記コンタクト１０４０は、ソースラインコンタクトを表す。前記コンタクト１０２０、１０４０に均一電圧を提供する金属ライン（図示せず）は、ワードライン６９０及びソースライン５７０方向に沿って形成される。
図３は、図２のストラップ領域を形成するのに使われたマスクの平面図である。図３において、図２と同一な参照番号は、同一な部材を表す。
具体的に、図２のストラップ領域は、図３のようなマスク３００を利用して形成される。前記マスク３００は、開口部３１０と“Ｌ”字や“¬”字の形状に形成されたタブ部１０６０とを備える。前記開口部３１０は、マスク３００を利用した露光時、光が透過される部分であって、基板上ではエッチングされる物質に該当する部分である。前記開口部３１０の形状がＳ字状であるので、図３のマスクは、Ｓ形ストラップマスクと称する。前記マスク３００は、ワードラインストラップセル２８０を定義する第１マスク領域３２０、ソースラインストラップセル２９０を定義する第２マスク領域３３０、及びメモリセルアレイ領域９８０を定義する第３マスク領域３４０に区分される。
図４は、図３のマスクで具現されたストラップ領域を示す平面図である。図４において、図２及び図３と同一な参照番号は、同一な部材を表す。
具体的に、図３のマスクを利用して具現されたストラップ領域は、前述したように、前記ワードライン６９０がロー方向に延びており、ソースライン５７０は、ロー方向にほぼソースラインストラップセル２９０まで延びている。特に、ストラップ領域２４０で図２の開口部３１０の形態がＳ形であるので、ワードライン６９０は、“Ｌ”字や“¬”字の形状に形成され、ソースライン５７０と連結されない。
しかし、図２から図４のストラップ領域を有する従来の不揮発性の半導体メモリ素子は、素子の幾何構造が次第に小さくなるにつれて、製造過程中にワードライン６９０の間、すなわち制御ゲートの間やワードライン６９０とソースライン５７０との間に、エッチング残留物が残って、ワードラインやソースラインが互いに付着されるブリッジ現象が発生する。
また、従来の不揮発性の半導体メモリ素子は、図３のマスクを利用して“Ｌ”字や“¬”字の形状のパターンを有するストラップ領域を形成する。しかし、図３のマスクを利用するとき、位相反転マスクやＯＰＣなどの追加的な技術を使用せずには、“Ｌ”字や“¬”字の形状のパターンを有するストラップ領域を形成できない。
米国特許第６，５４１，３２４号明細書
本発明が解決しようとする課題は、前述したワードラインの間に発生するブリッジ現象を防止でき、ストラップ領域が占める面積を減らして、改善されたストラップ領域を有する不揮発性の半導体メモリ素子を提供するところにある。
また、本発明が解決しようとする他の課題は、前記ブリッジ現象を防止でき、容易にストラップ領域を形成できる不揮発性の半導体メモリ素子の製造方法を提供するところにある。
前記課題を解決するために、本発明の一例による不揮発性の半導体メモリ素子は、メモリセルアレイ領域、及び前記メモリセルアレイ領域に均一電圧を提供するストラップ領域を備える。前記メモリセルアレイ領域では、ロー方向に複数個のワードライン及びソースラインが形成されており、前記二つのワードラインの間に一つのソースラインが形成されている。
前記ストラップ領域では、前記メモリセルアレイ領域のワードライン及びソースラインと分離されないように、前記ワードライン及びソースラインがロー方向に延びて、かつ一字型に形成されており、前記ワードライン及びソースラインのそれぞれには、ワードラインコンタクト及びソースラインコンタクトが形成されている。前記ソースラインコンタクトは、前記ストラップ領域の中央に形成されることが望ましい。前記ストラップ領域のソースラインコンタクトの下部には、カラム方向にダミー活性領域が形成されている。前記ダミー活性領域は、カラム方向に一つのソースラインコンタクトを単位として形成されるか、または４個のソースラインコンタクトを単位として形成されうる。
本発明の他の例による不揮発性の半導体メモリ素子のストラップ領域では、前記メモリセルアレイ領域のワードライン及びソースラインと分離されないように、前記ワードライン及びソースラインがロー方向に延びて、かつ一字型に形成されていると共に、前記ワードライン及びソースラインのそれぞれには、ワードラインコンタクト及びソースラインコンタクトが形成されており、前記ソースラインコンタクトが形成される部分のソースラインの幅を、前記メモリセルアレイ領域のソースラインの幅より広く構成されている。
また、本発明のさらに他の例による不揮発性の半導体メモリ素子のストラップ領域では、前記メモリセルアレイ領域のワードライン及びソースラインと分離されないように、前記ワードライン及びソースラインがロー方向に延びて、かつ一字型に形成されており、前記ストラップ領域は、前記メモリセルアレイ領域のワードラインと連結されるワードラインコンタクトを含むワードラインストラップセル、及び前記メモリセルアレイ領域のソースラインと連結されるソースラインコンタクトを含むソースラインストラップセルから構成されている。
前記他の課題を解決するために、本発明は、メモリセルアレイ領域とストラップ領域とを備える不揮発性の半導体メモリ素子の製造方法を提供する。
まず、前記メモリセルアレイ領域及びストラップ領域の半導体基板上に、絶縁層を形成する。前記メモリセルアレイ領域及びストラップ領域の絶縁層を写真エッチング工程でパターニングして、第１トレンチを形成する。前記第１トレンチを形成する時に利用されるマスクは、露光時に光が透過される部分であって、一字状の開口部が備えられるものを利用する。または、前記第１トレンチを形成する時に利用されるマスクは、露光時に光が透過される部分であって、一字状であり、中央部分が外部に突出された突出部を有する開口部が備えられるものを利用する。
次に、前記メモリセルアレイ領域の第１トレンチにソースラインを形成し、前記ストラップ領域の第１トレンチにも、前記メモリセルアレイ領域のソースラインを延ばす。次いで、前記メモリセルアレイ領域のソースラインの周囲の第２トレンチに、ワードラインを形成し、前記ストラップ領域のソースラインの周囲の第２トレンチにも、前記メモリセルアレイ領域のワードラインを延ばす。
次に、前記ストラップ領域のソースライン及びワードラインのそれぞれに、ソースラインコンタクト及びワードラインコンタクトを形成して、不揮発性の半導体メモリ素子の製造方法を完成する。前記ソースラインコンタクトは、前記ストラップ領域の中央に形成できる。前記ソースラインコンタクトが形成される部分のソースラインの幅を、前記メモリセルアレイ領域のソースラインの幅より広くすることが望ましい。前記ストラップ領域のソースラインコンタクトは、ダミー活性領域上に形成することが望ましい。
本発明の不揮発性の半導体メモリ素子は、ストラップ領域をメモリセルアレイ領域のワードライン及びソースラインと分離されないように、前記ワードライン及びソースラインがロー方向に延びて、かつ一字型に形成されている。これにより、本発明は、ワードラインの間に発生するブリッジ現象を防止でき、容易にストラップ領域を形成できる。
以下、添付図面を参照して、本発明の実施形態を詳細に説明する。しかし、次に例示する本発明の実施形態は、多様な形態に変形され、本発明の範囲が後述する実施形態に限定されるものではない。本発明の実施形態は、当業者に本発明をさらに完全に説明するために提供されるものである。図面において、膜または領域のサイズまたは厚さは、明細書の明確性のために誇張されるものである。
「第１実施形態」
図５は、本発明の第１実施形態によるストラップ領域を有する不揮発性の半導体メモリ素子の平面図である。
具体的に、本発明の第１実施形態による不揮発性の半導体メモリ素子は、メモリセルアレイ領域９８及びストラップ領域２４から構成される。前記メモリセルアレイ領域９８には、カラム方向に分離領域１６及び活性領域１７が形成されており、ロー方向に分離領域１６及び活性領域１７が交互に形成される。そして、前記メモリセルアレイ領域９８では、ロー方向にワードライン６９及びソースライン５７が形成されており、前記二つのワードライン６９間に一つのソースライン５７が形成される。図５において、参照番号８６は、ビットラインコンタクトを表す。
前記ストラップ領域２４は、ソースラインストラップセル２９とワードラインストラップセル２８とに区分される。前記ストラップ領域２４では、前記ワードライン６９及びソースライン５７がロー方向に延びている。特に、ソースライン５７が従来と異なり、ストラップ領域から分離されず、隣接したワードラインと同一に延びて形成されている。
図５のストラップ領域２４は、図６及び図７に示すように、開口部の形態が一字である一字型のストラップマスクを利用して形成する。これにより、前記ワードライン６９及びソースライン５７は、ストラップ領域２４で一字型に形成される。このようにストラップ領域２４で一字型のワードライン６９及びソースライン５７を形成するので、前記ワードライン６９間に発生するブリッジ現象を防止でき、容易にストラップ領域２４を形成できる。
すなわち、本発明は、前記ストラップ領域２４で、前記ワードライン６９及びソースライン５７がメモリセルアレイ領域９８と同一に延びる。前記ストラップ領域２４上に形成された電気的なコンタクト１０２、１０４を通じて、前記メモリセルアレイ領域９８の前記ワードライン６９及びソースライン５７に均一電圧が提供される。前記コンタクト１０２は、ワードラインコンタクトを表し、前記コンタクト１０４は、ソースラインコンタクトを表す。前記コンタクト１０２、１０４に均一電圧を提供する金属ライン（図示せず）は、ワードライン６９及びソースライン５７方向に沿って形成される。
結果的に、前記ストラップ領域２４は、前記メモリセルアレイ領域９８のワードライン６９と連結されるワードラインコンタクト１０２を含むワードラインストラップセル２８、及び前記メモリセルアレイ領域９８のソースライン５７と連結されるソースラインコンタクト１０４を含むソースラインストラップセル２９から構成される。
図６は、図５のストラップ領域を形成するのに使われたマスクの平面図であり、図７は、図６のマスクで具現されたストラップ領域を示す平面図である。図６及び図７において、図５と同一な参照番号は、同一な部材を表す。
具体的に、図５のストラップ領域２４は、図６のようなマスク３０を利用して形成される。前記マスク３０は、一字型に形成された開口部３１を備える。前記開口部３１は、マスク３０を利用した露光時に光が透過される部分であって、基板上では、エッチングされる物質に該当する部分である。前記開口部３１の形状が一字型であるので、図６のマスクは、一字型のストラップマスクと称する。前記マスク３０は、ワードラインストラップセル２８を定義する第１マスク領域３２、ソースラインストラップセル２９を定義する第２マスク領域３３、及びメモリセルアレイ領域９８を定義する第３マスク領域３４に区分される。
図６の一字型のストラップマスク３０を利用して具現されたストラップ領域は、図７に示すように、前記ワードライン６９及びソースライン５７がロー方向に延びている。特に、ストラップ領域２４で図６の開口部３１の形態が一字型であるので、ソースライン５７は延びて形成されている。前記ストラップ領域２４の前記ワードライン６９及びソースライン５７上に、電気的なコンタクト１０２、１０４が形成される。前記コンタクト１０２は、ワードラインコンタクトを表し、前記コンタクト１０４は、ソースラインコンタクトを表す。
次に、図８Ａから図８Ｎ及び図９Ａから図９Ｎを利用して、不揮発性の半導体メモリ素子の製造方法を説明する。便宜上、本明細書では、スプリットゲート型の不揮発性の半導体メモリ素子を例として説明する。
図８Ａから図８Ｎ及び図９Ａから図９Ｎは、それぞれ図５のVIII−VIII及びIX−IXに沿った不揮発性の半導体メモリ素子の製造方法を説明するための断面図である。図８Ａから図８Ｎは、不揮発性の半導体メモリ素子のメモリセルアレイ領域の製造断面図であり、図９Ａから図９Ｎは、不揮発性の半導体メモリ素子のワードラインコンタクト１０２を含むストラップ領域の製造断面図である。
図８Ａ及び図９Ａに示すように、半導体基板（または、半導体ウェル）１０のメモリセルアレイ領域、すなわち活性領域１７上に、第１ゲート酸化膜１２及びフローティングゲート用の第１導電層１４を形成する。前記第１導電層１４は、ドーピングされたポリシリコン膜を利用して形成できる。次いで、前記メモリセルアレイ領域９８及びストラップ領域２４の分離領域２０上に、第１窒化膜（絶縁層）２２を形成する。
図８Ｂ及び図９Ｂに示すように、前記メモリセルアレイ領域及びストラップ領域の第１窒化膜２２上に、フォトレジストパターン２３を形成する。次いで、前記フォトレジストパターン２３をマスクとして第１窒化膜２２をエッチングして、第１トレンチ２６及び第１窒化膜パターン２２ａを形成する。前記第１トレンチ２６により、メモリセルアレイ領域の第１導電層１４は、表面が露出される。
前記第１トレンチ２６を形成するために、フォトレジストパターン２３を形成する時に利用されるマスクが、図６の一字型マスクや後述する図１１Ａの中央部が突出された一字型マスクである。特に、図６または図１１Ａの一字型マスクを利用して、図９Ｂに示したストラップ領域の第１トレンチ２６を形成する。前記ストラップ領域の第１トレンチ２６部分は、後工程でソースラインが延びて形成される部分であり、図８Ｂに示したメモリセルアレイ領域も、同一にソースラインが形成される部分である。ここで、前記図６または図１１Ａの一字型マスクについて、詳細な説明は省略する。
次いで、図８Ｂに示すように、メモリセルアレイ領域の露出された第１導電層１４は、参照番号１５で示すようにラウンドエッチングされうる。前記ラウンドエッチングにより露出された第１導電層１４の両端の上側部が尖るように形成される。
図８Ｃ及び図９Ｃに示すように、フォトレジストパターン２３を除去する。次いで、メモリセルアレイ領域の第１トレンチ内に露出された第１導電層を酸化させて、酸化膜４２を形成する。このように、フローティングゲート用の第１導電層１４をラウンドエッチングし、露出された表面を熱酸化させることは、今後形成されるフローティングゲートのチップ部分をさらに尖らすためである。このようにフローティングゲートのチップ部分をさらに尖らせば、コントロールゲートの電界をチップ部分にさらに集中させることができ、これにより、消去効率をさらに向上できる。
次いで、前記メモリセルアレイ領域及びストラップ領域上に、第１酸化膜４３を形成する。
図８Ｄ及び図９Ｄに示すように、前記第１酸化膜４３を異方性エッチングして、前記第１窒化膜パターン２２ａの両側壁に第１酸化膜スペーサ４４を形成する。前記ストラップ領域も、単純に分離領域２０上の第１窒化膜パターン２２ａの両側壁に、第１酸化膜スペーサ４４を形成する。前記第１酸化膜スペーサ４４の形成時、前記メモリセルアレイ領域の酸化膜４２の中央部分もエッチングされて、第１導電層１４の中央部分も露出される。
図８Ｅ及び図９Ｅに示すように、前記メモリセルアレイ領域の第１酸化膜スペーサ４４をマスクとして、前記第１導電層１４及び第１ゲート酸化膜１２をエッチングして、ソース予定領域を露出させる。前記ストラップ領域は、前記第１導電層１４及び第１ゲート酸化膜１２のエッチング時、影響を受けない。次いで、前記第１トレンチ２６内のソース予定領域に不純物を注入して、ソース領域５０を形成する。
図８Ｆ及び図９Ｆに示すように、メモリセルアレイ領域の第１トレンチ２６内の第１酸化膜スペーサ４４の側壁に、第２酸化膜スペーサ５２を形成する。前記第２酸化膜スペーサ５２の形成時、前記半導体基板１０に形成された酸化膜は除去されて、第１トレンチ２６内の半導体基板１０が露出される。前記第２酸化膜スペーサ５２の形成時、前記ストラップ領域にも第２酸化膜スペーサ５２が形成される。前記ソース領域５０は、前記第２酸化膜スペーサ５２の形成後に、不純物を注入して形成することもある。
図８Ｇ及び図９Ｇに示すように、メモリセルアレイ領域及びストラップ領域上に、ソースライン用の第２導電層５４を形成する。前記第２導電層５４は、不純物がドーピングされたポリシリコン膜で形成する。前記ソースライン用の第２導電層５４は、前記第１トレンチ２６を埋め込むように形成される。
図８Ｈ及び図９Ｈに示すように、前記第２導電層５４を、第１窒化膜パターン２２ａが露出されるまでＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を実施して、メモリセルアレイ領域の第１トレンチ２６内に、第２導電層パターン（ソースライン）５６を形成する。特に、ストラップ領域の第１トレンチ２６内にも、メモリセルアレイ領域と同様に、第２導電層パターン（ソースライン）５６が形成される。前記ＣＭＰ工程を実施して形成された第２導電層パターン５６は、以後にエッチバックして、前記第１酸化膜スペーサ４４の表面より低く形成できる。次いで、メモリセルアレイ領域及びストラップ領域の前記第２導電層パターン５６の表面を酸化させて、第２酸化膜５８を形成する。
図８Ｉ及び図９Ｉに示すように、前記メモリセルアレイ領域及びストラップ領域の第１窒化膜パターン２２ａを除去する。これにより、メモリセルアレイ領域は、第１導電層１４が露出される。そして、ストラップ領域は、分離領域２０が露出される。
図８Ｊ及び図９Ｊに示すように、メモリセルアレイ領域の第１酸化膜スペーサ４４及び第２酸化膜５８をエッチングマスクとして、第１導電層１４をエッチングして、第１導電層パターン（フローティングゲート）１４ａを形成する。前記第１導電層１４のエッチング時、第１導電層パターン１４ａの側面エッジで上に向かって突出された尖ったエッジ６２が形成される。
前記第１導電層１４のエッチング時に、第１ゲート酸化膜１２もエッチングされて、前記メモリセルアレイ領域の第１導電層パターン１４ａの両側、すなわち第２導電層パターン（ソースライン）５６の周囲に第２トレンチ６０が形成される。そして、前記メモリセルアレイ領域の第１導電層１４のエッチング時、前記ストラップ領域は、影響を受けないが、前記ストラップ領域の第２導電層パターン（ソースライン）５６の周囲にも、第２トレンチ６０が形成される。
前記メモリセルアレイ領域の第２導電層パターン５６の周囲の第２トレンチ６０は、後にワードラインが形成される部分であり、前記ストラップ領域の第２導電層パターン５６の周囲の第２トレンチ６０も、前記メモリセルアレイ領域のワードラインが延びる部分である。
露出された半導体基板１０上に、今後進められるコントロールゲート絶縁膜１３、トンネリング絶縁膜のための第３酸化膜６４、及び第１導電層パターン（フローティングゲート）１４ａのチップオーバーラップのための前洗浄を実施する。このような前洗浄処理により、第１導電層パターン（フローティングゲート）１４ａの側面エッジ部位に形成されたチップオーバーラップは、メモリセルの消去特性をさらに向上させる役割を行う。
図８Ｋ及び図９Ｋに示すように、前記第１導電層パターン１４ａの側面エッジに第３酸化膜６４を、露出された半導体基板１０上にコントロールゲート絶縁膜１３を形成する。次いで、メモリセルアレイ領域及びストラップ領域の全面に、第３導電層６６を形成する。前記第３導電層６６は、不純物がドーピングされたポリシリコン膜で形成する。次に、前記第３導電層６６上に、第２窒化膜１３４を形成する。
図８Ｌ及び図９Ｌに示すように、前記メモリセルアレイ領域及びストラップ領域の第２導電層パターン５６の表面が露出されるように、前記第２窒化膜１３４及び第３導電層６６をＣＭＰ工程を実施して形成する。この際、前記第１酸化膜スペーサ４４の上部表面もエッチングされる。前記第２窒化膜１３４及び第３導電層６６のＣＭＰ工程により、前記第１酸化膜スペーサ４４の両側の半導体基板１０に第３導電層６６が形成される。そして、第３導電層６６の一部表面上に、第２窒化膜１３４が形成される。
図８Ｍ及び図９Ｍに示すように、前記メモリセルアレイ領域及びストラップ領域の第３導電層６６の表面に第４酸化膜１４２を、第２導電層パターン５６の表面に第５酸化膜５９を熱酸化膜を利用して同時に形成する。次いで、前記第３導電層６６の一部表面上に形成された第２窒化膜１３４を除去する。次いで、第４酸化膜１４２、第５酸化膜５９、第１酸化膜スペーサ４４をマスクとして、前記第３導電層６６をエッチングして、第３導電層パターン（ワードライン）１４４を形成する。次いで、前記第３導電層パターン１４４の両側壁に第５酸化膜１６２を形成する。
図８Ｎ及び図９Ｎに示すように、前記メモリセルアレイ領域及びストラップ領域の全面に窒化膜を形成した後、異方性エッチングして、前記第３導電層パターン１４４の両側壁に窒化膜スペーサ１６４を形成する。この際、前記第３導電層パターン１４４及び第２導電層パターン５６の表面に形成された第４酸化膜１４２及び第５酸化膜５９は、除去される。次いで、前記メモリセルアレイ領域の窒化膜スペーサ１６４の両側に不純物を注入して、ドレイン領域７８を形成する。
前記メモリセルアレイ領域に形成された一つのメモリセルは、ソース領域５０、ドレイン領域７８、その間に形成されたチャンネル領域９２を備える。さらに、前記メモリセルは、第１導電層パターン（フローティングゲート）１４ａ及び第３導電層パターン（コントロールゲート）が、チャンネル領域９２上でスプリットゲート型に形成されている。前記メモリセルは、前記第１導電層パターン（フローティングゲート）１４ａにホットキャリア注入により電子を注入して、プログラム動作を行い、前記第１導電層パターン１４ａに注入された電子を、前記第１導電層パターン１４ａの側面エッジから上に向かって突出された尖ったエッジ６２を通じて、第３導電層パターン（コントロールゲート）にＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングさせて、消去動作を行う。
次に、前記メモリセルアレイ領域のドレイン領域７８、第２導電層パターン５６、第３導電層パターン１４４の表面に金属シリサイド８２を形成する。これと共に、ストラップ領域の第２導電層パターン５６、第３導電層パターン１４４の表面に金属シリサイド８２を形成する。前記メモリセルアレイ領域及びストラップ領域の全面に、第１パッシベーション層８４を形成する。次いで、前記メモリセルアレイ領域の第１パッシベーション層８４にビットラインコンタクト８６を形成し、ストラップ領域にはワードラインコンタクト１０２を形成する。
次に、前記メモリセルアレイ領域には、前記ビットラインコンタクト８６と連結されるビットライン８８を形成する。前記ストラップ領域には、前記ワードラインコンタクト１０２と連結されるストラップジャンパー９０を形成する。次いで、前記メモリセルアレイ領域及びストラップ領域に、第２パッシベーション層１２０を形成する。次いで、前記ストラップ領域の第２パッシベーション層１２０に金属ビア１１８を形成した後、前記金属ビア１１８を通じて、前記ストラップジャンパー９０とワードラインストラップ（金属ライン）１１４とを連結する。参照番号１１２は、ソースラインストラップを表す。
「第２実施形態」
図１０は、本発明の第２実施形態によるストラップ領域を有する不揮発性の半導体メモリ素子の平面図である。図１０において、図６と同一な参照番号は、同一な部材を表す。
具体的に、本発明の第２実施形態による不揮発性の半導体メモリ素子は、ソースラインコンタクト１０４が形成される部分のソースライン５７の幅を拡張し、ソースラインコンタクト１０４をストラップ領域２４の中央に形成した点を除いては、第１実施形態と同一である。前記ソースライン５７の幅を拡張する場合、ソースライン５７上にソースラインコンタクト１０４を容易に形成できる。そして、ソースラインコンタクト１０４をストラップ領域２４の中央に形成すれば、ストラップ領域の面積を減少できる。
本発明の第２実施形態によるストラップ領域２４は、図１１Ａ及び図１１Ｂに示すように、開口部の形態が一字であり、かつ外側に突出された一字型のストラップマスク（図１１Ａの３０）を利用して形成する。これにより、前記ソースライン５７は、ストラップ領域２４で一字型に形成され、かつ幅が広くなる形態に形成される。すなわち、前記ソースラインコンタクト１０４が形成される部分のソースライン５７の幅が、前記メモリセルアレイ領域のソースライン５７の幅より広く形成される。
図１１Ａは、図１０のストラップ領域を形成するのに使われたマスクの平面図であり、図１１Ｂは、図１１Ａのマスクで具現されたストラップ領域を示す平面図である。図１１Ａ及び図１１Ｂにおいて、図１０と同一な参照番号は、同一な部材を表す。
具体的に、図１０のストラップ領域２４は、図１１Ａのようなマスク３０を利用して形成される。前記マスク３０は、一字型に形成され、中央部分が外部に突出された突出部３８を有する開口部３１を備える。前記開口部３１は、マスク３０を利用した露光時に光が透過される部分であって、基板上では、エッチングされる物質に該当する部分である。前記開口部３１の形状が突出部３８を有する一字型であるので、図１１Ａのマスクは、中央部分が外部に突出された一字型のストラップマスクと称する。前記マスク３０は、ストラップセル２４を定義する第１マスク領域３６、メモリセルアレイ領域９８を定義する第２マスク領域３４に区分される。
図１１Ａの突出された一字型のストラップマスク３０を利用して具現されたストラップ領域は、図１１Ｂに示すように、前記ワードライン６９及びソースライン５７がロー方向に延びている。特に、ストラップ領域２４で図１１Ａの開口部３１の形態が突出された一字型であるので、ソースライン５７は延びつつ、幅が広くなる形態に形成されている。前記ストラップ領域２４の前記ワードライン６９及びソースライン５７上に、電気的なコンタクト１０２、１０４が形成される。前記コンタクト１０２は、ワードラインコンタクトを表し、前記コンタクト１０４は、ソースラインコンタクトを表す。
「第３実施形態」
図１２は、本発明の第３実施形態によるストラップ領域を有する不揮発性の半導体メモリ素子の平面図であり、図１３は、図１２のＸＩＩＩ−ＸＩＩＩによる断面図である。図１２において、図６と同一な参照番号は同一な部材を表し、図１３において、図９Ｎと同一な参照番号は同一な部材を表す。
具体的に、本発明の第３実施形態による不揮発性の半導体メモリ素子は、ソースラインコンタクト１０４をストラップ領域２４の中央に形成した点を除いては、第１実施形態と同一である。ソースラインコンタクト１０４をストラップ領域２４の中央に形成すれば、ストラップ領域の面積を減少できる。図１３の断面図に示すように、ソースラインコンタクト１０４は、金属ジャンパー９０、金属ビア１１８を利用してソースラインストラップ１１２と連結される。
「第４実施形態」
図１４は、本発明の第４実施形態によるストラップ領域を有する不揮発性の半導体メモリ素子の平面図であり、図１５は、図１４のＸＶ−ＸＶによる断面図である。図１４において、図６と同一な参照番号は同一な部材を表し、図１５において、図９Ｎと同一な参照番号は同一な部材を表す。
具体的に、本発明の第４実施形態による不揮発性の半導体メモリ素子は、ソースラインコンタクト１０４をダミー活性領域１９の上部に形成した点を除いては、第１実施形態と同一である。このようにソースラインコンタクト１０４をダミー活性領域１９の上部に形成すれば、活性領域形成のためのＣＭＰ時にディッシング現象によるワードライン及びソースラインの形態を防止できる。図１５の断面図に示すように、ソースラインコンタクト１０４は、金属ジャンパー９０、金属ビア１１８を利用してソースラインストラップ１１２と連結される。
「第５実施形態」
図１６は、本発明の第５実施形態によるストラップ領域を有する不揮発性の半導体メモリ素子の平面図である。図１６において、図６及び図１４と同一な参照番号は同一な部材を表す。
具体的に、本発明の第５実施形態による不揮発性の半導体メモリ素子は、ソースラインコンタクト１０４をダミー活性領域１９の上部に形成するが、前記ダミー活性領域１９が複数個のソースラインコンタクト１０４の下部に形成された点を除いては、第４実施形態と同一である。さらに詳細に、前記ダミー活性領域１９は、電気的動作上でセクタ単位に区分時、セクタ単位領域に形成されるか、またはセクタ単位領域より少ない領域に形成されうる。例えば、８個のワードラインから構成されたセクタ単位である場合、ダミー活性領域１９がカラム方向に一つのソースラインコンタクトを単位として形成されるか、または４個のソースラインコンタクト１０４を単位として形成されうる。図１４では、便宜上、一つのソースラインコンタクト１０４を単位としてダミー活性領域１９が形成されている。
本発明は、図面に示した実施形態を参考として説明されたが、これは、例示的なものに過ぎず、当業者であれば、これから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的思想により決まらねばならない。
本発明は、半導体メモリ素子関連の技術分野に適用可能である。
従来の一例によるストラップ領域を有する不揮発性の半導体メモリ素子の平面図である。 従来の他の例によるストラップ領域を有する不揮発性の半導体メモリ素子の平面図である。 図２のストラップ領域を形成するのに使われたマスクの平面図である。 図３のマスクで具現されたストラップ領域を示す平面図である。 本発明の第１実施形態によるストラップ領域を有する不揮発性の半導体メモリ素子の平面図である。 図５のストラップ領域及び製造過程中の第１トレンチを形成するのに使われたマスクの平面図である。 図６のマスクで具現されたストラップ領域を示す平面図である。 図５のVIII−VIIIによる不揮発性の半導体メモリ素子の製造方法を説明するための断面図である。 図５のVIII−VIIIによる不揮発性の半導体メモリ素子の製造方法を説明するための断面図である。 図５のVIII−VIIIによる不揮発性の半導体メモリ素子の製造方法を説明するための断面図である。 図５のVIII−VIIIによる不揮発性の半導体メモリ素子の製造方法を説明するための断面図である。 図５のVIII−VIIIによる不揮発性の半導体メモリ素子の製造方法を説明するための断面図である。 図５のVIII−VIIIによる不揮発性の半導体メモリ素子の製造方法を説明するための断面図である。 図５のVIII−VIIIによる不揮発性の半導体メモリ素子の製造方法を説明するための断面図である。 図５のVIII−VIIIによる不揮発性の半導体メモリ素子の製造方法を説明するための断面図である。 図５のVIII−VIIIによる不揮発性の半導体メモリ素子の製造方法を説明するための断面図である。 図５のVIII−VIIIによる不揮発性の半導体メモリ素子の製造方法を説明するための断面図である。 図５のVIII−VIIIによる不揮発性の半導体メモリ素子の製造方法を説明するための断面図である。 図５のVIII−VIIIによる不揮発性の半導体メモリ素子の製造方法を説明するための断面図である。 図５のVIII−VIIIによる不揮発性の半導体メモリ素子の製造方法を説明するための断面図である。 図５のVIII−VIIIによる不揮発性の半導体メモリ素子の製造方法を説明するための断面図である。 図５のIX−IXによる不揮発性の半導体メモリ素子の製造方法を説明するための断面図である。 図５のIX−IXによる不揮発性の半導体メモリ素子の製造方法を説明するための断面図である。 図５のIX−IXによる不揮発性の半導体メモリ素子の製造方法を説明するための断面図である。 図５のIX−IXによる不揮発性の半導体メモリ素子の製造方法を説明するための断面図である。 図５のIX−IXによる不揮発性の半導体メモリ素子の製造方法を説明するための断面図である。 図５のIX−IXによる不揮発性の半導体メモリ素子の製造方法を説明するための断面図である。 図５のIX−IXによる不揮発性の半導体メモリ素子の製造方法を説明するための断面図である。 図５のIX−IXによる不揮発性の半導体メモリ素子の製造方法を説明するための断面図である。 図５のIX−IXによる不揮発性の半導体メモリ素子の製造方法を説明するための断面図である。 図５のIX−IXによる不揮発性の半導体メモリ素子の製造方法を説明するための断面図である。 図５のIX−IXによる不揮発性の半導体メモリ素子の製造方法を説明するための断面図である。 図５のIX−IXによる不揮発性の半導体メモリ素子の製造方法を説明するための断面図である。 図５のIX−IXによる不揮発性の半導体メモリ素子の製造方法を説明するための断面図である。 図５のIX−IXによる不揮発性の半導体メモリ素子の製造方法を説明するための断面図である。 本発明の第２実施形態によるストラップ領域を有する不揮発性の半導体メモリ素子の平面図である。 図１０のストラップ領域及び製造過程中の第１トレンチを形成するのに使われたマスクの平面図である。 図１１Ａのマスクで具現されたストラップ領域を示す平面図である。 本発明の第３実施形態によるストラップ領域を有する不揮発性の半導体メモリ素子の平面図である。 図１２のＸＩＩＩ−ＸＩＩＩによる断面図である。 本発明の第４実施形態によるストラップ領域を有する不揮発性の半導体メモリ素子の平面図である。 図１４のＸＶ−ＸＶによる断面図である。 本発明の第５実施形態によるストラップ領域を有する不揮発性の半導体メモリ素子の平面図である。
符号の説明
１６ 分離領域
１７ 活性領域
２４ ストラップ領域
２８ ワードラインストラップセル
２９ ソースラインストラップセル
５７ ソースライン
６９ ワードライン
８６ ビットラインコンタクト
９８ メモリセルアレイ領域
１０２，１０４ コンタクト

Claims (19)

  1. メモリセルアレイ領域、及び前記メモリセルアレイ領域に均一電圧を提供するストラップ領域を備える不揮発性の半導体メモリ素子において、
    前記メモリセルアレイ領域では、ロー方向に複数個のワードライン及びソースラインが形成されていると共に、前記二つのワードライン間に一つのソースラインが形成されており、
    前記ストラップ領域では、前記メモリセルアレイ領域のワードライン及びソースラインと分離されないように、前記ワードライン及びソースラインがロー方向に延びて、かつ一字型に形成されており、前記ワードライン及びソースラインのそれぞれには、ワードラインコンタクト及びソースラインコンタクトが形成されていることを特徴とする不揮発性の半導体メモリ素子。
  2. 前記メモリセルアレイ領域のカラム方向に、活性領域及び分離領域が形成されていることを特徴とする請求項１に記載の不揮発性の半導体メモリ素子。
  3. 前記ソースラインコンタクトは、前記ストラップ領域の中央に形成されていることを特徴とする請求項１に記載の不揮発性の半導体メモリ素子。
  4. 前記ストラップ領域のソースラインコンタクトの下部には、カラム方向にダミー活性領域が形成されていることを特徴とする請求項１に記載の不揮発性の半導体メモリ素子。
  5. 前記ダミー活性領域は、カラム方向に一つのソースラインコンタクトを単位として形成されるか、または４個のソースラインコンタクトを単位として形成されていることを特徴とする請求項４に記載の不揮発性の半導体メモリ素子。
  6. メモリセルアレイ領域、及び前記メモリセルアレイ領域に均一電圧を提供するストラップ領域を備える不揮発性の半導体メモリ素子において、
    前記メモリセルアレイ領域では、ロー方向に複数個のワードライン及びソースラインが形成されていると共に、前記二つのワードライン間に一つのソースラインが形成されており、
    前記ストラップ領域では、前記メモリセルアレイ領域のワードライン及びソースラインと分離されないように、前記ワードライン及びソースラインがロー方向に延びて、かつ一字型に形成されており、前記ワードライン及びソースラインのそれぞれには、ワードラインコンタクト及びソースラインコンタクトが形成されていると共に、前記ソースラインコンタクトが形成される部分のソースラインの幅が、前記メモリセルアレイ領域のソースラインの幅より広くなっていることを特徴とする不揮発性の半導体メモリ素子。
  7. 前記メモリセルアレイ領域のカラム方向に、活性領域及び分離領域が形成されていることを特徴とする請求項６に記載の不揮発性の半導体メモリ素子。
  8. 前記ソースラインコンタクトは、前記ストラップ領域の中央に形成されていることを特徴とする請求項６に記載の不揮発性の半導体メモリ素子。
  9. メモリセルアレイ領域、及び前記メモリセルアレイ領域に均一電圧を提供するストラップ領域を備える不揮発性の半導体メモリ素子において、
    前記メモリセルアレイ領域では、ロー方向に複数個のワードライン及びソースラインが形成されていると共に、前記二つのワードライン間に一つのソースラインが形成されており、
    前記ストラップ領域では、前記メモリセルアレイ領域のワードライン及びソースラインと分離されないように、前記ワードライン及びソースラインがロー方向に延びて、かつ一字型に形成されており、前記ストラップ領域は、前記メモリセルアレイ領域のワードラインと連結されるワードラインコンタクトを含むワードラインストラップセル、及び前記メモリセルアレイ領域のソースラインと連結されるソースラインコンタクトを含むソースラインストラップセルから構成されることを特徴とする不揮発性の半導体メモリ素子。
  10. 前記メモリセルアレイ領域のカラム方向に、活性領域及び分離領域が形成されていることを特徴とする請求項９に記載の不揮発性の半導体メモリ素子。
  11. 前記ソースラインコンタクトは、前記ストラップ領域の中央に形成されていることを特徴とする請求項９に記載の不揮発性の半導体メモリ素子。
  12. メモリセルアレイ領域とストラップ領域とを備える不揮発性の半導体メモリ素子の製造方法において、
    前記メモリセルアレイ領域及びストラップ領域の半導体基板上に、絶縁層を形成する工程と、
    前記メモリセルアレイ領域及びストラップ領域の絶縁層をパターニングして、第１トレンチを形成する工程と、
    前記メモリセルアレイ領域の第１トレンチにソースラインを形成し、前記ストラップ領域の第１トレンチにも、前記メモリセルアレイ領域のソースラインを延ばす工程と、
    前記メモリセルアレイ領域のソースラインの周囲の第２トレンチに、ワードラインを形成し、前記ストラップ領域のソースラインの周囲の第２トレンチにも、前記メモリセルアレイ領域のワードラインを延ばす工程と、
    前記ストラップ領域のソースライン及びワードラインのそれぞれに、ソースラインコンタクト及びワードラインコンタクトを形成する工程と、を含むことを特徴とする不揮発性の半導体メモリ素子の製造方法。
  13. 前記絶縁層を写真エッチング工程でパターニングして、第１トレンチを形成する時に使われるマスクは、露光時に光が透過される部分であって、一字状の開口部を備えることを特徴とする請求項１２に記載の不揮発性の半導体メモリ素子の製造方法。
  14. 前記絶縁層を写真エッチング工程でパターニングして、第１トレンチを形成する時に使われるマスクは、露光時に光が透過される部分であって、一字状であり、中央部分が外部に突出された突出部を有する開口部を備えることを特徴とする請求項１２に記載の不揮発性の半導体メモリ素子の製造方法。
  15. 前記ソースラインコンタクトは、前記ストラップ領域の中央に形成することを特徴とする請求項１２に記載の不揮発性の半導体メモリ素子の製造方法。
  16. 前記ソースラインコンタクトが形成される部分のソースラインの幅を、前記メモリセルアレイ領域のソースラインの幅より広くすることを特徴とする請求項１２に記載の不揮発性の半導体メモリ素子の製造方法。
  17. 前記ストラップ領域のソースラインコンタクトは、ダミー活性領域上に形成されることを特徴とする請求項１２に記載の不揮発性の半導体メモリ素子の製造方法。
  18. 前記ストラップ領域は、前記メモリセルアレイ領域のワードラインと連結されるワードラインコンタクトを含むワードラインストラップセルと、前記メモリセルアレイ領域のソースラインと連結されるソースラインコンタクトを含むソースラインストラップセルとに分けられることを特徴とする請求項１２に記載の不揮発性の半導体メモリ素子の製造方法。
  19. 前記絶縁層を写真エッチング工程でパターニングして、第１トレンチを形成する時に使われるマスクは、ワードラインストラップセルを定義する第１マスク領域、前記ソースラインストラップセルを定義する第２マスク領域、及びメモリセルアレイ領域を定義する第３マスク領域に区分されることを特徴とする請求項１８に記載の不揮発性の半導体メモリ素子の製造方法。
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