KR20060000741A - 스트랩 영역을 갖는 비휘발성 반도체 메모리 소자 및 그제조방법 - Google Patents

스트랩 영역을 갖는 비휘발성 반도체 메모리 소자 및 그제조방법 Download PDF

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Abstract

메모리 셀 어레이 영역 및 상기 메모리 셀 어레이 영역에 균일 전압을 제공하는 스트랩 영역을 포함하는 비휘발성 반도체 메모리 소자를 제공한다. 상기 스트랩 영역에서는 상기 메모리 셀 어레이 영역의 워드 라인 및 소오스 라인과 분리되지 않게 열방향으로 연장되면서 상기 워드 라인 및 소오스 라인이 일자형으로 형성되어 있고, 상기 워드 라인 및 소오스 라인의 각각에는 워드 라인 콘택 및 소오스 라인 콘택이 형성되어 있다. 이에 따라, 본 발명은 워드 라인 사이에 발생하는 브릿지 현상을 방지할 수 있고, 용이하게 스트랩 영역을 형성할 수 있다.

Description

스트랩 영역을 갖는 비휘발성 반도체 메모리 소자 및 그 제조방법{Non-volatile semiconductor memory device having strap region and fabricating method thereof}
도 1은 종래의 일 예에 의한 스트랩 영역을 갖는 비휘발성 반도체 메모리 소자의 평면도이다.
도 2는 종래의 다른 예에 의한 스트랩 영역을 갖는 비휘발성 반도체 메모리 소자의 평면도이다.
도 3은 도 2의 스트랩 영역을 만드는데 사용된 마스크의 평면도이다.
도 4는 도 3의 마스크로 구현된 스트랩 영역을 도시한 평면도이다.
도 5은 본 발명의 제1 실시예에 의한 스트랩 영역을 갖는 비휘발성 반도체 메모리 소자의 평면도이다.
도 6는 도 5의 스트랩 영역 및 제조과정중 제1 트랜치를 만드는데 사용된 마스크의 평면도이다.
도 7는 도 6의 마스크로 구현된 스트랩 영역을 도시한 평면도이다.
도 8a 내지 도 8n 및 도 9a 내지 도 9n은 각각 도 5의 VIII-VIII 및 IX-IX에 따른 비휘발성 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 제2 실시예에 의한 스트랩 영역을 갖는 비휘발성 반도체 메모리 소자의 평면도이다.
도 11a는 도 10의 스트랩 영역 및 제조과정중 제1 트랜치를 만드는데 사용된 마스크의 평면도이다.
도 11b는 도 11a의 마스크로 구현된 스트랩 영역을 도시한 평면도이다.
도 12는 본 발명의 제3 실시예에 의한 스트랩 영역을 갖는 비휘발성 반도체 메모리 소자의 평면도이다.
도 13은 도 12의 XIII-III에 따른 단면도이다.
도 14는 본 발명의 제4 실시예에 의한 스트랩 영역을 갖는 비휘발성 반도체 메모리 소자의 평면도이다.
도 15는 도 14의 XV-XV에 따른 단면도이다.
도 16은 본 발명의 제5 실시예에 의한 스트랩 영역을 갖는 비휘발성 반도체 메모리 소자의 평면도이다.
본 발명은 비휘발성 반도체 메모리 소자(non-volatile memory device) 및 그 제조방법에 관한 것으로, 보다 상세하게는 스트랩 영역(strap region)을 갖는 비휘발성 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
일반적으로, 비휘발성 반도체 메모리 소자의 메모리 셀 어레이 영역에는 워드 라인, 소스 라인 및 비트라인이 형성된다. 또한, 상기 메모리 셀 어레이 영역에 는 메모리 셀(비휘발성 메모리 셀)이 형성되며, 상기 메모리 셀은 컨트롤 게이트, 소오스 영역 및 드레인 영역 등을 포함한다. 컨트롤 게이트, 소오스 영역 및 드레인 영역 등과 같은 메모리 셀의 구성들이 메모리 셀들의 전체 열 또는 행에 걸쳐 연속적으로 연장하도록 형성될 수 있다.
상기 메모리 셀을 구성하는 컨트롤 게이트, 소오스 영역 및 드레인 영역에 균등 전압을 인가하기 위하여, 상기 메모리 셀에는 스트랩 영역이 포함된다. 상기 스트랩 영역을 포함하는 메모리 셀에 관하여 미합중국 특허 제6,541, 324호(발명자: Chih Hsin Wang, 출원인: Silicon Storage Technology, 출원일: 2002년 4월 30일)에 설명되어 있고, 이를 참고로 하여 종래 기술을 설명한다.
도 1은 종래의 일 예에 의한 스트랩 영역을 갖는 비휘발성 반도체 메모리 소자의 평면도이다.
구체적으로, 종래의 비휘발성 반도체 메모리 소자의 스트랩 영역(1)은 메모리 셀 어레이 영역(2)의 측면에 형성되어 있다. 메모리 셀 어레이 영역(2)은 행(column) 방향으로 분리영역(4) 및 활성 영역(3)이 형성되고, 열(row)방향으로 분리 영역 및 활성 영역(3)이 번갈아 형성되어 있다. 그리고, 메모리 셀 어레이 영역(2)에는 열방향으로 워드 라인(6) 및 소오스 라인(7)이 형성되어 있고, 상기 소오스 라인(7)은 상기 워드 라인들(6) 사이에 형성된다. 이에 따라, 상기 두 개의 워드 라인들(6)과 그 사이에 형성된 소오스 라인(7)으로 하나의 메모리 셀쌍(5)을 구성한다.
본 기술분야에서 통상 사용하는 것처럼 본 명세서에서도 "소오스" 라는 용 어는 "드레인"이라는 용어와 교환 가능하게 사용된다. 또한, 상기 워드라인(6)은 메모리 셀의 컨트롤 게이트에 연결되기 때문에, 컨트롤 게이트 및 컨트롤 게이트 라인이라는 용어는 워드라인(6)이라는 용어와 교환 가능하게 사용된다.
스트랩 영역(1)은 상기 워드 라인(6) 및 소오스 라인(7)이 열방향으로 연장되어 형성된다. 이에 따라, 상기 스트랩 영역(1)의 상기 워드 라인(6) 및 소오스 라인(7) 상에 전기적인 콘택(9a, 9b)을 통해 상기 워드 라인(6) 및 소오스 라인(7)에 균일 전압을 제공하는 스트랩 셀(8)이 형성된다. 상기 콘택(9a)은 워드 라인 콘택을 나타내며, 상기 콘택(9b)은 소오스 라인 콘택을 나타낸다. 그리고, 참조부호 8a는 워드 라인 콘택 영역을 나타내는 스트랩 셀이며, 참조부호 8b는 소오스 라인 콘택 영역을 나타내는 스트랩 셀이다. 상기 콘택(9a, 9b) 에 균일 전압을 제공하는 금속 라인(미도시)은 워드 라인(6) 및 소스 라인(7) 방향을 따라 형성된다.
그런데, 도 1의 종래의 비휘발성 반도체 메모리 소자는 소자의 기하 구조가 점점 작아짐에 따라 스트랩 영역(1)에 전기적인 접속(connection)을 신뢰성 있게 형성하기가 어려운 단점이 있다. 다시 말해, 워드 라인(6)과 소오스 라인(7)의 사이가 가까워짐에 따라, 상기 스트랩 영역(1)에서 상기 워드 라인(6)과 소오스 라인(7) 사이에 콘택(9a, 9b)을 형성하는 것이 어렵다. 또한 인접한 워드라인과 워드라인의 사이가 가까워점에 따라 워드라인 사이의 브릿지 현상이 발생 할 수 있다. 또한, 도 1의 워드라인 콘택형성 부분의 패턴을 갖는 스트랩 영역을 형성하기 위하여 마스크를 이용할 때 위상 반전 마스크나 OPC(Optical Proximity Correction) 등의 추가적인 기술을 사용하지 않고서는 워드라인 콘택형성 부분의 패턴을 갖는 스트랩 영역을 형성하기 어렵다.
도 2는 종래의 다른 예에 의한 스트랩 영역을 갖는 비휘발성 반도체 메모리 소자의 평면도이다.
구체적으로, 종래의 다른 예에 의한 비휘발성 반도체 메모리 소자는 메모리 셀 어레이 영역(980) 및 스트랩 영역(240)으로 구성된다. 상기 메모리 셀 어레이 영역(980)에는 행(columns)방향으로 분리영역(160) 및 활성 영역(170)이 형성되어 있고, 열방향으로 분리 영역(160) 및 활성 영역(170)이 번갈아 형성된다. 그리고, 상기 메모리 셀 어레이 영역(980)에서는 열방향으로 워드 라인(690) 및 소오스 라인(570)이 형성되어 있고, 상기 두 개의 워드 라인들(690) 사이에 하나의 소오스 라인(570)이 형성된다. 도 2에서, 참조번호 860은 비트 라인 콘택을 나타낸다.
스트랩 영역(240)은 소오스 라인 스트랩 셀(290)과 워드 라인 스트랩 셀(280)로 구분된다. 상기 스트랩 영역(240)에서는 상기 워드 라인(690)이 열방향으로 연장되어 있고, 소오스 라인은 열방향으로 대략 소오스 라인 스트랩 셀(290)까지 연장되어 있다. 특히, 도 2의 스트랩 영역(240)은 도 3 및 도 4에서 자세하게 설명하는 바와 같이 개구부의 형태가 S형인 마스크를 이용하여 형성한다. 이에 따라, 워드 라인(690)은 스트랩 영역(240)에서 "L"자나 "??"자의 모양으로 형성되고, 소오스 라인(570)과 연결되지 않는다.
상기 스트랩 영역(240)의 상기 워드 라인(690) 및 소오스 라인(570) 상에 전기적인 콘택(1020, 1040)을 통해, 상기 메모리 셀 어레이 영역(980)의 상기 워드 라인(690) 및 소오스 라인(570)에 균일 전압이 제공된다. 상기 콘택(1020)은 워드 라인 콘택을 나타내며, 상기 콘택(1040)은 소오스 라인 콘택을 나타낸다. 상기 콘택(1020, 1040)에 균일 전압을 제공하는 금속 라인(미도시)은 워드 라인(690) 및 소스 라인(570) 방향을 따라 형성된다.
도 3은 도 2의 스트랩 영역을 만드는데 사용된 마스크의 평면도이다. 도 3에서, 도 2와 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 도 2의 스트랩 영역은 도 3과 같은 마스크(300)를 이용하여 형성된다. 상기 마스크(300)는 개구부(aperture, 310)와 "L"자나 "??"자의 모양으로 형성된 탭부(1060, tab)를 포함한다. 상기 개구부(310)는 마스크(300)를 이용한 노광시 빛이 투과되는 부분으로, 기판 상에서는 식각될 물질에 해당되는 부분이다. 상기 개구부(310)의 모양이 S자 모양이므로 도 3의 마스크는 S형 스트랩 마스크라 칭한다. 상기 마스크(300)는 워드 라인 스트랩 셀(280)을 정의하는 제1 마스크 영역(320), 소오스 라인 스트랩 셀(290)을 정의하는 제2 마스크 영역(330) 및 메모리 셀 어레이 영역(980)을 정의하는 제3 마스크 영역(340)으로 구분된다.
도 4는 도 3의 마스크로 구현된 스트랩 영역을 도시한 평면도이다. 도 4에서, 도 2 및 도 3과 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 도 3의 마스크를 이용하여 구현된 스트랩 영역은 앞서 설명한 바와 같이 상기 워드 라인(690)이 열방향으로 연장되어 있고, 소오스 라인(570)은 열방향으로 대략 소오스 라인 스트랩 셀(290)까지 연장되어 있다. 특히, 스트랩 영역(240)에서 도 2의 개구부(310)의 형태가 S형이기 때문에 워드 라인(690)은 "L"자나 "ㄱ"자의 모양으로 형성되고, 소오스 라인(570)과 연결되지 않는다.
그런데, 도 2 내지 도 4의 스트랩 영역을 갖는 종래의 비휘발성 반도체 메모리 소자는 소자의 기하 구조가 점점 작아짐에 따라 제조과정중에 워드 라인(690) 사이, 즉 제어 게이트들 사이나 워드 라인(690)과 소오스 라인(570)이 사이에 식각 잔류물들이 남아 워드 라인이나 소오스 라인이 서로 붙어 버리는 브릿지 현상이 발생한다.
또한, 종래의 비휘발성 반도체 메모리 소자는 도 3의 마스크를 이용하여 "L"자나 "ㄱ"자의 모양의 패턴을 갖는 스트랩 영역을 형성한다. 그러나, 도 3의 마스크를 이용할 때 위상 반전 마스크나 OPC 등의 추가적인 기술을 사용하지 않고서는 "L"자나 "ㄱ"자의 모양의 패턴을 갖는 스트랩 영역을 형성할 수 없다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 워드 라인 사이에 발생하는 브릿지 현상을 방지할 수 있으며 스트랩 영역이 차지하는 면적을 줄여 개선된 스트랩 영역을 갖는 비휘발성 반도체 메모리 소자를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 브릿지 현상을 방지할 수 있고, 용이하게 스트랩 영역을 형성할 수 있는 비휘발성 반도체 메모리 소자의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 예에 의한 비휘발성 반도체 메모리 소자는 메모리 셀 어레이 영역 및 상기 메모리 셀 어레이 영역에 균일 전압을 제공하는 스트랩 영역을 포함한다. 상기 메모리 셀 어레이 영역에서는 열(row) 방향으로 복수개의 워드 라인들 및 소오스 라인들이 형성되어 있고, 상기 두 개의 워드 라인들 사이에 하나의 소오스 라인이 형성되어 있다.
상기 스트랩 영역에서는 상기 메모리 셀 어레이 영역의 워드 라인 및 소오스 라인과 분리되지 않게 열방향으로 연장되면서 상기 워드 라인 및 소오스 라인이 일자형으로 형성되어 있고, 상기 워드 라인 및 소오스 라인의 각각에는 워드 라인 콘택 및 소오스 라인 콘택이 형성되어 있다. 상기 소오스 라인 콘택은 상기 스트랩 영역의 중앙에 형성되는 것이 바람직하다. 상기 스트랩 영역의 소오스 라인 콘택 하부에는 행방향으로 더미 활성 영역이 형성되어 있을 수 있다. 상기 더미 활성 영역은 행방향으로 하나의 소오스 라인 콘택을 단위로 하여 형성되거나, 4개의 소오스 라인 콘택을 단위로 하여 형성될 수 있다.
본 발명의 다른 예에 의한 비휘발성 반도체 메모리 소자의 스트랩 영역에서는 상기 메모리 셀 어레이 영역의 워드 라인 및 소오스 라인과 분리되지 않게 열방향으로 연장되면서 상기 워드 라인 및 소오스 라인이 일자형으로 형성되어 있고, 상기 워드 라인 및 소오스 라인의 각각에는 워드 라인 콘택 및 소오스 라인 콘택이 형성되어 있고, 상기 소오스 라인 콘택이 형성되는 부분의 소오스 라인의 폭을 상기 메모리 셀 어레이 영역의 소오스 라인의 폭보다 크게 구성되어 있다.
또한, 본 발명의 또 다른 예에 의한 비휘발성 반도체 메모리 소자의 스트랩 영역에서는 상기 메모리 셀 어레이 영역의 워드 라인 및 소오스 라인과 분리되지 않게 열방향으로 연장되면서 상기 워드 라인 및 소오스 라인이 일자형으로 형성되어 있고, 상기 스트랩 영역은 상기 메모리 셀 어레이 영역의 워드 라인과 연결되는 워드 라인 콘택을 포함하는 워드 라인 스트랩 셀과, 상기 메모리 셀 어레이 영역의 소오스 라인과 연결되는 소오스 라인 콘택을 포함하는 소오스 라인 스트랩 셀로 구성되어 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 메모리 셀 어레이 영역과 스트랩 셀 영역을 포함하는 비휘발성 반도체 메모리 소자의 제조방법을 제공한다.
먼저, 상기 메모리 셀 어레이 영역 및 스트랩 셀 영역의 반도체 기판 상에 절연층을 형성한다. 상기 메모리 셀 어레이 영역 및 스트랩 셀 영역의 절연층을 사진식각공정으로 패터닝하여 제1 트랜치를 형성한다. 상기 제1 트랜치를 형성할 때 마스크는 노광시 빛이 투과되는 부분으로써 일자 모양의 개구부(aperture)가 포함된 것을 이용한다. 또는, 상기 제1 트랜치를 형성할 때 마스크는 노광시 빛이 투과되는 부분으로써 일자 모양이고 중앙부분이 외부로 돌출된 돌출부를 갖는 개구부가 포함된 것을 이용한다.
다음에, 상기 메모리 셀 어레이 영역의 제1 트랜치에 소오스 라인을 형성하고, 상기 스트랩 셀 영역의 제1 트랜치에도 상기 메모리 셀 어레이 영역의 소오스 라인을 연장시킨다. 이어서, 상기 메모리 셀 어레이 영역의 소오스 라인 주위의 제2 트랜치에 워드 라인을 형성하고, 상기 스트랩 셀 영역의 소오스 라인 주위의 제2 트랜치에도 상기 메모리 셀 어레이 영역의 워드 라인을 연장시킨다.
다음에, 상기 스트랩 셀 영역의 소오스 라인 및 워드 라인의 각각에 소오스 라인 콘택 및 워드 라인 콘택을 형성하여 비휘발성 반도체 메모리 소자의 제조방법 을 완성한다. 상기 소오스 라인 콘택은 상기 스트랩 영역의 중앙에 형성할 수 있다. 상기 소오스 라인 콘택이 형성되는 부분의 소오스 라인의 폭을 상기 메모리 셀 어레이 영역의 소오스 라인의 폭보다 크게 하는 것이 바람직하다. 상기 스트랩 영역의 소오스 라인 콘택은 더미 활성 영역 상에 형성하는 것이 바람직하다.
이상과 같이 본 발명의 비휘발성 반도체 메모리 소자는 스트랩 영역을 메모리 셀 어레이 영역의 워드 라인 및 소오스 라인과 분리되지 않게 열방향으로 연장되고 상기 워드 라인 및 소오스 라인이 일자형으로 형성되어 있다. 이에 따라, 본 발명은 워드 라인 사이에 발생하는 브릿지 현상을 방지할 수 있고, 용이하게 스트랩 영역을 형성할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
실시예 1
도 5는 본 발명의 제1 실시예에 의한 스트랩 영역을 갖는 비휘발성 반도체 메모리 소자의 평면도이다.
구체적으로, 본 발명의 제1 실시예에 의한 비휘발성 반도체 메모리 소자는 메모리 셀 어레이 영역(98) 및 스트랩 영역(24)으로 구성된다. 상기 메모리 셀 어레이 영역(98)에는 행(columns)방향으로 분리영역(16) 및 활성 영역(17)이 형성되어 있고, 열방향으로 분리 영역(16) 및 활성 영역(17)이 교차되게 형성된다. 그리고, 상기 메모리 셀 어레이 영역(98)에서는 열방향으로 워드 라인(69) 및 소오스 라인(57)이 형성되어 있고, 상기 두 개의 워드 라인들(69) 사이에 하나의 소오스 라인(57)이 형성된다. 도 2에서, 참조번호 86은 비트 라인 콘택을 나타낸다.
상기 스트랩 영역(24)은 소오스 라인 스트랩 셀(29)과 워드 라인 스트랩 셀(28)로 구분된다. 상기 스트랩 영역(24)에서는 상기 워드 라인(69) 및 소오스 라인(57)이 열방향으로 연장되어 있다. 특히, 소오스 라인(57)이 종래와 다르게 스트랩 영역에서 분리되지 않고 인접한 워드라인과 동일하게 연장되어 형성되어 있다.
도 5의 스트랩 영역(24)은 도 6 및 도 7에서 자세하게 설명하는 바와 같이 개구부의 형태가 일자인 일자형 스트랩 마스크를 이용하여 형성한다. 이에 따라, 상기 워드 라인(69) 및 소오스 라인(57)은 스트랩 영역(24)에서 일자형으로 형성된다. 이렇게 스트랩 영역(24)에서 일자형의 워드 라인(69) 및 소오스 라인(57)을 형성하기 때문에 상기 워드 라인(69) 사이에 발생하는 브릿지 현상을 방지할 수 있고, 용이하게 스트랩 영역(24)을 형성할 수 있다.
다시 말해, 본 발명은 상기 스트랩 영역(24)에서 상기 워드 라인(69) 및 소오스 라인(57)이 메모리 셀 어레이 영역(98)과 동일하게 연장된다. 상기 스트랩 영역(24) 상에 형성된 전기적인 콘택(102, 104)을 통해, 상기 메모리 셀 어레이 영역(98)의 상기 워드 라인(69) 및 소오스 라인(57)에 균일 전압이 제공된다. 상기 콘택(102)은 워드 라인 콘택을 나타내며, 상기 콘택(104)은 소오스 라인 콘택을 나타낸다. 상기 콘택(102, 104)에 균일 전압을 제공하는 금속 라인(미도시)은 워드 라인(69) 및 소스 라인(57) 방향을 따라 형성된다.
결과적으로, 상기 스트랩 영역(24)은 상기 메모리 셀 어레이 영역(98)의 워드 라인(69)과 연결되는 워드 라인 콘택(102)을 포함하는 워드 라인 스트랩 셀(29)과, 상기 메모리 셀 어레이 영역(98)의 소오스 라인(57)과 연결되는 소오스 라인 콘택(104)을 포함하는 소오스 라인 스트랩 셀(28)로 구성된다.
도 6은 도 5의 스트랩 영역을 만드는데 사용된 마스크의 평면도이고, 도 7은 도 6의 마스크로 구현된 스트랩 영역을 도시한 평면도이다. 도 6 및 도 7에서, 도 5와 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 도 5의 스트랩 영역(24)은 도 7a와 같은 마스크(30)를 이용하여 형성된다. 상기 마스크(30)는 일자 모양으로 형성된 개구부(aperture, 31)를 포함한다. 상기 개구부(31)는 마스크(30)를 이용한 노광시 빛이 투과되는 부분으로, 기판 상에서는 식각될 물질에 해당되는 부분이다. 상기 개구부(31)의 모양이 일자형이므로 도 6의 마스크는 일자형 스트랩 마스크라 칭한다. 상기 마스크(30)는 워드 라인 스트랩 셀(28)을 정의하는 제1 마스크 영역(32), 소오스 라인 스트랩 셀(29)을 정의하는 제2 마스크 영역(33) 및 메모리 셀 어레이 영역(98)을 정의하는 제3 마스크 영역(34)으로 구분된다.
도 6의 일자형 스트랩 마스크(30)를 이용하여 구현된 스트랩 영역은 도 7에 도시된 바와 같이 상기 워드 라인(69) 및 소오스 라인(57)이 열방향으로 연장되어 있다. 특히, 스트랩 영역(24)에서 도 6의 개구부(31)의 형태가 일자형이기 때문에 소오스 라인(57)은 연장되어 형성되어 있다. 상기 스트랩 영역(24)의 상기 워드 라인(69) 및 소오스 라인(57) 상에 전기적인 콘택(102, 104)이 형성된다. 상기 콘택(102)은 워드 라인 콘택을 나타내며, 상기 콘택(104)은 소오스 라인 콘택을 나타낸다.
다음에는, 도 8a 내지 도 8n 및 도 9a 내지 도 9n을 이용하여 비휘발성 반도체 메모리 소자의 제조방법을 설명한다. 편의상, 본 명세서에서는 스플릿 게이트형 비휘발성 반도체 메모리 소자를 예로 들어 설명한다.
도 8a 내지 도 8n 및 도 9a 내지 도 9n은 각각 도 5의 VIII-VIII 및 IX-IX에 따른 비휘발성 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다. 도 8a 내지 도 8n은 비휘발성 반도체 메모리 소자의 메모리 셀 어레이 영역의 제조 단면도이고, 도 9a 내지 도 9n은 비휘발성 반도체 메모리 소자의 워드라인 콘택(102)을 포함하는 스트랩 영역의 제조 단면도이다.
도 8a 및 도 9a를 참조하면, 도 8a에 도시한 바와 같이 반도체 기판(또는 반도체 웰, 10)의 메모리 셀 어레이 영역, 즉 활성 영역(17) 상에 제1 게이트 산화막(12) 및 플로팅 게이트용 제1 도전층(14)을 형성한다. 상기 제1 도전층(14)은 도핑된 폴리실리콘막을 이용하여 형성할 수 있다. 이어서, 상기 메모리 셀 어레이 영역 및 스트랩 영역(24)의 분리 영역(20) 상에 제1 질화막(22, 절연층)을 형성한다.
도 8b 및 도 9b를 참조하면, 상기 메모리 셀 어레이 영역 및 스트랩 영역의 제1 질화막(22) 상에 포토레지스트 패턴(23)을 형성한다. 이어서, 상기 포토레지스트 패턴(23)을 마스크로 하여 제1 질화막(22)을 식각하여 제1 트랜치(26) 및 제1 질화막 패턴(22a)을 형성한다. 상기 제1 트랜치(26)에 의해 메모리 셀 어레이 영역의 제1 도전층(14)은 표면이 노출된다.
상기 제1 트랜치(26) 형성하기 위해 포토레지스트 패턴(26)을 형성할 때 이용되는 마스크가 도 7a의 일자형 마스크나 후술하는 도 11a의 중앙부가 돌출된 일자형 마스크이다. 특히, 도 7a 또는 도 11a의 일자형 마스크를 이용하여, 도 9b에 도시한 스트랩 영역의 제1 트랜치(26)를 형성한다. 상기 스트랩 영역의 제1 트랜치(26) 부분에는 후공정에서 소오스 라인이 연장되어 형성되는 부분이고, 도 8b에 도시한 메모리 셀 어레이 영역에서도 동일하게 소오스 라인이 형성되는 부분이다. 여기서, 상기 도 6 또는 도 11a의 일자형 마스크에 대해서 상세한 설명은 생략한다.
계속하여, 도 8b에 설명된 바와 같이 메모리 셀 어레이 영역의 노출된 제1 도전층(14)은 참조번호 15로 도시한 바와 같이 라운드 에치(round etch) 될 수 있다. 상기 라운드 에치에 의해 노출된 제1 도전층(14)의 양단의 상측부가 뾰족하게 형성할 수 있다.
도 8c 및 도 9c를 참조하면, 포토레지스트 패턴(23)을 제거한다. 이어서, 메모리 셀 어레이 영역의 제1 트랜치 내에 노출된 제1 도전층을 산화시켜 산화막(42)을 형성한다. 이와 같이 플로팅 게이트용 제1도전층(14)을 라운드 에치하고 노출된 표면을 열산화시키는 것은 추후 형성되는 플로팅게이트의 팁부분을 더욱 날카롭게 하기 위함이다. 이와 같이 플로팅 게이트의 팁부분을 더욱 날카롭게 하면, 콘트롤 게이트의 전계를 팁 부분에 더 집중시킬 수 있고 이에 따라 소거 효율을 더 높일 수 있게 된다.
이어서, 상기 메모리 셀 어레이 영역 및 스트랩 셀 영역 상에 제1 산화막(43)을 형성한다.
도 8d 및 도 9d를 참조하면, 상기 제1 산화막(43)을 이방성 식각하여 상기 제1 질화막 패턴(22a)의 양측벽에 제1 산화막 스페이서(44)를 형성한다. 상기 스트랩 셀 영역도 단순하게 분리 영역(20) 상의 제1 질화막 패턴(22a)의 양측벽에 제1 산화막 스페이서(44)를 형성한다. 상기 제1 산화막 스페이서(44) 형성시 상기 메모리 셀 어레이 영역의 산화막(42)의 중앙부분도 식각되어 제1 도전층(14)의 중앙부분도 노출된다.
도 8e 및 도 9e를 참조하면, 상기 메모리 셀 어레이 영역의 제1 산화막 스페이서(44)를 마스크로 상기 제1 도전층(14) 및 제1 게이트 산화막(12)을 식각하여 소오스 예정 영역을 노출시킨다. 상기 스트랩 셀 영역은 상기 제1 도전층(14) 및 제1 게이트 산화막(12)의 식각시 영향을 받지 않는다. 이어서, 상기 제1 트랜치(26) 내의 소오스 예정 영역에 불순물을 주입하여 소오스 영역(50)을 형성한다.
도 8f 및 도 9f를 참조하면, 메모리 셀 어레이 영역의 제1 트랜치(26) 내의 제1 산화막 스페이서(44)의 측벽에 제2 산화막 스페이서(52)를 형성한다. 상기 제2 산화막 스페이서(52) 형성시 상기 반도체 기판(10)에 형성된 산화막은 제거되어 제1 트랜치(26) 내의 반도체 기판(10)이 노출된다. 상기 제2 산화막 스페이서(52) 형성시 상기 스트랩 영역에도 제2 산화막 스페이서(52)가 형성된다. 상기 소오스 영역(50)은 상기 제2 산화막 스페이스(52)의 형성후에 불순물을 주입하여 형성할 수도 있다.
도 8g 및 도 9g를 참조하면, 메모리 셀 어레이 영역 및 스트랩 영역 상에 소오스 라인용 제2 도전층(54)을 형성한다. 상기 제2 도전층(54)은 불순물이 도핑된 폴리실리콘막으로 형성한다. 상기 소오스 라인용 제2 도전층(54)은 상기 제1 트랜치(26)를 매몰하도록 형성된다.
도 8h 및 도 9h를 참조하면, 상기 제2 도전층(54)을 제1 질화막 패턴(22a)이 노출될 때까지 화학적 기계적 연마 공정을 실시하여 메모리 셀 어레이 영역의 제1 트랜치(26) 내에 제2 도전층 패턴(56, 소오스 라인)을 형성한다. 특히, 스트랩 셀 영역의 제1 트랜치(26) 내에도 메모리 셀 어레이 영역과 마찬가지로 제2 도전층 패턴(56, 소오스 라인)이 형성된다. 상기 화학적 기계적 연마 공정를 실시하여 형성된 제2 도전층 패턴(56)은 이후 에치백하여 상기 제1 산화막 스페이서(44)의 표면보다 낮게 형성할 수 있다. 이어서, 메모리 셀 어레이 영역 및 스트랩 셀 영역의 상기 제2 도전층 패턴(56)의 표면을 산화시켜 제2 산화막(58)을 형성한다.
도 8i 및 도 9i를 참조하면, 상기 메모리 셀 어레이 영역 및 스트랩 셀 영역의 제1 질화막 패턴(22a)을 제거한다. 이에 따라, 메모리 셀 어레이 영역은 제1 도전층(14)이 노출된다. 그리고, 스트랩 셀 영역은 분리 영역(20)이 노출된다.
도 8j 및 도 9j를 참조하면, 메모리 셀 어레이 영역의 제1 산화막 스페이서(44) 및 제2 산화막(58)을 식각 마스크로 제1 도전층(14)을 식각하여 제1 도전층 패턴(14a, 플로팅 게이트)을 형성한다. 상기 제1 도전층(14)의 식각시 제1 도전층 패턴(14a)의 측면 에지에서 위를 향해 돌출된 뾰족 에지(sharp edges, 62)가 형성된다.
상기 제1 도전층(14)의 식각시에 제1 게이트 산화막(12)도 식각되어 상기 메모리 셀 어레이 영역의 제1 도전층 패턴(14a)의 양측, 즉 제2 도전층 패턴(56, 소오스 라인) 주위에 제2 트랜치(60)가 형성된다. 그리고, 상기 메모리 셀 어레이 영역의 제1 도전층(14)의 식각시 상기 스트랩 셀 영역은 영향을 받지 않지만, 상기 스트랩 셀 영역의 제2 도전층 패턴(56, 소오스 라인) 주위에도 제2 트랜치(60)가 형성된다.
상기 메모리 셀 어레이 영역의 제2 도전층 패턴(56) 주위의 제2 트랜치(60)에는 후에 워드 라인이 형성되는 부분이며, 상기 스트랩 셀 영역의 제2 도전층 패턴(56) 주위의 제2 트랜치(60)에도 상기 메모리 셀 어레이 영역의 워드 라인이 연장되는 부분이다.
노출된 반도체 기판(10)상에 추후 진행될 콘트롤 게이트 절연막(13), 터널링 절연막(tunneling oxide)을 위한 제3 산화막(64) 및 제1 도전층 패턴(14a 플로팅 게이트)의 팁 오버랩(tip overlap)을 위한 전세정을 실시한다. 이러한 전세정 처리에 의해 제1 도전층 패턴(14a 플로팅 게이트) 측면 에지 부위에 형성된 팁 오버랩은 메모리 셀의 소거 특성을 한층 더 향상시키는 역할을 한다.
도 8k 및 도 9k를 참조하면, 상기 제1 도전층 패턴(14a)의 측면 에지에 제3 산화막(64) 및 노출된 반도체 기판(10)상에 콘트롤 게이트 절연막(13)을 형성한다. 이어서, 메모리 셀 어레이 영역 및 스트랩 셀 영역의 전면에 제3 도전층(66)을 형성한다. 상기 제3 도전층(66)은 불순물이 도핑된 폴리실리콘막으로 형성한다. 다음에, 상기 제3 도전층(66) 상에 제2 질화막(134)을 형성한다.
도 8l 및 도 9l을 참조하면, 상기 메모리 셀 어레이 영역 및 스트랩 셀 영역의 제2 도전층 패턴(56)의 표면이 노출되도록 상기 제2 질화막(134) 및 제3 도전층(66)을 화학적 기계적 연마 공정를 실시하여 형성한다. 이때, 상기 제1 산화막 스페이서(44)의 상부 표면도 식각된다. 상기 제2 질화막(134) 및 제3 도전층(66)의 화학적 기계적 연마 공정에 의하여 상기 제1 산화막 스페이서(44)의 양측의 반도체 기판(10)에 제3 도전층(66)이 형성된다. 그리고, 제3 도전층(66)의 일부 표면 상에 제2 질화막(134)이 형성된다.
도 8m 및 도 9m을 참조하면, 상기 메모리 셀 어레이 영역 및 스트랩 셀 영역의 제3 도전층(66)의 표면에 제4 산화막(142)을, 제2 도전층 패턴(56)의 표면에 제5 산화막(59)을 열산화막을 이용하여 동시에 형성한다. 이어서, 상기 제3 도전층(66)의 일부 표면 상에 형성된 제2 질화막(134)을 제거한다. 계속하여, 제4 산화막(142), 제5 산화막(59), 제1 산화막 스페이서(44)을 마스크로 상기 제3 도전층(66)을 식각하여 제3 도전층 패턴(144, 워드 라인)를 형성한다. 이어서, 상기 제3 도전층 패턴(144)의 양측벽에 제5 산화막(162)를 형성한다.
도 8n 및 도 9n을 참조하면, 상기 메모리 셀 어레이 영역 및 스트랩 셀 영역의 전면에 질화막을 형성한 후 이방성 식각하여 상기 제3 도전층 패턴(144)의 양측 벽에 질화막 스페이서(164)를 형성한다. 이때, 상기 제3 도전층 패턴(144) 및 제2 도전층 패턴(56)의 표면에 형성된 제4 산화막(142) 및 제5 산화막(59)은 제거된다. 이어서, 상기 메모리 셀 어레이 영역의 질화막 스페이서(164)의 양측에 불순물을 주입하여 드레인 영역(78)을 형성한다.
상기 메모리 셀 어레이 영역에 형성된 하나의 메모리 셀은 소오스 영역(50), 드레인 영역(78), 그 사이에 형성된 채널 영역(92)을 포함한다. 더하여, 상기 메모리 셀은 스플릿 게이트형으로 제1 도전층 패턴(14a, 플로팅 게이트)과 제3 도전층 패턴(컨트롤 게이트)이 채널 영역(92) 상에 형성되어 있다. 상기 메모리 셀은 상기 제1 도전층 패턴(14a, 플로팅 게이트)으로 핫 캐리어 주입(hot carrier injection)에 의해 전자를 주입하여 프로그램 동작을 수행하고, 상기 제1 도전층 패턴(14a)에 주입된 전자를 상기 제1 도전층 패턴(14a)의 측면 에지에서 위를 향해 돌출된 뾰족 에지(sharp edges, 62)를 통하여 제3 도전층 패턴(컨트롤 게이트)으로 F-N 터널링시켜 소거 동작을 수행한다.
다음에, 상기 메모리 셀 어레이 영역의 드레인 영역(78), 제2 도전층 패턴(56), 제3 도전층 패턴(144)의 표면에 금속 실리사이드(82)를 형성한다. 이와 동시에 스트랩 셀 영역의 제2 도전층 패턴(56), 제3 도전층 패턴(144)의 표면에 금속 실리사이드(82)를 형성한다. 상기 메모리 셀 어레이 영역 및 스트랩 셀 영역의 전면에 제1 패시베인션층(84)을 형성한다. 이어서, 상기 메모리 셀 어레이 영역의 제1 패시베이션층(84)에 비트 라인 콘택(86)을 형성하고, 스트랩 셀 영역에는 워드 라인 콘택(102)을 형성한다.
다음에, 상기 메모리 셀 어레이 영역에는 상기 비트 라인 콘택(86)과 연결되는 비트 라인(88)을 형성한다. 상기 스트랩 셀 영역에는 상기 워드 라인 콘택(102)과 연결되는 스트랩 점퍼(90)를 형성한다. 계속하여, 상기 메모리 셀 어레이 영역 및 스트랩 셀 영역에 제2 패시베이션층(120)을 형성한다. 이어서, 상기 스트랩 셀 영역의 제2 패시베이션층(120)에 금속 비아(118)를 형성한 후, 상기 금속 비아(118)를 통하여 상기 스트랩 점퍼(90)와 워드 라인 스트랩(114, 금속 라인)을 연결한다. 참조번호 112는 소오스 라인 스트랩을 나타낸다.
실시예 2
도 10은 본 발명의 제2 실시예에 의한 스트랩 영역을 갖는 비휘발성 반도체 메모리 소자의 평면도이다. 도 10에서, 도 6과 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 본 발명의 제2 실시예에 의한 비휘발성 반도체 메모리 소자는 소오스 라인 콘택(104)이 형성되는 부분의 소오스 라인(57)의 폭을 확장하고, 소오스 라인 콘택(104)을 스트랩 영역(24)의 중앙에 형성한 것을 제외하고는 제1 실시예와 동일하다. 상기 소오스 라인(57)의 폭을 확장할 경우 소오스 라인(57) 위에 소스 라인 콘택(104)을 용이하게 형성할 수 있다. 그리고, 소오스 라인 콘택(104)을 스트랩 영역(24)의 중앙에 형성하면 스트랩 영역의 면적을 줄일 수 있다.
본 발명의 제2 실시예에 의한 스트랩 영역(24)은 도 11a 및 도 11b에서 자세하게 설명하는 바와 같이 개구부의 형태가 일자이면서 바깥쪽으로 돌출된 일자형 스트랩 마스크(도 11a의 30)를 이용하여 형성한다. 이에 따라, 상기 소오스 라인(57)은 스트랩 영역(24)에서 일자형으로 형성되면서 폭이 확장된 형태로 형성된다. 다시 말해, 상기 소오스 라인 콘택(104)이 형성되는 부분의 소오스 라인(57)의 폭이 상기 메모리 셀 어레이 영역의 소오스 라인(57)의 폭보다 크게 형성된다.
도 11a는 도 10의 스트랩 영역을 만드는데 사용된 마스크의 평면도이고, 도 11b는 도 11a의 마스크로 구현된 스트랩 영역을 도시한 평면도이다. 도 11a 및 도 11b에서, 도 10과 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 도 10의 스트랩 영역(24)은 도 11a와 같은 마스크(30)를 이용하여 형성된다. 상기 마스크(30)는 일자 모양으로 형성되고 중앙부분이 외부로 돌출된 돌출부(38)를 갖는 개구부(aperture, 31)를 포함한다. 상기 개구부(31)는 마스크(30)를 이용한 노광시 빛이 투과되는 부분으로, 기판 상에서는 식각될 물질에 해당되는 부분이다. 상기 개구부(31)의 모양이 돌출부(38)를 갖는 일자형이므로 도 11a의 마스크는 중앙부분이 외부로 돌출된 일자형 스트랩 마스크라 칭한다. 상기 마스크(30)는 스트랩 셀(24)을 정의하는 제1 마스크 영역(36), 메모리 셀 어레이 영역(98)을 정의하는 제2 마스크 영역(34)으로 구분된다.
도 11a의 돌출된 일자형 스트랩 마스크(30)를 이용하여 구현된 스트랩 영역은 도 11b에 도시된 바와 같이 상기 워드 라인(69) 및 소오스 라인(57)이 열방향으로 연장되어 있다. 특히, 스트랩 영역(24)에서 도 11a의 개구부(310)의 형태가 돌출된 일자형이기 때문에 소오스 라인(57)은 연장되면서 폭이 확장된 형태로 형성되어 있다. 상기 스트랩 영역(24)의 상기 워드 라인(69) 및 소오스 라인(57) 상에 전 기적인 콘택(102, 104)이 형성된다. 상기 콘택(102)은 워드 라인 콘택을 나타내며, 상기 콘택(104)은 소오스 라인 콘택을 나타낸다.
실시예 3
도 12는 본 발명의 제3 실시예에 의한 스트랩 영역을 갖는 비휘발성 반도체 메모리 소자의 평면도이고, 도 13은 도 12의 XIII-XIII에 따른 단면도이다. 도 12에서, 도 6과 동일한 참조번호는 동일한 부재를 나타내며, 도 13에서 도 9n와 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 본 발명의 제3 실시예에 의한 비휘발성 반도체 메모리 소자는 소오스 라인 콘택(104)을 스트랩 영역(24)의 중앙에 형성한 것을 제외하고는 제1 실시예와 동일하다. 소오스 라인 콘택(104)을 스트랩 영역(24)의 중앙에 형성하면 스트랩 영역의 면적을 줄일 수 있다. 도 13의 단면도의 단면도에 보듯이, 소오스 라인 콘택(104)은 금속 점퍼(metal jumper, 90), 금속 비아(118)를 이용하여 소오스 라인 스트랩(112)과 연결된다.
실시예 4
도 14는 본 발명의 제4 실시예에 의한 스트랩 영역을 갖는 비휘발성 반도체 메모리 소자의 평면도이고, 도 15는 도 14의 XV-XV에 따른 단면도이다. 도 14에서, 도 6과 동일한 참조번호는 동일한 부재를 나타내며, 도 15에서 도 9n와 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 본 발명의 제4 실시예에 의한 비휘발성 반도체 메모리 소자는 소오스 라인 콘택(104)을 더미 활성 영역(19) 상부에 형성한 것을 제외하고는 제1 실시예와 동일하다. 이렇게 소오스 라인 콘택(104)을 더미 활성 영역(19) 상부에 형성하면 활성 영역 형성을 위한 화학기계적연마시에 디싱현상에 의한 워드라인 및 소오스 라인의 형태를 방지할 수 있다. 도 15의 단면도에 보듯이, 소오스 라인 콘택(104)은 금속 점퍼(metal jumper, 90), 금속 비아(118)를 이용하여 소오스 라인 스트랩(112)과 연결된다.
실시예 5
도 16은 본 발명의 제5 실시예에 의한 스트랩 영역을 갖는 비휘발성 반도체 메모리 소자의 평면도이다. 도 16에서, 도 6 및 도 14와 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 본 발명의 제5 실시예에 의한 비휘발성 반도체 메모리 소자는 소오스 라인 콘택(104)을 더미 활성 영역(19) 상부에 형성하되, 상기 더미 활성 영역(19)이 복수개의 소오스 라인 콘택(104) 하부에 형성된 것을 제외하고는 제4 실시예와 동일하다. 보다 상세하게, 상기 더미 활성 영역(19)은 전기적 동작상에서 섹터 단위로 구분시 섹터 단위 영역에 형성되거나, 섹터 단위 영역보다 적은 영역에 형성될 수 있다. 예컨대, 8개의 워드라인으로 구성된 섹터 단위인 경우 더미 활성 영역(19)이 행방향으로 하나의 소오스 라인 콘택을 단위로 하여 형성되거나, 4개의 소오스 라인 콘택(104)을 단위로 하여 형성될 수 있다. 도 14에서는 편의상 하나의 소오스 라인 콘택(104)을 단위로 더미 활성 영역(19)이 형성되어 있다.
상술한 바와 같이 본 발명의 비휘발성 반도체 메모리 소자의 스트랩 영역은 메모리 셀 어레이 영역의 워드 라인 및 소오스 라인과 분리되지 않게 열방향으로 연장되면서 상기 워드 라인 및 소오스 라인이 일자형으로 형성되어 있다. 따라서, 본 발명의 비휘발성 반도체 메모리 소자는 워드 라인 사이에 발생하는 브릿지 현상을 방지할 수 있고, 용이하게 스트랩 영역을 형성할 수 있다.

Claims (19)

  1. 메모리 셀 어레이 영역 및 상기 메모리 셀 어레이 영역에 균일 전압을 제공하는 스트랩 영역을 포함하는 비휘발성 반도체 메모리 소자에 있어서,
    상기 메모리 셀 어레이 영역에서는 열(row) 방향으로 복수개의 워드 라인들 및 소오스 라인들이 형성되어 있고, 상기 두 개의 워드 라인들 사이에 하나의 소오스 라인이 형성되어 있고,
    상기 스트랩 영역에서는 상기 메모리 셀 어레이 영역의 워드 라인 및 소오스 라인과 분리되지 않게 열방향으로 연장되면서 상기 워드 라인 및 소오스 라인이 일자형으로 형성되어 있고, 상기 워드 라인 및 소오스 라인의 각각에는 워드 라인 콘택 및 소오스 라인 콘택이 형성되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  2. 제1항에 있어서, 상기 메모리 셀 어레이 영역의 행(column)방향으로 활성 영역 및 분리 영역이 형성되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  3. 제1항에 있어서, 상기 소오스 라인 콘택은 상기 스트랩 영역의 중앙에 형성되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  4. 제1항에 있어서, 상기 스트랩 영역의 소오스 라인 콘택 하부에는 행방향으로 더미 활성 영역이 형성되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  5. 제4항에 있어서, 상기 더미 활성 영역은 행방향으로 하나의 소오스 라인 콘택을 단위로 하여 형성되거나, 4개의 소오스 라인 콘택을 단위로 하여 형성되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  6. 메모리 셀 어레이 영역 및 상기 메모리 셀 어레이 영역에 균일 전압을 제공하는 스트랩 영역을 포함하는 비휘발성 반도체 메모리 소자에 있어서,
    상기 메모리 셀 어레이 영역에서는 열(row) 방향으로 복수개의 워드 라인들 및 소오스 라인들이 형성되어 있고, 상기 두 개의 워드 라인들 사이에 하나의 소오스 라인이 형성되어 있고,
    상기 스트랩 영역에서는 상기 메모리 셀 어레이 영역의 워드 라인 및 소오스 라인과 분리되지 않게 열방향으로 연장되면서 상기 워드 라인 및 소오스 라인이 일자형으로 형성되어 있고, 상기 워드 라인 및 소오스 라인의 각각에는 워드 라인 콘택 및 소오스 라인 콘택이 형성되어 있고, 상기 소오스 라인 콘택이 형성되는 부분의 소오스 라인의 폭이 상기 메모리 셀 어레이 영역의 소오스 라인의 폭보다 크게 되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  7. 제6항에 있어서, 상기 메모리 셀 어레이 영역의 행(column)방향으로 활성 영역 및 분리 영역이 형성되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  8. 제6항에 있어서, 상기 소오스 라인 콘택은 상기 스트랩 영역의 중앙에 형성되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  9. 메모리 셀 어레이 영역 및 상기 메모리 셀 어레이 영역에 균일 전압을 제공하는 스트랩 영역을 포함하는 비휘발성 반도체 메모리 소자에 있어서,
    상기 메모리 셀 어레이 영역에서는 열(row) 방향으로 복수개의 워드 라인들 및 소오스 라인들이 형성되어 있고, 상기 두 개의 워드 라인들 사이에 하나의 소오스 라인이 형성되어 있고,
    상기 스트랩 영역에서는 상기 메모리 셀 어레이 영역의 워드 라인 및 소오스 라인과 분리되지 않게 열방향으로 연장되면서 상기 워드 라인 및 소오스 라인이 일자형으로 형성되어 있고, 상기 스트랩 영역은 상기 메모리 셀 어레이 영역의 워드 라인과 연결되는 워드 라인 콘택을 포함하는 워드 라인 스트랩 셀과, 상기 메모리 셀 어레이 영역의 소오스 라인과 연결되는 소오스 라인 콘택을 포함하는 소오스 라인 스트랩 셀로 구성되는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  10. 제9항에 있어서, 상기 메모리 셀 어레이 영역의 행(column)방향으로 활성 영역 및 분리 영역이 형성되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  11. 제9항에 있어서, 상기 소오스 라인 콘택은 상기 스트랩 영역의 중앙에 형성되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  12. 메모리 셀 어레이 영역과 스트랩 셀 영역을 포함하는 비휘발성 반도체 메모리 소자의 제조방법에 있어서,
    상기 메모리 셀 어레이 영역 및 스트랩 셀 영역의 반도체 기판 상에 절연층을 형성하는 단계;
    상기 메모리 셀 어레이 영역 및 스트랩 셀 영역의 절연층을 패터닝하여 제1 트랜치를 형성하는 단계와,
    상기 메모리 셀 어레이 영역의 제1 트랜치에 소오스 라인을 형성하고, 상기 스트랩 셀 영역의 제1 트랜치에도 상기 메모리 셀 어레이 영역의 소오스 라인을 연장시키는 단계;
    상기 메모리 셀 어레이 영역의 소오스 라인 주위의 제2 트랜치에 워드 라인을 형성하고, 상기 스트랩 셀 영역의 소오스 라인 주위의 제2 트랜치에도 상기 메모리 셀 어레이 영역의 워드 라인을 연장시키는 단계; 및
    상기 스트랩 셀 영역의 소오스 라인 및 워드 라인의 각각에 소오스 라인 콘택 및 워드 라인 콘택을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
  13. 제12항에 있어서, 상기 절연층을 사진식각공정으로 패터닝하여 제1 트랜치를 형성할 때 사용되는 마스크는 노광시 빛이 투과되는 부분으로써 일자 모양의 개구부(aperture)를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
  14. 제12항에 있어서, 상기 절연층을 사진식각공정으로 패터닝하여 제1 트랜치를 형성할 때 사용되는 마스크는 노광시 빛이 투과되는 부분으로써 일자 모양이고 중앙부분이 외부로 돌출된 돌출부를 갖는 개구부를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
  15. 제12항에 있어서, 상기 소오스 라인 콘택은 상기 스트랩 영역의 중앙에 형성 하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
  16. 제12항에 있어서, 상기 소오스 라인 콘택이 형성되는 부분의 소오스 라인의 폭을 상기 메모리 셀 어레이 영역의 소오스 라인의 폭보다 크게 하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
  17. 제12항에 있어서, 상기 스트랩 영역의 소오스 라인 콘택은 더미 활성 영역 상에 형성하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
  18. 제12항에 있어서, 상기 스트랩 영역은 상기 메모리 셀 어레이 영역의 워드 라인과 연결되는 워드 라인 콘택을 포함하는 워드 라인 스트랩 셀과, 상기 메모리 셀 어레이 영역의 소오스 라인과 연결되는 소오스 라인 콘택을 포함하는 소오스 라인 스트랩 셀로 나누어지는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
  19. 제18항에 있어서, 상기 절연층을 사진식각공정으로 패터닝하여 제1 트랜치를 형성할 때 사용되는 마스크는 워드 라인 스트랩 셀을 정의하는 제1 마스크 영역, 상기 소오스 라인 스트랩 셀을 정의하는 제2 마스크 영역 및 메모리 셀 어레이 영역을 정의하는 제3 마스크 영역으로 구분되는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
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