KR101496110B1 - 커플링 게이트의 개선된 스트래핑을 구비한 스플릿 게이트 비-휘발성 플로팅 게이트 메모리 셀의 어레이 - Google Patents

커플링 게이트의 개선된 스트래핑을 구비한 스플릿 게이트 비-휘발성 플로팅 게이트 메모리 셀의 어레이 Download PDF

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Abstract

비-휘발성 메모리 셀의 어레이는 상면을 가진 제1 도전형의 반도체 기판을 구비한다. 제2 도전형의 복수의 이격된 제2 영역이 상기 상면을 따라서 상기 기판에 마련된다. 각 제2 영역은 행 방향으로 연장된다. 상기 제2 도전형의 복수의 이격된 제1 영역이 상기 상면을 따라서 상기 기판에 마련된다. 각 제2 영역은 상기 행 방향에 대해 수직인 열 방향으로, 연관된 제2 영역으로부터 이격되어 있다. 채널 영역은 열 방향으로 각 제1 영역과 그것이 연관된 제2 영역 사이에 정의된다. 각 채널 영역은 제1 부분과 제2 부분을 갖는다. 복수의 이격된 워드 라인 게이트가 상기 행 방향으로 연장된다. 각 워드 라인 게이트는 채널 영역의 상기 제1 부분 위에 위치하고, 그로부터 절연되어 있으며, 채널 영역의 제1 부분 각각은, 상기 제2 영역에 바로 인접해 있다. 복수의 이격된 플로팅 게이트가 상기 채널 영역들의 상기 제2 부분들 위에 위치하고, 그로부터 절연된다. 복수의 이격된 커플링 게이트는 상기 행 방향으로 연장되어 있는데, 각 커플링 게이트들은 복수의 플로팅 게이트 위로 연장되되 그로부터 절연된다. 복수의 이격된 금속 스트래핑 라인은 상기 행 방향으로 연장되어 있는데, 각 금속 스트래핑 라인은 커플링 게이트와 연관되며, 그 위에 놓여 있다. 제1 금속 스트래핑 라인은 제1 행에 마련되어, 복수의 제1 위치에 있는 상기 연관된 밑에 놓인 커플링 게이트와 전기적으로 연결된다. 제2 금속 스트래핑 라인은 상기 제1 행에 바로 인접한 행에 마련되어, 복수의 제2 위치에 있는 상기 연관된 밑에 놓인 커플링 게이트에 전기적으로 연결된다. 제1 위치들과 제2 위치들은 동일한 열에 있지 않다. 복수의 이격된 소거 게이트가 상기 행 방향으로 연장되는데, 각 소거 게이트는 제2 영역 위에 위치하되 그로부터 절연되고, 플로팅 게이트 및 커플링 게이트에 인접하되 그로부터 절연된다.

Description

커플링 게이트의 개선된 스트래핑을 구비한 스플릿 게이트 비-휘발성 플로팅 게이트 메모리 셀의 어레이{AN ARRAY OF SPLIT GATE NON-VOLATILE FLOATING GATE MEMORY CELLS HAVING IMPROVED STRAPPING OF THE COUPLING GATES}
본 발명은 각각의 셀이 플로팅 게이트 및 커플링 게이트를 구비한 비-휘발성 메모리 셀의 어레이와, 상기 커플링 게이트를 위한 개선된 스트래핑 메카니즘(an improved strapping mechanism)에 관한 것이다.
상부에 전하를 저장하기 위한 플로팅 게이트를 구비한 비-휘발성 메모리 셀은 당해 분야에서 잘 알려져 있다. 도 1을 참조하면, 종래의 비-휘발성 메모리 셀(10)의 단면도가 도시되어있다. 메모리 셀(10)은 예컨대, P형과 같은 제1 도전형(conductivity type)의 반도체 기판(12)을 포함한다. 기판(12)의 표면 또는 기판(12)의 표면 근처에는 예컨대, N형과 같은 제2 도전형의 제1 영역(14)이 마련된다. 제1 영역(14)으로부터 이격되어 또한 제2 도전형의 제2 영역(16)이 마련된다. 제1 영역(14)과 제2 영역(16) 사이에는 채널 영역(18)이 마련된다. 폴리실리콘(polysilicon)으로 이루어진 워드 라인(20)이, 채널 영역(18)의 제1 부분 위에 위치한다. 워드 라인(20)은 실리콘(이)산화(silicon(di)oxide)층(22)에 의해 채널 영역(18)으로부터 이격되어 있다. 또한 폴리실리콘으로 이루어진 플로팅 게이트(24)는 워드 라인(20)에 바로 인접하면서 그로부터 이격되어 있고, 채널 영역(18)의 제2 부분 위에 위치한다. 플로팅 게이트(24)는 또 다른 절연층(30)에 의해 채널 영역(18)으로부터 분리되는데, 이 다른 절연층(18)도 또한 전형적으로 실리콘(이) 산화물이다. 또한 폴리실리콘으로 이루어진 커플링 게이트(26)가 플로팅 게이트(24) 위에 위치하고, 또 다른 절연층(32)에 의해 그로부터 절연된다. 플로팅 게이트(24)의 다른 측 상에 그로부터 이격되어, 또한 폴리실리콘으로 이루어진 소거 게이트(erase gate)(28)가 마련된다. 소거 게이트(28)는 제2 영역(16) 위에 위치하고 그로부터 절연된다. 소거 게이트(28)는 커플링 게이트(26)에 바로 인접하되 그로부터 이격되어 있으며, 다른 측 커플링 게이트(26)에 인접해 있다. 소거 게이트(28)는 플로팅 게이트(24) 위에 작은 돌출부(slight overhang)를 구비한다. 메모리 셀(10)의 동작에서, 플로팅 게이트(24) 상에 저장된 전하(또는 플로팅 게이트(24) 상의 전하의 부재)는 제1 영역(14)과 제2 영역(16) 사이의 전류 흐름을 제어한다. 플로팅 게이트(24)가 상부에 전하를 가지면, 플로팅 게이트(24)는 프로그램된다. 플로팅 게이트(24)가 그 상부에 전하를 갖지 않으면, 플로팅 게이트는 소거된다. 이 메모리 셀(10)은 USP 7,868,375와 USP 6,747,301에 충분하게 개시되어 있으며, 이 특허들은 모두 참조로서 본 명세서에 포함된다.
메모리 셀(10)은 아래와 같이 동작한다. 프로그래밍 동작 동안, 전하들이 플로팅 게이트(24)상에 저장될 때, 펄스 형상의 제1 양 전압(positive voltage)이 워드 라인(20)에 인가되어, 워드 라인(20)의 아래 있는 채널 영역(18)의 부분이 도전성으로 된다. 또한 펄스 형상의 제2 양 전압이, 커플링 게이트(26)에 인가된다. 또한 펄스 형상의 제3 양 전압이 소거 게이트(28)에 인가된다. 또한 펄스 형상의 전압 차(voltage differential)가 제1 영역(14)과 제2 영역(16) 사이에 인가된다. 제1 양 전압, 제2 양 전압, 제3 양 전압 및 전압 차 모두는 실질적으로 동시에 인가되고, 실질적으로 동시에 중단된다. 제1 영역(14)으로부터의 전자들은 제2 영역(16)의 양 전압에 이끌린다. 전자들이 플로팅 게이트(24)에 가까워질수록, 전자들은 커플링 게이트(26) 및 소거 게이트(28)에 인가된 전압에 기인한 전계의 급격한 증가를 경험하고, 이로써 전하들이 플로팅 게이트(24)에 주입된다. 따라서 프로그래밍이 열 전자 주입(hot electron injection)의 메커니즘을 통해 일어난다.
소거 동작 동안, 전하들이 플로팅 게이트(24)로부터 제거될 때, 높은 양 전압이 소거 게이트(28)에 인가된다. 접지 전압이 커플링 게이트(26) 및/또는 워드 라인(20)에 인가될 수 있다. 플로팅 게이트(24)상의 전하들은 플로팅 게이트(24)와 소거 게이트(28) 사이의 절연층을 통한 터널링에 의해 소거 게이트(28)로 이끌린다. 특히, 플로팅 게이트(24)는 소거 게이트(28)에 대면하는 샤프 팁(sharp tip)을 구비하여 형성될 수 있고, 이로써 플로팅 게이트(24)와 소거 게이트(28) 사이의 절연층과 그 팁을 통해, 플로팅 게이트(24)로부터 소거 게이트(28)상으로의 전자의 파울러-노드하임 터널링(Fowler-Nordheim tunneling)을 촉진시킨다. USP 7,868,375호와 USP 6,747,310호에 개시된 바와 같이, 소거 동작 동안에 전자들이 플로팅 게이트(24)로부터 소거 게이트(28)로 보다 신속하게 터널링되도록 하기 위해, 플로팅 게이트(24)의 측벽과 플로팅 게이트(24)의 상단면(top surface) 사이에 샤프 에지 또는 팁을 구비하는 것이 유리할 수 있다.
판독 동작 동안, 제1 양 전압이 워드 라인(20)에 인가되어 워드 라인(20) 아래 있는 채널 영역(18)의 부분을 턴온시킨다. 제2 양 전압이 커플링 게이트(26)에 인가된다. 전압 차가 제1 영역(14)과 제2 영역(16)에 인가된다. 플로팅 게이트(24)가 프로그램되었으면, 즉 플로팅 게이트(24)가 전자들을 저장하고 있으면, 커플링 게이트(26)에 인가된 제2 양 전압은 플로팅 게이트(24)상에 저장된 음 전자(negative electron)들을 극복(overcome)할 수 없으며, 플로팅 게이트(24) 아래 있는 채널 영역(18)의 부분은 비-도전성을 유지한다. 따라서 무 전류 또는 최소량의 전류가 제1 영역(14)과 제2 영역(16) 사이에 흐를 것이다. 그러나 플로팅 게이트(24)가 프로그램되지 않았으면, 즉 플로팅 게이트(24)가 중립을 유지하거나 또는 심지어 약간의 홀(hole)을 저장하고 있다면, 커플링 게이트(26)에 인가된 제2 양 전압이 플로팅 게이트(24) 아래 있는 채널 영역(18)의 부분을 도전성이 되도록 할 수 있다. 따라서 전류가 제1 영역(14)과 제2 영역(16) 사이에 흐를 것이다.
종래 기술에서, 메모리 셀(10)은 어레이(50)를 형성하는 복수의 행(row)과 열(colume)로 배열된다. 도 2를 참조하면, 종래 기술의 메모리 셀(10)의 어레이(50)의 상면도가 도시되어 있다. 제1 영역(14)과 그것과 연관된 제2 영역(16), 및 상기 두 영역의 사이에 마련되는 채널 영역(18)에 의해 정의되는 각 메모리 셀(10)이, 열 방향(column direction)으로 연장되도록, 복수의 메모리 셀(10)이 배열된다. 또한, 각 워드 라인(20)은 행 방향으로 연장되어, 다른 열에 있는 복수의 메모리 셀(10)을 연결시킨다. 이에 더하여, 각 커플링 게이트(26)도 행 방향으로 연장되며, 다른 열에 있는 복수의 메모리 셀(10)을 연결시킨다. 또한, 소거 게이트(28)는 행 방향으로 연장되어, 각 열에 있는 한쌍의 메모리 셀(10)에 의해 공유된다. 마지막으로, 제2 영역(16)은 행 방향으로 연장되어, 다른 열에 있는 복수의 메모리 셀(10)을 연결시킨다.
또한, 종래 기술의 어레이(50)에서는, 커플링 게이트들(26)이 스트랩되어 있다. 이 스트랩(strap)은 금속 게이트 라인으로 구성되는데(도 2에는 도시되지 않았지만, 커플링 게이트(26) 위에 가로 놓여 있음), 이 금속 게이트 라인은 각 커플링 게이트(26) 위에 가로 놓이되, 그로부터 절연된다. 주기적으로, 콘택트(52)가 상기 금속 게이트 라인을, 연관된 커플링 게이트(26)에 전기적으로 연결시킨다. 종래 기술에서, 콘택트들(52)은, 도 2에 도시된 바와 같이, 메모리 셀(10)의 각 행에 대하여 매 128 열마다에 만들어진다. 콘택트들(52) 또는 스트래핑 포인트들의 생성은 잠재적 프로세스 마진 문제(potential process margin problem)들을 야기할 수 있다. 특히, 콘택트들(52)이 (비록 다른 행이긴 하지만, 열 방향으로) 동일한 위치에 위치되기 때문에, 콘택트들(52)의 최소 간격(54)이 줄어든다. (콘택트들(52)이 다른 평면에 있기 때문에, 콘택트들(52)이 소거 게이트(28)를 침범(encroachment)하지 않는다는 것에 주목해야 한다.) 콘택트들(52) 간의 최소 간격(54)의 감소는, 프로세스 마진의 감소를 야기할 수 있는데, 이는 프로세스 편차(process deviation)에 대한 에러 마진(margin of error)이 감소되는 것이다. 이것은 적은 수율(yield)을 가져올 수 있다.
그러므로, 본 발명의 하나의 목적은 프로세스 마진을 증가시키는 것이다.
따라서 본 발명에서는, 비-휘발성 메모리 셀의 어레이는 상면(top surface)을 가진 제1 도전형의 반도체 기판을 구비한다. 제2 도전형의 복수의 이격된 제1 영역이 상기 상면을 따라서 상기 기판에 마련된다. 각 제1 영역은 행 방향으로 연장된다. 상기 제2 도전형의 복수의 이격된 제2 영역이 상기 상면을 따라서 상기 기판에 마련된다. 각 제2 영역은 상기 행 방향에 대해 수직인 열 방향으로, 연관된 제1 영역으로부터 이격되어 있다. 채널 영역은 열 방향으로 각 제2 영역과 그것이 연관된 제1 영역 사이에 정의된다. 각 채널 영역은 제1 부분과 제2 부분을 갖는다. 복수의 이격된 워드 라인 게이트가 상기 행 방향으로 연장된다. 각 워드 라인 게이트는 채널 영역의 상기 제1 부분 위에 위치하고, 그로부터 절연되어 있으며, 채널 영역의 제1 부분 각각은, 상기 제2 영역에 바로 인접해 있다. 복수의 이격된 플로팅 게이트가 상기 채널 영역들의 상기 제2 부분들 위에 위치하고, 그로부터 절연된다. 복수의 이격된 커플링 게이트는 상기 행 방향으로 연장되어 있는데, 각 커플링 게이트들은 복수의 플로팅 게이트 위로 연장되되 그로부터 절연된다. 복수의 이격된 금속 스트래핑 라인은 상기 행 방향으로 연장되어 있는데, 각 금속 스트래핑 라인은 커플링 게이트와 연관되며, 그 위에 놓여 있다. 제1 금속 스트래핑 라인은 제1 행에 마련되어, 복수의 제1 위치에 있는 상기 연관된 밑에 놓인 커플링 게이트와 전기적으로 연결된다. 제2 금속 스트래핑 라인은 상기 제1 행에 바로 인접한 행에 마련되어, 복수의 제2 위치에 있는 상기 연관된 밑에 놓인 커플링 게이트에 전기적으로 연결된다. 제1 위치들과 제2 위치들은 동일한 열에 있지 않다. 복수의 이격된 소거 게이트가 상기 행 방향으로 연장되는데, 각 소거 게이트는 제1 영역 위에 위치하되 그로부터 절연되고, 플로팅 게이트 및 커플링 게이트에 인접하되 그로부터 절연된다.
도 1은 종래 기술의 비-휘발성 메모리 셀의 단면도이다.
도 2는 커플링 게이트의 스트래핑을 구비한 메모리 셀의 어레이의 종래 기술의 상면도이다.
도 3은 커플링 게이트의 개선된 스트래핑을 구비한 메모리 셀의 어레이의 본 발명의 상면도이다.
도 3을 참조하면, 본 발명의 메모리 셀(10)의 어레이(100)의 상면도가 도시되어 있다. 각 메모리 셀(10)은 도 1에 도시된 바와 같으며, 상술되어 있다. 메모리 셀(10)은 커플링 게이트(26)의 스트래핑을 제외하고, 도 2에 도시되고 상술된 것과 같은 방식으로 연결된다. 따라서 제1 영역(14)과 그것과 연관된 제2 영역(16), 및 제1 영역과 제2 영역의 사이에 마련되는 채널 영역(18)에 의해 정의되는 메모리 셀(10) 각각이 열 방향으로 연장되도록, 복수의 메모리 셀(10)이 배열된다. 또한, 각 워드 라인(20)은 행 방향으로 연장되어, 다른 열에 있는 복수의 메모리 셀(10)을 연결시킨다. 추가로, 각 커플링 게이트(26)도 행 방향으로 연장되어, 다른 열에 있는 복수의 메모리 셀(10)을 연결시킨다. 또한, 소거 게이트(28)는 행 방향으로 연장되고, 각 열에 있는 한 쌍의 메모리 셀(10)에 의해 공유된다. 마지막으로, 제2 영역(16)은 행 방향으로 연장되어, 다른 열에 있는 복수의 메모리 셀(10)을 연결시킨다.
그러나 커플링 게이트(26)의 스트래핑은 하기와 같다. 스트랩은 금속 게이트 라인(도 3에는 도시되지 않았지만, 커플링 게이트(26) 위에 놓여 있음)으로 구성되는데, 이 금속 게이트 라인은 각 커플링 게이트(26) 위에 가로 놓이되, 그로부터 절연된다. 행 0에 대해서, 콘택트(52)는 열 라인(128)과 열 라인(384)에서, 또는 주기적으로 매 256 열마다(시작은 열 라인(128)에서 함)에서, 금속 게이트 라인을, 연관된 커플링 게이트 라인(26)에 전기적으로 연결시킨다. 행 1에 대해서, 콘택트(52)는 열 라인(256)과 열 라인(512)에서, 또는 주기적으로 매 256 열마다(시작은 열 라인(256)에서 함)에서, 금속 게이트 라인을, 연관된 커플링 게이트 라인(26)에 전기적으로 연결시킨다. 따라서 행 0과 행 1의 스트래핑이 동일한 주기성을 가짐에도 불구하고, 그것들은 128 열만큼 서로 오프셋된다. 또한, 행 2에 대해서, 스트래핑은 행 0에 대한 스트래핑, 즉 열 라인(128) 및 열 라인(384), 또는 주기적으로 매 256 열마다에서의 스트래핑과 동일하다. 행 3에 대해서 말하자면, 스트래핑은 행 1에 대한 스트래핑, 즉 열 라인(256) 및 열 라인(512), 또는 주기적으로 매 256 열마다에서의 스트래핑과 동일하다.
본 발명의 스트래핑이 갖는 이점은, 도 3을 참조함으로써 알 수 있다. 도 3으로부터 알 수 있는 것처럼, 스트랩되어 있는 콘택트(52)에 가장 근접한 특징(feature)은 거리(154)만큼 커플링 게이트(26)가 떨어져 있다는 것이다. 메모리 셀(10)이 더욱 작아짐(즉, 크기가 축소)에 따라, 종래 기술 어레이(50)의 콘택트들(52) 간의 거리(54)(도 2에 도시된 바와 같이)는 점점 더 짧아질 것이고, 이는 프로세스 마진 에러를 가져올 수 있다. 반대로, 콘택트들(52)의 위치를 엇갈리게(staggering)함으로써, 즉 그것들을 엇갈려 놓아, 콘택트들(52)이 동일한 열에 놓이지 않게 되어, 콘택트들(52) 간의 거리(154)와 가장 근접한 특징이 증대되어, 메모리 셀(10)이 작아짐에 따라, 프로세서 마진 에러를 위해 더 큰 공간이 제공되게 한다.
어레이(100)가 매 256 열마다 콘택트들(52)이 만들어진 제어 게이트(26)의 스트랩을 구비하는 것으로 설명되었지만, 콘택트들(52)의 주기성은 달라질 수 있다는 것에 주목해야 한다. 그러나 주기성이 증가되는 것, 즉 콘택트들(52) 간의 간격이 감소되는 것이 바람직하지만, 이것은 폴리실리콘 제어 게이트(26)에 공급되는 신호/전력의 저항력(resistivity)을 감소시키는 것에 유리하게 하기 때문에, 스트래핑의 주기성을 증가시키는 것에는 불이익이 있다. 특히, 스트랩 효율성(strap efficiency)은 하기와 같이 정의된다.
=(워드 라인에 평행한 폭 방향(width direction)에 있는 모든 스트랩에 의해 점유되는 면적)/(워드 라인에 평행한 폭 방향에 있는 비트 라인(bit line)들에 의해 점유되는 면적)× 100
예컨대, 70mm의 프로세싱 노드의 경우에는, 매 128 열마다 스트래핑이 있는 종래 기술의 어레이(50)의 스트래핑 효율성은, 15.52%가 되었다. 그러나 본 발명의 어레이(100)의 경우에는, 동일한 프로세싱 노드에서, 동일한 메모리 셀(10) 크기인 경우, 즉 매 256 열마다 스트래핑이 있을 때, 스트래핑 효율성도 15.52%가 되었다. 그러나 스트래핑의 주기성이 감소되었더라도, 커플링 게이트(26)의 저항력의 증가에 대한 허용 오차(tolerance)가 수용가능하다는 것이 또한 발견되었다. 이것은 커플링 게이트(28)가 판독 동안(플로팅 게이트(24) 상의 저장 상태를 보상(compensate)하기 위함) 및 프로그램 동안만 전압을 공급하도록 기능하고, 커플링 게이트(28)로 혹은 커플링 게이트(28)로부터 전류가 흐르지 않아야 하기 때문이다.
열 방향으로 서로 바로 인접해 있는 콘택트들 중 하나를 제거함으로써, 제어 게이트 스트랩의 상부(top) 및 저부(bottom) 사이에 더 많은 공간이 만들어져서, 이로 인해 워드 라인 폴리실리콘 에칭을 위한 프로세스 윈도우(process window)를 향상시킬 수 있다. 결과적으로 스트립 높이는 변하지만, 워드 라인 방향을 따르는 스트랩 폭이 변하지 않는다.
상기로부터, 프로세스 마진을 증가시키기 위해 개선된 커플링 게이트 스트래핑을 구비한 비-휘발성 메모리 셀의 어레이가 개시되었다는 것을 알 수 있다.

Claims (8)

  1. 상면(top surface)을 가진 제1 도전형(conductivity type)의 반도체 기판;
    상기 상면을 따라서 상기 기판에 마련되는 제2 도전형의 복수의 이격된 제2 영역― 각 제2 영역은 행 방향(row direction)으로 연장됨―;
    상기 상면을 따라서 상기 기판에 마련되는 상기 제2 도전형의 복수의 이격된 제1 영역―각 제1 영역은 상기 행 방향에 대해 수직인 열 방향(column direction)으로, 연관된 제2 영역으로부터 이격됨―;
    상기 열 방향으로 제1 영역과 그것이 연관된 제2 영역 사이에 마련되는 각 채널 영역으로 이루어진, 복수의 이격된 채널 영역―상기 채널 영역 각각은, 제1 부분과 제2 부분을 가짐―;
    상기 행 방향으로 연장되고, 복수의 채널 영역의 상기 제1 부분 위에 위치하되, 그로부터 절연된 각 워드 라인 게이트로 이루어진, 복수의 이격된 워드 라인 게이트―채널 영역의 제1 부분 각각은, 상기 제1 영역에 바로 인접해 있음―;
    상기 채널 영역의 상기 제2 부분 위에 위치하되, 그로부터 절연되는 각 플로팅 게이트로 이루어진, 복수의 이격된 플로팅 게이트;
    상기 행 방향으로 연장되고, 복수의 플로팅 게이트 위로 연장되되 그로부터 절연된 각 커플링 게이트로 이루어진, 복수의 이격된 커플링 게이트;
    상기 행 방향으로 연장되고, 커플링 게이트와 연관되며 그 위에 놓여 있는 각 금속 스트래핑 라인(metal strapping line)으로 이루어진, 복수의 이격된 금속 스트래핑 라인―제1 행에 있는 금속 스트래핑 라인은, 복수의 제1 위치에 있는 상기 연관된 밑에 놓인 커플링 게이트와 전기적으로 연결되고, 상기 제1 행에 바로 인접한 행에 있는 금속 스트래핑 라인은 복수의 제2 위치에 있는 상기 연관된 밑에 놓인 커플링 게이트에 전기적으로 연결되며, 상기 제1 위치들과 상기 제2 위치들은 동일한 열에 있지 않음―; 및
    상기 행 방향으로 연장되고, 제2 영역 위에 위치하되 그로부터 절연되고, 플로팅 게이트 및 커플링 게이트에 인접하되 그로부터 절연된 각 소거 게이트로 이루어진, 복수의 이격된 소거 게이트를 포함하는 비-휘발성 메모리 셀의 어레이.
  2. 청구항 1에 있어서,
    상기 각 소거 게이트는 인접 플로팅 게이트의 일 부분 위로 돌출(overhang)되어 있는 비-휘발성 메모리 셀의 어레이.
  3. 청구항 1에 있어서,
    상기 제1 위치들은 256 열씩 서로 이격되어 있고, 상기 제2 위치들은 256 열씩 서로 이격되어 있는 비-휘발성 메모리 셀의 어레이.
  4. 청구항 3에 있어서,
    상기 제1 위치들과 상기 제2 위치들 각각은, 128 열씩 서로 오프셋되어 있는 비-휘발성 메모리 셀의 어레이.
  5. 상면을 가진 제1 도전형의 반도체 기판;
    상기 상면을 따라서 상기 기판에 마련되는 제2 도전형의 복수의 이격된 제2 영역― 각 제2 영역은 행 방향으로 연장됨―;
    상기 상면을 따라서 상기 기판에 마련되는 상기 제2 도전형의 복수의 이격된 제1 영역―각 제1 영역은 상기 행 방향에 대해 수직인 열 방향으로, 연관된 제2 영역으로부터 이격됨―;
    상기 열 방향으로 제1 영역과 그것이 연관된 제2 영역 사이에 마련되는 각 채널 영역으로 이루어진, 복수의 이격된 채널 영역―상기 채널 영역 각각은, 제1 부분과 제2 부분을 가짐―;
    상기 행 방향으로 연장되고, 복수의 채널 영역의 상기 제1 부분 위에 위치하되, 그로부터 절연된 각 워드 라인 게이트로 이루어진, 복수의 이격된 워드 라인 게이트―채널 영역의 제1 부분 각각은, 상기 제1 영역에 바로 인접해 있음―;
    상기 채널 영역의 상기 제2 부분 위에 위치하되, 그로부터 절연되는 각 플로팅 게이트로 이루어진, 복수의 이격된 플로팅 게이트;
    상기 행 방향으로 연장되고, 복수의 플로팅 게이트 위로 연장되되 그로부터 절연된 각 커플링 게이트로 이루어진, 복수의 이격된 커플링 게이트;
    상기 행 방향으로 연장되고, 커플링 게이트와 연관되며 그 위에 놓여 있는 각 금속 스트래핑 라인으로 이루어진, 복수의 이격된 금속 스트래핑 라인―제1 교번 행(alternating row)들에 있는 각 금속 스트래핑 라인은, 복수의 제1 위치에 있는 상기 연관된 밑에 놓인 커플링 게이트와 전기적으로 연결되고, 상기 제1 교번 행들에 바로 인접한 제2 교번 행들에 있는 각 금속 스트래핑 라인은, 복수의 제2 위치에 있는 상기 연관된 밑에 놓인 커플링 게이트에 전기적으로 연결되며, 상기 제1 위치들과 상기 제2 위치들은 동일한 열에 있지 않음―; 및
    상기 행 방향으로 연장되고, 제2 영역 위에 위치하되 그로부터 절연되고, 플로팅 게이트 및 커플링 게이트에 인접하되 그로부터 절연된 각 소거 게이트로 이루어진, 복수의 이격된 소거 게이트를 포함하는 비-휘발성 메모리 셀의 어레이.
  6. 청구항 5에 있어서,
    상기 각 소거 게이트는 인접 플로팅 게이트의 일 부분 위로 돌출되어 있는 비-휘발성 메모리 셀의 어레이.
  7. 청구항 5에 있어서,
    상기 제1 위치들은 256 열씩 서로 이격되어 있고, 상기 제2 위치들은 256 열씩 서로 이격되어 있는 비-휘발성 메모리 셀의 어레이.
  8. 청구항 7에 있어서,
    상기 제1 위치들과 상기 제2 위치들 각각은, 128 열씩 서로 오프셋되어 있는 비-휘발성 메모리 셀의 어레이.
KR20147016400A 2011-11-17 2012-10-22 커플링 게이트의 개선된 스트래핑을 구비한 스플릿 게이트 비-휘발성 플로팅 게이트 메모리 셀의 어레이 KR101496110B1 (ko)

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