TWI483388B - 具有改良的耦合閘極搭接機構之分裂閘極非依電性浮動閘極記憶體胞元陣列 - Google Patents

具有改良的耦合閘極搭接機構之分裂閘極非依電性浮動閘極記憶體胞元陣列 Download PDF

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Description

具有改良的耦合閘極搭接機構之分裂閘極非依電性浮動閘極記憶體胞 元陣列
本發明係關於一種各胞元具有一浮動閘極與一耦合閘極的非依電性記憶體胞元陣列，以及一種用於耦合閘極之改良的搭接機構。
具有用來儲存電荷於其上之浮動閘極的非依電性記憶體胞元，於該技藝領域中廣為人知。參照圖1顯示的是習知技術之非依電性記憶體胞元10的剖面圖。記憶體胞元10包含諸如P型之第一傳導型的半導體基體12。在基體12表面上或其近處的是諸如N型之第二傳導型的第一區域14。與第一區域14分開的是亦為第二傳導型的第二區域16。於第一區域14與第二區域16之間的是通道區域18。由多晶矽所構成的字元線20配置在通道區域18之第一部分上方。字元線20藉由(二)氧化矽層22與通道區域18間隔。與字元線20緊鄰並且分隔的是一浮動閘極24，其也是由多晶矽構成，並且配置在通道區域18之第二區域上方。浮動閘極24藉由通常也是(二)氧化矽的另一絕緣層30與通道區域18分隔。也是由多晶矽構成的耦合閘極26被配置在浮動閘極24上方，並且由另一絕緣層32與之絕緣。在浮動閘極24的另一側，且與之分開的是抹除閘極28，其也是由多晶矽構成。抹除閘極28配置於第二區域16上方，並且與之絕緣。抹除閘極28也是緊鄰但分隔於耦合閘極26，並且是於耦合閘極26的另一側。抹除閘極28具有一 些微突伸在浮動閘極24上方。在記憶體胞元10的操作中，儲存於浮動閘極24之電荷(或是於浮動閘極24電荷的缺空)控制第一區域14與第二區域16之間的電流流動。在浮動閘極24具有電荷於其上之情況，浮動閘極24被規劃。在浮動閘極24沒有電荷於其上之情況，浮動閘極24被抹除。記憶體胞元10被完整揭露於USP 7,868,375與USP 6,747,310，其揭露內容整體以參考的方式併入本文。
記憶體胞元10運作如下。在規劃運作期間，當電荷儲存在浮動閘極24，呈現一脈衝形狀的第一正電壓施加至字元線20使得在字元線20下方的通道區域18之部分為具傳導性。也是呈現一脈衝形狀的第二正電壓被施加至耦合閘極26。也是呈現一脈衝形狀的第三電壓被施加至抹除閘極28。也是呈現一脈衝形狀的電壓差被施加在第一區域14與第二區域16之間。第一正電壓、第二正電壓、第三正電壓、及該電壓差皆實質上同時地施加，並且實質上同時地中止。來自第一區域14的電子被於第二區域16的正電壓吸引。當它們近於浮動閘極24，它們經歷電場的突然增加，其是由施加於耦合閘極26與抹除閘極28的電壓所造成，使得電荷被注入至浮動閘極24上。因此，經由熱電子注入機制而產生規劃。
在抹除運作期間，當電荷從浮動閘極24移除，一高正電壓會施加至抹除閘極28。接地電壓可以施加至耦合閘極26和/或字元線20。在浮動閘極24的電荷藉由穿隧通過浮動閘極24與抹除閘極28之間的絕緣層被吸引至抹除 閘極28。特別是，浮動閘極24可以形成有一面向抹除閘極28的尖端，從而促進從浮動閘極24經尖端以及經在浮動閘24與浮動閘24之間的絕緣層而至抹除閘極28上的福勒-諾得海(Fowler-Nordheim)穿隧作用。如USP 7,868,375與USP 6,747,310所揭露，具有在浮動閘極24側壁與浮動閘極24頂面之間的尖邊或尖端可能會是有益的，如此在抹除運作期間電子可以更容易地從浮動閘極24穿隧至抹除閘極28。
在讀取運作期間，一第一正電壓施加至字元線20 來導通於字元線20下方的通道區域18的部分。一第二正電壓施加至耦合閘極26。電壓差施加至第一區域14與第二區域16。如果浮動閘極24被規劃，亦即，浮動閘極24儲存電子，則施加至耦合閘極26的第二正電壓不能克服儲存在浮動閘極24的負電子，並且在浮動閘極24下方的通道區域18的部分維持是非傳導性的。因此，沒有電流或一最少電流量會在第一區域14與第二區域16之間流動。然而，如果浮動閘極24沒被規劃，亦即，浮動閘極24保持中性或者也許甚至儲存一些電洞，則施加至耦合閘極26的第二正電壓能夠使得浮動閘極24下方的通道區域18的部分是傳導性的。因此，電流會在第一區域14與第二區域16之間流動。
在習知技術中，記憶體胞元10以數個列及行排列 形成陣列50。參照圖2顯示的是習知技術之記憶體胞元10之陣列50的頂視圖。數個記憶體胞元10排列成使得每個 由一第一區域14及其相關聯的第二區域16以及其間的通道區域18所界定的記憶體胞元10，以行方向延伸。進一步地，每一字元線20以列方向延伸，連接不同行的數個記憶體胞元10。此外，每個耦合閘極26也以連接不同行的數個記憶體胞元10之列方向延伸。進一步，抹除閘極28以列的方向延伸並且由每行中的一對記憶體胞元10所共用。最後，第二區域16以連接不同行的數個記憶體胞元10之列方向延伸。
進一步，習知技術之陣列50中，耦合閘極26是 搭接的。該搭接由一金屬閘極線組成(未在圖2顯示，但位在耦合閘極26上方)，其覆蓋每個耦合閘極線26並且與之絕緣。週期性地，接點52電氣地連接金屬閘極線至相關聯的耦合閘極線26。在習知技術，如圖2顯示，為每列記憶體胞元10每128行做一接點52。接點52或搭接點的產生可以造成潛在的製程邊際問題。特別是，因為接點52位在相同位置(於行方向上，儘管在不同列)，接點52之最低分隔54減少了(該注意的是在抹除閘極28上並沒有被接點52侵入，因為它們在不同的面。)。在接點52間的最低分隔54的減少可造成製程邊際的減少，例如製程偏差的誤差邊際減少了。這會造成產量的降低。
所以，本發明的一目標是增加製程邊際。
於是，於本發明中，非依電性記憶體胞元陣列具有一具一頂面之第一傳導型半導體基體。數個間隔的第二 傳導型的第一區域係於該基體中沿著該頂面。每個第一區域於列方向上延伸。數個間隔的第二傳導型的第二區域係於該基體中沿著頂面。每個第二區域在垂直於列的方向之行方向上，與一相關聯的第一區域間隔。通道區域以行的方向界定於每個第二區域與其相關聯的第一區域之間。每個通道區域具有一第一部分與一第二部分。數個間隔的字元線閘極於列方向上延伸。每個字元線閘極位於通道區域的該第一部分上方且與其絕緣，而通道區域的各個第一部分緊鄰於該第二區域。數個間隔的浮動閘極位於該通道區域的該第二部分上方且與之絕緣。數個間隔的耦合閘極於列方向上延伸，而每個耦合閘極延伸於數個浮動閘極上方且與之絕緣。數個間隔的金屬搭接線於列方向上延伸，而每個金屬搭接線與一耦合閘極相關聯且覆蓋於該耦合閘極上方。一第一金屬搭接線係於第一列中在數個第一位置電氣連接至相關聯位在下方的耦合閘極。一第二金屬搭接線係於一與該第一列緊鄰之列中在數個第二位置電氣連接至相關聯位在下方的耦合閘極。該等第一位置與該等第二位置並不在同一行上。數個間隔的抹除閘極於列方向上延伸，而每個抹除閘極位於一第一區域上方且與之絕緣，以及鄰近於且絕緣於一浮動閘極與耦合閘極。
10‧‧‧記憶體胞元
12‧‧‧基體
13‧‧‧主入口點
14‧‧‧第一區域
16‧‧‧第二區域
18‧‧‧通道區域
20‧‧‧字元線
22‧‧‧(二)氧化矽層
24‧‧‧浮動閘極
26‧‧‧耦合閘極
28‧‧‧抹除閘極
30、32‧‧‧絕緣層
50、100‧‧‧陣列
52‧‧‧接點
54‧‧‧分隔
154‧‧‧距離
圖1是習知技術之非依電性記憶體胞元之剖面圖。
圖2是有耦合閘極搭接之非依電性記憶體胞元之 習知技術的頂視圖。
圖3是有改良的耦合閘極搭接之非依電性記憶體胞元之本發明的頂視圖。
參照圖3，顯示的是本發明之記憶體胞元10之一陣列100之頂視圖。每個記憶體胞元10係如同圖1中所顯示及如上文所描述。記憶體胞元10除了控制閘極26之搭接以外，係以如圖2所示且如上文所描述之相同方式連接。因此，數個記憶體胞元10排列係致使由一第區域14及其相關聯的第二區域16所界定之每個記憶體胞元10以及其間之通道區域18係於行方向上延伸。進一步地，每個字元線20以一連接不同行的數個記憶體胞元10之列方向延伸。此外，每個耦合閘極26也以連接不同行的數個記憶體胞元10之列方向延伸。並且，抹除閘極28以列的方向延伸，並且由各行中之一對記憶體胞元10共享。最後，第二區域16以連接不同行的數個記憶體胞元10之列方向延伸。
然而，耦合閘極26的搭接如下。該搭接由一金屬閘極線(未在圖3顯示，但位在耦合閘極26上方)組成，其覆蓋於每個耦合閘極26之線上方並且與之絕緣。關於列0，在行線128及在行線384，或者週期性每256行但始於行128，接點52電氣連接金屬閘極線至相關聯的耦合閘極26之線。關於列1，在行線256及在行線512，或者週期性每256行但始於行256，接點52電氣連接金屬閘極線至相關聯的耦合閘極256之線。因此，雖然列0及1的搭接具 有相同的週期性，但它們彼此偏移128行。進一步關於列2，搭接係與列0的搭接相同，或者在行線128及在行線384、或週期地每256行搭接。關於列3，搭接與列1的搭接相同，或者在行線256與在行線512、或週期地每256行搭接。
本發明搭接之優勢可以參考圖3而看出。如從圖 3所可見，被搭接的接點52的最接近形貌體是以距離154間隔的耦合閘極26。當記憶體胞元10進一步地縮放(例如尺寸縮小)，在習知技術陣列50(於圖2所顯示)的接點52之間的分隔54會變得更小，並可能導致製程邊際誤差。相對地，藉由錯開接點52的位置，亦即錯開它們使得它們不位於相同的行，接點52與最接近形貌體之間的距離154可變得更大，當記憶體胞元10被縮放，此容許製程邊際誤差的空間更大。
雖然陣列100已描述了每256行以接點52搭接控 制閘極26，該注意的是接點52的週期性可變化。然而，雖然週期性的增加是可欲的，亦即接點52之間的間隔減少，因為此利於降低供至多晶矽控制閘極26的信號/電力之電阻率，但是搭接週期性的增加存在不利的結果。特別是，搭接率定義為：(全部的搭接在平行於字元線之寬度方向上所佔的面積)/(位元線在平行於字元線之寬度方向上所佔的面積)×100。
對於一例如70 nm的處理節點，每128行搭接之 習知技術陣列50的搭接率定為15.52%。然而，本發明陣列100，以相同的處理節點，及有相同的記憶體胞元10的尺寸，亦即每256行搭接，該搭接率也定為15.52%。然而，亦被發現的是，即便搭接週期性已降低了，對耦合閘極28電阻率之增加的容忍度是可接受的。這是因為耦合閘極28只用來在讀取期間供應電壓(來補償在浮動閘極24之儲存狀態)以及在規劃期間供應電壓，並且沒有需要電流流入或流出耦合閘極28。
藉由移除在行方向上彼此緊鄰之接點中的一者，這在控制閘極搭接的頂部及底部之間產生了更多的空間，從而改善字元線多晶矽蝕刻之處理窗口。因此搭接高度改變，但沿著字元線方向的搭接寬度沒有改變。
從前述可以見到揭露了具有改良的耦合閘極搭接以增加製程邊際之非依電性記憶體胞元陣列。
14‧‧‧第一區域
16‧‧‧第二區域
20‧‧‧字元線
24‧‧‧浮動閘極
26‧‧‧耦合閘極
28‧‧‧抹除閘極
52‧‧‧接點
100‧‧‧陣列
154‧‧‧距離

Claims (8)

  1. 一種非依電性記憶體胞元陣列，其包含：一第一傳導型半導體基體，其具一頂面；數個間隔的第二傳導型第一區域，其於該第一傳導型半導體基體中沿著該頂面，每個第二傳導型第一區域於列方向上延伸；數個間隔的第二傳導型第二區域，其於該第一傳導型半導體基體中沿著該頂面，每個第二傳導型第二區域在垂直於該列方向之行方向上與一相關聯的第二傳導型第一區域間隔；數個間隔的通道區域，每個通道區域於該行方向上位在一第二傳導型第二區域與其相關聯的第二傳導型第一區域之間；該等通道區域各具有一第一部分與一第二部分；延伸於列方向上之數個間隔的字元線閘極，每個字元線閘極位於數個通道區域的該第一部分上方且與之絕緣，每個通道區域第一部分緊鄰於該第二傳導型第二區域；數個間隔的浮動閘極，每個浮動閘極位於該通道區域的該第二部分上方且與之絕緣；延伸於列方向上之數個間隔的耦合閘極，每個耦合閘極延伸於數個浮動閘極上方且與之絕緣；延伸於列方向上之數個間隔的金屬搭接線，每條金屬搭接線與一耦合閘極相關聯且覆蓋於其上，於一第一 列中之金屬搭接線在數個第一位置電氣連接至相關聯位在下方的該耦合閘極，以及於與該第一列緊鄰之一列中之金屬搭接線在數個第二位置電氣連接至相關聯位在下方的耦合閘極，該等第一位置與該等第二位置不在相同行上；以及於列方向上延伸之數個間隔的抹除閘極，每個抹除閘極位於一第二傳導型第一區域上方且與之絕緣，以及鄰近於且絕緣於一浮動閘極與一耦合閘極。
  2. 依據申請專利範圍第1項之陣列，其中每個抹除閘極突出於一鄰近的浮動閘極之一部分上方。
  3. 依據申請專利範圍第1項之陣列，其中該等第一位置彼此間隔256行，以及該等第二位置彼此間隔256行。
  4. 依據申請專利範圍第3項之陣列，其中每個該等第一位置與該等第二位置彼此偏移128行。
  5. 一種非依電性記憶體胞元陣列，其包含：一第一傳導型半導體基體，其具一頂面；數個間隔的第二傳導型第一區域，其於該第一傳導型半導體基體中沿著該頂面，每個第二傳導型第一區域於列方向上延伸；數個間隔的第二傳導型第二區域，其於該第一傳導型半導體基體中沿著該頂面，每個第二傳導型第二區域在垂直於該列方向之行方向上與一相關聯的第二傳導型第一區域間隔；數個間隔的通道區域，每個通道區域於該行方向上 位在一第二傳導型第二區域與其相關聯的第二傳導型第一區域之間；該等通道區域各具有一第一部分與一第二部分；延伸於列方向上之數個間隔的字元線閘極，每個字元線閘極位於數個通道區域的該第一部分上方且與之絕緣，每個通道區域第一部分緊鄰於該第二傳導型第二區域；數個間隔的浮動閘極，每個浮動閘極位於該通道區域的該第二部分上方且與之絕緣；延伸於列方向上之數個間隔的耦合閘極，每個耦合閘極延伸於數個浮動閘極上方且與之絕緣；延伸於列方向上之數個間隔的金屬搭接線，每條金屬搭接線與一耦合閘極相關聯且覆蓋於其上，於一第一交替列中之每條金屬搭接線在數個第一位置電氣連接至相關聯位在下方的該耦合閘極，以及在一緊鄰於該第一交替列之第二交替列中的每條金屬搭接線在數個第二位置電氣連接至相關聯位在下方的該耦合閘極，該等第一位置與該等第二位置不在相同行上；以及於列方向上延伸之數個間隔的抹除閘極，每個抹除閘極位於一第二傳導型第一區域上方且與之絕緣，以及鄰近於且絕緣於一浮動閘極與耦合閘極。
  6. 依據申請專利範圍第5項之陣列，其中每個抹除閘極突出於一鄰近的浮動閘極之一部分上方。
  7. 依據申請專利範圍第5項之陣列，其中該等第一位置彼 此間隔256行，以及該等第二位置彼此間隔256行。
  8. 依據申請專利範圍第7項之陣列，其中每個該等第一位置與該第等二位置彼此偏移128行。
TW101140510A 2011-11-17 2012-11-01 具有改良的耦合閘極搭接機構之分裂閘極非依電性浮動閘極記憶體胞元陣列 TWI483388B (zh)

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US13/299,320 US8513728B2 (en) 2011-11-17 2011-11-17 Array of split gate non-volatile floating gate memory cells having improved strapping of the coupling gates
PCT/US2012/061387 WO2013074250A2 (en) 2011-11-17 2012-10-22 An array of split gate non-volatile floating gate memory cells having improved strapping of the coupling gates

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