TWI503927B - 包含記憶體陣列的器件及其方法 - Google Patents

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Description

包含記憶體陣列的器件及其方法
本發明涉及電子器件，更具體地，涉及具有非揮發性記憶體的電子器件。
常規記憶體陣列包括多個單獨的記憶體單元。記憶體單元可被編程用於期望的邏輯或儲存狀態。當編程時，記憶體陣列的各單元將具有程式狀態，所述程式狀態在讀取操作過程中表示高或低信號(即，開或關)。具有單元的記憶體(當斷電時保持它們的編程狀態)稱為非揮發性記憶體。
非揮發性記憶體組織到由行和列組織的一種或多種非揮發性記憶體(NVM)陣列中。典型地，NVM陣列的行是指沿著字線，和陣列的列是指沿著位線，儘管取決於陣列的物理取向該定義是任意的。從NVM陣列讀取單個記憶體單元的方法可改變，並且可確定NVM體系結構。有兩種通常使用的NVM體系結構：NOR體系結構和NAND體系結構。在NVM體系結構中，字線能夠改變在特定行上的所有記憶體單元的開/關狀態。NVM陣列的特定記憶體單元的資訊可通過下列方式來確定：測量含有該記憶體單元的列(位元線)中的電流，該列稱為選擇的列，同時調節含有該記憶體單元的行的字線電勢，該行稱為選擇的行，該調節相對於其他行的字線電勢，所述其他行稱為未選擇的行。按照這種方式特定單元的導電性可通過流入或流出選擇的列中的電流來確定。
對於NOR體系結構，給定列內的記憶體單元並聯連接，使得電流可通過流入或流出列，如果給定列中的任意記憶體單元導電的話。對於NOR體系結構，未選擇的行的字線電勢被調節為限制電流流過和未選擇的行連接的記憶體單元，例如電流流入或流出列，不論它們的狀態，以允許選擇的行中的記憶體單元的狀態被檢測。
對於NAND記憶體體系結構，給定列內的記憶體單元串聯連接。因此，為了使電流導電通過列，給定列內的所有記憶體單元必須是導電的。為了檢查保持在NAND體系結構的特定記憶體單元內的資訊，未選擇的行的字線被設定為這樣的數值，使得未選擇的行的記憶體單元足夠導電，以對於一些特定選擇的行字線電勢，確定選擇的行中的記憶體單元的導電性。
揭示一種包括非揮發性記憶體(NVM)陣列的電子器件。
在附圖中，作為實例而非作為限制來圖示本發明。
本領域技術人員將瞭解，僅為了簡化及清楚起見來圖示諸圖中的元件，且其未必是按比例繪製。例如，諸圖中一些元件的尺寸可能相對於其他元件有所誇大以改良對本發明實施例的理解。
在一個實施例中，NVM陣列包括在NVM陣列的第一記憶體單元形成的位置處覆蓋基板的第一本體區域的第一閘極結構、和在NVM陣列的第二記憶體單元形成的位置處覆蓋基板的第二本體區域的第二閘極結構。第一本體區域在第一閘極結構和導電區域之間。第二本體區域在第二閘極結構和導電區域之間。導電區域是NVM陣列的位元線部分，其電連接相關於第一閘極結構的第一汲極結構和相關於第二閘極結構的第二汲極結構。根據另一實施例，NVM陣列包括第一和第二記憶體單元。第一記憶體單元的汲極結構和第二記憶體單元的汲極結構電連接位元線部分，並且第一記憶體單元的本體實體隔離第二記憶體單元的本體。包括NVM陣列的電子器件的各種實施例將參照圖1-25更好地理解。
術語「主表面」旨在意指基板的表面，記憶體陣列內的記憶體單元隨後由其形成。主表面可以是在形成任何結構之前基板的初始表面，或可以是形成記憶體陣列內的溝道或其他永久結構的表面。例如，記憶體陣列可至少部分形成在覆蓋基材的外延層內，並且外周區域(記憶體陣列外部)內的電子元件可由基材形成。在該例子中，主表面是指外延層的上表面而不是基材的初始表面。
術語「疊堆」旨在意指多個層或多個至少一層和至少一個結構，其中多個層或多個層和結構提供電子功能。例如，非揮發性記憶體疊堆可包括用於形成非揮發性記憶體單元的至少一部分的層。
如本文中所使用的，術語「包括，」「包括了，」「包含，」「含有，」「有，」「具有」或其任何變型意在覆蓋非排他性包含。例如，包括一系列元件的處理、方法、物品或者設備不必僅限於那些元件，而是可以包括沒有明確列出或者這種處理、方法、物品或設備固有的其他元件。而且，除非明確相對低表述，否則「或者」指的是包括或而不是排他性或。例如，條件A或B滿足以下條件中的任一情況：A為真(或存在)並且B為假(或者不存在)，A為假(或不存在)並且B為真(或存在)以及A和B均為真(或者存在)。
另外，為了清楚起見並且給出本文所述的實施例的範圍的一般意義，採用「一」或者「一個」的使用方式來描述「一」或者「一個」所指代的一個或更多個物品。因此，每當使用「一」或者「一個」時，該描述應當理解成包括一個或者至少一個，並且單數也包括多數個，除非明顯表示相反的意思。
除非另外限定，本文使用的所有技術和科技術語具有與本發明所屬技術領域普遍理解的相同含義。所有公開、專利申請、專利或本文提到的其他參考文獻的全部內容以引用方式併入於此。在發生衝突的情況下，包含定義的本說明書將會解決。另外，材料、方法和示例僅僅是示意性的而非意在限制。
本發明的其他特徵和優點將從以下詳細描述和權利要求中顯見。而且，就本文未地描述程度而言，關於特定材料、處理操作和電路的許多細節是慣用的並且可以在半導體和微電子技術領域的教科書或其他來源中得到。
圖1包括形成積體電路處的工件的一部分的剖視圖的表述。積體電路可以是獨立記憶體、微處理器、或包括記憶體的另外積體電路。在一個實施例中，NVM陣列形成為積體電路的至少一部分，包括在圖1所示的位置處的NVM陣列的一部分。
圖1示出基板10和保護層14。基板10可包括單晶半導體晶片、絕緣體上半導體(SOI)晶片、平板顯示器(例如，玻璃板上方的矽層)、或用於形成電子器件的其他基板。在圖1的特定實施例中，基板10包括單晶半導體晶片，並且示出包括層11、覆蓋層11的導電層12、和覆蓋導電層12的層13。
依照本文中公開的特定實施例，層11是p-摻雜的層。本領域技術人員將認識到，相對於其他實施例，層11還可以是n-摻雜的層，或可以是絕緣體層，例如具有SOI基板。
導電層12是這樣的導電層，其可包括基板10的金屬或高度摻雜的部分，NVM陣列的多個位線部分由其形成。依照本文中公開的特定實施例，導電層12摻雜n-型摻雜劑，即，層12被n-摻雜足夠濃度至電連接。例如，n-摻雜的層12可具有的摻雜濃度大於約1E17原子/cm**3。
層13是特定導電類型的摻雜的層。依照本文中公開的特定實施例，層13具有和導電層12相對的導電類型，因此是p-摻雜的層，其中NVM陣列的記憶體單元的各種本體區域形成。p-摻雜的層13的典型厚度在0.5 um至5 um的範圍內。
保護層14已經形成在基板10之上從而有助於與基板10集成的特徵的隨後形成。例如，保護層14可以是蝕刻停止層，拋光停止層等以及用於形成NVM陣列的各種技術的組合，並且可以保持位於周圍區域之上，例如，積體電路中沒有形成NVM陣列的積體電路，直到基本上完成NVM陣列的用戶形成為止。基板10的最上表面是主表面15，其中p-摻雜的層13接觸保護層14。保護層14可以是疊層，可包括氧化物、氮化物等以及包括氮氧化物的組合。儘管圖1未示出，但是各種其他特徵例如場隔離區域可以駐留在圖1的工件的周圍部分。
圖案化抗蝕層(未示出)形成在工件之上，如圖2所示其定義了將在基板10內形成溝道的位置。圖2包括工件在圖案化抗蝕層沒有保護的保護層14、層13和導電層12通過傳統技術去除從而形成暴露層11的部分的溝道的俯視圖的圖示。圖2圖示的溝道相對於工件的俯視圖包括水平溝道26-28，和溝道21-23。多個區域5表示受到圖案化抗蝕層保護的位置，其中保護層14，p-摻雜的層13，和導電層12的部分在形成垂直和水平溝道之後保留下來。每個區域5表示將形成包括多個記憶體單元的稱為NVM陣列段的NVM陣列的部分的位置。每個記憶體單元可以具有由區域5的水平尺寸所限定的溝道寬度，如本文進一步所圖示的。另外，每個NVM段將具有由導電層12形成的單個位元線部分。在相同列中的NVM段在NVM陣列完成時借助適合的有源和無源電路將連接到共同位元線。
用於形成溝道21-23，和26-27的技術可以包括分時各向異性蝕刻來產生圖3和圖4所示的基本垂直的溝道壁，圖3圖示了截面線3-3的圖2的工件剖視圖，圖4圖示了截面線4-4的圖2的工件剖視圖。如圖3所示，溝道21-23彼此間隔開，從主表面15延伸並且限定了區域5的側壁。溝道21-23通過n-摻雜的層12延伸到基本均勻的深度從而在彼此隔離的溝道之間形成相鄰區域，其中隨後將形成非揮發性記憶體單元列。在一個實施例中，每個溝道21-23底部由p-摻雜的層11限定。如果使用SOI基板，則每個溝道21-23的底部將由位於n-摻雜的層12下方並且相鄰接的絕緣體層來限定。
圖3圖示的形成溝道21的左側的區域5包括由保護層14形成的保護性區域141，由層13形成的p-摻雜區域131以及由層12形成的導電區域121。形成在溝道21與溝道22之間的區域5包括由保護層14形成的保護性區域142，由層13形成的p-摻雜區域132以及由層12形成的導電區域122。形成在溝道21與溝道22之間的區域5包括由保護層14形成的保護性區域142，由層13形成的p-摻雜區域132以及由層12形成的導電區域122。
工件的導電區域121-123通過垂直和水平溝道的形成沿橫向尺寸彼此物理隔離，並且在對應的區域5內形成位元線部分。另外，所圖示的導電區域彼此電絕緣。例如，導電區域122通過包括溝道22的溝道並且借助具有與導電區域122和123(n-摻雜)的相反導電類型(p-摻雜的)的層11與導電區域123電絕緣。
絕緣體區域形成在工件的溝道21-23中從而分別形成溝道隔離區域211，221和231，如圖5所示。絕緣體區域可以是填充溝道的絕緣體或者可以是與溝道排成一行的並且填充非-絕緣體例如多晶矽的絕緣體。可以使用傳統平整化技術來提供包括保護性區域141-143A的基本平坦的上表面。
如圖6所示，使用傳統技術暴露p-摻雜區域131-133去除工件的保護性區域141-143的材料，在形成上層的介電區域341-343之前使用傳統技術清潔p-摻雜區域131-133。介電區域341-343可以包括氧化物、並且將被用來形成用於NVM陣列的各個記憶體單元的閘極結構閘極介電部分。
電荷儲存區域形成在工件的介電區域341-343上層，如圖7的浮動閘極區域251-253所示。在其他實施例中，電荷儲存區域可以包括氮化物、納米晶體等及其組合。根據特定實施例，浮動閘極區域251-253可以是包含摻雜劑並且使用傳統技術被蝕刻的多晶矽，或者是通過摻雜注入步驟隨後沉積的多晶矽。在圖7的所示實施例中，浮動閘極區域251-253已經沿形成的陣列隊的垂直長度在一個方向形成。介電區域351-353已經形成在浮動閘極區域251-253之上。圖8圖示了沿圖2的截面線4-4的浮動閘極252的長度的圖7的工件剖視圖。本領域技術人員將會意識到在替代實施例中，介電層和電荷儲存層可以在形成保護層14之前形成在圖1的層13之上，從而在形成溝道21-22(圖3)時有助於形成浮動閘極區域251-253，在形成溝道21-22之後形成介電區域351-353。
導電層260和包括圖案化區域291-295的圖案化層例如光致抗蝕劑層形成在工件上方，如圖9-11所示。圖9包括工件的俯視圖，圖示了圖案化層的圖案化區域291-295與各種其他部件之間的空間關係，所述部分分別位於浮動閘極251-253上方的介電區域351-353，介電區域351-353沒有覆蓋的溝道隔離區域211，221和231(溝道隔離區域211-231)。注意，介電區域351-353的部分以及圖案化區域291-295下方的溝道隔離區域211-231由虛線所示。將使用圖案化區域291-295由導電層260形成導電區域作為字線和相關的控制閘極。由導電層260形成的字線將定義形成的NVM陣列的記憶體單元行。本領域技術人員意識到，在圖9中未示出圖10所示的導電層260，導電層260延伸跨過圖9的圖案化區域291-295與介電區域351-352之間的整個工件。
圖10是截面線10-10的圖9的工件剖視圖，並且圖示了導電層260上方的圖案化層的圖案化區域292。圖11圖示了圖9工件的截面線11-11所指示的位置的剖視圖並且包括圖案化層的圖案化區域291-293。在一個實施例中，導電層260是摻雜的多晶矽並且可以具有至少大約1E19原子/cm**3的摻雜劑。在另一實施例中，導電層260包括金屬。
通過去除導電層260的部分形成導電區域，所述部分沒有受到包括圖案化區域291-293的圖案化層的保護。各導電區域形成字線以及形成的用於記憶體單元的多個控制閘極。例如，圖12包括圖9-11的工件的俯視圖並且圖示了對應於由導電層260形成的字線的導電區域261-265。另外，圖12圖示了通過去除介電區域351-353的部分形成的閘極結構311-313，321-323，331-333，341-343和351-353，以及圖案化區域291-295沒有保護的浮動閘極區域251-252的位置。通過去除圖案化區域291-295沒有保護的介電區域341-343的部分來暴露對應於區域5(圖2)部分的有源區域。
圖13圖示了由於已經形成閘極結構312，322和332(閘極結構312-332)而去除導電層260，介電區域351-353，浮動閘極區域251-252以及保護性部件291-295沒有保護的介電區域341-343之後的圖11的工件剖視圖。閘極結構312包括由介電區域342形成的閘極介電3421，由浮動閘極區域252形成的浮動閘極2521，由介電區域352形成的閘極間介電3521，以及作為導電區域261的部分的控制閘極2612。閘極結構322包括由介電區域342形成的閘極介電3422，由浮動閘極區域252形成的浮動閘極2522，由介電區域352形成的閘極間介電3522，以及作為導電區域262的一部分的控制閘極2622。閘極結構332包括由介電區域342形成的閘極介電3423，由浮動閘極區域252形成的浮動閘極2523，由介電區域352形成的閘極間介電3523以及作為導電區域263的部分的控制閘極2632。
如上所注意，各個導電區域261-265實現對應的字線和用於記憶體單元行的多個導電閘極。例如，圖14圖示了對應於圖10剖視圖的圖12的工件的導電區域262的剖視圖，其中導電區域262形成字線，用於閘極結構321的導電閘極2621，用於閘極結構322的導電閘極2622以及用於閘極結構323的導電閘極2623。
參考圖15，已經去除圖案化區域291-293，並且可以是電阻材料的保護層411形成開口，暴露將要在汲極結構與導電區域122之間形成汲極結構和連接線的位置。依照本實施例，所暴露的位置被注入n-型摻雜劑以形成n-摻雜區域1321和n-摻雜區域1322。形成N-摻雜區域1321和1322以通過p-摻雜區域132延伸到導電區域122並且作為相鄰記憶體單元的共有汲極，並且作為掩埋互連將其對應的共有汲極電連接到作為掩埋的位元線部分工作的導電區域122。由於形成了n-摻雜區域1321，圖13的工件的p-型摻雜區域132在圖15的工件處被分成彼此實體隔離，即相互分隔開的p-型本體區域。例如，如圖15所示，本體區域1328和1329已經由p-摻雜區域132形成並且通過形成n-摻雜區域1321而彼此分隔開。
N-摻雜區域1321包括與閘極結構312和閘極結構322相關聯的共有的汲極結構，以及將共有的汲極結構電連接到導電區域122的掩埋互連區域。例如，摻雜區域1321借助具有相同導電類型(n-型)的兩個區域電連接到導電區域122。相反地，本體區域1328在本體區域的水準沒有電連接到本體區域1329，這是因為本體區域1329與本體區域1329之間的摻雜區域1321的導電類型與本體區域1328和1329的導電類型相反。摻雜區域1321可以具有大約1E15-1E21原子/cm**3的範圍，例如大約1E18-1E19原子/cm**3的範圍的摻雜濃度。摻雜區域1322包括與閘極結構332和相鄰的閘極結構(未示出n)相關聯的共有的汲極結構以及將共有的汲極結構電連接到導電區域122的掩埋互連區域。
從工件去除保護層411，如圖16所示，並且如圖案化層412所示在工件上方形成並圖案化另一保護層例如光致抗蝕劑層。圖案化層412暴露將要在源極區域與其對應的本體區域之間形成源極區域和連接線的位置。圖案化層412所暴露的位置被注入n-型摻雜劑從而形成n-摻雜區域例如圖17的n-摻雜區域1323和n-摻雜區域1324，可以形成輕摻雜的汲極(LDD)區域或源極區域。在圖16所示的實施例中，n-摻雜區域1323和1324是LDD區域並且在形成摻雜的汲極結構時可以具有大約1E15-1E19原子/cm**3，例如大約1E18原子/cm**3的摻雜劑濃度。
在形成摻雜區域1323和1324之後，去除掩模層412，並且可以在掩模或間隔物所限定的位置形成源極區域。圖17圖示了在形成由閘極結構312-332的相鄰側壁形成的側壁間隔物430之後的特定實施例。在圖17所示的實施例中，形成側壁間隔物430的材料包括有助於選擇性蝕刻本文將進一步討論的夾層介電質的氮化物或其他材料。可以基於閘極結構312與閘極結構322之間的間隔選擇側壁間隔物430在橫向尺寸的厚度。例如，選擇用來形成側壁間隔物430的層的厚度，使得在形成之後側壁間隔物430完全覆蓋共有的汲極結構1321和1322，而僅僅部分覆蓋形成源極區域的位置。由此，用來形成側壁間隔物430的層的厚度至少為閘極結構312與閘極結構322之間的距離的一半。如圖17中所示，已經選擇閘極結構322與閘極結構332之間的間隔從而在閘極結構的源極側上的側壁間隔物430之間保留一個開口，而在閘極結構的汲極側上的側壁間隔物之間沒有保留開口。
源極區域和矽化物區域形成在閘極結構322與閘極結構332之間的工件的暴露區域處，如圖18由源極區域1325和源極區域1326，以及矽化物區域441和矽化物區域442所示。形成區域1235獲得與閘極結構312相關聯的LDD區域13232，與閘極結構322相關聯的LDD區域13241以及與閘極結構332相關聯的LDD區域13242。源極區域1325和1326的摻雜劑濃度典型地在大約1E18原子/cm**3到2E19原子/cm**3的範圍內，例如大約1E19原子/cm**3。矽化物區域441和442由能夠與矽起反應的材料例如Ti，Ta，Co，W，Mo，Pt構成。
將各個記憶體單元的源極區域電連接到其本體區域的連接區域498和499形成在工件處，如圖19所示。連接區域498和499可以通過下列方式形成：在將本體區域1328電連接到矽化物區域441以及將本體區域1329電連接到矽化物區域442的源極區域的位置處注入p-型摻雜劑。形成連接區域498和499的位置可以由犧牲圖案化層例如電阻掩模(未示出)來限定，或者通過形成鄰接如側壁間隔物431所示的側壁間隔物430的另外側壁間隔物來限定。在形成側壁間隔物431之後，連接區域498和499通過下列方式形成：注入足夠量的p-型摻雜劑來補償源極和LDD區域的n-型摻雜劑濃度，從而形成具有大約為1E18原子/cm**3到9E19原子/cm**3的範圍例如大約7E18/cm**3的摻雜濃度的連接區域498和499。連接區域498獲得由摻雜區域1325形成的源極區域13251(未示出)和13252。連接區域499獲得由摻雜區域1326形成的源極區域13261(未示出)和13262。具有p-型導電類型的連接區域498和499與側壁間隔物431對齊，並且將各個記憶體單元的源極區域電連接到其本體區域。
圖20從俯視圖圖示了圖19的工件的部分，包括閘極結構322和323的導電區域262和263以及對應的側壁間隔物和連接區域的位置的部分。
層間介電層形成的工件上方，例如圖21的圖案化層450，其限定並隔離圖19的工件將要形成閘極結構的源極區域的觸點處的位置。圖案化層450可以包括絕緣材料。選擇圖案化層450和側壁431的材料，從而選擇性地蝕刻圖案化層，而不會明顯影響到側壁431。這允許觸點開口451和452在側壁結構431上終止，允許隨後形成的觸點，該觸點將源極側矽化物電連接到金屬互連結構上方，所述金屬互連結構由側壁結構431之間的空間限定。例如，參考圖21，圖案化層450終止於閘極結構322和332之間的側壁結構431從而產生在矽化物區域442之上由側壁間隔物431和圖案化層450兩者的側壁所限定的開口452。
本領域技術人員將意識到，可以使用各種不同方法形成源極與本體之間的連接區域。例如，在圖16的第一源極摻雜之後，可以形成源極側間隔物，該間隔物限定了在兩個記憶體單元之間要摻雜本體連接線擴散的位置。在注入本體連接線擴散之後，對源極側間隔物進行回蝕刻從而限定將要出現第二源極注入物的位置。以此方式，如果使用的話，本體連接線注入物與第二源極注入物與源極側間隔物對齊。
圖22圖示了使用傳統技術在開口451和452(圖18)內形成觸點453和454之後的工件。導線460形成在觸點453和454上方並且與其電接觸。在一個實施例中，在導線460之前形成觸點453和454，而導電層(未示出)形成在圖案化層450之上並且隨後在那基本上填充觸點開口。在另一實施例中，同時形成導線460以及觸點453和454作為雙嵌入處理的一部分。
在一個實施例(未示出)中，可以形成並圖案化另外的絕緣和導電層從而形成另外的互連層。在已經形成最後的互連層之後，在基板10之上形成鈍化層470，包括NVM陣列和週邊區域，如圖23所示。
圖24圖示了包括限定了四行三列NVM陣列的部分的記憶體單元321-323，331-333，341-343和351-353的NVM陣列的示意圖。共用共用本體區域的記憶體單元例如記憶體單元322和332由虛線框表示。每個記憶體單元具有連接到字線262-265之一的控制閘極電極，連接到導電區域121-123(位元線部分)之一的汲極電極以及連接到源極線461-463之一的源極電極/本體。導電區域121-123示出成虛線來指示如上所述的它們的掩埋特性。各個導電區域121-123連接到對應的位線521-523。在各個導電區域121-123及其對應的位元線之間僅需要一個電連接。本領域技術人員將理解，圖24所示的連接到導電區域121的各個記憶體單元某個區域5(圖2)相關聯，而同一列中的另外每個區域5也將具有連接到位線521的位元線部分。圖24所示的連接到導電區域122的各個記憶體單元與單個區域5(圖2)相關聯，而同一列中的另外每個區域5也將具有連接到位線522的位元線部分。圖24所示的連接到導電區域123的各個記憶體單元與單個區域5(圖2)相關聯，而同一列中的其他每個區域5也將具有連接到位線523的位元線部分。
圖25包括具有用於圖24所示的記憶體單元的典型操作電壓的表格。本領域技術人員將意識到，操作電壓可以從所列出的值改變，這是因為它們代表典型值。在標為Vcg262和Vcg263的列中的值分別對應於字線262和263處的電壓。在標為Vs461和Vs462的列中的值對應於源極線461和462處的電壓。在標記為Vd121和Vd122的列中的值對應於位線521和522處的電壓。標記為「擦除321/322(FN/Vt1)」的行包括使用Fowler-Nordheim隧道效應將記憶體單元321和322同時擦除到低電壓閾值所使用的操作電壓。標記為「Pgm 321(HCI/Vth)」的行包括使用熱載體注入將記憶體單元321編程到高電壓閾值所使用的操作電壓。標記為「擦除321/322(FN/Vth)」的行包括使用Fowler-Nordheim隧道效應將記憶體單元321和322同時擦除到高電壓閾值所使用的操作電壓。標記為「Pgm 321(FN/Vtl)」的行包括使用Fowler-Nordheim隧道效應將記憶體單元321編程到低電壓閾值所使用的操作電壓。標記為「讀取321-323」的行包括同時讀取給定工作線上的所有記憶體單元的操作電壓。電Vph典型地在12-20伏的範圍。電壓Vinh典型地在2-8伏的範圍。電壓Vread典型地在1-5伏的範圍。在標記為「Pgm 321(HCI/Vth)」的行中，使用電壓Vd122用於將由HCI編程的記憶體單元的源極線盒汲極線從而指示在大約相同的電壓下保持的源極和汲極線。在標記為「讀取321-323」的行中，使用大於Vs461的電壓來指示讀出的行的汲極線保持在比源極線高的電壓。
本領域技術人員將認識到，在程式或擦除操作期間可以把各個源極線驅動到不同的電壓從而改變速率，在該速率下修改各個記憶體單元的電壓閾值。另外，本領域技術人員將意識到，在讀取操作期間沿位元線部分的電壓降不會明顯影響到記憶體單元的讀取間隙。在陣列段的記憶體單元的源極/本體區域沿記憶體陣列段中的共用源極線段電連接的實現方式中，尤其如果共用源極線段沿長度經歷電壓降的情況下，這是有利的。
許多不同方面和實施例是可能的。以下描述了那些方面和實施例中的一些。在閱讀本說明書之後，本領域技術人員意識到，那些方面和實施例僅僅是示意性的而不是限制本發明的範圍。
在第一方面，形成電子器件的處理可以包括提供包括導電區域的基板。該處理還可以包括在形成非揮發性記憶體陣列的第一記憶體單元的位置處、在第一本體區域上方形成第一閘極結構，其中第一本體區域在第一閘極結構和導電區域之間。該方法還可包括在形成非揮發性記憶體陣列的第二記憶體單元的位置處、在第二本體區域上方形成第二閘極結構，其中第二本體區域位於第二閘極結構與導電區域之間。該處理可以進一步包括形成在導電區域上方並電連接導電區域的第一汲極結構，第一汲極結構與第一閘極結構相關聯。該處理還可以包括形成在導電區域上方並且電連接導電區域的第二汲極結構，第二汲極結構與第二閘極結構相關聯。
在第一方面的實施例中，第一和第二汲極結構可包括共有的汲極結構。在第一方面的另一實施例中，第一和第二汲極結構可以彼此分隔開。在第一方面的另一實施例中，導電區域，第一汲極結構和第二汲極結構可以具有第一導電類型，而第一本體區域和第二本體區域可以具有與第一導電類型相反的第二導電類型。在第一方面的另一實施例中，第一導電類型的第一區域可以彼此電連接到第一汲極結構與導電區域。
在第一方面的另一實施例中，第二本體區域可以與第一本體區域實體隔離，並且該處理可以進一步包括形成在導線區域上方並且電連接到第一本體區域的第一源極區域，第一源極區域與第一閘極結構相關聯，並且形成在導電區域上方並且電連接到第二本體區域的第二源極區域，第二源極區域與第二閘極結構相關聯。在特定實施例的另外實施例中，第一本體區域和第二本體區域可以具有第二導電類型並且鄰接導電區域，而第二導電類型可以與第一導電類型相反。
在第一方面的另一實施例中，導電區域可以是第一導電區域，並且基板還可以包括從俯視圖觀看時通過絕緣體區域與第一導電區域分隔開的第二導電區域，並且該處理還可以包括在形成非揮發性記憶體陣列的第三記憶體單元位置處、在第三本體區域上方形成第三閘極結構，其中第三本體區域可以位於第三閘極結構與第二導電區域之間。該特定實施例的處理還可以包括在形成非揮發性記憶體陣列的第四記憶體單元的位置處、在第四本體區域上方形成第四閘極結構，其中第四本體區域位於第四閘極結構與第二導電區域之間。該特定實施例的處理還可以包括形成在第二導電區域上方並且電連接到第二導電區域的第三汲極結構，第三汲極結構與第三閘極結構相關聯。該特定實施例的處理還包括包括形成在第二導電區域上方並且電連接到第二導電區域的第四汲極結構，第四汲極結構與第四閘極結構相關聯。該特定實施例的進一步實施例可以包括具有第一導電類型的第一導電區域和第二導電區域，以及基板包括第一導電區域和第二導電區域下方的並且與其鄰接的第二導電類型的第一區域，第一導電類型與第二導電類型相反。該另外的實施例的實施例可以包括從基板的主表面延伸並且鄰接第一區域的絕緣體區域。
在第二方面中，形成電子器件的處理可以包括形成包括本體區域的第一記憶體單元以及電連接到非揮發性記憶體陣列的位元線部分的汲極結構。該處理還可以包括形成包括與第一記憶體單元的本體區域實體隔離的本體區域的第二記憶體單元，以及電連接到位線部分的汲極結構。
在第二方面的實施例中，第一記憶體單元的本體區域具有第一導電類型，並且形成第一記憶體單元可以進一步包括形成電連接到第一記憶體單元的本體區域的源極區域，其中源極區域具有與第一導電類型相反的第二導電類型。
在第二方面的另一實施例中，第一記憶體單元的本體區域和第二記憶體單元的本體區域可以具有第一導電類型。第二方面的本實施例還可以進一步包括形成從俯視圖觀看位於第一記憶體單元的本體區域和第二記憶體單元的本體區域之間並且與其鄰接的第二導電類型的區域。
第二方面的另一實施例可以包括形成包括第二記憶體單元的本體區域和電連接位元線部分的汲極結構的第三記憶體單元。
第二方面的另一實施例可以包括在形成第一記憶體單元之前提供包括位元線部分的基板。
在第二方面的另一實施例中，第一記憶體單元可包括閘極結構，其中第一記憶體單元的本體區域在閘極結構和位元線部分之間。
在第二方面的另一實施例中，第一記憶體單元包括閘極結構，其中第一記憶體單元的本體區域在閘極結構和位元線部分之間。
在第二方面的另一實施例中，第一記憶體單元和第二記憶體單元的汲極結構可包括在共有的汲極結構。
在第三方面，電子器件可以包括基板，該基板包括基板主表面下方的導電區域。電子器件還可包括非揮發性記憶體陣列的第一記憶體單元，包括本體區域、閘極結構、源極區域和汲極結構，閘極結構包括閘極介電和電荷儲存區域，其中汲極結構位於導電區域上方並且電連接到導電區域，而本體區域位於閘極結構和導電區域之間。電子器件還可以包括非揮發性記憶體陣列的第二記憶體單元，包括本體區域，閘極結構，源極區域，和汲極結構，閘極結構包括閘極介電和電荷儲存區域，其中汲極結構位於導電區域上方並且電連接到導電區域，而本體區域位於閘極結構與導電區域之間。
第三方面的實施例還可以包括圍繞第一記憶體單元的本體區域的絕緣區域，其將第一記憶體單元的本體區域和第二記憶體單元的本體區域實體隔離，其中絕緣區域包括連接區域，其將第一記憶體單元的汲極結構和第二記憶體單元的汲極結構電連接到導電區域。
第三方面的另一實施例可以包括共有的汲極結構，其包括第一記憶體單元的汲極結構以及第二記憶體單元的汲極結構。
第三方面的另外實施例可以包括彼此電連接的第一記憶體單元的源極區域和第一記憶體單元的本體區域，第二記憶體單元的源極區域和第二記憶體單元的本體區域彼此電連接，而第一記憶體單元的本體區域與第二記憶體單元的本體區域實體隔離。第三方面的該特定實施例可以進一步包括導電區域上方並且鄰接導電區域的第一記憶體單元的本體區域，導電區域上方並且鄰接導電區域的第二記憶體單元的本體區域，第一和第二記憶體單元的本體區域具有第一導電類型，而導電區域具有與第一導電類型相反的第二導電類型。
在第四方面，電子器件可以包括非揮發性記憶體陣列的第一記憶體單元，包括體區域，閘極結構，源極區域，和汲極結構。電子器件還可以包括非揮發性記憶體陣列的第二記憶體單元，包括與第一記憶體單元的本體區域的實體隔離的本體區域，閘極結構，源極區域，和汲極結構。電子器件還可以包括電連接到第一記憶體單元的汲極結構和第二記憶體單元的汲極結構的位元線部分。
在第四方面的一個實施例中，第一記憶體單元的源極區域和第一記憶體單元的本體區域可以電連接，而第二記憶體單元的源極區域和第二記憶體單元的本體區域可以彼此電連接。
在第四方面的另外實施例中，電子器件進一步包括電連接到第一記憶體單元的汲極結構和第二記憶體單元的汲極結構的第一導電類型的連接區域，第一記憶體單元的本體區域和第二記憶體單元的本體區域具有與第一導電類型相反的第二導電類型，第一記憶體單元的本體區域鄰接連接區域，而第二記憶體單元的本體區域鄰接連接區域。
已經相對於NVM陣列，其記憶體單元，位元線和字線描述了許多細節。在閱讀本說明書之後，本領域技術人員意識到，行和列方位可以顛倒。記憶體單元及其相關位元線、閘極線或其任一組合之間沿一行或多行的電連接可以改變成一列或多列。類似地，記憶體單元及其相關位元線、閘極線或其任一組合之間沿一列或多列的電連接可以改變成一行或多行。另外，應當理解，可以使用上述各種區域和層的相反導向類型實現基於m溝道的記憶體單元的NVM陣列。
本文描述的實施例在形成NVM陣列或其一部分方面是有利的。許多不同方面和實施例是可能的。以下描述了那些方面和實施例中的一些。在閱讀本說明書之後，本領域技術人員意識到，那些方面和實施例僅僅是示意性的而不是限制本發明的範圍。
注意，並非在通常描述或示例中所述的所有活動都是必須的，特定活動的一部分可能不需要，而且除了那些描述的之外還可以執行一個或多個另外的活動。此外，所列出的活動的順序不必按照它們執行的順序。在閱讀本說明書之後，本領域技術人員將確定可用於它們特定需要或希望的那些活動。例如，參考圖13，本領域技術人員意識到，儘管已經去除了介電區域341-343，但是在其他實施例中，還可以使用介電區域341-343作為蝕刻停止層並且在圖13中保留下來。
已經參照一個或多個特定實施例描述了任何一個或多個益處、一個或多個其他優勢、解決一個或多個問題的一個或多個方案，或者其組合。然而，(多個)益處、(多個)優勢、(多個)問題的(多個)解決方案或者可以帶來益處、優勢或解決方案或者變得更加明顯的的任何(多個)元件不應當被理解為是關鍵性的，或者任何或全部權利要求的關鍵特徵或元件。
上述公開的主題應當認為是示意性的，而非限制性的，並且所附權利要求意在涵蓋落入本發明的範圍內的所有這些改變、改進或其他實施例。由此，為了最大程度地獲得法律允許，本發明的範圍將由所附權利要求及其等同物的允許的最寬泛解釋來確定，並且不應當限制於或限於前述具體描述。
5．．．區域
10．．．基板
11．．．覆蓋層
12．．．導電層
13．．．p-摻雜的層
14．．．保護層
15．．．主表面
21．．．溝道
22．．．溝道
23．．．溝道
26．．．溝道
27．．．溝道
28．．．溝道
122．．．導電區域
121．．．導電區域
122．．．導電區域
123．．．導電區域
131．．．p-摻雜區域
132．．．p-摻雜區域
133．．．p-摻雜區域
141．．．保護性區域
142．．．保護性區域
143．．．保護性區域
211．．．溝道隔離區域
221．．．溝道隔離區域
231．．．溝道隔離區域
251．．．浮動閘極
252．．．浮動閘極
253．．．浮動閘極
260．．．導電層
261．．．導電區域
262．．．導電區域
263．．．導電區域
264．．．導電區域
265．．．導電區域
291．．．圖案化區域
292．．．圖案化區域
293．．．圖案化區域
294．．．圖案化區域
295．．．圖案化區域
311．．．閘極結構
312．．．閘極結構
313．．．閘極結構
321．．．閘極結構
322．．．閘極結構
323．．．閘極結構
331．．．閘極結構
332．．．閘極結構
333．．．閘極結構
341．．．介電區域
342．．．介電區域
343．．．介電區域
351．．．介電區域
352．．．介電區域
353．．．介電區域
411．．．保護層
412．．．圖案化層
430．．．側壁間隔物
431．．．側壁間隔物
441．．．矽化物區域
442．．．矽化物區域
450．．．圖案化層
451．．．觸點開口
452．．．觸點開口
453．．．觸點
454．．．觸點
460．．．導線
461．．．源極線
462．．．源極線
463．．．源極線
470．．．鈍化層
498．．．連接區域
499．．．連接區域
521．．．位線
522．．．位線
523．．．位線
1321．．．n-摻雜區域
1322．．．n-摻雜區域
1323．．．n-摻雜區域
1324．．．n-摻雜區域
1325．．．源極區域
1326．．．源極區域
1328．．．本體區域
1329．．．本體區域
2521．．．浮動閘極
2522．．．浮動閘極
2523．．．浮動閘極
2612．．．控制閘極
2621．．．導電閘極
2622．．．控制閘極
2623．．．導電閘極
2632．．．控制閘極
3421．．．閘極介電
3422．．．閘極介電
3423．．．閘極介電
3521．．．閘極間介電
3522．．．閘極間介電
3523．．．閘極間介電
13232．．．LDD區域
13241．．．LDD區域
13242．．．LDD區域
13252．．．源極區域
13261．．．源極區域
13262．．．源極區域
圖1包括依照本發明的特定實施例的工件在形成保護層後的圖示。
圖2至圖4包括依照本發明的特定實施例的圖1的工件在形成溝道後的俯視圖及剖視圖的圖示。
圖5包括依照本發明的特定實施例的圖3的工件在已用絕緣材料填充溝道後的剖視圖的圖示。
圖6至圖8包括依照本發明的特定實施例的圖5的工件在形成浮動閘極結構後的剖視圖的圖示。
圖9至圖11包括依照本發明的特定實施例的圖7的工件在形成導電層及圖案化層後的俯視圖及剖視圖的圖示。
圖12至圖14包括依照本發明的特定實施例的圖10的工件在形成井區後的俯視圖及剖視圖的圖示。
圖15包括依照本發明的特定實施例的圖13的工件在形成摻雜區域後的剖視圖的圖示。
圖16包括依照本發明的特定實施例的圖15的工件在形成摻雜區域後的剖視圖的圖示。
圖17包括依照本發明的特定實施例的圖16的工件在形成源極區域及側壁間隔物後的剖視圖的圖示。
圖18包括依照本發明的特定實施例的圖17的工件在形成摻雜區域後的剖視圖的圖示。
圖19包括依照本發明的特定實施例的圖18的工件在形成連接區域後的剖視圖的圖示。
圖20包括依照本發明的特定實施例的包括圖19的截面位置的工件一部分的俯視圖的圖示。
圖21包括依照本發明的特定實施例的圖19的工件在形成夾層介電質後的剖視圖的圖示。
圖22包括依照本發明的特定實施例的圖21的工件在形成導電觸點後的剖視圖的圖示。
圖23包括依照本發明的特定實施例的圖22的工件在形成鈍化層後的剖視圖的圖示。
圖24包括依照本發明的特定實施例的記憶體陣列的一部分的示意性圖示。
圖25包括依照本發明的特定實施例的列出操作電壓的表格的圖示。
122．．．導電區域
312．．．閘極結構
322．．．閘極結構
332．．．閘極結構
430．．．側壁間隔物
431．．．側壁間隔物
442．．．矽化物區域
450．．．圖案化層
451．．．觸點開口
452．．．觸點開口
453．．．觸點
454．．．觸點
460．．．導線
498．．．連接區域
499．．．連接區域
1321．．．n-摻雜區域
1322．．．n-摻雜區域
1328．．．本體區域
1329．．．本體區域
2521．．．浮動閘極
2522．．．浮動閘極
2523．．．浮動閘極
2612．．．控制閘極
2622．．．控制閘極
2632．．．控制閘極
13232．．．LDD區域
13241．．．LDD區域
13242．．．LDD區域
13252．．．源極區域
13261．．．源極區域
13262．．．源極區域

Claims (20)

  1. 一種形成一電子器件之方法，該方法包括：提供包含一導電區域之一基板，所述導電區域在所述基板之一主要表面之下且與所述基板之所述主要表面分隔開；在形成一非揮發性記憶體陣列之一第一記憶體單元之一位置處，形成上覆一第一本體區域之一第一閘極結構，其中所述第一本體區域在所述第一閘極結構與所述導電區域之間，且所述第一本體區域上覆所述導電區域；在形成所述非揮發性記憶體陣列之一第二記憶體單元之一位置處，形成上覆一第二本體區域之一第二閘極結構，其中所述第二本體區域在所述第二閘極結構與所述導電區域之間，且所述第二本體區域上覆所述導電區域；及形成在所述導電區域之上且電連接至所述導電區域之一第一汲極區域及一第二汲極區域，其中所述第一汲極區域係所述第一記憶體單元之部分且所述第二汲極區域係所述第二記憶體單元之部分，其中所述第一汲極區域及所述第二汲極區域與所述導電區域之一結合係所述第一記憶體單元及所述第二記憶體單元之一共用汲極區域之一部分。
  2. 如請求項1之方法，其進一步包含在所述導電區域之上形成一第一源極區域及一第二源極區域，其中所述第一 源極區域係所述第一記憶體單元之部分，且所述第二源極區域係所述第二記憶體單元之部分，其中所述第一源極區域及所述第二源極區域電連接至相同之一源極線且互相分隔開，且所述第一源極區域係與所述第二源極區域最近之一源極區域。
  3. 如請求項1之方法，其中所述第一汲極區域與所述第二汲極區域彼此分隔開。
  4. 如請求項1之方法，其中所述導電區域、所述第一汲極區域、及所述第二汲極區域具有一第一導電類型，且所述第一本體區域及所述第二本體區域具有與所述第一導電類型相反之一第二導電類型。
  5. 如請求項1之方法，其中所述第一汲極區域鄰接所述導電區域。
  6. 如請求項1之方法，其中所述第一記憶體單元及所述第二記憶體單元之每一者包括一平面電晶體。
  7. 如請求項1之方法，其中所述導電區域具有一第一導電類型，所述第一本體區域及所述第二本體區域具有一第二導電類型且鄰接所述導電區域，且所述第二導電類型與所述第一導電類型相反。
  8. 如請求項1之方法，其中所述導電區域為一第一導電區域，且所述基板進一步包含一第二導電區域，自一俯視圖檢視時，所述第二導電區域藉由一絕緣體區域與所述第一導電區域分隔開，該方法進一步包括：在形成所述非揮發性記憶體陣列之一第三記憶體單元 之一位置處，形成上覆一第三本體區域之一第三閘極結構，其中所述第三本體區域在所述第三閘極結構與所述第二導電區域之間；在形成所述非揮發性記憶體陣列之一第四記憶體單元之一位置處，形成上覆一第四本體區域之一第四閘極結構，其中所述第四本體區域在所述第四閘極結構與所述第二導電區域之間；形成上覆所述第二導電區域且電連接至所述第二導電區域之一第三汲極區域，所述第三汲極區域與所述第三閘極結構相關聯；及形成上覆所述第二導電區域且電連接至所述第二導電區域之一第四汲極區域，所述第四汲極區域與所述第四閘極結構相關聯。
  9. 如請求項8之方法，其中所述絕緣體區域自所述基板之所述主要表面延伸、鄰接所述第一導電區域、且將所述第一導電區域與另一位元線區段之另一導電區域電絕緣。
  10. 如請求項1之方法，其中所述共用汲極區域僅為非揮發性記憶體陣列區段之記憶體單元所共用。
  11. 一種形成一電子器件之方法，該方法包括：提供一基板，所述基板包含在所述基板之一主要表面之下且與所述基板之所述主要表面分隔開之一導電區域；形成一第一記憶體單元，所述第一記憶體單元包含一 本體區域及電連接至一非揮發性記憶體陣列之一位元線區段之一汲極區域；及形成一第二記憶體單元，所述第二記憶體單元包含一本體區域及電連接至所述位元線區段之一汲極區域，其中：所述第一記憶體單元及所述第二記憶體單元之所述汲極區域互相分隔開；且所述位元線區段包含所述導電區域。
  12. 如請求項11之方法，其中所述第一記憶體單元之所述本體區域具有一第一導電類型，且形成所述第一記憶體單元進一步包含形成電連接至所述第一記憶體單元之所述本體區域之一源極區域，其中所述源極區域具有與所述第一導電類型相反之一第二導電類型。
  13. 如請求項11之方法，其中所述第一記憶體單元之所述本體區域及所述第二記憶體單元之所述本體區域具有一第一導電類型，所述方法進一步包括：自一俯視視野檢視時，在所述第一記憶體單元之所述本體區域及所述第二記憶體單元之所述本體區域之間且鄰接所述第一記憶體單元之所述本體區域及所述第二記憶體單元之所述本體區域形成一第二導電類型之一區域。
  14. 如請求項11之方法，其進一步包括：形成一第三記憶體單元，其包含所述第二記憶體單元之所述主體區域以及電連接至所述位元線區段之一汲極 區域。
  15. 如請求項11之方法，其中：形成所述第一記憶體單元包括形成包含一源極區域之所述第一記憶體單元；形成所述第二記憶體單元包括形成包含一第二源極區域之所述第二記憶體單元，所述第二源極區域與所述第一記憶體單元之所述源極區域分隔開；所述方法進一步包括形成一連接區域(tie region)，其中所述連接區域位於所述第一記憶體單元及所述第二記憶體單元之所述源極區域之間且鄰接所述第一記憶體單元及所述第二記憶體單元之所述源極區域。
  16. 如請求項11之方法，其進一步包括形成一第三記憶體單元，所述第三記憶體單元包括一本體區域及電連接至一非揮發性記憶體陣列之一不同之位元線區段之一汲極區域，其中：所述不同之位元線區段包含一不同之導電區域，所述不同之導電區域與所述基板之所述主要表面分隔開且位於所述基板之所述主要表面之下；配置於所述位元線區段之間之一絕緣體；且所述第一記憶體單元及所述第三記憶體單元電連接至一相同之字線。
  17. 如請求項11之方法，其中所述第一記憶體單元及所述第二記憶體單元之所述汲極區域係包含在一共有汲極區域處。
  18. 一種電子器件，其包括：一基板，所述基板包含與所述基板之一主要表面分隔開且位於所述基板之所述主要表面下之一導電區域；一非揮發性記憶體陣列之一第一記憶體單元，所述第一記憶體單元包含一第一平面電晶體，所述第一平面電晶體包含一本體區域、一閘極結構、一源極區域及一汲極區域，其中所述閘極結構包含一閘極介電質及一電荷儲存區域，其中所述汲極區域上覆所述導電區域且電連接至所述導電區域，且所述本體區域在所述閘極結構與所述導電區域之間；及所述非揮發性記憶體陣列之一第二記憶體單元，所述第二記憶體單元包含一第二平面電晶體，所述第二平面電晶體包含一本體區域、一閘極結構、一源極區域及一汲極區域，其中所述閘極結構包含一閘極介電質及一電荷儲存區域，其中所述汲極區域上覆所述導電區域且電連接至所述導電區域，且所述本體區域在所述閘極結構與所述導電區域之間，其中一導電線上覆所述第一平面電晶體及所述第二平面電晶體之所述源極區域及所述閘極結構，其中所述導電線電連接所述第一記憶體單元及所述第二記憶體單元之所述源極區域。
  19. 如請求項18之電子器件，其進一步包括：一非揮發性記憶體陣列之一第三記憶體單元，其包含一第三平面電晶體，所述第三平面電晶體包含一本體區 域、一閘極結構、一源極區域及一汲極區域，其中所述閘極結構包含一閘極介電質及一電荷儲存區域；及圍繞所述第一記憶體單元之所述本體區域之一絕緣區域，所述絕緣區域使所述第一記憶體單元之所述本體區域與所述第三記憶體單元之所述本體區域實體隔離，其中所述第一記憶體單元及所述第三記憶體單元之所述源極區域電連接至不同之源極線。
  20. 如請求項18之電子器件，其進一步包括位於所述第一記憶體單元及所述第二記憶體單元之所述源極區域之間之一連接區域(tie region)，其中所述第一記憶體單元及所述第二記憶體單元之所述連接區域、源極區域、及本體區域係互相電連接。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9741726B2 (en) 2014-12-05 2017-08-22 Semiconductor Components Industries, Llc Non-volatile memory cell and method of manufacture
US10141323B2 (en) * 2016-01-04 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory and method of manufacturing the same
US10446546B2 (en) 2016-11-17 2019-10-15 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structures and methods of forming the same
US20230267981A1 (en) * 2022-02-22 2023-08-24 Sandisk Technologies Llc Cross-point array ihold read margin improvement

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6548848B2 (en) * 2001-03-15 2003-04-15 Kabushiki Kaisha Toshiba Semiconductor memory device
US6819590B2 (en) * 2001-03-30 2004-11-16 Kabushiki Kaisha Toshiba Semiconductor memory
US20070138576A1 (en) * 2005-12-19 2007-06-21 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory and method for manufacturing a non-volatile semiconductor memory

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3273582B2 (ja) * 1994-05-13 2002-04-08 キヤノン株式会社 記憶装置
JP2000057685A (ja) 1998-08-11 2000-02-25 Nec Yamagata Ltd ディスクドライブ装置
US6844588B2 (en) 2001-12-19 2005-01-18 Freescale Semiconductor, Inc. Non-volatile memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6548848B2 (en) * 2001-03-15 2003-04-15 Kabushiki Kaisha Toshiba Semiconductor memory device
US6819590B2 (en) * 2001-03-30 2004-11-16 Kabushiki Kaisha Toshiba Semiconductor memory
US20070138576A1 (en) * 2005-12-19 2007-06-21 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory and method for manufacturing a non-volatile semiconductor memory

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