JP2007335750A - 半導体記憶装置 - Google Patents

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Abstract

【課題】近接セル間干渉の影響を低減した半導体記憶装置を提供する。
【解決手段】シリコン基板４上に第一の絶縁膜５ａを介して面方向に所定間隔で形成された浮遊ゲート６ａ層と、当該浮遊ゲート６ａ層上に第二の絶縁膜９を介して形成された制御ゲート１０ａ層とを備えることとし、シリコン基板４上の浮遊ゲート６ａ層間に第三の絶縁膜５ｂを介して選択エピ層１２が形成されるようにする。このような構成とすることにより、浮遊ゲート６ａ層間の静電容量を低減させ、隣接セル間干渉の影響を低減することが可能となる。
【選択図】図１２

Description

本発明は、制御ゲートと浮遊ゲートを有し、データを電気的に書き替え可能とした半導体記憶装置に関するものである。
従来より、半導体記憶装置の一つとして、データを電気的に書換え可能とした不揮発性半導体記憶装置（ＥＥＰＲＯＭ）が知られている。中でも、１ビットを記憶する単位であるメモリセルを複数個直列接続して構成されたＮＡＮＤセルを有するＮＡＮＤ型ＥＥＰＲＯＭは、高集積化できるものとして注目されている。ＮＡＮＤ型は、例えば、ディジタルスチルカメラの画像データを記憶するためのメモリカードに利用されている。
ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルは、チャネル領域となる半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と制御ゲート（ＣＧ）とが積層されたＦＥＴ−ＭＯＳ構造を有する。制御ゲートはワード線（ＷＬ）に接続されている。ＮＡＮＤセルは、複数個のメモリセルを隣接するもの同士でソース／ドレインが共用される形で直列接続して構成される。ソース／ドレインとは、ソースとドレインのうち少なくとも何れかの機能を果たす不純物領域のことである。
しかしながら、半導体記憶装置においては、近年のＮＡＮＤセルの微細化に伴い、近接セルの間隔が近距離となり、隣接するセルの浮遊ゲート間の静電容量が増大し、セル間干渉が大きくなるという問題が生じている。
特許文献１には、高性能電界効果デバイスが記載されている。このデバイスは、結晶Ｓｉ本体、正孔埋め込みチャネルとして働くこのＳｉ本体上にエピタキシャル成長させたＳｉＧｅ層、電子の表面チャネルとして働くＳｉＧｅ層上にエピタキシャル成長させたＳｉ層、ならびにＳｉ本体と異なる導電型のエピタキシャル成長させた歪みＳｉＧｅを収容したソース／ドレインを備えている。
しかし、特許文献１に開示されたものにおいても、近接セルの間隔が、短くなれば、上述した問題を包含することとなっていた。
特開２００５−２１７３９１号公報
本発明は、近接セル間干渉の影響を低減した半導体記憶装置を提供することを目的とする。
本発明に係る半導体記憶装置は、半導体基板上に第一の絶縁膜を介して面方向に所定間隔で形成された浮遊ゲート層と、当該浮遊ゲート層上に第二の絶縁膜を介して形成された制御ゲート層とを備えた半導体記憶装置であって、前記半導体基板上の前記浮遊ゲート層間に第三の絶縁膜を介して、前記半導体基板を選択的にエピタキシャル成長させた半導体層が形成されたことを特徴とする。
本発明によれば、ビット線方向の近接セル間干渉の影響を低減した半導体記憶装置を提供することができる。
以下、図面を参照して本発明の実施の形態について説明する。
図１は、本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭ（不揮発性半導体記憶装置）のセル領域の平面図であり、図２〜図１２は、同ＮＡＮＤ型フラッシュＥＥＰＲＯＭを製造工程順に示した断面図である。図２（Ａ）〜図１２（Ａ）は、図１におけるＡ−Ａ’断面図であり、図２（Ｂ）〜図１２（Ｂ）は、図１におけるＢ−Ｂ’断面図である。
図１において、メモリセルアレイの形成領域には、図中横方向に延びる選択ゲート１と共に、この選択ゲート１の対に挟まれて選択ゲート１と平行に複数のワード線２が形成されている。これら選択ゲート１及びワード線２の上側に、これらと直交する方向に延びる複数のビット線３が形成されている。ワード線２とビット線３の交差部にセルトランジスタが形成されている。
図２〜図１２において、半導体基板であるシリコン基板４は、ｐ型シリコン基板４ａにｎ型ウェル４ｂを形成し、更にこのｎ型ウェル４ｂのメモリセルアレイに相当する領域にｐ型ウェル４ｃを形成したウェル構造を有する。シリコン基板４は、図１２に示すように、素子分離絶縁膜８により互いに分離されたストライプ状の素子形成領域として区画されている。ここで、Ｂ−Ｂ’方向に幅狭の素子形成領域が、メモリセルトランジスタとして機能し、Ｂ−Ｂ’方向に幅広の素子形成領域が、選択ゲートトランジスタとして機能する。メモリセルトランジスタの各素子形成領域においては、シリコン基板４上に第一の絶縁膜５ａを介して浮遊ゲート６ａが形成され、更に浮遊ゲート６ａ上にトンネル酸化膜である第二の絶縁膜９を介して２層の制御ゲート１０ａ，１１ａが形成されている。また、選択ゲートトランジスタの各素子形成領域においては、シリコン基板４上に第一の絶縁膜５ａを介して浮遊ゲート６ｂが形成され、更に浮遊ゲート６ｂ上にトンネル酸化膜である第二の絶縁膜９を介して２層の制御ゲート１０ｂ，１１ｂが形成されている。そして、制御ゲート１１ａ，１１ｂの上面には、シリサイド膜１６が形成されている。つまり、本実施形態のＥＥＰＲＯＭは、シリコン基板４側からではなく、制御ゲート１０ａ，１０ｂ，１１ａ，１１ｂ側からトンネル酸化膜である第二の酸化膜９を介して浮遊ゲート６ａ，６ｂに電荷を注入するように構成されている。
浮遊ゲート６ａ，６ｂは、各メモリセル毎に分離され、制御ゲート１０ａ，１１ａ、１０ｂ，１１ｂ及びシリサイド膜１６は、一方向に連続する、複数のメモリセルに共通のワード線２を形成している。浮遊ゲート６ａ，６ｂとしては、多結晶シリコン膜の他、絶縁体の電荷蓄積層を用いることもできる。浮遊ゲート６ａ，６ｂ、第二の絶縁膜９、制御ゲート１０ａ，１１ａ、１０ｂ，１１ｂ及びシリサイド膜１６のＢ−Ｂ′断面に現れる側面には、第一の絶縁膜５ａと同等の第三の絶縁膜５ｂが形成されている。ビット線３方向に隣接する浮遊ゲート６ａ，６ｂ間には、第三の絶縁膜５ｂを介してシリコン基板４上からエピタキシャル成長させて形成されたエピ層１２が形成されている。エピ層１２は、その下側にエピタキシャル成長時に形成されるソース／ドレイン領域となる拡散領域１２ａを含む。エピ層１２の上には、第四の絶縁膜１３が形成されている。
このように構成されたメモリセルアレイは、層間絶縁膜１７，１８で覆われ、この上にビット線３が形成される。層間絶縁膜１７には、選択ゲートトランジスタのソース領域及びメモリセルトランジスタの制御ゲート１０ａ，１１ａ上のシリサイド膜１６にコンタクトする金属からなるコンタクトプラグ１９がそれぞれ形成されている。
次に、一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造工程について説明する。
まず、図２に示すように、ｐ型シリコン基板４ａにｎ型ウェル４ｂが形成され、ｎ型ウェル４ｂのメモリセルアレイに相当する領域にｐ型ウェル４ｃが形成された、例えばＳｉ、或いはＳｉＧｅ等のシリコン基板４上に第一の絶縁膜５ａを形成する。
続いて、図３に示すように、メモリセルトランジスタ及び選択ゲートトランジスタの浮遊ゲート６ａ，６ｂとなる第一の電極膜６を堆積させ、その第一の電極膜６にマスク材７を堆積させる。
次に、図４に示すように、リソグラフィー技術とエッチング技術とを用いて、素子分離絶縁膜８による素子分離領域を形成し、マスク材７を剥離する。そして、その表面全域に亘って、セルトランジスタのゲート間トンネル絶縁膜となる第二の絶縁膜９を堆積し、さらにセルトランジスタの制御ゲート１０ａを形成する第二の電極膜１０を堆積させる。
次に、図５に示すように、第二の電極膜１０の上に、制御ゲート１１ａを形成する第三の電極膜１１を形成する。このとき、第三の電極膜１１と第一の電極膜６とを電気的に接続する為、セルトランジスタの選択ゲート１のゲート領域の一部、或いは全面の第二の電極膜１０と第二の絶縁膜９を剥離した上でセルトランジスタの選択ゲート１のゲート電極となる第三の電極膜１１を堆積させる。
次に、図６に示すように、リソグラフィー技術とエッチング技術を用いて、Ｂ−Ｂ’方向に幅を有し、シリコン基板４の表面までの深さとなるトレンチを所定間隔毎に形成する。続いて、成膜技術とエッチング技術により形成したトレンチの側壁に、第三の絶縁膜５ｂを形成する。なお、第二の電極膜１０と第二の絶縁膜９が剥離された領域の近傍には、Ｂ−Ｂ’方向に幅広なトレンチを形成する。なお、上記のように第一の絶縁膜５ａは、第一の電極膜６下方に形成され、第３の絶縁膜５ｂは、第一の電極膜６の側面に形成されるものである。また、第一の絶縁膜５ａと第三の絶縁膜５ｂとは、同一の材料、或いは異種の材料のいずれで構成してもよい。
次に、図７に示すように、図６において形成したトレンチにより、表面が露出されたシリコン基板４を選択エピタキシャル成長させて、選択エピ層１２を形成する。したがって、例えば、シリコン基板４が、Ｓｉ或いはＳｉＧｅであれば、選択エピ層１２も、Ｓｉ或いはＳｉＧｅとなる。なお、選択エピ層１２に限らず、他の工程により半導体層を堆積させてもよい。
続いて、図８に示すように、ゲート電極を形成した後、選択エピ層１２にｎ型不純物となるリン（Ｐ）等をイオン注入し、選択エピ層１２からシリコン基板４に広がる領域にｎ−型不純物層１２ａを形成する。この不純物層１２ａは、メモリセルのソース／ドレイン領域を形成する。そして、その選択エピ層１２上に、トレンチの表面まで第四の絶縁膜１３を堆積させる。なお、第二の電極膜１０と第二の絶縁膜９が剥離された領域の近傍に位置するＢ−Ｂ’方向に幅広なトレンチには、その側壁にのみ第四の絶縁膜１３を堆積させる。
ここで、上記工程により形成された選択エピ層１２の上面は、第二の電極膜６の上面よりも低く、さらには、選択エピ層１２の上面は、第二の電極膜６の下面からの１／３以上、且つ３／４以下の高さに位置することが望ましい。
次に、図９に示すように、リソグラフィー技術とエッチング技術を用いてセルトランジスタの選択ゲート１のゲート側壁のみに形成された第四の絶縁膜１３を剥離し、その後、第五の絶縁膜１４と、第六の絶縁膜１５とを堆積する。
次に、図１０に示すように、エッチング技術又はＣＭＰを用いてセルトランジスタの制御ゲート、及びセルトランジスタの選択ゲート１上の第五の絶縁膜１４と、第六の絶縁膜１５の上面を除去し、セルトランジスタの制御ゲートの一部となる第三の電極膜１１の上面をシリサイド化させてシリサイド膜１６を形成する。
続いて、図１１に示すように、一般的なコンタクト形成工程により層間絶縁膜１７，１８を堆積し、図１２に示すように一般的な配線形成工程によってコンタクトプラグ１９及び図示しない金属配線材を配する。このようにして、本実施形態のＮＡＮＤ型フラッシュＥＥＰＲＯＭを形成することができる。
上記のように、本実施形態は、シリコン基板４上に第一の絶縁膜５ａを介して所定間隔毎に形成された浮遊ゲート６ａとして機能する第一の電極膜６と、第一の電極膜６上に第二の絶縁膜９を介して形成された制御ゲート１０ａ，１１ａを備え、制御ゲート１０ａ，１１ａ（第二の電極膜１０及び第三の電極膜１１）側から浮遊ゲート６ａ（第一の電極膜６）に電荷を注入するＮＡＮＤ型の半導体記憶装置を構成している。そして、本実施形態によれば、シリコン基板４上の浮遊ゲート６ａ（第一の電極膜６）間に第三の絶縁膜５ｂを介して導電体である選択エピ層１２を介在させるように形成したので、ビット線方向の近接セル間干渉の影響を低減したＮＡＮＤ型フラッシュＥＥＰＲＯＭを得ることができる。
すなわち、第一の電極膜６（浮遊ゲート６ａ）間に形成された半導体層である選択エピ層１２においては、浮遊ゲート６ａ中の電荷量の読み出し時において、電界をかけることができるため、選択エピ層１２を挟む第一の電極膜６間の静電容量は、第一の電極膜６（浮遊ゲート６ａ）の下面から選択エピ層の上面までの量だけ小さくなる。この結果、ビット線方向の近接セル間干渉の影響は、低減される。
また、第一の電極膜６の間に設けられたトレンチ内に、選択エピ層１２をエピタキシャル成長させるので、そのトレンチの深さを浅くすることができる。したがって、第四の絶縁膜１３は、選択エピ層１２上の浅い領域のみに形成すればよいので、容易に第四の絶縁膜１３を堆積させることができる。
また、上記実施形態においては、以下の（１），（２）の構成も示されている。
（１）シリコン基板４上に第一の絶縁膜５ａを介して面方向に所定間隔で形成された第一の電極膜６による浮遊ゲート６ａ層と、当該浮遊ゲート層６ａ上に第二の絶縁膜９を介して形成された第二の電極膜１０による制御ゲート１０ａ層とを形成する半導体記憶装置の製造方法であって、シリコン基板４上の浮遊ゲート６ａ層間に第三の絶縁膜５ｂを介して選択エピ層１２が形成されるようにシリコン基板４の表面をエピタキシャル成長させて選択エピ層１２を形成する工程を有することを特徴とする半導体記憶装置の製造方法。
（２）シリコン基板４上に第一の絶縁膜５ａを介して面方向に所定間隔で形成された第一の電極膜６による浮遊ゲート６ａ層と、当該浮遊ゲート層６ａ上に第二の絶縁膜９を介して形成された第二の電極膜１０による制御ゲート１０ａ層とを形成する半導体記憶装置の製造方法であって、シリコン基板４上の浮遊ゲート６ａ層間に第三の絶縁膜５ｂを介して選択エピ層１２が形成されるようにシリコン基板４の表面をエピタキシャル成長させて、その上面が浮遊ゲート６ａ層の上面よりも下方に位置するように、選択エピ層１２を形成する工程を有することを特徴とする半導体記憶装置の製造方法。
また、上記実施形態では、ＮＡＮＤ型フラッシュＥＥＰＲＯＭを例に挙げたが、ＮＯＲ型の半導体記憶装置などにも本発明を同様に適用可能であることは言うまでもない。
本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭ（不揮発性半導体記憶装置）の平面図である。 ＮＡＮＤ型フラッシュＥＥＰＲＯＭを製造工程順に示した断面図である。 ＮＡＮＤ型フラッシュＥＥＰＲＯＭを製造工程順に示した断面図である。 ＮＡＮＤ型フラッシュＥＥＰＲＯＭを製造工程順に示した断面図である。 ＮＡＮＤ型フラッシュＥＥＰＲＯＭを製造工程順に示した断面図である。 ＮＡＮＤ型フラッシュＥＥＰＲＯＭを製造工程順に示した断面図である。 ＮＡＮＤ型フラッシュＥＥＰＲＯＭを製造工程順に示した断面図である。 ＮＡＮＤ型フラッシュＥＥＰＲＯＭを製造工程順に示した断面図である。 ＮＡＮＤ型フラッシュＥＥＰＲＯＭを製造工程順に示した断面図である。 ＮＡＮＤ型フラッシュＥＥＰＲＯＭを製造工程順に示した断面図である。 ＮＡＮＤ型フラッシュＥＥＰＲＯＭを製造工程順に示した断面図である。 ＮＡＮＤ型フラッシュＥＥＰＲＯＭを製造工程順に示した断面図である。
符号の説明
１…セルトランジスタの選択ゲート、２…セルトランジスタのワード線、３…セルトランジスタのビット線、４…シリコン基板、５ａ…第一の絶縁膜、５ｂ…第三の絶縁膜、６…第一の電極膜、６ａ，６ｂ…浮遊ゲート、７…マスク材、８…素子分離絶縁膜、９…第二の絶縁膜、１０…第二の電極膜、１０ａ，１０ｂ…制御ゲート、１１…第三の電極膜、１１ａ，１１ｂ…制御ゲート、１２…選択エピ層、１２ａ…拡散領域、１３…第四の絶縁膜、１４…第五の絶縁膜、１５…第六の絶縁膜、１６…シリサイド膜、１７，１８…層間絶縁膜、１９…コンタクトプラグ。

Claims (5)

  1. 半導体基板上に第一の絶縁膜を介して面方向に所定間隔で形成された浮遊ゲート層と、当該浮遊ゲート層上に第二の絶縁膜を介して形成された制御ゲート層とを備えた半導体記憶装置であって、
    前記半導体基板上の前記浮遊ゲート層間に第三の絶縁膜を介して、前記半導体基板を選択的にエピタキシャル成長させた半導体層が形成された
    ことを特徴とする半導体記憶装置。
  2. 前記制御ゲート層から前記浮遊ゲート層に電荷を注入することを特徴とする請求項１記載の半導体記憶装置。
  3. 前記半導体層は、Ｓｉ層或いはＳｉＧｅ層であることを特徴とする請求項１又は２記載の半導体記憶装置。
  4. 前記半導体層の上面は、前記浮遊ゲート層の上面よりも下方に位置することを特徴とする請求項１乃至３のいずれか１項記載の半導体記憶装置。
  5. 前記半導体層の上面は、前記浮遊ゲート層の下面から１／３以上、且つ３／４以下の高さに位置することを特徴とする請求項１乃至４のいずれか１項記載の半導体記憶装置。
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