JP2010045084A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】 1層ポリシリコンプロセスで形成可能なソースサイド注入方式のスプリットゲート型不揮発性メモリセルを備えた不揮発性半導体記憶装置を提供する。
【解決手段】 メモリセルが、p型半導体基板1の表面に形成した第1及び第2拡散領域2,3、第1及び第2拡散領域間の第1チャンネル領域4上にゲート絶縁膜5を介して分離して形成した第1及び第2ゲート電極6,7を備える第1メモリセルユニットU1と、n型ウェル8の表面に形成した第3及び第4拡散領域9,10、第3及び第4拡散領域間の第2チャンネル領域11上にゲート絶縁膜5を介して形成した第3ゲート電極12を備える第2メモリセルユニットU2と、第2チャンネル領域と電気的に接続する制御端子CGを備え、第1〜第3ゲート電極が同一の電極材料層により形成され、第2及び第3ゲート電極が電気的に接続されて制御端子CGと容量結合するフローティングゲートFGが形成されている。
【選択図】 図1
【解決手段】 メモリセルが、p型半導体基板1の表面に形成した第1及び第2拡散領域2,3、第1及び第2拡散領域間の第1チャンネル領域4上にゲート絶縁膜5を介して分離して形成した第1及び第2ゲート電極6,7を備える第1メモリセルユニットU1と、n型ウェル8の表面に形成した第3及び第4拡散領域9,10、第3及び第4拡散領域間の第2チャンネル領域11上にゲート絶縁膜5を介して形成した第3ゲート電極12を備える第2メモリセルユニットU2と、第2チャンネル領域と電気的に接続する制御端子CGを備え、第1〜第3ゲート電極が同一の電極材料層により形成され、第2及び第3ゲート電極が電気的に接続されて制御端子CGと容量結合するフローティングゲートFGが形成されている。
【選択図】 図1
Description
本発明は、不揮発性半導体記憶装置に関し、より具体的には、メモリセルを構成するトランジスタのフローティングゲートへの電荷注入をソース側から行うソースサイド注入型の不揮発性メモリセルを備えた不揮発性半導体記憶装置に関する。
フローティングゲート型のトランジスタを備えた不揮発性メモリセルの書き込み方式として、ドレイン・ソース間に印加した書き込み電圧の高電位側(ドレイン側)からフローティングゲートへホットエレクトロン注入を行う従来のホットエレクトロン注入方式と、低電位側(ソース側)からフローティングゲートへホットエレクトロン注入を行うソースサイド注入方式があり、何れも周知の書き込み方式であるが、ソースサイド注入方式の方が、従来のホットエレクトロン注入方式と比べて電子の注入効率が約3桁高く、高速書き込みが実現できるという利点がある。
ソースサイド注入方式の書き込みを実現する不揮発性メモリセルの構造は、1対のソース・ドレイン不純物拡散層間に形成されたチャンネル領域に、ドレイン側に形成された第1ゲート電極とソース側に形成された第2ゲート電極が直列に配置されたスプリットゲート構造を有している(例えば、下記特許文献1参照)。
一般的には、図13に示すように、1層目のポリシリコンでフローティングゲートとなる第1ゲート電極を形成後に、酸化膜を堆積し、その上に2層目のポリシリコンを堆積し、これをフォトリソグラフィにより第2ゲート電極を形成する。このとき、第1ゲート電極と第2ゲート電極はオーバーラップさせた構造になっており、各ゲート電極間のソース・ドレイン方向の間隔は、第1ゲート電極と第2ゲート電極間の酸化膜の膜厚で規定される。
図13に示すような2層ポリシリコンを用いた不揮発性メモリセルでは、ポリシリコンを1層しか用いないロジック回路と同一半導体基板上に混載する場合、不揮発性メモリセルを形成するために2層目のポリシリコンを形成する工程が必要となるため当該混載装置の製造コストが高騰する。このため、スプリットゲート構造の不揮発性メモリセルを、1層ポリシリコンの標準的なロジックCMOSプロセスを用いて形成することが望まれる。しかし、第2ゲート電極を第1ゲート電極の側壁に形成するメモリセル構造を採用すると(上記特許文献1参照)、第1ゲート電極の側壁に導電体のストリンガーが残り、隣接するメモリセル間で第2ゲート電極が短絡する虞があるため、この導電体のストリンガーを取り除くためにプロセス工程が複雑になるという新たな問題が生じる。
更に、第2ゲート電極を第1ゲート電極の側壁に形成せずに、第1ゲート電極と同じ1層目ポリシリコンで形成する場合には、第1ゲート電極と第2ゲート電極間のソース・ドレイン方向の間隔は、両電極間の酸化膜の膜厚で規定されずに、1層目ポリシリコンの最小加工寸法で規定されるため、第1ゲート電極の側壁に形成する場合に比べて広がってしまい、ソース・ドレイン間を流れる読み出し時の電流を十分に確保することが困難となる。
本発明は、上記問題点に鑑みてなされたものであり、その目的は、1層ポリシリコンCMOSプロセスで形成可能なソースサイド注入方式のスプリットゲート型不揮発性メモリセルを備えた不揮発性半導体記憶装置を提供する点にある。
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、フローティングゲートを有するスプリットゲート構造の不揮発性メモリセルを備えてなる不揮発性半導体記憶装置であって、前記メモリセルが、半導体基板の表面に形成された前記半導体基板と逆導電型の第1拡散領域と第2拡散領域、及び、前記第1拡散領域と前記第2拡散領域間の第1チャンネル領域上にゲート絶縁膜を介して、前記第1拡散領域と前記第2拡散領域の離間方向に互いに分離して形成された前記第1拡散領域に近接する第1ゲート電極と前記第2拡散領域に近接する第2ゲート電極を備えてなる第1メモリセルユニットと、前記半導体基板と平面的に分離して形成された前記半導体基板と逆導電型のウェル領域、前記ウェル領域の表面に形成された前記半導体基板と同導電型の第3拡散領域と第4拡散領域、及び、前記第3拡散領域と前記第4拡散領域間の第2チャンネル領域上にゲート絶縁膜を介して形成された第3ゲート電極を備えてなる第2メモリセルユニットと、前記ウェル領域を介して前記第2チャンネル領域と電気的に接続する制御端子と、を備えてなり、前記第1ゲート電極と前記第2ゲート電極と前記第3ゲート電極が同一の電極材料層により形成され、前記第2ゲート電極と前記第3ゲート電極が電気的に接続されてフローティングゲートを形成し、前記フローティングゲートが前記制御端子と容量結合していることを第1の特徴とする。
本発明に係る不揮発性半導体記憶装置は、上記第1の特徴に加えて、更に、前記第2ゲート電極と前記第3ゲート電極が一体化して形成されていることを第2の特徴とする。
本発明に係る不揮発性半導体記憶装置は、上記第1または第2の特徴に加えて、更に、前記半導体基板、前記第3拡散領域、及び、前記第4拡散領域の導電型がp型であり、
前記ウェル領域、前記第1拡散領域、及び、前記第2拡散領域の導電型がn型であることを第3の特徴とする。
前記ウェル領域、前記第1拡散領域、及び、前記第2拡散領域の導電型がn型であることを第3の特徴とする。
本発明に係る不揮発性半導体記憶装置は、上記何れかの特徴に加えて、更に、前記第1メモリセルユニットにおいて前記第1チャンネル領域と前記第2ゲート電極が上下に重なり合う面積が、前記第2メモリセルユニットにおいて前記第2チャンネル領域と前記第3ゲート電極が上下に重なり合う面積より小さいことを第4の特徴とする。
本発明に係る不揮発性半導体記憶装置は、上記何れかの特徴に加えて、更に、前記第1拡散領域が前記第3拡散領域と前記第4拡散領域の何れか一方と電気的に接続していることを第5の特徴とする。
上記第1乃至第5の特徴の不揮発性半導体記憶装置によれば、第1ゲート電極が補助ゲート、第2ゲート電極と第3ゲート電極がフローティングゲート、制御端子が制御ゲート、第1拡散領域が書き込み時のソース、第2拡散領域が書き込み時のドレイン、第3拡散領域と第4拡散領域が読み出し時のソースとドレインの一方と他方となるソースサイド注入方式のスプリットゲート型不揮発性メモリセルを1層ポリシリコンプロセスで形成できる。また、1層ポリシリコンプロセスで形成できることから、不揮発性半導体記憶装置とロジック回路を同一半導体基板上に混載した複合型半導体装置が、通常のロッジク製造プロセスを用いて容易に実現できる。
また、書き込み動作時のフローティングゲートへの電荷(ホットエレクトロン)注入では、第1メモリセルユニットを、読み出し動作では、第2メモリセルユニットを、夫々使い分けるので、第1ゲート電極と第2ゲート電極間の間隔が広くても、読み出し電流の低下が問題にならず、読み出し電流を第2メモリセルユニットで確保することができる。
第1ゲート電極と第2ゲート電極を同じ電極材料層(1層目ポリシリコン層)で形成できるので、上記従来技術の第1ゲート電極の側壁に導電体のストリンガーが残るという問題も回避される。
更に、制御端子と第2チャンネル領域が前記ウェル領域を介して電気的に接続する構成であることから、フローティングゲートと制御端子間の容量結合が、第2メモリセルユニットにおける第2チャンネル領域と第3ゲート電極間のゲート絶縁膜を介して形成されるMOS容量結合によって実現できるため、当該容量結合を構成するために別途第1及び第2メモリセルユニット以外の構造を設ける必要がなく、メモリセルの小型化が図れる。
特に、第2の特徴の不揮発性半導体記憶装置によれば、第2ゲート電極と第3ゲート電極間の電気的接続が他の配線層を使用せずに済むため、第1メモリセルユニットと第2メモリセルユニットと近接させて形成でき、メモリセルの半導体基板上での占有面積を小さくでき、メモリセルを多数設ける場合の製造コストを低減できる。
更に、第3の特徴の不揮発性半導体記憶装置によれば、フローティングゲートと制御端子間の容量結合が、n型ウェル上にMOSキャパシタとして形成され、制御端子が当該n型ウェルと電気的に接続することになるため、正電圧を印加することが可能となる。つまり、フローティングゲートと制御端子間の容量結合が、p型ウェル上のMOSキャパシタとして形成された場合には、読み出し時に使用する第2メモリセルユニットがnチャンネルMOSトランジスタとなるが、制御端子となるp型ウェルに正電圧を印加すると、第2メモリセルユニットのソース及びドレインをより高電圧に設定しない限り、ソース及びドレインに対して、順方向バイアス状態となり、正電圧印加によるフローティングゲートと制御端子間の容量結合が取れず、負電圧の使用が必要となるところ、第3の特徴の不揮発性半導体記憶装置では、ソース及びドレインに対して順方向バイアス状態となることなく正電圧を使用でき、周辺回路との信号レベルの整合性が良くなる。
更に、第4の特徴の不揮発性半導体記憶装置によれば、制御端子から見たフローティングゲートに対する容量結合比を高くできるため、書き込み動作時及び読み出し動作時に制御端子に印加する電圧振幅を低電圧化できるため、各動作における低消費電力化、使用するトランジスタ構造の低耐圧化が図れる。
更に、第5の特徴の不揮発性半導体記憶装置によれば、書き込み動作に使用する第1メモリセルユニットのソースと読み出し動作に使用する第2メモリセルユニットのソースを共通にでき、メモリセルへのソース電位の供給が簡略化できる。
次に、本発明に係る不揮発性半導体記憶装置について、その特徴となるメモリセルの構造、メモリ動作の手順及び原理、及び、製造方法について、図面を参照して説明する。
〈メモリセル構造〉
図1に示すように、本発明に係る不揮発性半導体記憶装置に使用されるメモリセル(以下、「本メモリセル」と称す)は、主として2つのメモリセルユニット、第1メモリセルユニットU1、第2メモリセルユニットU2により構成される。図1は、本メモリセルの平面構造を模式的に示す平面図であり、図2(A)は、図1のX1−X1’断面での本メモリセルの断面構造を模式的に示す断面図であり、図2(B)は、図1のX2−X2’断面での本メモリセルの断面構造を模式的に示す断面図であり、図2(C)は、図1のY−Y’断面での本メモリセルの断面構造を模式的に示す断面図である。また、図3は、本メモリセルの等価回路図である。
図1に示すように、本発明に係る不揮発性半導体記憶装置に使用されるメモリセル(以下、「本メモリセル」と称す)は、主として2つのメモリセルユニット、第1メモリセルユニットU1、第2メモリセルユニットU2により構成される。図1は、本メモリセルの平面構造を模式的に示す平面図であり、図2(A)は、図1のX1−X1’断面での本メモリセルの断面構造を模式的に示す断面図であり、図2(B)は、図1のX2−X2’断面での本メモリセルの断面構造を模式的に示す断面図であり、図2(C)は、図1のY−Y’断面での本メモリセルの断面構造を模式的に示す断面図である。また、図3は、本メモリセルの等価回路図である。
第1メモリセルユニットU1は、図1及び図2(A),(C)に示すように、スプリットゲート構造のnチャンネルMOSトランジスタであり、p型半導体基板(p型ウェル)1の表面に形成されたn型不純物拡散層からなるソース領域2(第1拡散領域に相当)及びドレイン領域3(第2拡散領域に相当)、及び、ソース及びドレイン領域2,3間の第1チャンネル領域4上にゲート酸化膜5を介して、ソース及びドレイン領域2,3の離間方向(図1中のX方向)に互いに分離して形成されたソース領域2に近接する第1ゲート電極6とドレイン領域3に近接する第2ゲート電極7を備えて構成される。
第2メモリセルユニットU2は、図1及び図2(B),(C)に示すように、単一ゲート構造のpチャンネルMOSトランジスタであり、p型ウェル1とは平面的に分離して形成されたn型ウェル8の表面に形成されたp型不純物拡散層からなるソース領域9(第3拡散領域に相当)及びドレイン領域10(第4拡散領域に相当)、及び、ソース及びドレイン領域9,10間の第2チャンネル領域11上にゲート酸化膜5を介して形成された第3ゲート電極12を備えて構成される。
更に、第2メモリセルユニットU2は、n型ウェル8の表面に、ソース及びドレイン領域9,10と平面的に分離して、n型ウェル8より高濃度のn型不純物拡散層からなるコンタクト領域13を備える。
第1メモリセルユニットU1のソース及びドレイン領域2,3と第1チャンネル領域4からなる第1活性領域の周囲、第2メモリセルユニットU2のソース及びドレイン領域9,10と第2チャンネル領域10からなる第2活性領域の周囲、及び、第2メモリセルユニットU2のコンタクト領域13の周囲は、夫々素子分離領域(フィールド酸化膜)14で囲まれ、第1活性領域、第2活性領域、及び、コンタクト領域13は、素子分離領域14により相互に分離されている。
第1〜第3ゲート電極6,7,12は夫々同一層のポリシリコン膜で形成され、更に、第2及び第3ゲート電極7,12は、1つのゲート電極パターンに加工され一体化して形成されて、相互に電気的に接続してフローティングゲートFGを構成している。また、第1ゲート電極6は、第1メモリセルユニットU1のスプリットゲート構造のnチャンネルMOSトランジスタの補助ゲートSGとして、書き込み動作時に第1メモリセルユニットU1を活性化して選択する機能を有する。
各メモリセルユニットU1、U2のゲート酸化膜5は同じ膜厚で、本メモリセルの周辺に形成されるロジック回路(本メモリセルを駆動する回路を含む)に使用するMOSトランジスタのゲート酸化膜と同じ膜厚(例えば、80nm)である(例えば、80nm)。また、第1メモリセルユニットU1のスプリットゲート構造の第1及び第2ゲート電極6,7の間の間隔は、上記ポリシリコン膜の加工精度で規定され、例えば、90nmである。
各メモリセルユニットU1、U2の各ゲート電極の上部には、層間絶縁膜15が堆積され、層間絶縁膜15を貫通するコンタクト孔に充填されたコンタクト材料16〜21が、夫々、第1メモリセルユニットU1の第1ゲート電極6、ソース及びドレイン領域2,3、第2メモリセルユニットU2のソース及びドレイン領域9,10、コンタクト領域13と、層間絶縁膜15上の夫々と接続するメタル電極22〜27との間を接続するように形成されている。尚、図1中では、メタル電極22〜27の図示は省略されているが、第1メモリセルユニットU1のソース領域2と第2メモリセルユニットU2のソース領域9の夫々と接続するメタル電極23,25が、層間絶縁膜15上のメタル配線によって電気的に接続され、両メモリセルユニットU1,U2に共通のソース電極Sを構成している。
メタル電極27は、コンタクト領域13及びn型ウェル8を介して第2メモリセルユニットU2の第2チャンネル領域11と電気的に接続し、第2チャンネル領域11上のゲート酸化膜5を介して第3ゲート電極12(フローティングゲートFG)と容量結合し、第1メモリセルユニットU1のスプリットゲート構造のnチャンネルMOSトランジスタ、及び、第2メモリセルユニットU2の単一ゲート構造のpチャンネルMOSトランジスタの各フローティングゲートFGと容量結合して、各フローティングゲートFGの電位を制御する制御ゲートCGとして機能する。
また、メタル電極22は、第1ゲート電極6と接続して、上述の如く補助ゲートSGとして機能し、メタル電極24は、第1メモリセルユニットU1のスプリットゲート構造のnチャンネルMOSトランジスタのドレイン領域3と接続し、書き込み・消去動作時のドレイン電極D1として機能し、メタル電極26は、第2メモリセルユニットU2の単一ゲート構造のnチャンネルMOSトランジスタのドレイン領域10と接続し、読み出し動作時のドレイン電極D2として機能する。
〈メモリ動作の手順及び原理〉
次に、本メモリセルの書き込み、消去、読み出しの各メモリ動作における動作手順及び動作原理について、図1〜図4を参照して説明する。図4は、各メモリ動作における本メモリセルの各電極への電圧印加条件を動作別に示す一覧表である。
次に、本メモリセルの書き込み、消去、読み出しの各メモリ動作における動作手順及び動作原理について、図1〜図4を参照して説明する。図4は、各メモリ動作における本メモリセルの各電極への電圧印加条件を動作別に示す一覧表である。
1.書き込み動作
書き込み時には、図4に示すように、ソース電極Sを接地し、ドレイン電極D1に高電圧(例えば、+5V)、制御ゲートCGに高電圧(例えば、+10V)を印加することにより、制御ゲートCGと第2メモリセルユニットU2のMOSキャパシタを介して容量結合している第2ゲート電極7(フローティングゲートFG)の電位が上昇し、第1チャンネル領域4の第2ゲート電極7の直下部分を強い反転状態にし、当該強反転領域を、ドレイン領域3の延長領域とする。この状態において、補助ゲートSGに第1ゲート電極6の閾値電圧Vth程度の電圧(例えば、+0.8V)を印加すると、ソース領域2から反転した第1チャンネル領域4の第1ゲート電極6の直下部分を介して、第2ゲート電極7(フローティングゲートFG)へホットエレクトロンが注入され、ソースサイド注入により書き込みが実行される。これにより、フローティングゲートFGの電子の蓄積量が増加して、読み出し用の第2メモリセルユニットU2のpチャンネルMOSトランジスタの閾値電圧(負電圧)が上昇する(閾値電圧の絶対値は低下する)。容量結合比の調整により、ホットエレクトロン注入前(消去状態)の第2メモリセルユニットU2のn型ウェル8とフローティングゲートFGを同電位に設定すると、ホットエレクトロン注入によって、書き込み状態でのフローティングゲートFGの電位が、第2メモリセルユニットU2のn型ウェル8より負電位となる。尚、書き込み時には、第2メモリセルユニットU2のpチャンネルMOSトランジスタは、MOSキャパシタとして使用するので、不要な電流消費を回避するために、ドレイン電極D2は接地するかフローティング状態にする。
書き込み時には、図4に示すように、ソース電極Sを接地し、ドレイン電極D1に高電圧(例えば、+5V)、制御ゲートCGに高電圧(例えば、+10V)を印加することにより、制御ゲートCGと第2メモリセルユニットU2のMOSキャパシタを介して容量結合している第2ゲート電極7(フローティングゲートFG)の電位が上昇し、第1チャンネル領域4の第2ゲート電極7の直下部分を強い反転状態にし、当該強反転領域を、ドレイン領域3の延長領域とする。この状態において、補助ゲートSGに第1ゲート電極6の閾値電圧Vth程度の電圧(例えば、+0.8V)を印加すると、ソース領域2から反転した第1チャンネル領域4の第1ゲート電極6の直下部分を介して、第2ゲート電極7(フローティングゲートFG)へホットエレクトロンが注入され、ソースサイド注入により書き込みが実行される。これにより、フローティングゲートFGの電子の蓄積量が増加して、読み出し用の第2メモリセルユニットU2のpチャンネルMOSトランジスタの閾値電圧(負電圧)が上昇する(閾値電圧の絶対値は低下する)。容量結合比の調整により、ホットエレクトロン注入前(消去状態)の第2メモリセルユニットU2のn型ウェル8とフローティングゲートFGを同電位に設定すると、ホットエレクトロン注入によって、書き込み状態でのフローティングゲートFGの電位が、第2メモリセルユニットU2のn型ウェル8より負電位となる。尚、書き込み時には、第2メモリセルユニットU2のpチャンネルMOSトランジスタは、MOSキャパシタとして使用するので、不要な電流消費を回避するために、ドレイン電極D2は接地するかフローティング状態にする。
2.消去動作
消去時には、図4に示すように、制御ゲートCGと補助ゲートSGを接地し、ソース電極Sをフローティング状態にし、ドレイン電極D1に高電圧(例えば、+10V)を印加することにより、制御ゲートCGと第2ゲート電極7(フローティングゲートFG)とドレイン電極D1の相互間の容量分圧により、ドレイン電極D1と第2ゲート電極7間に高電位差が発生し、フローティングゲートFGからドレイン電極D1へ、FN(ファウラー・ノルドハイム)トンネリング現象、或いは、バンド−バンド間トンネリング現象に起因する電流によってフローティングゲートFGに蓄積されている電子が引き抜かれる。これにより、フローティングゲートFGの電子の蓄積量が減少して、読み出し用の第2メモリセルユニットU2のpチャンネルMOSトランジスタの閾値電圧(負電圧)が低下する(閾値電圧の絶対値は上昇する)。尚、消去時には、第2メモリセルユニットU2のpチャンネルMOSトランジスタは、MOSキャパシタとして使用するので、不要な電流消費を回避するために、ドレイン電極D2は接地するかフローティング状態にする。
消去時には、図4に示すように、制御ゲートCGと補助ゲートSGを接地し、ソース電極Sをフローティング状態にし、ドレイン電極D1に高電圧(例えば、+10V)を印加することにより、制御ゲートCGと第2ゲート電極7(フローティングゲートFG)とドレイン電極D1の相互間の容量分圧により、ドレイン電極D1と第2ゲート電極7間に高電位差が発生し、フローティングゲートFGからドレイン電極D1へ、FN(ファウラー・ノルドハイム)トンネリング現象、或いは、バンド−バンド間トンネリング現象に起因する電流によってフローティングゲートFGに蓄積されている電子が引き抜かれる。これにより、フローティングゲートFGの電子の蓄積量が減少して、読み出し用の第2メモリセルユニットU2のpチャンネルMOSトランジスタの閾値電圧(負電圧)が低下する(閾値電圧の絶対値は上昇する)。尚、消去時には、第2メモリセルユニットU2のpチャンネルMOSトランジスタは、MOSキャパシタとして使用するので、不要な電流消費を回避するために、ドレイン電極D2は接地するかフローティング状態にする。
3.読み出し動作
読み出し動作では、第2メモリセルユニットU2のpチャンネルMOSトランジスタが使用され、第1メモリセルユニットU1のスプリットゲート構造のnチャンネルMOSトランジスタは使用されない。読み出し時には、図4に示すように、ソース電極Sに第1読み出し電圧(例えば、周辺回路の電源電圧Vcc、例えば、+3V)を、制御ゲートCGに読み出しゲート電圧(例えば、電源電圧Vcc)を、ドレイン電極D2に第1読み出し電圧より低電圧の第2読み出しドレイン電圧(例えば、+2V)を夫々印加し、ソース電極Sからドレイン電極D2に流れる電流量により、フローティングゲートFG中の電子蓄積量の違いを判別して、書き込み状態か消去状態を判別する。つまり、消去状態では、フローティングゲートFGが制御ゲートCGと同電位となってソース電極Sとの電位差がなくなり上記電流量が小さく(或いは、電流が流れず)、逆に、書き込み状態ではフローティングゲートFGが制御ゲートCGより負電位となってソース電極Sに対しても負電位となり上記電流量が大きくなるため、当該2つの電流量を、例えば、当該2つの電流量の中間値の参照値と比較することにより、書き込み状態か消去状態を判別できる。
読み出し動作では、第2メモリセルユニットU2のpチャンネルMOSトランジスタが使用され、第1メモリセルユニットU1のスプリットゲート構造のnチャンネルMOSトランジスタは使用されない。読み出し時には、図4に示すように、ソース電極Sに第1読み出し電圧(例えば、周辺回路の電源電圧Vcc、例えば、+3V)を、制御ゲートCGに読み出しゲート電圧(例えば、電源電圧Vcc)を、ドレイン電極D2に第1読み出し電圧より低電圧の第2読み出しドレイン電圧(例えば、+2V)を夫々印加し、ソース電極Sからドレイン電極D2に流れる電流量により、フローティングゲートFG中の電子蓄積量の違いを判別して、書き込み状態か消去状態を判別する。つまり、消去状態では、フローティングゲートFGが制御ゲートCGと同電位となってソース電極Sとの電位差がなくなり上記電流量が小さく(或いは、電流が流れず)、逆に、書き込み状態ではフローティングゲートFGが制御ゲートCGより負電位となってソース電極Sに対しても負電位となり上記電流量が大きくなるため、当該2つの電流量を、例えば、当該2つの電流量の中間値の参照値と比較することにより、書き込み状態か消去状態を判別できる。
尚、上記各メモリ動作における各電極に印加する電圧は、本メモリセルの周辺回路で生成されるが、メモリ動作別の印加電圧値の発生及び制御等に係る回路は、従来のスプリットゲート構造のメモリセルを備えた不揮発性半導体記憶装置の公知の回路構成が利用可能である。これらの回路構成は、本発明の特徴部分ではないので、詳細な説明は割愛する。
〈製造方法〉
次に、本メモリセルの製造方法について、図5〜図12を参照して説明する。図5〜図12は、本メモリセルの製造工程の工程1〜工程8における本メモリセルの断面構造を模式的に示す工程断面図であり、各図の(A)〜(C)は、夫々、図1のX1−X1’断面、図1のX2−X2’断面、及び、図1のY−Y’断面における断面構造を模式的に示している。本メモリセルの製造方法を大まかに8つの工程(工程1〜工程8)に分割して説明する。尚、各工程1〜8は、通常のシリコン半導体製造プロセス(1層ポリシリコンCMOSプロセス)に従っており、イオン注入条件、成膜条件、エッチング条件等の詳細な製造条件については、適宜適正な条件を使用すれば良く、本実施形態では説明は省略する。
次に、本メモリセルの製造方法について、図5〜図12を参照して説明する。図5〜図12は、本メモリセルの製造工程の工程1〜工程8における本メモリセルの断面構造を模式的に示す工程断面図であり、各図の(A)〜(C)は、夫々、図1のX1−X1’断面、図1のX2−X2’断面、及び、図1のY−Y’断面における断面構造を模式的に示している。本メモリセルの製造方法を大まかに8つの工程(工程1〜工程8)に分割して説明する。尚、各工程1〜8は、通常のシリコン半導体製造プロセス(1層ポリシリコンCMOSプロセス)に従っており、イオン注入条件、成膜条件、エッチング条件等の詳細な製造条件については、適宜適正な条件を使用すれば良く、本実施形態では説明は省略する。
先ず、図5に示す工程1において、所定の導電型(p型、n型または真性型)の半導体基板30を所定のパターンに沿ってエッチングして溝部を形成し、形成した溝部にシリコン酸化膜を埋め込み、素子分離領域14を形成する。素子分離領域14により、各メモリセルユニットU1、U2の各活性領域及びコンタクト領域13の形成領域が画定される。尚、図5において、素子分離領域14に囲まれた活性領域における半導体基板30の表面に犠牲酸化膜が図示されているが、各工程1〜8中の更に細分化された詳細な工程の説明は、説明の簡単化のため省略する。
次に、図6に示す工程2において、フォトリソグラフィ技術により第2メモリセルユニットU2の形成領域をマスクするレジストパターン31を半導体基板30上に形成し、p型不純物をイオン注入し、第1メモリセルユニットU1の形成領域にp型半導体基板(p型ウェル)1を形成する。このとき、周辺回路のnチャンネルMOSトランジスタの形成領域にもp型ウェルが同時に形成される。
次に、図7に示す工程3において、フォトリソグラフィ技術により第1メモリセルユニットU1の形成領域をマスクするレジストパターン32をp型ウェル1上に形成し、p型ウェル1の形成されていない半導体基板30にn型不純物をイオン注入し、第2メモリセルユニットU2の形成領域にn型ウェル8を形成する。このとき、周辺回路のpチャンネルMOSトランジスタの形成領域にもn型ウェルが同時に形成される。
次に、図8に示す工程4において、p型ウェル1及びn型ウェル8の表面に熱酸化等によりゲート酸化膜5を形成し、引き続いて、第1〜第3ゲート電極6,7,12となる同一層のポリシリコン膜33を全面に堆積する。
次に、図9に示す工程5において、フォトリソグラフィ技術によりポリシリコン膜33の上部にゲート電極パターンのレジストパターン(図示せず)を形成した後、当該レジストパターンに覆われていないポリシリコン膜33をエッチング除去し、第1〜第3ゲート電極6,7,12を夫々形成する。この結果、第1メモリセルユニットU1の形成領域には、第1及び第2ゲート電極6,7が形成され、第2メモリセルユニットU2の形成領域には、第3ゲート電極12が形成される。尚、図8に示すように、第2及び第3ゲート電極7,12は、1つのゲート電極パターンに加工され、一体化したフローティングゲートFGが形成される。
次に、図10に示す工程6において、フォトリソグラフィ技術により第1メモリセルユニットU1の第1及び第2ゲート電極6,7の間の間隙、第2メモリセルユニットU2の第2活性領域、及び、周辺回路のpチャンネルMOSトランジスタの形成領域をマスクするレジストパターン34を形成し、n型不純物をイオン注入し、第1メモリセルユニットU1のソース及びドレイン領域2,3、第2メモリセルユニットU2のコンタクト領域13を形成する。このとき、周辺回路のnチャンネルMOSトランジスタのソース及びドレイン領域が同時に形成される。
次に、図11に示す工程7において、フォトリソグラフィ技術により第1メモリセルユニットU1の形成領域、第2メモリセルユニットU2のコンタクト領域13、及び、周辺回路のnチャンネルMOSトランジスタの形成領域をマスクするレジストパターン35を形成し、p型不純物をイオン注入し、第2メモリセルユニットU2のソース及びドレイン領域9,10と周辺回路のpチャンネルMOSトランジスタのソース及びドレイン領域を同時に形成する。
次に、図12に示す工程8において、層間絶縁膜15を堆積し、その後は、通常のシリコン半導体製造プロセスの工程に従って、コンタクト孔を形成して、コンタクト材料16〜21を充填し、メタル電極22〜27を含むメタル配線等を形成して、本メモリセルを有する不揮発性半導体記憶装置が形成される。
〈別実施形態〉
以下に、本メモリセルの別実施形態について説明する。
以下に、本メモリセルの別実施形態について説明する。
〈1〉上記実施形態では、第1及び第2メモリセルユニットU1,U2の各MOSトランジスタのソース領域2,9がメタル電極23,25を介して電気的に接続されている構成を例示したが、各ソース領域のメタル電極23,25を電気的に接続せずに、独立した第1ソース電極と第2ソース電極としても構わない。
また、上記実施形態では、第1及び第2メモリセルユニットU1,U2の各MOSトランジスタのソース領域2,9を電気的に接続するのに代えて、第1メモリセルユニットU1のソース領域2と第2メモリセルユニットU2のドレイン領域10を電気的に接続しても構わない。この場合、書き込み時と読み出し時でメモリセルのソース及びドレインの関係が逆転するだけである。
〈2〉上記実施形態では、本メモリセルは単体の場合のメモリセル構造、メモリ動作、製造方法を説明した、本メモリセルを複数配置してメモリセルアレイを構成する場合においても、メモリセルアレイにおけるメモリセル構造、メモリ動作、製造方法は、上述したものと同じである。メモリ動作については、メモリセルアレイからメモリ動作対象のメモリセルを選択して、選択したメモリセルに対して、図4に例示した電圧を各電極に印加するようにして、選択されないメモリセルに対しては、図4に例示した電圧を印加しないようにする必要がある。メモリセルの選択・非選択については、従来のスプリットゲート構造の不揮発性メモリセルを備えた不揮発性半導体記憶装置と同様に扱えば良い。
本発明は、メモリセルを構成するトランジスタのフローティングゲートへの電荷注入をソース側から行うソースサイド注入型の不揮発性メモリセルを備えた不揮発性半導体記憶装置に利用可能であり、特に、ロッジク回路を同一半導体基板上に混載した1層ポリシリコンCMOSプロセスで形成可能な不揮発性半導体記憶装置に有用である。
1: p型半導体基板(p型ウェル)
2: ソース領域(第1拡散領域)
3: ドレイン領域(第2拡散領域)
4: 第1チャンネル領域
5: ゲート酸化膜(ゲート絶縁膜)
6: 第1ゲート電極
7: 第2ゲート電極
8: n型ウェル
9: ソース領域(第3拡散領域)
10: ドレイン領域(第4拡散領域)
11: 第2チャンネル領域
12: 第3ゲート電極
13: コンタクト領域
14: 素子分離領域
15: 層間絶縁膜
16〜21: コンタクト材料
22〜27: メタル電極
30: 半導体基板
31,32,34,35: レジストパターン
33: ポリシリコン膜
CG: 制御ゲート
FG: フローティングゲート
SG: 補助ゲート
D1: 書き込み・消去動作時のドレイン電極
D2: 読み出し動作時のドレイン電極
S: ソース電極
U1: 第1メモリセルユニット
U2: 第2メモリセルユニット
2: ソース領域(第1拡散領域)
3: ドレイン領域(第2拡散領域)
4: 第1チャンネル領域
5: ゲート酸化膜(ゲート絶縁膜)
6: 第1ゲート電極
7: 第2ゲート電極
8: n型ウェル
9: ソース領域(第3拡散領域)
10: ドレイン領域(第4拡散領域)
11: 第2チャンネル領域
12: 第3ゲート電極
13: コンタクト領域
14: 素子分離領域
15: 層間絶縁膜
16〜21: コンタクト材料
22〜27: メタル電極
30: 半導体基板
31,32,34,35: レジストパターン
33: ポリシリコン膜
CG: 制御ゲート
FG: フローティングゲート
SG: 補助ゲート
D1: 書き込み・消去動作時のドレイン電極
D2: 読み出し動作時のドレイン電極
S: ソース電極
U1: 第1メモリセルユニット
U2: 第2メモリセルユニット
Claims (5)
- フローティングゲートを有するスプリットゲート構造の不揮発性メモリセルを備えてなる不揮発性半導体記憶装置であって、
前記メモリセルが、
半導体基板の表面に形成された前記半導体基板と逆導電型の第1拡散領域と第2拡散領域、及び、前記第1拡散領域と前記第2拡散領域間の第1チャンネル領域上にゲート絶縁膜を介して、前記第1拡散領域と前記第2拡散領域の離間方向に互いに分離して形成された前記第1拡散領域に近接する第1ゲート電極と前記第*2拡散領域に近接する第2ゲート電極を備えてなる第1メモリセルユニットと、
前記半導体基板と平面的に分離して形成された前記半導体基板と逆導電型のウェル領域、前記ウェル領域の表面に形成された前記半導体基板と同導電型の第3拡散領域と第4拡散領域、及び、前記第3拡散領域と前記第4拡散領域間の第2チャンネル領域上にゲート絶縁膜を介して形成された第3ゲート電極を備えてなる第2メモリセルユニットと、
前記ウェル領域を介して前記第2チャンネル領域と電気的に接続する制御端子と、を備えてなり、
前記第1ゲート電極と前記第2ゲート電極と前記第3ゲート電極が同一の電極材料層により形成され、
前記第2ゲート電極と前記第3ゲート電極が、電気的に接続されてフローティングゲートを形成し、
前記フローティングゲートが前記制御端子と容量結合していることを特徴とする不揮発性半導体記憶装置。 - 前記第2ゲート電極と前記第3ゲート電極が一体化して形成されていることを特徴とする請求項2に記載の不揮発性半導体記憶装置。
- 前記半導体基板、前記第3拡散領域、及び、前記第4拡散領域の導電型がp型であり、
前記ウェル領域、前記第1拡散領域、及び、前記第2拡散領域の導電型がn型であることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。 - 前記第1メモリセルユニットにおいて前記第1チャンネル領域と前記第2ゲート電極が上下に重なり合う面積が、前記第2メモリセルユニットにおいて前記第2チャンネル領域と前記第3ゲート電極が上下に重なり合う面積より小さいことを特徴とする請求項1〜3の何れか1項に記載の不揮発性半導体記憶装置。
- 前記第1拡散領域が前記第3拡散領域と前記第4拡散領域の何れか一方と電気的に接続していることを特徴とする請求項1〜4の何れか1項に記載の不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008206506A JP2010045084A (ja) | 2008-08-11 | 2008-08-11 | 不揮発性半導体記憶装置 |
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ID=42016269
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JP2008206506A Withdrawn JP2010045084A (ja) | 2008-08-11 | 2008-08-11 | 不揮発性半導体記憶装置 |
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JP (1) | JP2010045084A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN117936570A (zh) * | 2024-03-20 | 2024-04-26 | 芯众享(成都)微电子有限公司 | 局部加厚栅介质的平面型分裂栅SiC MOSFET器件及其制造方法 |
-
2008
- 2008-08-11 JP JP2008206506A patent/JP2010045084A/ja not_active Withdrawn
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