JP2004265508A - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】レイアウトサイズの小さな不揮発性半導体記憶装置を提供すること。
【解決手段】行方向及び列方向に複数のメモリセル４１０が配設されて構成されたメモリセルアレイ４０００を有し、前記複数のメモリセル４１０の各々は、ソース領域と、ドレイン領域と、前記ソース領域及び前記ドレイン領域間のチャネル領域と、前記チャネル領域と対向して配置されたセレクトゲート４１１及びワードゲート４１２と、前記ワードゲート４１２と前記チャネル領域との間に形成された不揮発性メモリ素子４１３とを有し、ワード・セレクト線駆動部は、複数の単位ワード・セレクト線駆動部３１０を有し、前記複数の単位ワード・セレクト線駆動部３１０の各々は、前記各行の前記複数のメモリセルの各々の前記セレクトゲート及び前記ワードゲートを同電位に設定駆動する。
【選択図】 図２

Description

【０００１】
【発明の属する技術分野】
本発明は、ワードゲート及びセレクトゲートにより制御される不揮発性メモリ素子を備えた不揮発性半導体記憶装置に関する。
【０００２】
【背景技術】
不揮発性半導体記憶装置の一例として、チャネルとゲートとの間のゲート絶縁膜が、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜の積層体からなり、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは−ｓｕｂｓｔｒａｔｅ）型が知られている。
【０００３】
ＭＯＮＯＳ型不揮発性半導体記憶装置として、１つの選択ゲートと、１つの制御ゲートにより制御される不揮発性メモリ素子（ＭＯＮＯＳメモリ素子）を備えたＭＯＮＯＳフラッシュメモリセルが開示されている。（例えば、特許文献１、特許文献２、特許文献３及び特許文献４参照）
【０００４】
【特許文献１】
特開平６−１８１３１９号公報
【特許文献２】
特開平１１−７４３８９号公報
【特許文献３】
米国特許５４０８１１５号明細書
【特許文献４】
米国特許５９６９３８３号明細書
【０００５】
【発明が解決しようとする課題】
本発明は、レイアウト面積の小さい不揮発性半導体記憶装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、
行方向及び列方向に複数のメモリセルが配設されて構成されたメモリセルアレイを有し、
前記複数のメモリセルの各々は、ソース領域と、ドレイン領域と、前記ソース領域及び前記ドレイン領域間のチャネル領域と、前記チャネル領域と対向して配置されたワードゲート及びセレクトゲートと、前記ワードゲートと前記チャネル領域との間に形成された不揮発性メモリ素子とを有し、
前記メモリセルアレイは、前記行方向に沿って配置された各行の前記複数のメモリセルの前記ワードゲートにそれぞれ共通接続された複数のワード線と、
前記行方向に沿って配置された各行の前記複数のメモリセルの前記セレクトゲートにそれぞれ共通接続された複数のセレクト線と、
前記列方向に沿って配置された各列の前記複数のメモリセルの前記ドレイン領域または前記ソース領域のいずれかにそれぞれ共通接続された複数のビット線と、
前記ワード線及び前記セレクト線を駆動するワード／セレクト線駆動部と、
前記ビット線を駆動するビット線駆動部と、
を有し、
前記ワード／セレクト線駆動部は、複数の単位ワード／セレクト線駆動部を有し、
前記複数の単位ワード／セレクト線駆動部の各々は、前記各行の前記複数のメモリセルの各々の前記セレクトゲート及び前記ワードゲートを同電位に設定駆動することができる。
【０００７】
上記の構成により、前記セレクトゲート専用の駆動部及びワードゲート専用の駆動部を別々に設ける必要が無く、レイアウト面積を縮小させることができる。
【０００８】
前記複数のメモリセルにそれぞれ接続された前記ワード線及び前記セレクト線を互いに短絡することができる。この構成により、前記複数のメモリセルの各々の前記セレクトゲート及び前記ワードゲートを同電位に駆動することができる。
【０００９】
前記複数のメモリセルにそれぞれ接続された前記ワード線及び前記セレクト線の配線表面上をまたがるように覆い被せられた配線コンタクトを有することができる。この構成により、前記ワード線及び前記セレクト線を一つのコンタクトで短絡させて駆動部に接続できるので、コンタクトの面積を節約できる。
【００１０】
前記複数のメモリセルの各々では、前記ワードゲートと前記セレクトゲートとが容量結合されることができる。
【００１１】
容量結合されている場合には、前記ワード／セレクト線駆動部は、前記複数のメモリセルにそれぞれ接続された前記ワード線及び前記セレクト線のいずれかに駆動電圧を供給することができる。
【００１２】
前記不揮発性メモリ素子は、前記複数のメモリセルの各々の前記ワードゲート及び前記セレクトゲートの間に延在形成されることができる。
【００１３】
前記不揮発性メモリ素子は、２つの酸化膜（Ｏ）の間に窒化膜（Ｎ）を有するＯＮＯ膜で形成することができる。
【００１４】
前記複数のメモリセルの各々は、前記チャネル領域に、前記ソース領域に隣接する第１の領域及び前記ドレイン領域に隣接する第２の領域を有することができ、前記セレクトゲートを前記第１の領域の上に配置することができ、前記ワードゲートを前記第２の領域上に前記不揮発性メモリを介して配置することができる。
【００１５】
あるいは、前記複数のメモリセルの各々は、前記チャネル領域に、前記ソース領域に隣接する第１の領域及び前記ドレイン領域に隣接する第２の領域を有することができ、前記ワードゲートを前記第１の領域上に前記不揮発性メモリを介して配置することができ、前記セレクトゲートを前記第２の領域の上に配置することができる。
【００１６】
【発明の実施の形態】
以下、本発明の一実施形態について、図面を参照して説明する。
【００１７】
（全体構成とメモリブロック）
図１は、本実施形態の全体構成を表すブロック図である。メモリセルアレイ４０００は、行方向Ｘ及び列方向Ｙに沿って配列された複数のメモリセル４１０（後に図示する）を備える。また、メモリセルアレイ４０００は、複数のメモリブロック４００を備える。電源回路１００からは複数種の電圧が発生される。発生された複数種の電圧は、複数の電圧供給線により各メモリブロック４００へ供給される。また、メモリセルアレイ４０００は、メモリセルアレイ４０００中のビット線６０（後に図示する）を駆動するビット線駆動部（図示せず）を備える。
【００１８】
図２は、メモリブロック４００の一部を示した回路図である。メモリブロック４００は、複数のワード線５０、複数のビット線６０、複数のセレクト線７０、複数のソース線８０及び複数のメモリセル４１０を備える。また、メモリブロック４００は、ワード／セレクト線駆動部３００及びソース線駆動部（図示せず）を備える。図２中で点線で丸く囲まれた部分は、メモリセル４１０を示す。
【００１９】
メモリセル４１０は、セレクトゲート４１１、ワードゲート４１２及びＯＮＯ膜４１３を有する。符号４１７は、ＯＮＯ膜４１３を構成する窒化膜を表す（図３も参照）。メモリセル４１０の構造については、後に詳細を述べる。
【００２０】
ワード／セレクト線駆動部３００は、複数の単位ワード／セレクト線駆動部３１０から構成されている。複数のワード線５０の各々は、メモリブロック４００内の行方向Ｘに沿って配置された複数のメモリセル４１０のワードゲート４１２を共通接続する。複数のセレクト線７０の各々は、複数のワード線５０の各々によって共通接続された複数のメモリセル４１０のセレクトゲート４１１それぞれを行方向Ｘに沿って共通接続する。
【００２１】
図２によると、複数のワード線５０の各々および複数のセレクト線７０の各々は複数の単位ワード／セレクト線駆動部３１０の各々に共通接続されている。つまり、複数のメモリセル４１０の各々のセレクトゲート４１１及びワードゲート４１２は複数の単位ワード／セレクト線駆動部３１０の各々よって、それぞれ同一の信号で駆動される。これにより、ワード線５０及びセレクト線７０それぞれに個別の単位駆動部を設ける場合にくらべて、レイアウト面積を縮小できる。
【００２２】
複数のビット線６０の各々は列方向Ｙに、複数のメモリセル４１０のそれぞれのビット線拡散層ＢＬＤ（後に図示する）を共通接続する。また、複数のソース線８０の各々は列方向Ｙに、複数のメモリセル４１０のそれぞれのソース線拡散層ＳＬＤ（後に図示する）を共通接続する。
【００２３】
図３は、メモリブロック４００の一部の断面図である。符号４１４は基板を表す。ビット線６０は、導電体（例えばメタル）で形成することができる。ソース・ドレイン領域（図３中の符号ＢＬＤまたはＳＬＤで示された拡散層）に挟まれたチャネル領域上にセレクトゲート４１１及びワードゲート４１２が絶縁体膜（例えばＳｉＯ２）を介して配置されている。前記絶縁体膜は、窒化酸化膜でも形成することができる。また、ワードゲート４１２とチャネル領域との間にＬ字状（または逆Ｌ字状）に窒化膜４１７（例えばＳｉＮ）が形成されている。セレクトゲート４１１及びワードゲート４１２はポリシリコンで形成することができる。窒化膜４１７を絶縁体４１６（例えばＳｉＯ２）の膜で挟むようにして構成されたものが、ＯＮＯ膜４１３である。また、メモリセル４１０の窒化膜４１７は図４に示すように、セレクトゲート４１１及びワードゲート４１２の間に延在形成させなくてもよい。
【００２４】
また、セレクトゲート４１１及びワードゲート４１２の表面には、シリサイド（図示せず）を形成することができる。シリサイド（図示せず）として、例えばＣｏシリサイドまたはＴｉシリサイドを使用することができる。これによりセレクトゲート４１１及びワードゲート４１２の抵抗値を下げることができる。符号ＰＳＬＤはポリプラグ（ポリシリコン製のプラグ）を表し、ポリプラグＰＳＬＤは他の導電体で形成することもでき、ソース線拡散層ＳＬＤの抵抗値を下げる効果を奏する。各ビット線拡散層ＢＬＤは、各ビット線拡散層の列方向Ｙでの両端側に配置されている２つのメモリセル４１０に共用される。また、各ソース線拡散層ＳＬＤは、各ソース線拡散層の列方向Ｙでの両端側に配置されている２つのメモリセル４１０に共用される。図３の断面では、それぞれのビット線拡散層ＢＬＤはビット線６０に列方向Ｙに沿って共通接続される。なお、以下の図において図３と同符号のものは、図３中の同符号のものと同様の意味を表す。
【００２５】
上記の構造とは別に、ビット線拡散層ＢＬＤとソース線拡散層ＳＬＤとは互いに入れ替えて構成することもできる。その場合は、ビット線駆動部（図示せず）の出力電圧とソース線駆動部（図示せず）の出力電圧を互いに入れ替えればよい。なお、この構成については、後に本実施形態の変形例として記載する。
【００２６】
図５（ａ）〜図５（ｅ）は、本実施形態のメモリブロック４００の一部の平面及び断面を示した図である。平面図である図５（ａ）の符号Ａ−Ａ〜Ｄ−Ｄはそれぞれ断面を表し、Ａ−Ａ断面〜Ｄ−Ｄ断面をそれぞれ図５（ｂ）〜図５（ｅ）に示した。なお、図５（ａ）中のワード線５０及びセレクト線７０は、図５（ｂ）〜図５（ｅ）中のワードゲート４１２及びセレクトゲート４１１と同一である。
【００２７】
各ビット線６０は、各ワード線５０、各セレクト線７０及び各ソース線拡散層ＳＬＤとは、形成されている層が異なるので、電気的に絶縁されている（図５（ｂ）参照）。各ビット線６０は、ビット線コンタクトＢＣＮＴによって下層の複数のビット線拡散層ＢＬＤそれぞれに接続されている（図５（ｂ）参照）。各ビット線拡散層ＢＬＤは、複数のビット線６０の各々同士を電気的に絶縁するように、素子分離部４１９によってビット線コンタクトＢＣＮＴ毎に絶縁されている（図５（ａ）参照）。この素子分離部４１９は、図５（ｃ）に示すように、例えばＳＴＩ（Ｓｈａｌｌｏｗ−Ｔｒｅｎｃｈ−Ｉｓｏｌａｔｉｏｎ）にて形成することができる。素子分離部４１９でビット線拡散層ＢＬＤを絶縁分離することにより、ビット線拡散層ＢＬＤに接続された各ビット線６０を互いに絶縁分離させることができる（図７参照）。
【００２８】
符号ＷＳＣＮＴは、複数のワード線５０の各々と複数のワード線５０の各々に隣り合うセレクト線７０とを同時に上層（複数の単位ワード／セレクト線駆動部３１０の各々）へ接続するコンタクトを表す。すなわち、コンタクトＷＳＣＮＴは、複数のメモリセル４１０にそれぞれ接続されたワード線５０及びセレクト線７０の配線表面上をまたがるように覆い被せられた配線コンタクトである。
【００２９】
コンタクトＷＳＣＮＴ（以下、バッティングコンタクトとも言う）は、図５（ａ）に示されるように、メモリブロック４００の行方向Ｘの両端側に互い違いに配置することもできる。また、行方向Ｘの片側にそろえて、コンタクトＷＳＣＮＴを配置することもできる。図５（ａ）では、コンタクトＷＳＣＮＴ（バッティングコンタクト）を用いて各ワード線５０及び各セレクト線７０を各単位ワード／セレクト線駆動部３１０へ接続している。各ワード線５０及び各セレクト線７０を各単位ワード／セレクト線駆動部３１０へ接続するのに一つのコンタクトを共用するので、レイアウト面積の縮小が可能である。また、各ワード線５０及び各セレクト線７０の各々に個別のコンタクトを配置して、各単位ワード／セレクト線駆動部３１０へ接続することも可能である。
【００３０】
図５（ｄ）及び図５（ｅ）に示すように、コンタクトＷＳＣＮＴにより、セレクト線７０（セレクトゲート４１１）及びワード線５０（ワードゲート４１２）が上層部へ共通接続されている。
【００３１】
図６は、図５（ａ）の一部を立体的に表した概略斜視図である。図６によると、素子分離部４１９（例えばＳＴＩ（Ｓｈａｌｌｏｗ−Ｔｒｅｎｃｈ−Ｉｓｏｌａｔｉｏｎ））によって、行方向Ｘにてビット線拡散層ＢＬＤが素子分離されている。これにより、各々のビット線６０を、行方向Ｘに沿って配列された複数のメモリセル４１０毎に、電気的に分離することができる。ワードゲート４１２は行方向Ｘに沿って素子が連続して形成されているので、これをもってワード線５０と兼用できるが、ワードゲート４１２に沿って金属配線を裏打ちし、その金属配線をワード線５０としても良い。
【００３２】
図３のような構成の場合、各セレクト線７０はフローティング状態にし、各ワード線５０にコンタクトを配置し、各単位ワード／セレクト線駆動部３１０へ接続する方法も可能である（以下、セレクトゲートフローティング法と呼ぶ）。メモリセル４１０が図３のような構成の場合、ワードゲート４１２へ電圧印加を行うと、容量カップリング効果により、セレクトゲート４１１はワードゲート４１２とほぼ同じ値の電圧にチャージアップされる。つまり、各単位ワード／セレクト線駆動部３１０へ接続するためのコンタクトは、各ワード線５０に配置すればよく、各セレクト線７０に配置する必要が無くなる。
【００３３】
図３よると各メモリセル４１０のワードゲート４１２とセレクトゲート４１１の間にＯＮＯ膜４１３が延在形成されているため、容量カップリング効果が生じる。つまり、セレクトゲートフローティング法は、各メモリセル４１０のワードゲート４１２とセレクトゲート４１１の間に容量カップリング効果を生じさせるような誘電体膜が形成されていれば可能である。図７は、一実施形態にセレクトゲートフローティング法を用いたときのメモリブロックの部分図である。
【００３４】
（動作説明）
本実施形態では、各メモリセル４１０へのアクセスは、メモリブロック４００単位で行われる。つまり、メモリセル４１０を選択するためには、まず、メモリブロック４００を選択し、その後メモリセル４１０を選択する。選択されたメモリセル４１０を選択メモリセルと呼ぶ。選択メモリセルを有するメモリブロック４００を選択メモリブロック、それ以外のメモリブロック４００を非選択メモリブロックと呼ぶ。
【００３５】
複数のワード線５０のうち、選択されたワード線５０を選択ワード線、それ以外のワード線５０を非選択ワード線と呼ぶ。複数のビット線６０のうち、選択されたビット線６０を選択ビット線、それ以外のビット線６０を非選択ビット線と呼ぶ。複数のセレクト線７０のうち、選択されたセレクト線７０を選択セレクト線、それ以外のセレクト線７０を非選択セレクト線と呼ぶ。複数のソース線８０のうち、選択されたソース線８０を選択ソース線、それ以外のソース線８０を非選択ソース線と呼ぶ。
【００３６】
また、非選択メモリブロック中のワード線５０、ビット線６０、セレクト線７０及びソース線８０は、すべての動作において、すべて電圧０Ｖに設定されている。以下、スタンバイ、イレーズ、プログラム、リードの各動作について図を参照しながら説明する。
【００３７】
（スタンバイ）
図８は、メモリブロック４００の一部に、スタンバイ時の電圧印加状態をあわせて表した図である。符号ＷＬ０〜３はそれぞれ、ワード線５０を表す。符号ＢＬ０〜３はそれぞれビット線６０を表す。符号ＳＧ０〜３はそれぞれ、セレクト線７０を表す。符号ＳＬ０、１はそれぞれ、ソース線８０を表す。以下の図において、図８と同符号のものは、図８の同符号のものが表す意味と同様の意味を表す。
【００３８】
各ワード線ＷＬ０〜３はすべてスタンバイ用ワード／セレクト電圧（０Ｖ）に設定されている。各セレクト線ＳＧ０〜３は、対応する各ワード線ＷＬ０〜３のそれぞれに接続されているので、各セレクト線ＳＧ０〜３に印加される電圧は、すべてスタンバイ用ワード／セレクト電圧（０Ｖ）である。各ビット線ＢＬ０〜３はすべてスタンバイ用ビット電圧（０Ｖ）に設定されている。また、各ソース線ＳＬ０、１はすべてスタンバイ用ソース電圧（０Ｖ）に設定されている。
【００３９】
スタンバイ時は、メモリセルアレイ４０００内（選択メモリブロック内及び非選択メモリブロック内）のすべてのメモリセル４１０は、上述のような電圧印加状態にある。
【００４０】
（イレーズ）
図９は、メモリブロック４００の一部に、イレーズ時の電圧印加状態をあわせて表した図である。
【００４１】
イレーズは、選択メモリブロック内すべてのメモリセル４１０に対して行われる。つまり、選択メモリブロック内のすべてのメモリセル４１０が選択メモリセルとなる。選択メモリブロック内のすべてのワード線５０（ワード線ＷＬ０〜３を含む）及びセレクト線７０（セレクト線ＳＧ０〜３を含む）はすべて消去用ワード／セレクト電圧（−３Ｖ）にチャージアップされている。また、メモリブロック内のすべてのソース線８０（ソース線ＳＬ０、１を含む）はすべて消去用ソース電圧（０Ｖ）にチャージアップされている。さらに、メモリブロック内のすべてのビット線６０（ビット線ＢＬ０〜３を含む）は消去用ビット電圧（５Ｖ）に設定される。また、選択メモリブロックの基盤４１４には消去用基板電圧（０Ｖ）が印加される。
【００４２】
前述のような電圧印加状態になると、ソース線拡散層ＳＬＤとビット線拡散層ＢＬＤの間のチャネル領域にチャネルが形成される。ところが、選択ブロック内のメモリセル４１０の各ワードゲート４１２は消去用ワード／セレクト電圧（−３Ｖ）にチャージアップされているので、各ワードゲート４１２とビット線拡散層ＢＬＤの間に電界が生じる。その結果で生じたホットホールにより、ＯＮＯ膜４１３にトラップされていた電荷（電子）を消去できるのである。
【００４３】
なお、選択メモリブロック内のメモリセル４１０の各セレクトゲート４１１にも同時に消去用ワード／セレクト電圧（−３Ｖ）が印加されるので、前記各セレクトゲート４１１とソース線拡散層ＳＬＤの間に電界が生じる。この結果、上述の電圧印加方法において、ビット線６０に印加する消去用ビット電圧を例えば０Ｖに設定し、ソース線８０に印加する消去用ソース電圧を例えば５Ｖに設定することも可能である。
【００４４】
本実施形態では、ホットホールによってデータ消去を行ったが、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｈｅｉｍ）消去という手法を用いることもできる。図１０にＦＮ消去時の電圧印加状態を示した。
【００４５】
図１０によると、選択メモリブロック内のすべてのワード線５０（ワード線ＷＬ０〜３を含む）及びセレクト線７０（セレクト線ＳＧ０〜３を含む）はすべてＦＮ消去用ワード／セレクト電圧（−８Ｖ）にチャージアップされている。また、選択メモリブロック内のすべてのソース線８０（ソース線ＳＬ０、１を含む）はフローティング状態、または、ＦＮ消去用ソース電圧（５Ｖ）に設定されている。さらに、選択メモリブロック内のすべてのビット線６０（ビット線ＢＬ０〜３を含む）は消去用ビット電圧（５Ｖ）に設定される。また、選択メモリブロックの基盤４１４（図１０中の符号Ｐｗｅｌｌ）にはＦＮ消去用基板電圧（５Ｖ）が印加される。ＦＮ消去は、ＦＮトネリングを用いたものであり、ＯＮＯ膜４１３に所定の電界（例えば電圧差１５Ｖ）をかけると、ＯＮＯ膜４１３内の電荷（電子）はトンネル効果によってＯＮＯ膜４１３の外部へ放出されるという原理である。
【００４６】
イレーズ動作時（ホットホールによる消去及びＦＮ消去）の非選択メモリブロックについては、スタンバイ時と同様の電圧印加状態にある。
【００４７】
（プログラム）
図１１は、メモリブロック４００の一部に、プログラム時の電圧印加状態をあわせて表した図である。点線で丸く囲まれたメモリセル４１０が選択メモリセルである。
【００４８】
図１１によると、ワード線ＷＬ１（選択ワード線）及びセレクト線ＳＧ１（選択セレクト線）はプログラム用選択ワード／セレクト電圧（５．５Ｖ）にチャージアップされている。ソース線ＳＬ０（選択ソース線）はプログラム用選択ソース電圧（０Ｖ）にチャージアップされ、ソース線ＳＬ１を含む非選択ソース線はすべてプログラム用非選択ソース電圧（Ｖｃｃ）に設定されている。また、ビット線ＢＬ１を含む選択ビット線はすべてプログラム用選択ビット電圧（５Ｖ）に設定され、その他のビット線６０、つまり選択メモリブロック中の非選択ビット線はすべてプログラム用非選択ビット電圧（０Ｖ）に設定されている。ワード線ＷＬ０、ＷＬ２及びＷＬ３を含む選択メモリブロック内の非選択ワード線及びセレクト線ＳＧ０、ＳＧ２及びＳＧ３を含む選択メモリブロック内の非選択セレクト線はすべてプログラム用非選択ワード／セレクト電圧（０Ｖ）に設定されている。また、選択メモリブロックの基盤４１４にはプログラム用基板電圧（０Ｖ）が印加される。
【００４９】
前述のような電圧印加状態になると、選択メモリセルの両側にあるソース線拡散層ＳＬＤとビット線拡散層ＢＬＤの間のチャネル領域にチャネルが形成される。そして、選択メモリセルのセレクトゲート４１１はプログラム用選択ワード／セレクト電圧（５．５Ｖ）にチャージアップされているので、チャネル領域に飛び出した電子はホットエレクトロンとなる。さらに選択メモリセルのワードゲート４１２はプログラム用選択ワード／セレクト電圧（５．５Ｖ）にチャージアップされているので、ホットエレクトロンはワードゲート４１２側に引き寄せられる。このとき、引き寄せられたホットエレクトロンは、ＯＮＯ膜４１３によりトラップされる。以上が選択メモリセルに対してのデータ書き込み（プログラム）の原理である。
【００５０】
（リード）
図１２は、メモリブロック４００の一部に、リード時の電圧印加状態をあわせて表した図である。点線で丸く囲まれたメモリセル４１０が選択メモリセルである。
【００５１】
図１２によると、ワード線ＷＬ１（選択ワード線）及びセレクト線ＳＧ１（選択セレクト線）はリード用選択ワード／セレクト電圧（電源電圧Ｖｃｃ）にチャージアップされている。ソース線ＳＬ０、１を含むすべてのソース線８０はすべてリード用選択ソース電圧（０Ｖ）に設定されている。また、ビット線ＢＬ１を含む選択ビット線はすべてリード用選択ビット電圧（Ｖｓａ、例えば電圧１Ｖ）に設定され、その他のビット線６０つまり選択メモリブロック中の非選択ビット線はすべてリード用非選択ビット電圧（０Ｖ）に設定されている。ワード線ＷＬ０、ＷＬ２及びＷＬ３を含む選択メモリブロック内の非選択ワード線及びセレクト線ＳＧ０、ＳＧ２及びＳＧ３を含む選択メモリブロック内の非選択セレクト線はすべてリード用非選択ワード／セレクト電圧（０Ｖ）に設定されている。また、選択メモリブロックの基盤４１４にはリード用基板電圧（０Ｖ）が印加される。
【００５２】
前述のような電圧印加状態になると、選択メモリセルの両側にあるソース線拡散層ＳＬＤとビット線拡散層ＢＬＤの間のチャネル領域にチャネルが形成される。そして、選択メモリセルのワードゲート４１２はリード用選択ワード／セレクト電圧（Ｖｃｃ）にチャージアップされているので、チャネル領域に飛び出した電子はホットエレクトロンとなる。さらに、選択メモリセルのセレクトゲート４１１はリード用選択ワード／セレクト電圧（Ｖｃｃ）にチャージアップされているので、ホットエレクトロンはセレクトゲート４１１側に引き寄せられる。このようにして、選択メモリセルの両側にあるソース線拡散層ＳＬＤとビット線拡散層ＢＬＤの間のチャネル領域に電流（ＩＤＳ）が流れる。
【００５３】
メモリセル４１０のワードゲート４１２、ＯＮＯ膜４１３、チャネル領域の３つの領域構造を、ＭＯＳトランジスタと見なすことができる。このとき、ＯＮＯ膜に電荷がトラップされている状態では、電荷がトラップされていない状態より閾値が高くなる。図１４が前述の電荷の有無と、ソース線拡散層ＳＬＤとビット線拡散層ＢＬＤとの間に流れる電流についての相関関係を表した図である。
【００５４】
図１４によると、ワードゲート４１２に電圧Ｖｒｅａｄを印加した時において、ＯＮＯ膜に電荷がトラップされていない場合では電流ＩＤＳは２０μＡ流れるが、電荷がトラップされている場合では電流ＩＤＳはあまり流れない。つまり、ＯＮＯ膜に電荷がトラップされていると、トランジスタの閾値が高くなるので、ワードゲート４１２への印加電圧が、電圧Ｖｒｅａｄでは、電流ＩＤＳがあまり流れないのである。
【００５５】
この電流の大小を各ビット線６０に配置されているセンスアンプ（図示せず）で読みとることで、選択メモリセルに保持されているデータを読みとることができる。
【００５６】
以上が選択メモリセルに対してのデータ読み出し（リード）の原理である。なお、上述のリード動作は、フォワードリードである。つまり、ソース線拡散層ＳＬＤとビット線拡散層ＢＬＤとにおいて、プログラム時と同様にソース線拡散層ＳＬＤに高電圧を印加している。読み出し方法としてリバースリードを用いることも可能である。その場合、本実施形態でのソース線拡散層ＳＬＤとビット線拡散層ＢＬＤとのそれぞれに印加する電圧値が、お互い入れ替わることになる。
【００５７】
図１３はリバースリード時の電圧印加状態を表した図である。点線で丸く囲まれたメモリセル４１０が選択メモリセルである。図１３によると、ワード線ＷＬ１（選択ワード線）及びセレクト線ＳＧ１（選択セレクト線）はリバースリード用選択ワード／セレクト電圧（電源電圧Ｖｃｃ）にチャージアップされている。ソース線ＳＬ０、１を含むすべてのソース線８０はすべてリバースリード用選択ソース電圧（Ｖｃｃ）に設定されている。また、ビット線ＢＬ１を含む選択ビット線はすべてリバースリード用選択ビット電圧（Ｖｃｃ−Ｖｓａ）に設定され、その他のビット線６０つまり選択メモリブロック中の非選択ビット線はすべてリバースリード用非選択ビット電圧（Ｖｃｃ）に設定されている。ワード線ＷＬ０、ＷＬ２及びＷＬ３を含む非選択ワード線及びセレクト線ＳＧ０、ＳＧ２及びＳＧ３を含む非選択セレクト線はすべてリバースリード用非選択ワード／セレクト電圧（０Ｖ）に設定されている。また、選択メモリブロックの基盤４１４にはリード用基板電圧（０Ｖ）が印加される。メモリセル４１０からデータを読み出せる原理は、フォワードリードと同様である。
【００５８】
（比較例との対比と、効果）
図１５は、第１比較例におけるメモリブロック４００の一部を表した図である。図１５によると、第１比較例のメモリブロック４００内の複数のメモリセル４１０のそれぞれに、ワード線５０及びセレクト線７０が１本ずつ接続されている。ワード線５０及びセレクト線７０はそれぞれ単位ワード線駆動部３２０または単位セレクト線駆動部３３０によって駆動される。つまり、第１比較例は、メモリブロック４００内において、単位ワード線駆動部３２０及び単位セレクト線駆動部３３０をメモリブロック４００内のワード線５０及びセレクト線７０の数だけ、必要とする。さらに、配線ピッチに制限があるので、多数の駆動部を配置するためには、配置方法に工夫が必要となる。これらは、結果的にレイアウト面積の増大につながる。
【００５９】
第１比較例に比べて、本実施形態では、各単位ワード・セレクト線駆動部３１０が各ワード線５０の他、各セレクト線７０も駆動するので、別途セレクト線７０用の単位駆動部を設置する必要がない。セレクト線７０専用の駆動部を省略できるので、レイアウト面積を大幅に小さく設計することができる。
【００６０】
図１６は、第２比較例におけるメモリブロック４００の一部の断面を表した図である。図１６によると、各セレクトゲート４１１は四角形状に比較的大きく形成されている。これに比べ、本実施形態では各セレクトゲート４１１はサイドウォール形状に形成されている（図３参照）。基板上に積層された導電体に対してエッチングを施した際に、エッチングしきれなかった部分（導電体）がサイドウォール（側壁）として残る。このサイドウォール（側壁）をセレクトゲート４１１として用いることができる。つまり、本実施形態では各セレクトゲート４１１をサイドウォール形状に形成することで、各メモリセル４１０のサイズを微細化している。これは、メモリセルアレイ４００のダイサイズの縮小を可能とする効果を奏する。これらは、製造コストの大幅な削減を可能にする。
【００６１】
（変形例の構成）
図１７に一実施形態のメモリブロック４００に係る変形例を示した。変形例は、一実施形態と同様の効果を奏する。一実施形態との相違は、ビット線６０及びソース線７０に対するメモリセル４１０のセレクトゲート４１１及びワードゲート４１２の配置方向である。より具体的にわかるように列方向Ｙに沿ったメモリブロック４００の断面を図１８に示した。
【００６２】
図１８によると、変形例ではセレクトゲート４１１に隣接する拡散層がビット線拡散層ＢＬＤになり、ワードゲート４１２に隣接する拡散層がソース線拡散層ＳＬＤとなる。変形例においても、一実施形態と同様にメモリブロック４００の行方向Ｘに沿った両端にコンタクトＷＳＣＮＴ（バッティングコンタクト）が串歯上に配置されているが、コンタクトＷＳＣＮＴ（バッティングコンタクト）はすべて同じ側に配置されてもよい。また、ワードゲート４１２（ワード線５０）及びセレクトゲート４１１（セレクト線７０）のそれぞれに個別のコンタクトを配置して、各ワード線５０及び各セレクト線７０を各単位ワード・セレクト線駆動部３１０へ接続することも可能である。さらに、各メモリセル４１０のＯＮＯ膜４１７を図１９に示すように形成することもできる。
【００６３】
図１８によると各メモリセルの窒化膜４１７は、セレクトゲート４１１とワードゲート４１２の間まで延在形成されているので、前述してあるセレクトゲートフローティング法を用いることができる。変形例においても、セレクトゲート４１１とワードゲート４１２の間に容量カップリングを生じさせるような誘電体膜が形成されていれば、セレクトゲートフローティング法を用いることができる。図２０は、変形例においてセレクトゲートフローティング法を用いたときのメモリブロック４００の一部を示した図である。
【００６４】
（変形例の動作説明）
変形例は、一実施形態と同様にスタンバイ、イレーズ、プログラム、リードの各状態を有する。以下に、図面を参照しながら説明する。図２１〜２５は、選択メモリブロックについての電圧印加状態を示している。スタンバイ時では、メモリセルアレイ４０００内の各ワード線５０（ワード線ＷＬ０〜３を含む）及び各セレクト線７０（セレクト線ＳＧ０〜３を含む）はすべてスタンバイ用ワード・セレクト電圧（０Ｖ）に設定されている。同様に、メモリセルアレイ４０００内の各ビット線６０（ビット線ＢＬ０〜３を含む）はすべてスタンバイ用ビット電圧（０Ｖ）に設定され、メモリセルアレイ４０００内の各ソース線８０（ソース線ＳＬ０、１を含む）はすべてスタンバイ用ソース電圧（０Ｖ）に設定される。また、各動作時（イレーズ、プログラム、リード）の非選択メモリブロックはすべて、スタンバイ時と同様の状態に設定される。各動作時（イレーズ、プログラム、リード）の基本原理は、一実施形態と同様である。
【００６５】
（変形例のイレーズ）
図２１は、イレーズ時の選択メモリブロックの一部についての電圧印加状が示された図である。選択メモリブロック内のすべてのワード線５０（ワード線ＷＬ０〜３を含む）及び選択メモリブロック内のすべてのセレクト線７０（セレクト線ＳＧ０〜３を含む）は消去用ワード・セレクト電圧（−３Ｖ）に設定される。選択メモリブロック内のすべてのビット線６０（ビット線ＢＬ０〜３を含む）は消去用ビット電圧（０Ｖ）に設定される。選択メモリブロック内のすべてのソース線８０（ソース線ＳＬ０、１を含む）はすべて消去用ソース電圧（５Ｖ）に設定される。また、選択メモリブロックの基盤４１４には消去用基板電圧（０Ｖ）が印加される。
【００６６】
また、変形例においてもイレーズは前述したＦＮ消去を用いることができる。図２２は、イレーズ動作をＦＮ消去で行ったときの電圧印加状態が示された図である。選択メモリブロック内のすべてのワード線５０（ワード線ＷＬ０〜３を含む）及びセレクト線７０（セレクト線ＳＧ０〜３を含む）はすべてＦＮ消去用ワード／セレクト電圧（−８Ｖ）に設定されている。また、選択メモリブロック内のすべてのビット線６０（ビット線ＢＬ０〜３を含む）はフローティング状態、または、ＦＮ消去用ビット電圧（５Ｖ）に設定されている。さらに、選択メモリブロック内のすべてのソース線８０（ソース線ＳＬ０、１を含む）は消去用ソース電圧（５Ｖ）に設定される。また、選択メモリブロックの基盤４１４（図２２中の符号Ｐｗｅｌｌ）にはＦＮ消去用基板電圧（５Ｖ）が印加される。
【００６７】
（変形例のプログラム）
図２３は、プログラム時の選択メモリブロックの一部についての電圧印加状が示された図である。点線で丸く囲まれたメモリセル４１０が選択メモリセルである。
【００６８】
図８によると、ワード線ＷＬ１（選択ワード線）及びセレクト線ＳＧ１（選択セレクト線）はプログラム用選択ワード／セレクト電圧（５．５Ｖ）に設定されている。ソース線ＳＬ０（選択ソース線）はプログラム用選択ソース電圧（５Ｖ）に設定され、ソース線ＳＬ１を含む選択メモリブロック内の非選択ソース線はすべてプログラム用非選択ソース電圧（０Ｖ）に設定されている。また、ビット線ＢＬ１を含む選択ビット線はすべてプログラム用選択ビット電圧（０Ｖ）に設定され、その他のビット線６０、つまり選択メモリブロック中の非選択ビット線はすべてプログラム用非選択ビット電圧（Ｖｐｂｌ、たとえば約５Ｖ）に設定されている。ワード線ＷＬ０、ＷＬ２及びＷＬ３を含む選択メモリブロック内の非選択ワード線及びセレクト線ＳＧ０、ＳＧ２及びＳＧ３を含む選択メモリブロック内の非選択セレクト線はすべてプログラム用非選択ワード／セレクト電圧（０Ｖ）に設定されている。また、選択メモリブロックの基盤４１４にはプログラム用基板電圧（０Ｖ）が印加される。
【００６９】
（変形例のリード）
図２４は、リード時の選択メモリブロックの一部についての電圧印加状が示された図である。点線で丸く囲まれたメモリセル４１０が選択メモリセルである。
【００７０】
図２４によると、ワード線ＷＬ１（選択ワード線）及びセレクト線ＳＧ１（選択セレクト線）はリード用選択ワード／セレクト電圧（電源電圧Ｖｃｃ）に設定されている。ソース線ＳＬ０、１を含む選択メモリブロック内のすべてのソース線８０はリード用選択ソース電圧（Ｖｃｃ）に設定されている。また、ビット線ＢＬ１を含む選択ビット線はすべてリード用選択ビット電圧（Ｖｃｃ−Ｖｓａ）に設定され、選択メモリブロック中の非選択ビット線はすべてリード用非選択ビット電圧（Ｖｃｃ）に設定されている。ワード線ＷＬ０、ＷＬ２及びＷＬ３を含む選択メモリブロック内の非選択ワード線及びセレクト線ＳＧ０、ＳＧ２及びＳＧ３を含む選択メモリブロック内の非選択セレクト線はすべてリード用非選択ワード／セレクト電圧（０Ｖ）に設定されている。また、選択メモリブロックの基盤４１４にはリード用基板電圧（０Ｖ）が印加される。なお、これは、フォワードリードである。一実施形態と同様に、変形例もリバースリードが可能である。
【００７１】
図２５はリバースリード時の電圧印加状態を表した図である。点線で丸く囲まれたメモリセル４１０が選択メモリセルである。図２５によると、ワード線ＷＬ１（選択ワード線）及びセレクト線ＳＧ１（選択セレクト線）はリバースリード用選択ワード／セレクト電圧（電源電圧Ｖｃｃ）に設定されている。ソース線ＳＬ０、１を含む選択メモリブロック内のすべてのソース線８０はリバースリード用選択ソース電圧（０Ｖ）に設定されている。また、ビット線ＢＬ１を含む選択ビット線はすべてリバースリード用選択ビット電圧（Ｖｓａ、例えば電圧１Ｖ）に設定され、選択メモリブロック中の非選択ビット線はすべてリバースリード用非選択ビット電圧（０Ｖ）に設定されている。ワード線ＷＬ０、ＷＬ２及びＷＬ３を含む選択メモリブロック内の非選択ワード線及びセレクト線ＳＧ０、ＳＧ２及びＳＧ３を含む選択メモリブロック内の非選択セレクト線はすべてリバースリード用非選択ワード／セレクト電圧（０Ｖ）に設定されている。また、選択メモリブロックの基盤４１４にはリード用基板電圧（０Ｖ）が印加される。
【００７２】
以上のようにして、本発明はレイアウト面積の小さい不揮発性半導体記憶装置を提供できる。
【００７３】
本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る全体図。
【図２】本発明のメモリブロックの構成図。
【図３】本発明の一実施形態に係るメモリブロックの断面構造図。
【図４】本発明の一実施形態に係るメモリブロックの他の断面構造図。
【図５】図５（ａ）〜図５（ｅ）は、本発明の一実施形態に係るメモリブロックの平面及び断面を示す部分図。
【図６】図５を立体的に示した概略斜視図。
【図７】図４に示す断面構造を有するメモリブロックの部分図。
【図８】スタンバイ時の電圧印加状が示された図。
【図９】イレーズ時の電圧印加状が示された図。
【図１０】ＦＮ消去時の電圧印加状が示された図。
【図１１】プログラム時の電圧印加状が示された図。
【図１２】フォワードリード時の電圧印加状が示された図。
【図１３】リバースリード時の電圧印加状が示された図。
【図１４】ＯＮＯ膜内の電荷の有無と流れる電流の関係を表す図。
【図１５】第１比較例のメモリブロックの一部を示した図。
【図１６】第２比較例のメモリブロックの断面図。
【図１７】変形例のメモリブロック４００の一部を示した図。
【図１８】メモリブロックの断面図。
【図１９】メモリブロックの断面図。
【図２０】変形例にセレクトゲートフローティング法を用いたときのメモリブロックの図。
【図２１】変形例のイレーズ時の電圧印加状が示された図。
【図２２】変形例のＦＮ消去時の電圧印加状が示された図。
【図２３】変形例のプログラム時の電圧印加状が示された図。
【図２４】変形例のフォワードリード時の電圧印加状が示された図。
【図２５】変形例のリバースリード時の電圧印加状が示された図。
【符号の説明】
５０ ワード線、６０ ビット線、７０ セレクト線、８０ ソース線、３００ワード／セレクト線駆動部、３１０ 単位ワード・セレクト線駆動部、４００メモリブロック、４１０ メモリセル、４１１ セレクトゲート、４１２ ワードゲート、４１３ ＯＮＯ膜、４１７ 窒化膜

Claims (9)

  1. 行方向及び列方向に複数のメモリセルが配設されて構成されたメモリセルアレイを有し、
    前記複数のメモリセルの各々は、ソース領域と、ドレイン領域と、前記ソース領域及び前記ドレイン領域間のチャネル領域と、前記チャネル領域と対向して配置されたワードゲート及びセレクトゲートと、前記ワードゲートと前記チャネル領域との間に形成された不揮発性メモリ素子とを有し、
    前記メモリセルアレイは、前記行方向に沿って配置された各行の前記複数のメモリセルの前記ワードゲートにそれぞれ共通接続された複数のワード線と、
    前記行方向に沿って配置された各行の前記複数のメモリセルの前記セレクトゲートにそれぞれ共通接続された複数のセレクト線と、
    前記列方向に沿って配置された各列の前記複数のメモリセルの前記ドレイン領域または前記ソース領域のいずれかにそれぞれ共通接続された複数のビット線と、
    前記ワード線及び前記セレクト線を駆動するワード／セレクト線駆動部と、
    前記ビット線を駆動するビット線駆動部と、
    を有し、
    前記ワード／セレクト線駆動部は、複数の単位ワード／セレクト線駆動部を有し、
    前記複数の単位ワード／セレクト線駆動部の各々は、前記各行の前記複数のメモリセルの各々の前記セレクトゲート及び前記ワードゲートを同電位に設定駆動することを特徴とする不揮発性半導体記憶装置。
  2. 請求項１において、
    前記複数のメモリセルにそれぞれ接続された前記ワード線及び前記セレクト線は互いに短絡されていることを特徴とする不揮発性記憶装置。
  3. 請求項２において、
    前記複数のメモリセルにそれぞれ接続された前記ワード線及び前記セレクト線の配線表面上をまたがるように覆い被せられた配線コンタクトを有することを特徴とする不揮発性記憶装置。
  4. 請求項１において、
    前記複数のメモリセルの各々では、前記ワードゲートと前記セレクトゲートとが容量結合されていることを特徴とする不揮発性記憶装置。
  5. 請求項４において、
    前記ワード／セレクト線駆動部は、前記複数のメモリセルにそれぞれ接続された前記ワード線及び前記セレクト線のいずれかに駆動電圧を供給することを特徴とする不揮発性記憶装置。
  6. 請求項４または５において、
    前記不揮発性メモリ素子は、前記複数のメモリセルの各々の前記ワードゲート及び前記セレクトゲートの間に延在形成されていることを特徴とする不揮発性記憶装置。
  7. 請求項１乃至６のいずれかにおいて、
    前記不揮発性メモリ素子は、２つの酸化膜（Ｏ）の間に窒化膜（Ｎ）を有するＯＮＯ膜で形成されていることを特徴とする不揮発性記憶装置。
  8. 請求項１乃至７のいずれかにおいて、
    前記複数のメモリセルの各々は、前記チャネル領域に、前記ソース領域に隣接する第１の領域及び前記ドレイン領域に隣接する第２の領域を有し、
    前記セレクトゲートは前記第１の領域の上に配置され、前記ワードゲートは前記第２の領域上に前記不揮発性メモリを介して配置されていることを特徴とする不揮発性記憶装置。
  9. 請求項１乃至７のいずれかにおいて、
    前記複数のメモリセルの各々は、前記チャネル領域に、前記ソース領域に隣接する第１の領域及び前記ドレイン領域に隣接する第２の領域を有し、
    前記ワードゲートは前記第１の領域上に前記不揮発性メモリ素子を介して配置され、前記セレクトゲートは前記第２の領域の上に配置されていることを特徴とする不揮発性記憶装置。
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