JPH10321821A - 不揮発性半導体メモリおよびその動作方法 - Google Patents

Abstract

(57)【要約】 【課題】 より高集積化を図ることが可能な不揮発性半
導体メモリおよびその動作方法を提供することである。 【解決手段】 複数のスタックトゲート型メモリセル１
ａ，１ｂからなるメモリセル群が各２本のビット線間に
直列に接続される。各メモリセル１ａ，１ｂは、チャネ
ル領域５を挟んで設けられた２つのソース・ドレイン領
域３，４、浮遊ゲート電極７および制御ゲート電極９を
有する。隣接する２つのメモリセル１ａ，１ｂは、互い
に一方のソース・ドレイン領域３，４を共有している。
メモリセル群の両側のソース・ドレイン領域３は対応す
るビット線ＢＬに接続され、残りのソース・ドレイン領
域４は電気的に浮遊状態となっている。各メモリセル１
ａ，１ｂの制御ゲート電極９はそれぞれワード線ＷＬを
形成している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体メ
モリおよびその動作方法に関する。

【０００２】

【従来の技術】近年、磁気メモリであるハードディスク
およびフロッピーディスクに代替可能な半導体メモリと
して、ＥＰＲＯＭ（Erasable and Programmable Read O
nly Memory）やＥＥＰＲＯＭ（Electrically Erasable
and Programmable Read Only Memory ）等の不揮発性半
導体メモリが注目されている。

【０００３】ＥＰＲＯＭおよびＥＥＰＲＯＭのメモリセ
ル（メモリトランジスタ）では、浮遊ゲート電極にキャ
リアを蓄積し、キャリアの有無によりデータの記憶を行
うとともに、キャリアの有無によるしきい値電圧の変化
を検出することによりデータの読み出しを行っている。
特に、ＥＥＰＲＯＭには、メモリセルアレイの全体でデ
ータの消去を行うかあるいはメモリセルアレイを任意の
ブロックに分けて各ブロック単位でデータの消去を行う
フラッシュＥＥＰＲＯＭがある。

【０００４】図１０は従来の不揮発性半導体メモリのメ
モリセルアレイの一例を示す一部断面図、図１１は図１
０のメモリセルアレイの平面図である。この不揮発性半
導体メモリは、スタックトゲート型メモリセルを用いた
フラッシュＥＥＰＲＯＭである。

【０００５】図１０および図１１において、メモリセル
アレイ２００は、行方向および列方向にマトリクス状に
配列された複数のメモリセル（メモリトランジスタ）２
１からなる。ｐ型シリコン基板２２の表面に、ｎ型のド
レイン領域２３およびｎ型のソース領域２４が所定間隔
を隔てて交互に形成されている。ドレイン領域２３とソ
ース領域２４との間のシリコン基板２２の領域がチャネ
ル領域２５となる。

【０００６】各チャネル領域２５上には、ゲート絶縁膜
２６を介して浮遊ゲート電極２７が形成され、各浮遊ゲ
ート電極２７上には、ゲート絶縁膜２８を介して制御ゲ
ート電極２９が形成されている。

【０００７】ドレイン領域２３、ソース領域２４、それ
らに挟まれたチャネル領域２５、ゲート絶縁膜２６，２
８、浮遊ゲート電極２７および制御ゲート電極２９がメ
モリセル２１を構成する。各ドレイン領域２３は、隣接
する２つのメモリセル２１で共有されている。また、各
ソース領域２３も、隣接する２つのメモリセル２１で共
有されている。

【０００８】図１１に示すように、メモリセルアレイ２
００には、複数のビット線ＢＬおよび複数のワード線Ｗ
Ｌがほぼ直角に交差するように配列されている。各ビッ
ト線ＢＬは列方向に沿って配置され、各ワード線ＷＬは
行方向に沿って配置されている。

【０００９】各列に配列された複数のメモリセル２１の
ドレイン領域２３は、コンタクトホール３０を介してそ
れぞれ対応するビット線ＢＬに接続されている。また、
全てのメモリセル２１のソース領域２４は一体化されて
ソース線ＳＬを形成している。さらに、各行に配列され
た複数のメモリセル２１の制御ゲート電極２９は一体化
されてワード線ＷＬを形成している。

【００１０】次に、図１０および図１１のメモリセルア
レイのメモリセルにおける書き込み動作、読み出し動作
および消去動作を図１２および図１３を参照しながら説
明する。

【００１１】図１２は１つのメモリセル２１の断面図で
ある。図１３は書き込み動作、消去動作および読み出し
動作における各部分の電位を示す図である。なお、いず
れの動作においても、シリコン基板２２の電位は接地レ
ベル（＝０Ｖ）に保持される。

【００１２】（ａ）書き込み動作 書き込み動作では、制御ゲート電極２９の電位を１２Ｖ
にし、ドレイン領域２３の電位を０Ｖにし、ソース領域
２４の電位を５Ｖにする。

【００１３】それにより、制御ゲート電極２９からのカ
ップリングにより浮遊ゲート電極２７の電位が引き上げ
られ、ソース領域２４の近傍のチャネル領域２５で発生
したチャネルホットエレクトロンが浮遊ゲート電極２７
に注入される。その結果、浮遊ゲート電極２７に電子が
蓄積される。このようにして、メモリセル２１に１ビッ
トのデータが書き込まれる。

【００１４】（ｂ）消去動作 消去動作では、制御ゲート電極２９の電位を０Ｖにし、
ドレイン電極２３の電位を１２Ｖにし、ソース領域２４
をオープン状態（浮遊状態）にする。

【００１５】それにより、ドレイン領域２３から浮遊ゲ
ート電極２７にファウラー−ノルドハイム・トンネル電
流（Fowler-Nordheim Tunnel Current；以下、ＦＮトン
ネル電流という。）が流れ、書き込み動作により浮遊ゲ
ート電極２７に蓄積されていた電子がドレイン領域２３
へ引き抜かれる。このようにして、メモリセル２１に記
憶されたデータが消去される。

【００１６】（ｃ）読み出し動作 読み出し動作では、制御ゲート電極２９およびドレイン
領域２３の電位をともに５Ｖにし、ソース領域２４の電
位を０Ｖにする。

【００１７】メモリセル２１が書き込み状態にある場合
には、浮遊ゲート電極２７に電子が蓄積されているの
で、制御ゲート電極２９の電位を５Ｖにしても、チャネ
ル領域２５に反転層が形成されない。そのため、ドレイ
ン領域２３からソース領域２４へ流れるセル電流が小さ
くあるいは０となる。

【００１８】一方、メモリセル２１が消去状態にある場
合には、浮遊ゲート電極２７に電子が蓄積されていない
ので、制御ゲート電極２９の電位を５Ｖにすると、チャ
ネル領域２５に反転層が形成される。そのため、ドレイ
ン領域２３からソース領域２４へ流れるセル電流が大き
くなる。

【００１９】したがって、セル電流の大きさを検出する
ことにより、メモリセル２１が書き込み状態であるか消
去状態であるかを判別することができる。例えば、書き
込み状態のメモリセル２１のデータを“１”とし、消去
状態のメモリセル２１のデータを“０”とする。上記の
動作により、メモリセル２１に記憶された“１”または
“０”のデータを読み出すことができる。

【００２０】

【発明が解決しようとする課題】上記の従来の不揮発性
半導体メモリでは、各メモリセル２１のソース領域２４
によりソース線ＳＬが形成され、そのソース線ＳＬがメ
モリセルアレイ２００の全体にわたって網目状に配置さ
れている。書き込み動作時および読み出し動作時には、
このソース線ＳＬを介して各メモリセル２１のソース領
域２４に所定の電位が与えられる。したがって、ソース
線ＳＬはある程度の幅が必要となり、各ソース領域２４
の面積もある程度の大きさが必要となる。

【００２１】そのため、メモリセルアレイ２００の面積
を小さくすることが難しく、より高集積化を図ることが
できない。

【００２２】本発明の目的は、より高集積化を図ること
が可能な不揮発性半導体メモリおよびその動作方法を提
供することである。

【００２３】

【課題を解決するための手段および発明の効果】

（１）第１の発明 第１の発明に係る不揮発性半導体メモリは、電気的に浮
遊状態の一導電型の不純物領域を共有する複数のスタッ
クトゲート型メモリセルを備えたものである。

【００２４】本発明に係る不揮発性半導体メモリにおい
ては、複数のスタックトゲート型メモリセルが共有する
不純物領域が電気的に浮遊状態となっており、その不純
物領域は配線層に電気的に接続されておらず、また配線
層を形成していない。そのため、隣接するメモリセルが
互いに接触しない範囲内で電気的に浮遊状態の不純物領
域を小さくすることが可能となる。したがって、より高
集積化を図ることができる。

【００２５】（２）第２の発明 第２の発明に係る不揮発性半導体メモリは、複数のスタ
ックトゲート型メモリセルからなる１組以上のメモリセ
ル群を備え、各メモリセルはチャネル領域を挟んで設け
られた２つの不純物領域を有し、隣接する２つのメモリ
セルは互いに一方の不純物領域を共有し、各組のメモリ
セル群の両側の不純物領域は１対の電位線にそれぞれ電
気的に接続され、残りの不純物領域は電気的に浮遊状態
にあることを特徴とする。

【００２６】本発明に係る不揮発性半導体メモリにおい
ては、隣接する２つのメモリセルが互いに一方の不純物
領域を共有し、かつ各組のメモリセル群の両側の不純物
領域が１対の電位線にそれぞれ電気的に接続され、残り
の不純物領域が電気的に浮遊状態となっている。電気的
に浮遊状態にある不純物領域は配線層に電気的に接続さ
れておらず、また配線層を形成していない。そのため、
隣接する２つのメモリセルが互いに接触しない範囲内で
電気的に浮遊状態にある不純物領域を小さくすることが
可能となる。したがって、各メモリセル群の専有面積を
小さくすることができ、より高集積化を図ることが可能
となる。

【００２７】（３）第３の発明 第３の発明に係る不揮発性半導体メモリは、第２の発明
に係る不揮発性半導体メモリの構成において、各メモリ
セルがチャネル領域上に第１のゲート絶縁膜を介して形
成された浮遊ゲート電極と、浮遊ゲート電極上に第２の
ゲート絶縁膜を介して形成された制御ゲート電極とを有
することを特徴とする。

【００２８】この場合、各メモリセルの制御ゲート電極
および各組のメモリセル群の両側の不純物領域に所定の
電位を与えることにより、書き込み動作、消去動作およ
び読み出し動作を行うことが可能となる。

【００２９】（４）第４の発明 第４の発明に係る不揮発性半導体メモリは、第３の発明
に係る不揮発性半導体メモリの構成において、書き込み
動作時に、選択されたメモリセルの制御ゲート電極と当
該メモリセル群の両側の不純物領域との間に第１の電圧
を印加するとともに、他のメモリセルの制御ゲート電極
を両側の不純物領域とほぼ同電位に保持し、消去動作時
に、複数のメモリセルの制御ゲート電極と当該メモリセ
ル群の両側の不純物領域との間に書き込み動作時と逆極
性の第２の電圧を印加し、読み出し動作時に、選択され
たメモリセルの制御ゲート電極と当該メモリセル群の一
方側の不純物領域との間に第３の電圧を印加し、他のメ
モリセルの制御ゲート電極と一方側の不純物領域との間
に第３の電圧よりも高い第４の電圧を印加する電位設定
回路をさらに備えたことを特徴とする。

【００３０】書き込み動作時には、選択されたメモリセ
ルの制御ゲート電極とメモリセル群の両側の不純物領域
との間に第１の電圧が印加されると、選択されたメモリ
セルにおいては、不純物領域から浮遊ゲート電極にキャ
リアが注入される。このとき、他のメモリセルの制御ゲ
ート電極は両側の不純物領域とほぼ同電位に保持される
ので、他のメモリセルにおいては、浮遊ゲート電極には
キャリアが注入されない。

【００３１】消去動作時には、複数のメモリセルの制御
ゲート電極と両側の不純物領域との間に書き込み動作時
と逆極性の第２の電圧が印加されると、複数のメモリセ
ルにおいて、浮遊ゲート電極から不純物領域にキャリア
が引き抜かれる。

【００３２】読み出し動作時には、選択されたメモリセ
ルの制御ゲート電極とメモリセル群の一方側の不純物領
域との間に第３の電圧が印加され、他のメモリセルの制
御ゲート電極と一方側の不純物領域との間には第３の電
圧よりも高い第４の電圧が印加される。それにより、選
択されないメモリセルにおいては、チャネル領域にチャ
ネルが形成される。選択されたメモリセルにおいては、
浮遊ゲート電極にキャリアが蓄積されていない場合にチ
ャネル領域にチャネルが形成され、浮遊ゲート電極にキ
ャリアが蓄積されている場合にはチャネル領域にチャネ
ルが形成されない。

【００３３】したがって、両側の不純物領域間に流れる
電流の大きさを検出することにより、選択されたメモリ
セルの浮遊ゲート電極にキャリアが蓄積されているか否
かを判別することが可能となる。その結果、選択された
メモリセルのデータを読み出すことができる。

【００３４】（５）第５の発明 第５の発明に係る不揮発性半導体メモリは、第４の発明
に係る不揮発性半導体メモリの構成において、第１の電
圧は、ＦＮトンネル電流により選択されたメモリセルの
不純物領域から浮遊ゲート電極にキャリアが注入される
値に設定され、第２の電圧は、ＦＮトンネル電流により
複数のメモリセルの浮遊ゲート電極から不純物領域にキ
ャリアが引き抜かれる値に設定され、第３の電圧は、選
択されたメモリセルの浮遊ゲート電極にキャリアが蓄積
されていない場合に当該メモリセルのチャネル領域にチ
ャネルが形成され、かつ選択されたメモリセルの浮遊ゲ
ート電極にキャリアが蓄積されている場合に当該メモリ
セルのチャネル領域にチャネルが形成されないように設
定され、第４の電圧は、他のメモリセルの浮遊ゲート電
極におけるキャリアの有無にかかわらず当該他のメモリ
セルのチャネル領域にチャネルが形成されるように設定
されたことを特徴とする。

【００３５】この場合、書き込み動作時には、選択され
たメモリセルにおいては、ＦＮトンネル電流により不純
物領域から浮遊ゲート電極にキャリアが注入される。

【００３６】消去動作時には、複数のメモリセルにおい
て、ＦＮトンネル電流により浮遊ゲート電極から不純物
領域にキャリアが引き抜かれる。

【００３７】読み出し動作時には、選択されていないメ
モリセルにおいては、浮遊ゲート電極におけるキャリア
の有無にかかわらずチャネル領域にチャネルが形成され
る。選択されたメモリセルにおいては、浮遊ゲート電極
にキャリアが蓄積されていない場合にチャネル領域にチ
ャネルが形成され、浮遊ゲート電極にはキャリアが蓄積
されている場合にはチャネル領域にチャネルが形成され
ない。

【００３８】したがって、両側の不純物領域間に流れる
電流の大きさを検出することにより、選択されたメモリ
セルの浮遊ゲート電極にキャリアが蓄積されているか否
かを判別することができる。

【００３９】（６）第６の発明 第６の発明に係る不揮発性半導体メモリは、第２〜第５
のいずれかの発明に係る不揮発性半導体メモリの構成に
おいて、各メモリセルが、第１導電型の半導体基板また
は半導体層に形成され、各不純物領域が、第１導電型と
逆の第２の導電型を有することを特徴とする。

【００４０】この場合、読み出し動作時に、選択されな
いメモリセルにおいては、チャネル領域に第１導電型の
チャネルが形成される。また、選択されたメモリセルに
おいては、浮遊ゲート電極にキャリアが蓄積されていな
い場合にチャネル領域に第１導電型のチャネルが形成さ
れ、浮遊ゲート電極にキャリアが蓄積されている場合に
はチャネル領域に第１導電型のチャネルが形成されな
い。

【００４１】（７）第７の発明 第７の発明に係る不揮発性半導体メモリは、複数のビッ
ト線と、複数のビット線に交差するように配列された複
数のワード線と、各２本のビット線間に直列に接続され
た複数のメモリセルからなる複数組のメモリセル群とを
備え、各メモリセルは、チャネル領域を挟んで設けられ
た２つの不純物領域と、チャネル領域上に第１のゲート
絶縁膜を介して形成された浮遊ゲート電極と、浮遊ゲー
ト電極上に第２のゲート絶縁膜を介して形成された制御
ゲート電極とを含み、隣接する２つのメモリセルは互い
に一方の不純物領域を共有し、各組のメモリセル群の両
側の不純物領域は対応するビット線にそれぞれ電気的に
接続され、残りの不純物領域は電気的に浮遊状態にあ
り、各メモリセルの制御ゲート電極はそれぞれ対応する
ワード線に接続または一体化されたことを特徴とする。

【００４２】本発明に係る不揮発性半導体メモリにおい
ては、各組のメモリセル群の両側の不純物領域がそれぞ
れビット線に電気的に接続され、残りの不純物領域は電
気的に浮遊状態となっている。電気的に浮遊状態にある
不純物領域は、配線層に電気的に接続されておらず、ま
た配線層を形成していない。そのため、隣接する２つの
メモリセルのチャネル領域、浮遊ゲート電極および制御
ゲート電極が互いに接触しない範囲内で電気的に浮遊状
態にある不純物領域を小さくすることが可能となる。ま
た、電気的に浮遊状態にある不純物領域に接続または一
体化される配線層を設ける必要もない。したがって、複
数組のメモリセル群の専有面積を小さくすることがで
き、より高集積化を図ることが可能となる。

【００４３】（８）第８の発明 第８の発明に係る不揮発性半導体メモリは、第７の発明
に係る不揮発性半導体メモリの構成において、各組のメ
モリセル群が、各ワード線および各ビット線に対して斜
め方向に配列されたことを特徴とする。

【００４４】これにより、複数のワード線および複数の
ビット線に接続されるメモリセルがマトリクスを形成す
ることが可能となる。

【００４５】（９）第９の発明 第９の発明に係る不揮発性半導体メモリは、第７または
第８の発明に係る不揮発性メモリの構成において、書き
込み動作時に、選択されたメモリセルに対応するワード
線と対応する１対のビット線との間に第１の電圧を印加
するとともに、他のメモリセルに対応するワード線を１
対のビット線とほぼ同電位に保持し、消去動作時に、複
数のワード線と対応する複数のビット線との間に書き込
み動作時と逆極性の第２の電圧を印加し、読み出し動作
時に、選択されたメモリセルに対応するワード線と対応
する１つのビット線との間に第３の電圧を印加し、他の
メモリセルに対応するワード線と対応する１つのビット
線との間に第３の電圧よりも高い第４の電圧を印加する
電位設定回路をさらに備えたことを特徴とする。

【００４６】書き込み動作時には、選択されたメモリセ
ルに対応するワード線と対応する１対のビット線との間
に第１の電圧が印加されると、選択されたメモリセルに
おいて、不純物領域から浮遊ゲート電極にキャリアが注
入される。このとき、他のメモリセルに対応するワード
線は１対のビット線とほぼ同電位に保持されるので、他
のメモリセルにおいては、不純物領域から浮遊ゲート電
極にキャリアが注入されない。

【００４７】消去動作時には、複数のワード線と対応す
る複数のビット線との間に書き込み動作時と逆極性の第
２の電圧が印加されると、複数のメモリセルにおいて、
浮遊ゲート電極から不純物領域にキャリアが引き抜かれ
る。

【００４８】読み出し動作時には、選択されたメモリセ
ルに対応するワード線と対応する１つのビット線との間
に第３の電圧が印加され、他のメモリセルに対応するワ
ード線と対応する１つのビット線との間には第３の電圧
よりも高い第４の電圧が印加される。それにより、他の
メモリセルにおいては、チャネル領域にチャネルが形成
される。選択されたメモリセルにおいては、浮遊ゲート
電極にキャリアが蓄積されていない場合にチャネル領域
にチャネルが形成され、浮遊ゲート電極にキャリアが注
入されている場合にはチャネル領域にチャネルが形成さ
れない。

【００４９】したがって、両側の不純物領域間に流れる
電流の大きさを検出することにより、選択されたメモリ
セルの浮遊ゲート電極にキャリアが蓄積されているか否
かを判別することが可能となる。その結果、選択された
メモリセルのデータを読み出すことができる。

【００５０】（１０）第１０の発明 第１０の発明に係る不揮発性半導体メモリは、第９の発
明に係る不揮発性半導体メモリの構成において、第１の
電圧は、ＦＮトンネル電流により選択されたメモリセル
の不純物領域から浮遊ゲート電極にキャリアが注入され
る値に設定され、第２の電圧は、ＦＮトンネル領域によ
り複数のメモリセルの浮遊ゲート電極から不純物領域に
キャリアが引き抜かれる値に設定され、第３の電圧は、
選択されたメモリセルの浮遊ゲート電極にキャリアが蓄
積されていない場合に当該メモリセルのチャネル領域に
チャネルが形成され、かつ選択されたメモリセルの浮遊
ゲート電極にキャリアが蓄積されている場合に当該メモ
リセルのチャネル領域にチャネルが形成されないように
設定され、第４の電圧は、他のメモリセルの浮遊ゲート
電極におけるキャリアの有無にかかわらず当該他のメモ
リセルのチャネル領域にチャネルが形成されるように設
定されたこと特徴とする。

【００５１】この場合、書き込み動作時には、選択され
たメモリセルにおいて、ＦＮトンネル電流により不純物
領域から浮遊ゲート電極にキャリアが注入される。

【００５２】消去動作時には、複数のメモリセルにおい
て、ＦＮトンネル電流により浮遊ゲート電極から不純物
領域にキャリアが引き抜かれる。

【００５３】読み出し動作時には、選択されないメモリ
セルにおいて、チャネル領域にチャネルが形成される。
選択されたメモリセルにおいては、浮遊ゲート電極にキ
ャリアが蓄積されていない場合にチャネル領域にチャネ
ルが形成され、浮遊ゲート電極にキャリアが蓄積されて
いる場合にはチャネル領域にチャネルが形成されない。
したがって、両側の不純物領域間に流れる電流を検出す
ることにより、選択されたメモリセルの浮遊ゲート電極
にキャリアが蓄積されているか否かを判別することがで
きる。

【００５４】（１１）第１１の発明 第１１の発明に係る不揮発性半導体メモリの動作方法
は、複数のスッタクトゲート型メモリセルからなるメモ
リセル群を備え、各メモリセルはチャネル領域を挟んで
設けられた２つの不純物領域、浮遊ゲート電極および制
御ゲート電極を有し、隣接する２つのメモリセルは互い
に一方の不純物領域を共有する不揮発性半導体メモリの
動作方法であって、書き込み動作時に、選択されたメモ
リセルの制御ゲート電極とメモリセル群の両側の不純物
領域との間に第１の電圧を印加するととともに、他のメ
モリセルの制御ゲート電極を両側の不純物領域とほぼ同
電位に保持し、消去動作時に、複数のメモリセルの制御
ゲート電極と両側の不純物領域との間に書き込み動作時
と逆極性の第２の電圧を印加し、読み出し動作時に、選
択されたメモリセルの制御ゲート電極とメモリセル群の
一方側の不純物領域との間に第３の電圧を印加し、他の
メモリセルの制御ゲート電極と一方側の不純物領域との
間に第３の電圧よりも高い第４の電圧を印加することを
特徴とする。

【００５５】本発明に係る不揮発性半導体メモリの動作
方法においては、書き込み動作時に、選択されたメモリ
セルの制御ゲート電極とメモリセル群の両側の不純物領
域との間に第１の電圧が印加されると、選択されたメモ
リセルにおいて、不純物領域から浮遊ゲート電極にキャ
リアが注入される。このとき、他のメモリセルの制御ゲ
ート電極は両側の不純物領域とほぼ同電位に保持される
ので、他のメモリセルにおいては、不純物領域から浮遊
ゲート電極にキャリアが注入されない。

【００５６】消去動作時には、複数のメモリセルの制御
ゲート電極と両側の不純物領域との間に書き込み動作時
と逆極性の第２の電圧が印加されると、複数のメモリセ
ルにおいて、浮遊ゲート電極から不純物領域にキャリア
が引き抜かれる。

【００５７】読み出し動作時には、選択されたメモリセ
ルの制御ゲート電極とメモリセル群の一方側の不純物領
域との間に第３の電圧が印加され、他のメモリセルの制
御ゲート電極と一方側の不純物領域との間には第３の電
圧よりも高い第４の電圧が印加される。この場合、選択
されないメモリセルにおいては、チャネル領域にチャネ
ルが形成される。選択されたメモリセルにおいては、浮
遊ゲート電極にキャリアが蓄積されていない場合にチャ
ネル領域にチャネルが形成され、浮遊ゲート電極にキャ
リアが蓄積されている場合にはチャネル領域にチャネル
が形成されない。

【００５８】したがって、両側の不純物領域間に流れる
電流の大きさを検出することにより、選択されたメモリ
セルの浮遊ゲート電極にキャリアが蓄積されているか否
かを判別することが可能となる。その結果、選択された
メモリセルのデータを読み出すことができる。

【００５９】このように、書き込み動作時、消去動作時
および読み出し動作時に、メモリセル群の両側の不純物
領域を除く不純物領域は電気的に浮遊状態となってい
る。したがって、隣接する２つのメモリセルのチャネル
領域、浮遊ゲート電極および制御ゲート電極が互いに接
触しない範囲内で電気的に浮遊状態にある不純物領域を
小さくすることが可能となる。また、電気的に浮遊状態
にある不純物領域を配線層に接続または一体化する必要
もない。したがって、メモリセル群の専有面積を小さく
することができ、より高集積化を図ることが可能とな
る。

【００６０】

【発明の実施の形態】図１は本発明の第１の実施例にお
ける不揮発性半導体メモリのメモリセルアレイの一部断
面図、図２は図１のメモリセルアレイの平面図である。
また、図３は同実施例の不揮発性半導体メモリの全体の
構成を示す図である。本実施例の不揮発性半導体メモリ
は、スタックトゲート型メモリセルを用いたフラッシュ
ＥＥＰＲＯＭである。

【００６１】図１および図２において、メモリセルアレ
イ１０２は、マトリクス状に配列された複数のメモリセ
ル（メモリトランジスタ）１ａ，１ｂからなる。ｐ型単
結晶シリコン基板２の表面に、ｎ型不純物がドープされ
たｎ型ソース・ドレイン領域３，４が所定間隔を隔てて
交互に形成されている。ソース・ドレイン領域３とソー
ス・ドレイン領域４との間のシリコン基板２の領域がチ
ャネル領域５となる。ソース・ドレイン領域３，４はソ
ースまたはドレインとして働く。

【００６２】各チャネル領域５上には、シリコン酸化膜
からなるゲート絶縁膜６を介してドープドポリシリコン
膜からなる浮遊ゲート電極７が形成され、各浮遊ゲート
電極７上には、シリコン酸化膜からなるゲート絶縁膜８
を介してドープドポリシリコン膜からなる制御ゲート電
極９が形成されている。

【００６３】２つのソース・ドレイン領域３，４、それ
らに挟まれたチャネル領域５、ゲート絶縁膜６，８、浮
遊ゲート電極７および制御ゲート電極９がメモリセル１
ａを構成する。また、２つのソース・ドレイン領域４，
３、それらに挟まれたチャネル領域５、ゲート絶縁膜
６，８、浮遊ゲート電極７および制御ゲート電極９がメ
モリセル１ｂを構成する。

【００６４】各ソース・ドレイン領域３は、隣接する２
つのメモリセル１ｂ，１ａで共有されている。また、各
ソース・ドレイン領域４も、隣接する２つのメモリセル
１ａ，１ｂで共有されている。各２つのメモリセル１
ａ，１ｂがメモリセル群を構成する。

【００６５】図２に示すように、複数のビット線ＢＬお
よび複数のワード線ＷＬがほぼ直角に交差するように配
列されている。各ビット線ＢＬは列方向に沿って配置さ
れ、各ワード線ＷＬは行方向に沿って配置されている。

【００６６】複数のメモリセル１ａ，１ｂは、ビット線
ＢＬおよびワード線ＷＬに対して斜め方向に例えば４５
°の方向に配列されている。各列の各２つのメモリセル
１ａ，１ｂで共有されるソース・ドレイン領域３は、コ
ンタクトホール１０を介してそれぞれ対応するビット線
ＢＬに接続されている。それにより、各２つのメモリセ
ル１ａ，１ｂは２本のビット線ＢＬ間に直列に接続され
ている。各ソース・ドレイン領域４は、電気的に浮遊状
態となっている。

【００６７】各行の複数のメモリセル１ａの制御ゲート
電極９は一体化されてワード線ＷＬを形成している。同
様に、各行の複数のメモリセル１ｂの制御ゲート電極９
は一体化されてワード線ＷＬを形成している。

【００６８】シリコン基板２上にはフィールド絶縁膜
（図示せず）が形成され、そのフィールド絶縁膜により
各メモリセル１ａ，１ｂ間の素子分離が行われている。

【００６９】図３に示す不揮発性半導体メモリ１０１に
おいて、メモリセルアレイ１０２の複数のワード線ＷＬ
はロウデコーダ１０３に接続され、複数のビット線ＢＬ
はカラムデコーダ１０４に接続されている。

【００７０】アドレスピン１０５には、外部からロウア
ドレス信号およびカラムアドレス信号が与えられる。ア
ドレスピン１０５に与えられたロウアドレス信号および
カラムアドレス信号は、アドレスバッファ１０６を介し
てアドレスラッチ１０７に転送される。アドレスラッチ
１０７でラッチされたロウアドレス信号はロウデコーダ
１０３へ与えられ、カラムアドレス信号はカラムデコー
ダ１０４に与えられる。

【００７１】ロウデコーダ１０３は、ロウアドレス信号
により指定されるワード線ＷＬを選択し、選択されたワ
ード線ＷＬの電位および他のワード線ＷＬの電位を後述
する各動作モードに対応して制御する。それにより、各
メモリセル１ａ，１ｂの制御ゲート電極９の電位が制御
される。

【００７２】カラムデコーダ１０４は、カラムアドレス
信号により指定されるビット線ＢＬを選択し、選択され
たビット線ＢＬおよび他のビット線ＢＬの電位または接
続状態を後述する各動作モードに対応して制御する。そ
れにより、各メモリセル１ａ，１ｂのソース・ドレイン
領域３の電位または接続状態が制御される。

【００７３】データピン１０８には、外部からデータが
与えられる。データピン１０８に与えられたデータは、
入力バッファ１０９を介してカラムデコーダ１０４へ転
送される。カラムデコーダ１０４は、そのデータに対応
して各ビット線ＢＬの電位を後述するように制御する。

【００７４】任意のメモリセル１ａまたは１ｂから読み
出されたデータは、対応するビット線ＢＬからカラムデ
コーダ１０４を介して電流センスアンプからなるセンス
アンプ１１０へ転送される。この場合、カラムデコーダ
１０４は、選択されたビット線ＢＬとセンスアンプ１１
０とを接続する。センスアンプ１１０は、選択されたビ
ット線ＢＬに流れる電流の大きさに基づいて読み出され
たデータの値を判別し、判別結果を出力バッファ１１１
を介してデータピン１０８に出力する。

【００７５】なお、不揮発性半導体メモリ１０１の上記
の各回路（１０３〜１１１）の動作は、制御コア回路１
１２により制御される。

【００７６】本実施例では、ロウデコーダ１０３および
カラムデコーダ１０４が電位設定回路を構成する。

【００７７】次に、本実施例の不揮発性半導体メモリの
書き込み動作、消去動作および読み出し動作を図４、図
５および図６を参照しながら説明する。

【００７８】図４は書き込み動作を説明するための要部
断面図、図５は消去動作を説明するための要部断面図、
図６は読み出し動作を説明するための要部断面図であ
る。図４〜図６では、メモリセル１ａのソース・ドレイ
ン領域３、チャネル領域５、浮遊ゲート電極７および制
御ゲート電極９にそれぞれ符号３ａ、５ａ、７ａおよび
９ａを付し、メモリセル１ｂのソース・ドレイン領域
３、チャネル領域５、浮遊ゲート電極７および制御ゲー
ト電極９にそれぞれ符号３ｂ、５ｂ、７ｂおよび９ｂを
付している。

【００７９】（ａ）書き込み動作（図４参照） ここでは、メモリセル１ａにデータを書き込む場合につ
いて説明する。図４に示すように、制御ゲート電極９ａ
の電位を２０Ｖにし、制御ゲート電極９ｂの電位を０Ｖ
にする。また、ソース・ドレイン領域３ａ，３ｂの電位
を０Ｖにする。なお、シリコン基板２の電位を０Ｖにし
てもよい。

【００８０】一般に、スタックトゲート型メモリセルで
は、制御ゲート電極９と浮遊ゲート電極７との間の静電
容量は、浮遊ゲート電極７とシリコン基板２およびソー
ス・ドレイン領域３との間の静電容量に比べて大きい。

【００８１】そのため、制御ゲート電極９ａの電位を２
０Ｖにすると、制御ゲート電極９ａからのカップリング
により浮遊ゲート電極７ａの電位が上昇する。それによ
り、浮遊ゲート電極７ａからソース・ドレイン領域３ａ
にＦＮトンネル電流が流れ、浮遊ゲート電極７ａに電子
が注入される。その結果、浮遊ゲート電極７ａに電子が
蓄積される。このようにして、メモリセル１ａに１ビッ
トのデータが書き込まれる。

【００８２】このとき、制御ゲート電極９ｂの電位は０
Ｖであるので、浮遊ゲート電極７ｂの電位はほとんど上
昇しない。したがって、浮遊ゲート電極７ｂには電子が
注入されない。

【００８３】（ｂ）消去動作（図５参照） ここでは、メモリセル１ａ，１ｂの浮遊ゲート電極７
ａ，７ｂに電子が蓄積されているものとする。図５に示
すように、制御ゲート電極９ａ，９ｂの電位を０Ｖに
し、ソース・ドレイン領域３ａ，３ｂの電位を２０Ｖに
する。なお、シリコン基板２の電位を２０Ｖにしてもよ
い。

【００８４】制御ゲート電極９ａ，９ｂの電位が０Ｖで
あるので、浮遊ゲート電極７ａ，７ｂの電位はほとんど
上昇しない。それにより、ソース・ドレイン領域３ａ，
３ｂから浮遊ゲート電極７ａ，７ｂにそれぞれＦＮトン
ネル電流が流れ、書き込み動作により浮遊ゲート電極７
ａ，７ｂに蓄積されていた電子がそれぞれソース・ドレ
イン領域３ａ，３ｂに引き抜かれる。このようにして、
メモリセル１ａ，１ｂに記憶されたデータが消去され
る。

【００８５】（ｃ）読み出し動作（図６参照） メモリセルが消去状態の場合、すなわち浮遊ゲート電極
７に電子が蓄積されていない場合には、制御ゲート電極
９の電位が０Ｖのときにチャネル領域５には反転層が形
成されず（オフ状態）、制御ゲート電極９の電位が３Ｖ
のときにチャネル領域５に反転層が形成される（オン状
態）ものとする。

【００８６】また、メモリセルが書き込み状態の場合、
すなわち浮遊ゲート電極７に電子が蓄積されている場合
には、制御ゲート電極９の電位が０Ｖのときにチャネル
領域５に反転層が形成されず（オフ状態）、制御ゲート
電極９の電位が３Ｖのときにもチャネル領域５に反転層
が形成されず（オフ状態）、制御ゲート電極９の電位が
５Ｖのときにチャネル領域５に反転層が形成される（オ
ン状態）ものとする。

【００８７】ここでは、メモリセル１ｂに記憶されたデ
ータを読み出す場合について説明する。例えば、書き込
み状態のメモリセルのデータを“１”とし、消去状態の
メモリセルのデータを“０”とする。

【００８８】図６に示すように、制御ゲート電極９ａの
電位を５Ｖにし、制御ゲート電極９ｂの電位を３Ｖにす
る。また、ソース・ドレイン領域３ａの電位を０Ｖに
し、ソース・ドレイン領域３ｂの電位を３Ｖにする。

【００８９】この場合、浮遊ゲート電極７ａの状態に関
係なく、チャネル領域５はオン状態となる。メモリセル
１ｂが消去状態のときには、チャネル領域５ｂがオン状
態となり、ソース・ドレイン領域３ｂからソース・ドレ
イン領域３ａにセル電流が流れる。メモリセル１ｂが書
き込み状態のときには、チャネル領域５ｂがオフ状態と
なり、ソース・ドレイン領域３ｂからソース・ドレイン
領域３ａにセル電流がほとんど流れない。

【００９０】したがって、セル電流の大きさをセンスア
ンプ１１０で検出することにより、メモリセル１ｂが書
き込み状態であるか消去状態であるかを判別することが
できる。これにより、メモリセル１ｂに記憶された
“１”または“０”のデータを読み出すことができる。

【００９１】本実施例の不揮発性半導体メモリ１０１に
おいては、各メモリセル１ａ，１ｂのソース・ドレイン
領域４が電気的に浮遊状態となっており、ソース線等の
配線層を形成していない。そのため、隣接する２つのメ
モリセル１ａ，１ｂのチャネル領域５ならびにその上に
形成される浮遊ゲート電極７および制御ゲート電極９が
互いに接触しない範囲でソース・ドレイン領域４の寸法
Ｌ（図１参照）を小さくすることが可能となる。また、
メモリセルアレイ１０２内にソース線を設ける必要もな
い。したがって、メモリセルアレイ１０２の面積を小さ
くし、より高集積化を図ることが可能となる。

【００９２】図７は本発明の第２の実施例における不揮
発性半導体メモリのメモリセルアレイの一部平面図であ
る。

【００９３】図７のメモリセルアレイ１０２Ａにおいて
も、図２のメモリセルアレイ１０２と同様に、複数のビ
ット線ＢＬおよび複数のワード線ＷＬがほぼ直角に交差
するように配列されている。各ビット線ＢＬは列方向に
沿って配置され、各ワード線ＷＬは行方向に沿って配置
されている。

【００９４】各２本のビット線ＢＬ間にそれぞれ２つの
メモリセル１ａ，１ｂからなる複数のメモリセル群が接
続されている。各メモリセル群においては、２つのメモ
リセル１ａ，１ｂが２本のビット線ＢＬ間に直列に接続
されている。

【００９５】特に、本実施例のメモリセルアレイ１０２
Ａでは、複数のメモリセル群が、中央部のビット線ＢＬ
に関して対称となるように、ビット線ＢＬに対して斜め
方向に例えば４５°の方向に配列されている。

【００９６】本実施例の不揮発性半導体メモリの各メモ
リセル１ａ，１ｂの構成および動作ならびにメモリセル
アレイ１０２Ａの周辺の回路の構成および動作は、第１
の実施例の不揮発性半導体メモリと同様である。

【００９７】本実施例の不揮発性半導体メモリにおいて
も、各メモリセル１ａ，１ｂのソース・ドレイン領域４
が電気的に浮遊状態となっており、ソース線等の配線層
を形成していないので、ソース・ドレイン領域４の寸法
を小さくすることが可能となる。また、メモリセルアレ
イ１０２Ａ内にソース線を設ける必要もない。したがっ
て、メモリセルアレイ１０２Ａの面積を小さくし、より
高集積化を図ることが可能となる。

【００９８】図８は本発明の第３の実施例における不揮
発性半導体メモリのメモリセルアレイの一部断面図、図
９は図８のメモリセルアレイの平面図である。

【００９９】図８および図９において、メモリセルアレ
イ１０２Ｂは、マトリクス状に配列された複数のメモリ
セル１ａ，１ｂ，１ｃ，１ｄからなる。ｐ型単結晶シリ
コン基板２の表面に複数のｎ型ソース・ドレイン領域３
が形成され、各２つのソース・ドレイン領域３間にそれ
ぞれ所定間隔を隔てて３つのｎ型ソース・ドレイン領域
４が形成されている。ソース・ドレイン領域３とソース
・ドレイン領域４との間のシリコン基板２の領域および
各２つのソース・ドレイン領域４間のシリコン基板２の
領域がそれぞれチャネル領域５となる。

【０１００】各チャネル領域５上には、シリコン酸化膜
からなるゲート絶縁膜６を介してドープドポリシリコン
膜からなる浮遊ゲート電極７が形成され、各浮遊ゲート
電極７上には、シリコン酸化膜からなるゲート絶縁膜８
を介してドープドポリシリコン膜からなる制御ゲート電
極９が形成されている。

【０１０１】２つのソース・ドレイン領域３，４、それ
らに挟まれたチャネル領域５、ゲート絶縁膜６，８、浮
遊ゲート電極７および制御ゲート電極９がメモリセル１
ａまたは１ｄを構成する。また、２つのソース・ドレイ
ン領域４、それらに挟まれたチャネル領域５、ゲート絶
縁膜６，８、浮遊ゲート電極７および制御ゲート電極９
がメモリセル１ｂまたは１ｃを構成する。

【０１０２】各ソース・ドレイン領域３は、隣接する２
つのメモリセル１ｄ，１ａで共有されている。また、各
ソース・ドレイン領域４も、隣接する２つのメモリセル
１ａ，１ｂ、隣接する２つのメモリセル１ｂ，１ｃまた
は隣接する２つのメモリセル１ｃ，１ｄで共有されてい
る。本実施例では、各４つのメモリセル１ａ，１ｂ，１
ｃ，１ｄがメモリセル群を構成する。

【０１０３】図９に示すように、複数ビット線ＢＬおよ
び複数のワード線ＷＬはほぼ直角に交差するように配列
されている。各ビット線ＢＬは列方向に沿って配置さ
れ、各ワード線ＷＬは行方向に沿って配置されている。

【０１０４】複数のメモリセル１ａ〜１ｄは、ビット線
ＢＬおよびワード線ＷＬに対して斜め方向に例えば４５
°の方向に配列されている。各列の各２つのメモリセル
１ａ，１ｄで共有されるソース・ドレイン領域３は、コ
ンタクトホール１０を介してそれぞれ対応するビット線
ＢＬに接続されている。それにより、各４つのメモリセ
ル１ａ〜１ｄは２本のビット線ＢＬ間に直列に接続され
ている。各ソース・ドレイン領域４は、電気的に浮遊状
態となっている。

【０１０５】各行の複数のメモリセル１ａ，１ｃの制御
ゲート電極９は一体化されてワード線ＷＬを形成してい
る。同様に、各行の複数のメモリセル１ｂ，１ｄの制御
ゲート電極９は一体化されてワード線ＷＬを形成してい
る。

【０１０６】シリコン基板２上にはフィールド絶縁膜
（図示せず）が形成され、そのフィールド絶縁膜により
各メモリセル１ａ，１ｂ，１ｃ，１ｄ間の素子分離が行
われている。

【０１０７】本実施例の不揮発性半導体メモリのメモリ
セルアレイ１０２Ｂの周辺の回路の構成および動作は、
第１の実施例の不揮発性半導体メモリ１０１と同様であ
る。

【０１０８】次に、本実施例の不揮発性半導体メモリの
書き込み動作、消去動作および読み出し動作を説明す
る。

【０１０９】（ａ）書き込み動作 ここでは、メモリセル１ｂにデータを書き込む場合につ
いて説明する。メモリセル１ｂの制御ゲート電極９の電
位を２０Ｖにし、他のメモリセル１ａ，１ｃ，１ｄの制
御ゲート電極９の電位を０Ｖにする。また、シリコン基
板２の電位を０Ｖにする。

【０１１０】この場合、メモリセル１ｂの浮遊ゲート電
極７の電位が上昇する。それにより、メモリセル１ｂの
浮遊ゲート電極７からソース・ドレイン領域４にＦＮト
ンネル電流が流れ、メモリセル１ｂの浮遊ゲート電極７
に電子が注入される。その結果、メモリセル１ｂの浮遊
ゲート電極７に電子が蓄積される。このようにして、メ
モリセル１ｂにデータを書き込むことができる。

【０１１１】このとき、他のメモリセル１ａ，１ｃ，１
ｄの制御ゲート電極９の電位は０Ｖであるので、他のメ
モリセル１ａ，１ｃ，１ｄの浮遊ゲート電極７の電位は
ほとんど上昇しない。したがって、他のメモリセル１
ａ，１ｃ，１ｄの浮遊ゲート電極７には電子が注入され
ない。

【０１１２】（ｂ）消去動作 メモリセル１ａ〜１ｄの制御ゲート電極９の電位を０Ｖ
にし、シリコン基板２の電位を２０Ｖにする。

【０１１３】この場合、メモリセル１ａ〜１ｄの浮遊ゲ
ート電極７の電位はほとんど上昇しない。それにより、
ソース・ドレイン領域３，４からメモリセル１ａ〜１ｄ
の浮遊ゲート電極７にそれぞれＦＮトンネル電流が流
れ、書き込み動作によりメモリセル１ａ〜１ｄの浮遊ゲ
ート電極７に蓄積されていた電子がそれぞれソース・ド
レイン領域３，４に引き抜かれる。このようにして、メ
モリセル１ａ〜１ｄに記憶されていたデータの消去を行
うことができる。

【０１１４】（ｃ）読み出し動作 ここでは、メモリセル１ｂに記憶されたデータを読み出
す場合について説明する。

【０１１５】メモリセル１ａ，１ｃ，１ｄの制御ゲート
電極９の電位を５Ｖにし、メモリセル１ｂの制御ゲート
電極９の電位を３Ｖにする。また、一方のソース・ドレ
イン領域３の電位を０Ｖにし、他方のソース・ドレイン
領域３の電位を３Ｖにする。

【０１１６】この場合、メモリセル１ａ，１ｃ，１ｄの
浮遊ゲート電極７の状態に関係なく、それらのメモリセ
ル１ａ，１ｃ，１ｄのチャネル領域５はオン状態とな
る。メモリセル１ｂが消去状態のときには、メモリセル
１ｂのチャネル領域５がオン状態となり、ソース・ドレ
イン領域３間にセル電流が流れる。メモリセル１ｂが書
き込み状態のときには、メモリセル１ｂのチャネル領域
５がオフ状態となり、ソース・ドレイン領域３間にセル
電流がほとんど流れない。

【０１１７】したがって、セル電流の大きさを検出する
ことにより、メモリセル１ｂが書き込み状態であるか消
去状態であるかを判別することができる。これにより、
メモリセル１ｂに記憶された“１”または“０”のデー
タを読み出すことができる。

【０１１８】本実施例の不揮発性半導体メモリにおいて
も、各メモリセル１ａ，１ｂ，１ｃ，１ｄのソース・ド
レイン領域４が電気的に浮遊状態となっており、ソース
線等の配線層を形成していないので、ソース・ドレイン
領域４の寸法を小さくすることが可能となる。また、メ
モリセルアレイ１０２Ｂ内にソース線を設ける必要もな
い。したがって、メモリセルアレイ１０２Ｂの面積を小
さくし、より高集積化を図ることが可能となる。

【０１１９】なお、上記第１、第２および第３の実施例
では、各メモリセルが単結晶シリコン基板に形成されて
いるが、各メモリセルを各種基板に形成されたウエル、
単結晶シリコン膜、ポリシリコン膜、アモルファスシリ
コン膜等の半導体層に形成してもよい。

【０１２０】また、ゲート絶縁膜６，８として、シリコ
ン酸化膜の代わりに、シリコン窒化膜、シリケートガラ
ス膜等の他の絶縁膜またはそれらの絶縁膜の積層構造を
用いてもよい。

【０１２１】さらに、浮遊ゲート電極７および制御ゲー
ト電極９として、ドープドポリシリコン膜の代わりに、
アモルファスシリコン膜、単結晶シリコン膜、高融点金
属を含む各種金属膜、金属シリサイド膜等の他の導電材
料膜を用いてもよい。

【０１２２】また、メモリセルの各部分の導電型を逆に
してよい。すなわち、ｐ型単結晶シリコン基板２の代わ
りにｎ型基板またはｎ型半導体層を用い、ｎ型ソース・
ドレイン領域３，４の代わりにｐ型ソース・ドレイン領
域を形成する。この場合には、書き込み動作、消去動作
および読み出し動作において、各部分に印加する電圧を
上記実施例と逆極性にする。

【図面の簡単な説明】

【図１】本発明の第１の実施例における不揮発性半導体
メモリのメモリセルアレイの一部断面図である。

【図２】図１のメモリセルアレイの平面図である。

【図３】本発明の第１の実施例における不揮発性半導体
メモリの全体の構成を示す図である。

【図４】図１〜図３の不揮発性半導体メモリにおける書
き込み動作を説明するための要部断面図である。

【図５】図１〜図３の不揮発性半導体メモリにおける消
去動作を説明するための要部断面図である。

【図６】図１〜図３の不揮発性半導体メモリにおける読
み出し動作を説明するための要部断面図である。

【図７】本発明の第２の実施例における不揮発性半導体
メモリのメモリセルアレイの一部平面図である。

【図８】本発明の第３の実施例における不揮発性半導体
メモリのメモリセルアレイの一部断面図である。

【図９】図８のメモリセルアレイの平面図である。

【図１０】従来の不揮発性半導体メモリのメモリセルア
レイの一例を示す一部断面図である。

【図１１】図１０のメモリセルアレイの平面図である。

【図１２】従来の不揮発性半導体メモリにおける書き込
み動作、消去動作および読み出し動作を説明するための
要部断面図である。

【図１３】従来の不揮発性半導体メモリにおける書き込
み動作時、消去動作時および読出動作時の各部の電位を
示す図である。

【符号の説明】

１ａ，１ｂ，１ｃ，１ｄ メモリセル ２ シリコン基板 ３，３ａ，３ｂ，４ ソース・ドレイン領域 ５ チャネル領域 ６，８ ゲート絶縁膜 ７，７ａ，７ｂ 浮遊ゲート電極 ９，９ａ，９ｂ 制御ゲート電極 １０１ 不揮発性半導体メモリ １０２ メモリセルアレイ １０３ ロウデコーダ １０４ カラムデコーダ ＢＬ ビット線 ＷＬ ワード線

Claims (11)

【特許請求の範囲】
1. 【請求項１】 電気的に浮遊状態の一導電型の不純物領
   域を共有する複数のスタックトゲート型メモリセルを備
   えたことを特徴とする不揮発性半導体メモリ。
2. 【請求項２】 複数のスタックトゲート型メモリセルか
   らなる１組以上のメモリセル群を備え、各メモリセルは
   チャネル領域を挟んで設けられた２つの不純物領域を有
   し、隣接する２つのメモリセルは互いに一方の不純物領
   域を共有し、 各組のメモリセル群の両側の不純物領域は１対の電位線
   にそれぞれ電気的に接続され、残りの不純物領域は電気
   的に浮遊状態にあることを特徴とする不揮発性半導体メ
   モリ。
3. 【請求項３】 各メモリセルは、前記チャネル領域上に
   第１のゲート絶縁膜を介して形成された浮遊ゲート電極
   と、前記浮遊ゲート電極上に第２のゲート絶縁膜を介し
   て形成された制御ゲート電極とを有することを特徴とす
   る請求項２記載の不揮発性半導体メモリ。
4. 【請求項４】 書き込み動作時に、選択されたメモリセ
   ルの制御ゲート電極と当該メモリセル群の両側の不純物
   領域との間に第１の電圧を印加するとともに、他のメモ
   リセルの制御ゲート電極を前記両側の不純物領域とほぼ
   同電位に保持し、消去動作時に、複数のメモリセルの制
   御ゲート電極と当該メモリセル群の両側の不純物領域と
   の間に前記書き込み動作時と逆極性の第２の電圧を印加
   し、読み出し動作時に、選択されたメモリセルの制御ゲ
   ート電極と当該メモリセル群の一方側の不純物領域との
   間に第３の電圧を印加し、他のメモリセルの制御ゲート
   電極と前記一方側の不純物領域との間に前記第３の電圧
   よりも高い第４の電圧を印加する電位設定回路をさらに
   備えたことを特徴とする請求項３記載の不揮発性半導体
   メモリ。
5. 【請求項５】 前記第１の電圧は、ＦＮトンネル電流に
   より前記選択されたメモリセルの不純物領域から浮遊ゲ
   ート電極にキャリアが注入される値に設定され、 前記第２の電圧は、ＦＮトンネル電流により前記複数の
   メモリセルの浮遊ゲート電極から不純物領域にキャリア
   が引き抜かれる値に設定され、 前記第３の電圧は、前記選択されたメモリセルの浮遊ゲ
   ート電極にキャリアが蓄積されていない場合に当該メモ
   リセルのチャネル領域にチャネルが形成され、かつ前記
   選択されたメモリセルの浮遊ゲート電極にキャリアが蓄
   積されている場合に当該メモリセルのチャネル領域にチ
   ャネルが形成されないように設定され、 前記第４の電圧は、前記他のメモリセルの浮遊ゲート電
   極におけるキャリアの有無にかかわらず当該他のメモリ
   セルのチャネル領域にチャネルが形成されるように設定
   されたことを特徴とする請求項４記載の不揮発性半導体
   メモリ。
6. 【請求項６】 各メモリセルは、第１導電型の半導体基
   板または半導体層に形成され、各不純物領域は、前記第
   １導電型と逆の第２導電型を有することを特徴とする請
   求項２〜５のいずれかに記載の不揮発性半導体メモリ。
7. 【請求項７】 複数のビット線と、 前記複数のビット線に交差するように配列された複数の
   ワード線と、 各２本のビット線間に直列に接続された複数のメモリセ
   ルからなる複数組のメモリセル群とを備え、 各メモリセルは、 チャネル領域を挟んで設けられた２つの不純物領域と、 前記チャネル領域上に第１のゲート絶縁膜を介して形成
   された浮遊ゲート電極と、 前記浮遊ゲート電極上に第２のゲート絶縁膜を介して形
   成された制御ゲート電極とを含み、 隣接する２つのメモリセルは互いに一方の不純物領域を
   共有し、 各組のメモリセル群の両側の不純物領域は対応するビッ
   ト線にそれぞれ電気的に接続され、残りの不純物領域は
   電気的に浮遊状態にあり、 各メモリセルの制御ゲート電極はそれぞれ対応するワー
   ド線に接続または一体化されたことを特徴とする不揮発
   性半導体メモリ。
8. 【請求項８】 各組のメモリセル群は、各ワード線およ
   び各ビット線に対して斜め方向に配列されたことを特徴
   とする請求項７記載の不揮発性半導体メモリ。
9. 【請求項９】 書き込み動作時に、選択されたメモリセ
   ルに対応するワード線と対応する１対のビット線との間
   に第１の電圧を印加するとともに、他のメモリセルに対
   応するワード線を前記１対のビット線とほぼ同電位に保
   持し、消去動作時に、複数のワード線と対応する複数の
   ビット線との間に前記書き込み動作時と逆極性の第２の
   電圧を印加し、読み出し動作時に、選択されたメモリセ
   ルに対応するワード線と対応する１つのビット線との間
   に第３の電圧を印加し、他のメモリセルに対応するワー
   ド線と前記対応する１つのビット線との間に前記第３の
   電圧よりも高い第４の電圧を印加する電位設定回路をさ
   らに備えたことを特徴とする請求項７または８記載の不
   揮発性半導体メモリ。
10. 【請求項１０】 前記第１の電圧は、ＦＮトンネル電流
    により前記選択されたメモリセルの不純物領域から浮遊
    ゲート電極にキャリアが注入される値に設定され、 前記第２の電圧は、ＦＮトンネル電流により前記複数の
    メモリセルの浮遊ゲート電極から不純物領域にキャリア
    が引き抜かれる値に設定され、 前記第３の電圧は、前記選択されたメモリセルの浮遊ゲ
    ート電極にキャリアが蓄積されていない場合に当該メモ
    リセルのチャネル領域にチャネルが形成され、かつ前記
    選択されたメモリセルの浮遊ゲート電極にキャリアが蓄
    積されている場合に当該メモリセルのチャネル領域にチ
    ャネルが形成されないように設定され、 前記第４の電圧は、前記他のメモリセルの浮遊ゲート電
    極におけるキャリアの有無にかかわらず当該他のメモリ
    セルのチャネル領域にチャネルが形成されるように設定
    されたことを特徴とする請求項９記載の不揮発性半導体
    メモリ。
11. 【請求項１１】 複数のスタックトゲート型メモリセル
    からなるメモリセル群を備え、各メモリセルはチャネル
    領域を挟んで設けられた２つの不純物領域、浮遊ゲート
    電極および制御ゲート電極を有し、隣接する２つのメモ
    リセルは互いに一方の不純物領域を共有する不揮発性半
    導体メモリの動作方法であって、 書き込み動作時に、選択されたメモリセルの制御ゲート
    電極と前記メモリセル群の両側の不純物領域との間に第
    １の電圧を印加するとともに、他のメモリセルの制御ゲ
    ート電極を前記両側の不純物領域とほぼ同電位に保持
    し、 消去動作時に、複数のメモリセルの制御ゲート電極と前
    記両側の不純物領域との間に前記書き込み動作時と逆極
    性の第２の電圧を印加し、 読み出し動作時に、選択されたメモリセルの制御ゲート
    電極と前記メモリセル群の一方側の不純物領域との間に
    第３の電圧を印加し、他のメモリセルの制御ゲート電極
    と前記一方側の不純物領域との間に前記第３の電圧より
    も高い第４の電圧を印加することを特徴とする不揮発性
    半導体メモリの動作方法。