JPH06275800A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH06275800A JPH06275800A JP6055893A JP6055893A JPH06275800A JP H06275800 A JPH06275800 A JP H06275800A JP 6055893 A JP6055893 A JP 6055893A JP 6055893 A JP6055893 A JP 6055893A JP H06275800 A JPH06275800 A JP H06275800A
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- Japan
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- transistor
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 ２列のＮＡＮＤセルで１本のビット線及び１
つのドレインコンタクトを用いたものにおいて、メモリ
セルの誤書き込みが生じるのを未然に防止することがで
き、信頼性の向上をはかり得るＥＥＰＲＯＭを提供する
こと。 【構成】 浮遊ゲートと制御ゲートを有するメモリセル
を直列に接続して構成された複数個のＮＡＮＤセルと、
これらのＮＡＮＤセルの２つを１組とし、各組で一方側
の各端部と同一のビット線ＢＬとの間にそれぞれ接続さ
れた第１の選択トランジスタと、他方側の各端部とソー
ス線ＳＬとの間にそれぞれ接続された第２の選択トラン
ジスタとを備えたＥＥＰＲＯＭにおいて、第１及び第２
の選択トランジスタは、それぞれＥ型トランジスタとＤ
型トランジスタを直列に接続されて構成され、かつ同一
組のＮＡＮＤセルでＥ型トランジスタとＤ型トランジス
タの配置が逆であることを特徴とする。
つのドレインコンタクトを用いたものにおいて、メモリ
セルの誤書き込みが生じるのを未然に防止することがで
き、信頼性の向上をはかり得るＥＥＰＲＯＭを提供する
こと。 【構成】 浮遊ゲートと制御ゲートを有するメモリセル
を直列に接続して構成された複数個のＮＡＮＤセルと、
これらのＮＡＮＤセルの２つを１組とし、各組で一方側
の各端部と同一のビット線ＢＬとの間にそれぞれ接続さ
れた第１の選択トランジスタと、他方側の各端部とソー
ス線ＳＬとの間にそれぞれ接続された第２の選択トラン
ジスタとを備えたＥＥＰＲＯＭにおいて、第１及び第２
の選択トランジスタは、それぞれＥ型トランジスタとＤ
型トランジスタを直列に接続されて構成され、かつ同一
組のＮＡＮＤセルでＥ型トランジスタとＤ型トランジス
タの配置が逆であることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、浮遊ゲート等の電荷蓄
積層と制御ゲートを有する電気的書替え可能なメモリセ
ルを用いた不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に
係わり、特にＮＡＮＤセル構成のメモリセルアレイを有
するＥＥＰＲＯＭに関する。
積層と制御ゲートを有する電気的書替え可能なメモリセ
ルを用いた不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に
係わり、特にＮＡＮＤセル構成のメモリセルアレイを有
するＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】従来よりＥＥＰＲＯＭの一つとして、高
集積化が可能なＮＡＮＤ型ＥＥＰＲＯＭが知られてい
る。これは、複数のメモリセルをそれらのソース，ドレ
インを隣接するもの同士で共用する形で直列接続し、こ
れを一単位としてビット線に接続するものである。メモ
リセルは通常、浮遊ゲートと制御ゲートが積層されたＭ
ＯＳ構造を有する。ＮＡＮＤセルのドレイン側は選択ゲ
ートを介してビット線に接続され、ソース側はやはり選
択ゲートを介してソース線（基準電位配線）に接続され
る。メモリセルの制御ゲートは、行方向に連続的に配設
されてワード線となる。
集積化が可能なＮＡＮＤ型ＥＥＰＲＯＭが知られてい
る。これは、複数のメモリセルをそれらのソース，ドレ
インを隣接するもの同士で共用する形で直列接続し、こ
れを一単位としてビット線に接続するものである。メモ
リセルは通常、浮遊ゲートと制御ゲートが積層されたＭ
ＯＳ構造を有する。ＮＡＮＤセルのドレイン側は選択ゲ
ートを介してビット線に接続され、ソース側はやはり選
択ゲートを介してソース線（基準電位配線）に接続され
る。メモリセルの制御ゲートは、行方向に連続的に配設
されてワード線となる。
【０００３】近年、ＮＡＮＤ型ＥＥＰＲＯＭの改良とし
て、選択ゲートの工夫によりビット線とドレインコンタ
クト数を少なくしたＥＥＰＲＯＭが提案されている（特
開平2-74069号公報）。これは、ビット線がドレインコ
ンタクトホールを介してドレイン拡散層に接続され、該
ドレイン拡散層と接続するように第１の選択トランジス
タが２列で配置され、第１の選択トランジスタがエンハ
ンスメント型トランジスタとディプレッション型トラン
ジスタで適宜直列に接続されて構成され、ソース線がビ
ット線と直交するように配置され、ソース線と接続する
ように第２の選択トランジスタが１列で配置され、２列
の第１の選択トランジスタと１列の第２の選択トランジ
スタ間を接続するように浮遊ゲートと制御ゲートを有す
る複数のセルトランジスタが直列に接続されて構成され
ている。
て、選択ゲートの工夫によりビット線とドレインコンタ
クト数を少なくしたＥＥＰＲＯＭが提案されている（特
開平2-74069号公報）。これは、ビット線がドレインコ
ンタクトホールを介してドレイン拡散層に接続され、該
ドレイン拡散層と接続するように第１の選択トランジス
タが２列で配置され、第１の選択トランジスタがエンハ
ンスメント型トランジスタとディプレッション型トラン
ジスタで適宜直列に接続されて構成され、ソース線がビ
ット線と直交するように配置され、ソース線と接続する
ように第２の選択トランジスタが１列で配置され、２列
の第１の選択トランジスタと１列の第２の選択トランジ
スタ間を接続するように浮遊ゲートと制御ゲートを有す
る複数のセルトランジスタが直列に接続されて構成され
ている。
【０００４】この構成により、２列の選択トランジスタ
に対して１本のビット線と１つのドレインコンタクトで
済むことになり、ビット線の本数とドレインコンタクト
ホールの数を少なくしてワード線方向の集積化をはかる
ことができる。
に対して１本のビット線と１つのドレインコンタクトで
済むことになり、ビット線の本数とドレインコンタクト
ホールの数を少なくしてワード線方向の集積化をはかる
ことができる。
【０００５】しかしながら、この種の装置にあっては、
データ書込みの際に誤書き込みが生じると言う問題があ
った。この問題を図７を参照して説明する。図７に示す
ような特開平２−７４０６９号公報におけるＥＥＰＲＯ
Ｍにおいては、データの書込み時、ビット線ＢＬを２０
Ｖ、第１の選択トランジスタのゲート電位ＳＧ１＝
“Ｈ”，ＳＧ２＝０Ｖ、第２の選択トランジスタのゲー
ト電位ＳＧ３＝０Ｖ、書込みすべきメモリセルの制御ゲ
ート電位ＣＧ１＝０Ｖ、書き込みすべきメモリセルより
ドレインコンタクト側のメモリセルの制御ゲートは２０
Ｖ、その他のメモリセルの制御ゲート電位ＣＧ２＝０Ｖ
に設定する。
データ書込みの際に誤書き込みが生じると言う問題があ
った。この問題を図７を参照して説明する。図７に示す
ような特開平２−７４０６９号公報におけるＥＥＰＲＯ
Ｍにおいては、データの書込み時、ビット線ＢＬを２０
Ｖ、第１の選択トランジスタのゲート電位ＳＧ１＝
“Ｈ”，ＳＧ２＝０Ｖ、第２の選択トランジスタのゲー
ト電位ＳＧ３＝０Ｖ、書込みすべきメモリセルの制御ゲ
ート電位ＣＧ１＝０Ｖ、書き込みすべきメモリセルより
ドレインコンタクト側のメモリセルの制御ゲートは２０
Ｖ、その他のメモリセルの制御ゲート電位ＣＧ２＝０Ｖ
に設定する。
【０００６】この場合、第１の選択トランジスタは左側
がオンになり、右側はオフになり、第２の選択トランジ
スタは共にオフとなる。書込みすべきメモリセルのドレ
インは２０Ｖ，ゲートは０Ｖであるから、メモリセルの
浮遊ゲートから電子が注入され、しきい値が変化する。
即ち、書込みが行われる。一方、右側のＮＡＮＤセルで
はソース・ドレイン拡散層がフローティングであるか
ら、書き込みすべきメモリセルよりドレインコンタクト
側のメモリセルの制御ゲートが２０Ｖであっても電子は
注入されずしきい値は変化しない。
がオンになり、右側はオフになり、第２の選択トランジ
スタは共にオフとなる。書込みすべきメモリセルのドレ
インは２０Ｖ，ゲートは０Ｖであるから、メモリセルの
浮遊ゲートから電子が注入され、しきい値が変化する。
即ち、書込みが行われる。一方、右側のＮＡＮＤセルで
はソース・ドレイン拡散層がフローティングであるか
ら、書き込みすべきメモリセルよりドレインコンタクト
側のメモリセルの制御ゲートが２０Ｖであっても電子は
注入されずしきい値は変化しない。
【０００７】ところが、実際の使用に際して基板温度が
上がり、例えば８０℃程度の高温になると、Ｓｉ基板側
で電子・正孔対が発生しやすくなり、これにより発生し
た電子が浮遊ゲートに注入され、又は浮遊ゲートから電
子が放出され、しきい値が変化する。つまり、誤書き込
みを生じる。これは、例えば結晶欠陥に起因するもので
あり、結晶欠陥が多いと常温でも起こり得る。従って、
結晶欠陥のないプロセスが必要となるが、それを実現し
ようとするとプロセスマージンが下がってしまうという
問題がある。
上がり、例えば８０℃程度の高温になると、Ｓｉ基板側
で電子・正孔対が発生しやすくなり、これにより発生し
た電子が浮遊ゲートに注入され、又は浮遊ゲートから電
子が放出され、しきい値が変化する。つまり、誤書き込
みを生じる。これは、例えば結晶欠陥に起因するもので
あり、結晶欠陥が多いと常温でも起こり得る。従って、
結晶欠陥のないプロセスが必要となるが、それを実現し
ようとするとプロセスマージンが下がってしまうという
問題がある。
【０００８】
【発明が解決しようとする課題】このように従来、２列
のＮＡＮＤセルで１本のビット線及び１つのドレインコ
ンタクトを用いたＥＥＰＲＯＭにおいては、非選択のメ
モリセルのソース・ドレインがフローティングであるた
め、基板側で発生した電子が浮遊ゲートに注入されて誤
書き込みが生じる問題があった。
のＮＡＮＤセルで１本のビット線及び１つのドレインコ
ンタクトを用いたＥＥＰＲＯＭにおいては、非選択のメ
モリセルのソース・ドレインがフローティングであるた
め、基板側で発生した電子が浮遊ゲートに注入されて誤
書き込みが生じる問題があった。
【０００９】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、２列のＮＡＮＤセルで
１本のビット線及び１つのドレインコンタクトを用いた
場合においても、書込みすべきでないメモリセルに電子
が注入されて誤書き込みが生じるのを未然に防止するこ
とができ、信頼性の向上をはかり得るＥＥＰＲＯＭを提
供することにある。
ので、その目的とするところは、２列のＮＡＮＤセルで
１本のビット線及び１つのドレインコンタクトを用いた
場合においても、書込みすべきでないメモリセルに電子
が注入されて誤書き込みが生じるのを未然に防止するこ
とができ、信頼性の向上をはかり得るＥＥＰＲＯＭを提
供することにある。
【００１０】
【課題を解決するための手段】本発明は、上記課題を解
決するために次のような構成を採用している。即ち本発
明は、電荷蓄積層と制御ゲートを有するメモリセルを複
数個直列に接続して構成されたＮＡＮＤセルが複数個配
置された不揮発性半導体記憶装置において、ＮＡＮＤセ
ルの素子分離領域を挟んで隣り合う２つを１組とし、各
組で一方側のＮＡＮＤセルの各端部と１組で共有化した
ビット線との間にそれぞれ第１の選択トランジスタを接
続し、他方側のＮＡＮＤセルの各端部とソース線との間
にそれぞれ第２の選択トランジスタを接続し、同一組の
第１の選択トランジスタの各ゲートを異なるゲート線に
接続し、かつ同一組の第２の選択トランジスタの各ゲー
トを異なるゲート線に接続したことを特徴としている。
決するために次のような構成を採用している。即ち本発
明は、電荷蓄積層と制御ゲートを有するメモリセルを複
数個直列に接続して構成されたＮＡＮＤセルが複数個配
置された不揮発性半導体記憶装置において、ＮＡＮＤセ
ルの素子分離領域を挟んで隣り合う２つを１組とし、各
組で一方側のＮＡＮＤセルの各端部と１組で共有化した
ビット線との間にそれぞれ第１の選択トランジスタを接
続し、他方側のＮＡＮＤセルの各端部とソース線との間
にそれぞれ第２の選択トランジスタを接続し、同一組の
第１の選択トランジスタの各ゲートを異なるゲート線に
接続し、かつ同一組の第２の選択トランジスタの各ゲー
トを異なるゲート線に接続したことを特徴としている。
【００１１】また本発明は、電荷蓄積層と制御ゲートを
有するメモリセルを複数個直列に接続して構成されたＮ
ＡＮＤセルが複数個配置され、これらのＮＡＮＤセルの
素子分離領域を挟んで隣り合う２つを１組とし、各組で
一方側のＮＡＮＤセルの各端部と前記１組で共有化した
ビット線との間にそれぞれ接続された第１の選択手段
と、他方側のＮＡＮＤセルの各端部とソース線との間に
それぞれ接続された第２の選択手段とを備えた不揮発性
半導体記憶装置において、第１の選択手段は、エンハン
スメント型トランジスタとディプレッション型トランジ
スタを直列に接続して構成され、かつ同一組のＮＡＮＤ
セルでエンハンスメント型トランジスタとディプレッシ
ョン型トランジスタの配置が逆であり、第２の選択手段
は、エンハンスメント型トランジスタとディプレッショ
ン型トランジスタを直列に接続して構成され、かつ同一
組のＮＡＮＤセルでエンハンスメント型トランジスタと
ディプレッション型トランジスタの配置が逆であること
を特徴としている。
有するメモリセルを複数個直列に接続して構成されたＮ
ＡＮＤセルが複数個配置され、これらのＮＡＮＤセルの
素子分離領域を挟んで隣り合う２つを１組とし、各組で
一方側のＮＡＮＤセルの各端部と前記１組で共有化した
ビット線との間にそれぞれ接続された第１の選択手段
と、他方側のＮＡＮＤセルの各端部とソース線との間に
それぞれ接続された第２の選択手段とを備えた不揮発性
半導体記憶装置において、第１の選択手段は、エンハン
スメント型トランジスタとディプレッション型トランジ
スタを直列に接続して構成され、かつ同一組のＮＡＮＤ
セルでエンハンスメント型トランジスタとディプレッシ
ョン型トランジスタの配置が逆であり、第２の選択手段
は、エンハンスメント型トランジスタとディプレッショ
ン型トランジスタを直列に接続して構成され、かつ同一
組のＮＡＮＤセルでエンハンスメント型トランジスタと
ディプレッション型トランジスタの配置が逆であること
を特徴としている。
【００１２】また本発明は、上記構成の半導体不揮発性
記憶装置において、データ書込みの際に、書込みすべき
メモリセルの制御ゲートを書込み電位に設定し、書き込
むべデータに応じてビット線を高電位又は低電位に設定
し、ソース線の電位を書込みすべきメモリセルのゲート
書込み電位とビット線における低電位との間の電位に設
定し、１組のＮＡＮＤセルのうちの一方のＮＡＮＤセル
のみ書き込み、次に他方のＮＡＮＤセルを書き込むよう
にし、書込みすべきセルを含むＮＡＮＤセル側の第１の
選択手段をオンすると共に、第２の選択手段をオフし、
書込みすべきセルを含まないＮＡＮＤセル側の第１の選
択手段をオフすると共に、第２の選択手段をオンするこ
とを特徴としている。
記憶装置において、データ書込みの際に、書込みすべき
メモリセルの制御ゲートを書込み電位に設定し、書き込
むべデータに応じてビット線を高電位又は低電位に設定
し、ソース線の電位を書込みすべきメモリセルのゲート
書込み電位とビット線における低電位との間の電位に設
定し、１組のＮＡＮＤセルのうちの一方のＮＡＮＤセル
のみ書き込み、次に他方のＮＡＮＤセルを書き込むよう
にし、書込みすべきセルを含むＮＡＮＤセル側の第１の
選択手段をオンすると共に、第２の選択手段をオフし、
書込みすべきセルを含まないＮＡＮＤセル側の第１の選
択手段をオフすると共に、第２の選択手段をオンするこ
とを特徴としている。
【００１３】
【作用】本発明によれば、書き込むべきメモリセル（選
択セル）を含まないＮＡＮＤセルでは第２の選択トラン
ジスタをオンして選択セルと同一のワード線に接続され
た非選択セルのソース，ドレイン拡散層をフローティン
グではなくソース電位が転送されるようにしている。ま
た、第２の選択手段をエンハンスメント型とディプレッ
ション型の２つのトランジスタの直列回路で構成し、書
き込むべきメモリセル（選択セル）を含まないＮＡＮＤ
セルでは第２の選択手段をオンして選択セルと同一のワ
ード線に接続された非選択セルのソース，ドレイン拡散
層をフローティングではなくソース電位が転送されるよ
うにしている。従って、書込み時におけるソース線の電
位を十分に高くしておくことにより、基板側で発生した
電子が浮遊ゲートに侵入するの防止することができ、誤
書き込みを未然に防止することが可能となる。
択セル）を含まないＮＡＮＤセルでは第２の選択トラン
ジスタをオンして選択セルと同一のワード線に接続され
た非選択セルのソース，ドレイン拡散層をフローティン
グではなくソース電位が転送されるようにしている。ま
た、第２の選択手段をエンハンスメント型とディプレッ
ション型の２つのトランジスタの直列回路で構成し、書
き込むべきメモリセル（選択セル）を含まないＮＡＮＤ
セルでは第２の選択手段をオンして選択セルと同一のワ
ード線に接続された非選択セルのソース，ドレイン拡散
層をフローティングではなくソース電位が転送されるよ
うにしている。従って、書込み時におけるソース線の電
位を十分に高くしておくことにより、基板側で発生した
電子が浮遊ゲートに侵入するの防止することができ、誤
書き込みを未然に防止することが可能となる。
【００１４】
【実施例】実施例を説明する前に、本発明の基本原理に
ついて説明する。
ついて説明する。
【００１５】図１は本発明の基本構成を示す回路図であ
る。ビット線ＢＬに２列で第１の選択トランジスタが接
続され、ソース線ＳＬに２列で第２の選択トランジスタ
が接続されている。左側の列において、第１の選択トラ
ンジスタはエンハンスメント型（以下、Ｅ型と略記す
る）トランジスタＳ11とディプレッション型（以下、Ｄ
型と略記する）トランジスタＳ12を直列接続して構成さ
れ、第２の選択トランジスタはＤ型トランジスタＳ13と
Ｅ型トランジスタＳ14を直列接続して構成されている。
右側の列において、第１の選択トランジスタはＤ型トラ
ンジスタＳ21とＥ型トランジスタＳ22を直列接続して構
成され、第２の選択トランジスタはＥ型トランジスタＳ
23とＤ型トランジスタＳ24を直列接続して構成されてい
る。
る。ビット線ＢＬに２列で第１の選択トランジスタが接
続され、ソース線ＳＬに２列で第２の選択トランジスタ
が接続されている。左側の列において、第１の選択トラ
ンジスタはエンハンスメント型（以下、Ｅ型と略記す
る）トランジスタＳ11とディプレッション型（以下、Ｄ
型と略記する）トランジスタＳ12を直列接続して構成さ
れ、第２の選択トランジスタはＤ型トランジスタＳ13と
Ｅ型トランジスタＳ14を直列接続して構成されている。
右側の列において、第１の選択トランジスタはＤ型トラ
ンジスタＳ21とＥ型トランジスタＳ22を直列接続して構
成され、第２の選択トランジスタはＥ型トランジスタＳ
23とＤ型トランジスタＳ24を直列接続して構成されてい
る。
【００１６】そして、左側の列の第１の選択トランジス
タと第２の選択トランジスタ間には、浮遊ゲートと制御
ゲートを有するメモリセルＭ11，Ｍ12が直列接続され
て、右側の列の第１の選択トランジスタと第２の選択ト
ランジスタ間には、浮遊ゲートと制御ゲートを有するメ
モリセルＭ21，Ｍ22が直列接続されている。
タと第２の選択トランジスタ間には、浮遊ゲートと制御
ゲートを有するメモリセルＭ11，Ｍ12が直列接続され
て、右側の列の第１の選択トランジスタと第２の選択ト
ランジスタ間には、浮遊ゲートと制御ゲートを有するメ
モリセルＭ21，Ｍ22が直列接続されている。
【００１７】データ書込みの際には、ビット線ＢＬを０
Ｖ、第１の選択トランジスタのゲート電位ＳＧ１＝１２
Ｖ，ＳＧ２＝０Ｖ、第２の選択トランジスタのゲート電
位ＳＧ３＝１２Ｖ，ＳＧ４＝０Ｖ、書込みすべきメモリ
セルＭ11の制御ゲート電位ＣＧ１＝２０Ｖ、その他のメ
モリセルＭ13の制御ゲート電位ＣＧ２＝１２Ｖに設定す
る。
Ｖ、第１の選択トランジスタのゲート電位ＳＧ１＝１２
Ｖ，ＳＧ２＝０Ｖ、第２の選択トランジスタのゲート電
位ＳＧ３＝１２Ｖ，ＳＧ４＝０Ｖ、書込みすべきメモリ
セルＭ11の制御ゲート電位ＣＧ１＝２０Ｖ、その他のメ
モリセルＭ13の制御ゲート電位ＣＧ２＝１２Ｖに設定す
る。
【００１８】この場合、第１の選択トランジスタは左側
がオンで右側はオフになり、第２の選択トランジスタは
左側がオフで右側がオンとなる。書込みすべきメモリセ
ルＭ11のドレインは０Ｖ，ゲートは２０Ｖであるから、
浮遊ゲートに電子が注入され、しきい値が変化する。即
ち、書込みが行われる。一方、右側のメモリセルＭ21で
は、第２の選択トランジスタがオンであることから、ソ
ース・ドレイン拡散層がフローティングではなく１０Ｖ
となり、Ｍ11に比してゲートに対する電位差が小さくな
る。この程度の小さい電位差では、浮遊ゲートに電子は
注入されず書き込みは行われない。つまり、誤書き込み
が防止されることになるのである。以下、本発明の詳細
を図示の実施例によって説明する。
がオンで右側はオフになり、第２の選択トランジスタは
左側がオフで右側がオンとなる。書込みすべきメモリセ
ルＭ11のドレインは０Ｖ，ゲートは２０Ｖであるから、
浮遊ゲートに電子が注入され、しきい値が変化する。即
ち、書込みが行われる。一方、右側のメモリセルＭ21で
は、第２の選択トランジスタがオンであることから、ソ
ース・ドレイン拡散層がフローティングではなく１０Ｖ
となり、Ｍ11に比してゲートに対する電位差が小さくな
る。この程度の小さい電位差では、浮遊ゲートに電子は
注入されず書き込みは行われない。つまり、誤書き込み
が防止されることになるのである。以下、本発明の詳細
を図示の実施例によって説明する。
【００１９】図２及び図３は、本発明の一実施例に係わ
るＥＥＰＲＯＭを説明するためのもので、図２（ａ）は
平面図（セルアレイを上から見た図）、図２（ｂ）は
（ａ）の矢視Ａ−Ａ′断面図、図３は回路構成図であ
る。
るＥＥＰＲＯＭを説明するためのもので、図２（ａ）は
平面図（セルアレイを上から見た図）、図２（ｂ）は
（ａ）の矢視Ａ−Ａ′断面図、図３は回路構成図であ
る。
【００２０】図２において、１ａはＳｉからなる基板で
あり、この基板１ａ上には基板１ａと逆導電型のウェル
１ｂが設けられている。ウェル１ｂの表面には、コンタ
クト部のドレイン拡散層２とソース・ドレイン拡散層３
が形成されている。ウェル１ｂ上には、ＳｉＯ2 からな
るゲート酸化膜１５ａを介してポリＳｉからなる浮遊ゲ
ート（電荷蓄積層）４ａが形成され、その上には、Ｓｉ
Ｏ2 からなるシリコン酸化膜１７ａを介してポリＳｉか
らなる制御ゲート５ａが形成されている。さらに、ウェ
ル１ｂ上には、ＳｉＯ2 からなる選択トランジスタ用ゲ
ート酸化膜１５ｂを介してポリＳｉからなる制御ゲート
４ｂが形成され、その上にはＳｉＯ2 からなるシリコン
酸化膜１７ａを介してポリＳｉからなる配線５ｂが形成
されている。
あり、この基板１ａ上には基板１ａと逆導電型のウェル
１ｂが設けられている。ウェル１ｂの表面には、コンタ
クト部のドレイン拡散層２とソース・ドレイン拡散層３
が形成されている。ウェル１ｂ上には、ＳｉＯ2 からな
るゲート酸化膜１５ａを介してポリＳｉからなる浮遊ゲ
ート（電荷蓄積層）４ａが形成され、その上には、Ｓｉ
Ｏ2 からなるシリコン酸化膜１７ａを介してポリＳｉか
らなる制御ゲート５ａが形成されている。さらに、ウェ
ル１ｂ上には、ＳｉＯ2 からなる選択トランジスタ用ゲ
ート酸化膜１５ｂを介してポリＳｉからなる制御ゲート
４ｂが形成され、その上にはＳｉＯ2 からなるシリコン
酸化膜１７ａを介してポリＳｉからなる配線５ｂが形成
されている。
【００２１】これらのゲート４ａ，４ｂ，５ａ，５ｂを
形成した基板上はＳｉＯ2 からなる層間絶縁膜６により
覆われ、層間絶縁膜６上にＡｌからなる配線層７が形成
されている。この配線層７は、ビット線７ａとして機能
するものである。そして、Ａｌ配線層７を形成した基板
表面はＰＳＧからなるカバー膜８で覆われている。
形成した基板上はＳｉＯ2 からなる層間絶縁膜６により
覆われ、層間絶縁膜６上にＡｌからなる配線層７が形成
されている。この配線層７は、ビット線７ａとして機能
するものである。そして、Ａｌ配線層７を形成した基板
表面はＰＳＧからなるカバー膜８で覆われている。
【００２２】なお、図中の９は例えばＳｉＯ2 からなる
フィールド酸化膜、１０はドレインコンタクトホール、
１１はＥ型トランジスタ、１２はＤ型トランジスタ、１
３ａは第１の選択トランジスタ用ゲート電極のワード
線、１３ｂは第２の選択トランジスタ用ゲート電極のワ
ード線、１３ｃはメモリセルの制御ゲート電極のワード
線、１４はセルトランジスタを示している。
フィールド酸化膜、１０はドレインコンタクトホール、
１１はＥ型トランジスタ、１２はＤ型トランジスタ、１
３ａは第１の選択トランジスタ用ゲート電極のワード
線、１３ｂは第２の選択トランジスタ用ゲート電極のワ
ード線、１３ｃはメモリセルの制御ゲート電極のワード
線、１４はセルトランジスタを示している。
【００２３】このような素子構造から、図３に示す回路
が構成されている。即ち、ビット線７ａがドレインコン
タクトホール１０を介してドレイン拡散層に接続され、
ドレイン拡散層と接続するように第１の選択トランジス
タ２０が２列で配置され、ソース線２２がビット線７ａ
と直交するように配置され、ソース線２２と接続するよ
うに第２の選択トランジスタ２１が２列で配置され、２
列の選択トランジスタ２０，２１間にそれぞれ複数のセ
ルトランジスタ１４を直列接続したＮＡＮＤセルが配置
されている。
が構成されている。即ち、ビット線７ａがドレインコン
タクトホール１０を介してドレイン拡散層に接続され、
ドレイン拡散層と接続するように第１の選択トランジス
タ２０が２列で配置され、ソース線２２がビット線７ａ
と直交するように配置され、ソース線２２と接続するよ
うに第２の選択トランジスタ２１が２列で配置され、２
列の選択トランジスタ２０，２１間にそれぞれ複数のセ
ルトランジスタ１４を直列接続したＮＡＮＤセルが配置
されている。
【００２４】ここで、第１及び第２の選択トランジスタ
２０，２１は、それぞれＥ型トランジスタ１１とＤ型ト
ランジスタ１２を直列接続して構成され、Ｅ型とＤ型の
配置は図３に示すようになっている。
２０，２１は、それぞれＥ型トランジスタ１１とＤ型ト
ランジスタ１２を直列接続して構成され、Ｅ型とＤ型の
配置は図３に示すようになっている。
【００２５】次に、本実施例におけるＥＥＰＲＯＭの製
造方法について説明する。まず、図４（ａ）に示すよう
に、Ｓｉ基板１ａの表面に基板１ａと逆導電型のウェル
１ｂを形成した後、フィールド素子分離形成を行う。こ
こで、図２（ａ）に示すフィールド酸化膜領域９が絶縁
領域となる。
造方法について説明する。まず、図４（ａ）に示すよう
に、Ｓｉ基板１ａの表面に基板１ａと逆導電型のウェル
１ｂを形成した後、フィールド素子分離形成を行う。こ
こで、図２（ａ）に示すフィールド酸化膜領域９が絶縁
領域となる。
【００２６】次いで、セルトランジスタのチャネル用イ
オン注入をウェル１ｂのセルトランジスタ領域に、また
Ｅ型トランジスタ１１並びにＤ型トランジスタ１２のチ
ャネル用のイオン注入をウェル１ｂの選択トランジスタ
領域に行う。続いて、熱酸化法によりゲート酸化膜１５
ｂを形成し、さらにメモリセルトランジスタ部に当たる
領域のゲート酸化膜１５ｂのみを選択的にエッチングす
る。その後、メモリセルトランジスタ用のゲート酸化膜
１５ａを熱酸化法により形成する。ここで、ゲート酸化
膜１５ｂは選択トランジスタ用ゲート酸化膜となる。
オン注入をウェル１ｂのセルトランジスタ領域に、また
Ｅ型トランジスタ１１並びにＤ型トランジスタ１２のチ
ャネル用のイオン注入をウェル１ｂの選択トランジスタ
領域に行う。続いて、熱酸化法によりゲート酸化膜１５
ｂを形成し、さらにメモリセルトランジスタ部に当たる
領域のゲート酸化膜１５ｂのみを選択的にエッチングす
る。その後、メモリセルトランジスタ用のゲート酸化膜
１５ａを熱酸化法により形成する。ここで、ゲート酸化
膜１５ｂは選択トランジスタ用ゲート酸化膜となる。
【００２７】次いで、図４（ｂ）に示すように、ゲート
酸化膜１５ａ及び１５ｂ上にＣＶＤ法によりポリシリコ
ンを堆積し、ＲＩＥ法によりポリシリコンの不要な部分
を選択的にエッチングして第１のポリシリコン膜１６を
形成する。続いて、熱酸化法により第１のポリシリコン
膜１６を酸化してシリコン酸化膜１７ａを形成した後、
ＣＶＤ法により全面を覆うようにポリシリコンを堆積し
て第２のポリシリコン膜１８を形成する。
酸化膜１５ａ及び１５ｂ上にＣＶＤ法によりポリシリコ
ンを堆積し、ＲＩＥ法によりポリシリコンの不要な部分
を選択的にエッチングして第１のポリシリコン膜１６を
形成する。続いて、熱酸化法により第１のポリシリコン
膜１６を酸化してシリコン酸化膜１７ａを形成した後、
ＣＶＤ法により全面を覆うようにポリシリコンを堆積し
て第２のポリシリコン膜１８を形成する。
【００２８】次いで、図４（ｃ）に示すように、第２の
ポリシリコン膜１８を選択的にパターニングした後、第
１のポリシリコン膜１６をセルフアラインでパターニン
グする。このとき、第１のポリシリコン膜１６がセルト
ランジスタの浮遊ゲート４ａとなり、シリコン酸化膜１
７ａを介して第１のポリシリコン膜１６上に形成された
第２のポリシリコン膜１８が制御ゲート５ａとなる。ま
た、ゲート酸化膜１５ｂ上に形成された第１のポリシリ
コン膜１６が、Ｅ型トランジスタ１１及びＤ型トランジ
スタ１２のゲート４ｂとなる。
ポリシリコン膜１８を選択的にパターニングした後、第
１のポリシリコン膜１６をセルフアラインでパターニン
グする。このとき、第１のポリシリコン膜１６がセルト
ランジスタの浮遊ゲート４ａとなり、シリコン酸化膜１
７ａを介して第１のポリシリコン膜１６上に形成された
第２のポリシリコン膜１８が制御ゲート５ａとなる。ま
た、ゲート酸化膜１５ｂ上に形成された第１のポリシリ
コン膜１６が、Ｅ型トランジスタ１１及びＤ型トランジ
スタ１２のゲート４ｂとなる。
【００２９】なお、Ｅ型トランジスタ１１及びＤ型トラ
ンジスタ１２のゲート４ｂは、セルアレイ中の所々で第
２のポリシリコンからなる配線５ｂにコンタクトを取り
低抵抗化されている。
ンジスタ１２のゲート４ｂは、セルアレイ中の所々で第
２のポリシリコンからなる配線５ｂにコンタクトを取り
低抵抗化されている。
【００３０】次いで、熱酸化法により第１のポリシリコ
ン膜１６及び第２のポリシリコン膜１８を酸化してシリ
コン酸化膜１７ｂを形成した後、イオン注入法によりド
レイン拡散層２及びソース・ドレイン拡散層３を形成す
る。その後、ＣＶＤ法により全面を覆うようにパッシベ
ーション膜１９を形成する。
ン膜１６及び第２のポリシリコン膜１８を酸化してシリ
コン酸化膜１７ｂを形成した後、イオン注入法によりド
レイン拡散層２及びソース・ドレイン拡散層３を形成す
る。その後、ＣＶＤ法により全面を覆うようにパッシベ
ーション膜１９を形成する。
【００３１】次いで、ドレイン拡散層２上のパッシベー
ション膜１９及びゲート酸化膜１５ｂを選択的にエッチ
ングしてドレインコンタクトホール１０を形成した後、
スパッタ法により全面にＡｌを堆積して、ドレインコン
タクトホール１０を介してドレイン拡散層２とコンタク
トを取るように配線層７を形成する。そして、ＣＶＤ法
により全面を覆うようにカバー膜８を形成することによ
り、図２，図３に示したＥＥＰＲＯＭが完成する。
ション膜１９及びゲート酸化膜１５ｂを選択的にエッチ
ングしてドレインコンタクトホール１０を形成した後、
スパッタ法により全面にＡｌを堆積して、ドレインコン
タクトホール１０を介してドレイン拡散層２とコンタク
トを取るように配線層７を形成する。そして、ＣＶＤ法
により全面を覆うようにカバー膜８を形成することによ
り、図２，図３に示したＥＥＰＲＯＭが完成する。
【００３２】このように本実施例では、図２，図３に示
すように、ビット線７ａをドレインコンタクトホール１
０を介してドレイン拡散層２に接続し、ドレイン拡散層
２と接続するように第１の選択トランジスタ２０を１本
のビット線７ａに対して２列で配置し、この第１の選択
トランジスタ２０をＥ型トランジスタ１１とＤ型トラン
ジスタ１２で適宜直列に接続して構成し、ソース線２２
と接続するように第２の選択トランジスタ２１を２列で
配置し、２列の第１の選択トランジスタ２０と２列の第
２の選択トランジスタ２１間を接続するように浮遊ゲー
ト４ａと制御ゲート４ｂを有する複数のセルトランジス
タ１４を直列に接続して配置するように構成している。
すように、ビット線７ａをドレインコンタクトホール１
０を介してドレイン拡散層２に接続し、ドレイン拡散層
２と接続するように第１の選択トランジスタ２０を１本
のビット線７ａに対して２列で配置し、この第１の選択
トランジスタ２０をＥ型トランジスタ１１とＤ型トラン
ジスタ１２で適宜直列に接続して構成し、ソース線２２
と接続するように第２の選択トランジスタ２１を２列で
配置し、２列の第１の選択トランジスタ２０と２列の第
２の選択トランジスタ２１間を接続するように浮遊ゲー
ト４ａと制御ゲート４ｂを有する複数のセルトランジス
タ１４を直列に接続して配置するように構成している。
【００３３】このため、ビット線７ａは、フィールド素
子分離領域９を隔てて隣り合う２列の複数のセルトラン
ジスタ１４の拡散層２，３で共有する形となり、ビット
線７ａの本数を従来方式の半分にすることができる。従
って、ビット線７ａの線幅及び線間隔を従来の２倍にす
ることができ、これにより線切れ及びビット線間のショ
ートによる歩留まりの低下を防ぐことができる。
子分離領域９を隔てて隣り合う２列の複数のセルトラン
ジスタ１４の拡散層２，３で共有する形となり、ビット
線７ａの本数を従来方式の半分にすることができる。従
って、ビット線７ａの線幅及び線間隔を従来の２倍にす
ることができ、これにより線切れ及びビット線間のショ
ートによる歩留まりの低下を防ぐことができる。
【００３４】次に、本実施例におけるＥＥＰＲＯＭの動
作原理について、図３を参照して説明する。ここでは、
ドレインコンタクトホール１０側の２列の第１の選択ト
ランジスタ２０をＥ型トランジスタ１１とＤ型トランジ
スタ１２で適宜直列に接続して構成し、さらにソース側
の２列の第２の選択トランジスタ２１をＥ型トランジス
タ１１とＤ型トランジスタ１２で適宜直列に接続して構
成し、２列の複数のセルトランジスタ１４を結線してお
り、この状態で複数のメモリセルトランジスタ及び複数
の選択トランジスタ列Ａ，Ｂ，Ｃ，Ｄがそれぞれ選択で
きればよい。
作原理について、図３を参照して説明する。ここでは、
ドレインコンタクトホール１０側の２列の第１の選択ト
ランジスタ２０をＥ型トランジスタ１１とＤ型トランジ
スタ１２で適宜直列に接続して構成し、さらにソース側
の２列の第２の選択トランジスタ２１をＥ型トランジス
タ１１とＤ型トランジスタ１２で適宜直列に接続して構
成し、２列の複数のセルトランジスタ１４を結線してお
り、この状態で複数のメモリセルトランジスタ及び複数
の選択トランジスタ列Ａ，Ｂ，Ｃ，Ｄがそれぞれ選択で
きればよい。
【００３５】即ち、ビット線７ａを“Ｈ”にし、(2) ，
(1)'，(2)'のラインを０Ｖにし、これらのラインに接続
されたＥ型トランジスタ１１をオフにし、 (1)のライン
を“Ｈ”にしてこのラインに接続されたＥ型トランジス
タ１１をオンにすると（Ｄ型トランジスタ１２は常にオ
ン）、Ｂ列のみが選択され、ビット線７ａの電位がＢ列
に転送され、他の列はビット線７ａから切り離される。
同様に、(2) のラインを“Ｈ”でそれ以外のラインを０
ＶにするとＡ列、(1)'のラインを“Ｈ”でそれ以外のラ
インを０ＶにするとＤ列、(2)'のラインを“Ｈ”でそれ
以外のラインを０ＶにするとＣ列が選択される。
(1)'，(2)'のラインを０Ｖにし、これらのラインに接続
されたＥ型トランジスタ１１をオフにし、 (1)のライン
を“Ｈ”にしてこのラインに接続されたＥ型トランジス
タ１１をオンにすると（Ｄ型トランジスタ１２は常にオ
ン）、Ｂ列のみが選択され、ビット線７ａの電位がＢ列
に転送され、他の列はビット線７ａから切り離される。
同様に、(2) のラインを“Ｈ”でそれ以外のラインを０
ＶにするとＡ列、(1)'のラインを“Ｈ”でそれ以外のラ
インを０ＶにするとＤ列、(2)'のラインを“Ｈ”でそれ
以外のラインを０ＶにするとＣ列が選択される。
【００３６】一方、(3)'，(4)'のラインを０Ｖにし、こ
れらのラインに接続されたＥ型トランジスタ１１をオフ
にし、(3) のラインを“Ｈ”にしてＥ型トランジスタ１
１をオンにすると（Ｄ型トランジスタ１２は常にオ
ン）、Ｂ列のみが選択され、ソース線２２の電位がＢ列
に転送され、他の列はソース線２２から切り離される。
同様に、(4) のラインを“Ｈ”でそれ以外のラインを０
ＶにするとＡ列、(3)'のラインを“Ｈ”でそれ以外のラ
インを０ＶにするとＤ列、(4)'のラインを“Ｈ”でそれ
以外のラインを０ＶにするとＣ列が選択される。
れらのラインに接続されたＥ型トランジスタ１１をオフ
にし、(3) のラインを“Ｈ”にしてＥ型トランジスタ１
１をオンにすると（Ｄ型トランジスタ１２は常にオ
ン）、Ｂ列のみが選択され、ソース線２２の電位がＢ列
に転送され、他の列はソース線２２から切り離される。
同様に、(4) のラインを“Ｈ”でそれ以外のラインを０
ＶにするとＡ列、(3)'のラインを“Ｈ”でそれ以外のラ
インを０ＶにするとＤ列、(4)'のラインを“Ｈ”でそれ
以外のラインを０ＶにするとＣ列が選択される。
【００３７】データ書き込み時に例えばＡ列を選択する
とすると、(2) のラインと(3) のラインを“Ｈ”にし、
Ａ列をビット線７ａに接続すると共に，ソース線２２か
ら切り離し、Ｂ列をビット線７ａから切り離すと共に、
ソース線２２に接続する。
とすると、(2) のラインと(3) のラインを“Ｈ”にし、
Ａ列をビット線７ａに接続すると共に，ソース線２２か
ら切り離し、Ｂ列をビット線７ａから切り離すと共に、
ソース線２２に接続する。
【００３８】次に、本実施例における消去，書込み，読
出し動作の原理について、図５を用いて具体的に説明す
る。ここでは、図５に示す点線部分Ｍ１，Ｍ２のセルト
ランジスタ１４を同時に選択し、書き込み，消去，読込
みを行うものとする。なお、ＳＬはソース線２２で、Ｓ
Ｇ１，ＳＧ２，ＳＧ1'，ＳＧ2'は第１の選択トランジス
タ２０のワード線１３ａで、ＳＧ３，ＳＧ４は第２の選
択トランジスタ２１のワード線１３ｂで、Ｗ１，Ｗ２，
Ｗ３はセルトランジスタ１４のワード線１３ｃである。
また、ｎ型基板１ａ上にｐウェル１ｂを設けた場合の消
去，書込み，読出し動作について説明するが、ｐ型基板
１ａ上にｎ型ウェル１ｂを設けた場合には電圧関係の正
負を逆転させるとよい。
出し動作の原理について、図５を用いて具体的に説明す
る。ここでは、図５に示す点線部分Ｍ１，Ｍ２のセルト
ランジスタ１４を同時に選択し、書き込み，消去，読込
みを行うものとする。なお、ＳＬはソース線２２で、Ｓ
Ｇ１，ＳＧ２，ＳＧ1'，ＳＧ2'は第１の選択トランジス
タ２０のワード線１３ａで、ＳＧ３，ＳＧ４は第２の選
択トランジスタ２１のワード線１３ｂで、Ｗ１，Ｗ２，
Ｗ３はセルトランジスタ１４のワード線１３ｃである。
また、ｎ型基板１ａ上にｐウェル１ｂを設けた場合の消
去，書込み，読出し動作について説明するが、ｐ型基板
１ａ上にｎ型ウェル１ｂを設けた場合には電圧関係の正
負を逆転させるとよい。
【００３９】まず、消去動作を説明する。この場合、ｎ
型基板１ａとｐ型ウェル１ｂに１２〜２４Ｖ程度の高い
プログラム電圧ＶPP(E) を与える。一方、第１と第２の
選択トランジスタ（図５ではＳＧ１，ＳＧ２とＳＧ４，
ＳＧ３）で挟まれたメモリトランジスタの制御ゲート５
ａにつながるＷ１，Ｗ２，Ｗ３のワード線１３ｃを０Ｖ
にする。これにより、第１と第２の選択トランジスタで
挟まれたメモリトランジスタブロック（Ａ，Ｂ，Ｃ，
Ｄ，…）では浮遊ゲート４ａからソース・ドレイン拡散
層３及びチャネル部にトンネル電子が流れ、しきい値が
０Ｖより低くなり消去が完了する。
型基板１ａとｐ型ウェル１ｂに１２〜２４Ｖ程度の高い
プログラム電圧ＶPP(E) を与える。一方、第１と第２の
選択トランジスタ（図５ではＳＧ１，ＳＧ２とＳＧ４，
ＳＧ３）で挟まれたメモリトランジスタの制御ゲート５
ａにつながるＷ１，Ｗ２，Ｗ３のワード線１３ｃを０Ｖ
にする。これにより、第１と第２の選択トランジスタで
挟まれたメモリトランジスタブロック（Ａ，Ｂ，Ｃ，
Ｄ，…）では浮遊ゲート４ａからソース・ドレイン拡散
層３及びチャネル部にトンネル電子が流れ、しきい値が
０Ｖより低くなり消去が完了する。
【００４０】消去させないブロックでは、メモリトラン
ジスタの制御ゲート５ａにつながるワード線１３ｃはｐ
型ウェル１ｂと同電位にする。これにより、消去されな
い。１つのｐ型ウェル１ｂ内に設けられている全ての選
択トランジスタのゲート４ｂにつながるワード線１３
ａ，１３ｂには０ＶとＶPP(E) の間の値に設定した電位
を与えておく。また、ビット線７ｃとソース線２２は、
消去時はフローティングにする。
ジスタの制御ゲート５ａにつながるワード線１３ｃはｐ
型ウェル１ｂと同電位にする。これにより、消去されな
い。１つのｐ型ウェル１ｂ内に設けられている全ての選
択トランジスタのゲート４ｂにつながるワード線１３
ａ，１３ｂには０ＶとＶPP(E) の間の値に設定した電位
を与えておく。また、ビット線７ｃとソース線２２は、
消去時はフローティングにする。
【００４１】次に、書込みを行う場合について説明す
る。Ｍ１のセルに“０”データを、Ｍ２のセルに“１”
データを同時に書き込むとする。ここで、“１”データ
はセルトランジスタのしきい値が０Ｖより低い状態を言
い、“０”データは逆に０Ｖより高い状態を示すことと
定義する。
る。Ｍ１のセルに“０”データを、Ｍ２のセルに“１”
データを同時に書き込むとする。ここで、“１”データ
はセルトランジスタのしきい値が０Ｖより低い状態を言
い、“０”データは逆に０Ｖより高い状態を示すことと
定義する。
【００４２】書込み時、ｂ１のビット線７ａには０Ｖ、
Ｗ２のワード線１３ｃには１２〜２３Ｖ程度のプログラ
ム電圧ＶPP(W) を、ソース線２２とｂ２のビット線７ａ
とＷ１，Ｗ３のワード線１３ｃ、ＳＧ４とＳＧ１のワー
ド線１３ｂと１３ａには、それぞれ０ＶとＶPP(W) の間
の値の電位（中間電位ＶM ）を、またＳＧ３とＳＧ２，
ＳＧ1'とＳＧ2'のワード線１３ｂと１３ａには０Ｖを印
加する。具体的には、これによりＳＧ４とＳＧ１のワー
ド線１３ｂと１３ａにつながったＥ型トランジスタ１１
は導通状態に、一方ＳＧ２とＳＧ３につながったＥ型ト
ランジスタ１１は遮断状態になる。また、Ｄ型トランジ
スタ１２はゲート電圧に関係なく導通状態にある。
Ｗ２のワード線１３ｃには１２〜２３Ｖ程度のプログラ
ム電圧ＶPP(W) を、ソース線２２とｂ２のビット線７ａ
とＷ１，Ｗ３のワード線１３ｃ、ＳＧ４とＳＧ１のワー
ド線１３ｂと１３ａには、それぞれ０ＶとＶPP(W) の間
の値の電位（中間電位ＶM ）を、またＳＧ３とＳＧ２，
ＳＧ1'とＳＧ2'のワード線１３ｂと１３ａには０Ｖを印
加する。具体的には、これによりＳＧ４とＳＧ１のワー
ド線１３ｂと１３ａにつながったＥ型トランジスタ１１
は導通状態に、一方ＳＧ２とＳＧ３につながったＥ型ト
ランジスタ１１は遮断状態になる。また、Ｄ型トランジ
スタ１２はゲート電圧に関係なく導通状態にある。
【００４３】ｂ１のビット線７ａにつながった一方のメ
モリトランジスタ列Ｄのソース・ドレイン拡散層３に
は、ビット線７ａの電位０ＶがＳＧ１のワード線１３ａ
につながった第１の選択トランジスタを通って転送され
る。このとき、ＳＧ３のワード線１３ｂにつながった第
２の選択トランジスタは遮断状態なので、ソース線２２
のＶM の転位はメモリトランジスタ列Ｄには転送されな
い。Ｍ１のメモリトランジスタでは、制御ゲート５ａに
ＶPP(W) 、ソース・ドレイン拡散層３が０Ｖのため、ソ
ース・ドレイン拡散層３及びチャネル部よりトンネル電
子が浮遊ゲート４ａに注入されしきい値が０Ｖよりも高
くなり、“０”データが書き込まれる。
モリトランジスタ列Ｄのソース・ドレイン拡散層３に
は、ビット線７ａの電位０ＶがＳＧ１のワード線１３ａ
につながった第１の選択トランジスタを通って転送され
る。このとき、ＳＧ３のワード線１３ｂにつながった第
２の選択トランジスタは遮断状態なので、ソース線２２
のＶM の転位はメモリトランジスタ列Ｄには転送されな
い。Ｍ１のメモリトランジスタでは、制御ゲート５ａに
ＶPP(W) 、ソース・ドレイン拡散層３が０Ｖのため、ソ
ース・ドレイン拡散層３及びチャネル部よりトンネル電
子が浮遊ゲート４ａに注入されしきい値が０Ｖよりも高
くなり、“０”データが書き込まれる。
【００４４】Ｂのメモリトランジスタ列でもＤのメモリ
トランジスタ列同様に、ｂ２のビット線７ａの電位が転
送され、ソース線２２の電位は遮断される。ｂ２のビッ
ト線７ａにはＶM の電位が与えられており、よってＭ２
のメモリトランジスタのソース・ドレイン拡散層３には
ＶM の電位が与えられる。制御ゲートＳａにはＶPP(W)
が与えられているが、ソース・ドレイン拡散層３がＶM
になっているため、メモリトランジスタＭ１ほどゲート
酸化膜１５ａの電界は強くなく、しきい値は消去時から
殆ど変わらず０Ｖ以下のまま保たれ、“１”データが書
込まれる。
トランジスタ列同様に、ｂ２のビット線７ａの電位が転
送され、ソース線２２の電位は遮断される。ｂ２のビッ
ト線７ａにはＶM の電位が与えられており、よってＭ２
のメモリトランジスタのソース・ドレイン拡散層３には
ＶM の電位が与えられる。制御ゲートＳａにはＶPP(W)
が与えられているが、ソース・ドレイン拡散層３がＶM
になっているため、メモリトランジスタＭ１ほどゲート
酸化膜１５ａの電界は強くなく、しきい値は消去時から
殆ど変わらず０Ｖ以下のまま保たれ、“１”データが書
込まれる。
【００４５】このように、ＤとＢのメモリトランジスタ
列を選択的に書込もうとする際は、ＳＧ１のワード線１
３にＶM の電位を与えて導通させ、ビット線７ａの電位
を転送し、ＳＧ３のワード線１３は０Ｖにしソース線２
２とは遮断させる。そして、“０”を書込みたいメモリ
トランジスタにつながったビット線７ａには０Ｖを、
“１”を書込みたいメモリトランジスタにつながったビ
ット線７ａにはＶM を与える。
列を選択的に書込もうとする際は、ＳＧ１のワード線１
３にＶM の電位を与えて導通させ、ビット線７ａの電位
を転送し、ＳＧ３のワード線１３は０Ｖにしソース線２
２とは遮断させる。そして、“０”を書込みたいメモリ
トランジスタにつながったビット線７ａには０Ｖを、
“１”を書込みたいメモリトランジスタにつながったビ
ット線７ａにはＶM を与える。
【００４６】一方、ｂ１及びｂ２のビット線７ａにつな
がった他方のメモリトランジスタ列ＣとＡのソース・ド
レイン拡散層には、ＳＧ２が０Ｖであり第１選択トラン
ジスタで遮断されるため、ビット線７ａの電位は転送さ
れない。代わりに、ＳＧ４のワード線１３ｂにＶM の電
位を与えているため、第２の選択トランジスタが導通
し、ソース線ＶM の電位が転送される。
がった他方のメモリトランジスタ列ＣとＡのソース・ド
レイン拡散層には、ＳＧ２が０Ｖであり第１選択トラン
ジスタで遮断されるため、ビット線７ａの電位は転送さ
れない。代わりに、ＳＧ４のワード線１３ｂにＶM の電
位を与えているため、第２の選択トランジスタが導通
し、ソース線ＶM の電位が転送される。
【００４７】ＣとＡのメモリトランジスタ列でＷ２のワ
ード線１３につながったメモリトランジスタでは制御ゲ
ートにＶPP(W) を与えているが、ソース・ドレイン拡散
層３にはＶM の電位が転送されているため、ゲート酸化
膜１５ａの電界はメモリトランジスタＭ１のそれより弱
められる。これにより、メモリトランジスタＭ１の書込
みが終了するまでしきい値は消去時から殆ど変わらず、
０Ｖ以下の状態が維持される。
ード線１３につながったメモリトランジスタでは制御ゲ
ートにＶPP(W) を与えているが、ソース・ドレイン拡散
層３にはＶM の電位が転送されているため、ゲート酸化
膜１５ａの電界はメモリトランジスタＭ１のそれより弱
められる。これにより、メモリトランジスタＭ１の書込
みが終了するまでしきい値は消去時から殆ど変わらず、
０Ｖ以下の状態が維持される。
【００４８】ここで、従来のように非選択のメモリセル
（Ｃ，Ａ列でＷ２のワード線１３につながったメモリセ
ルトランジスタ）のソース・ドレイン拡散層３がフロー
ティングであると、基板側で発生した電子が浮遊ゲート
に注入されて誤書き込みが生じる恐れがある。これに対
し本実施例では、ソース・ドレイン拡散層３をソース線
２２に接続して、フローティングではなくＶPP(W) に近
い電位に設定しているので、上記の誤書き込みを未然に
防止できるのである。
（Ｃ，Ａ列でＷ２のワード線１３につながったメモリセ
ルトランジスタ）のソース・ドレイン拡散層３がフロー
ティングであると、基板側で発生した電子が浮遊ゲート
に注入されて誤書き込みが生じる恐れがある。これに対
し本実施例では、ソース・ドレイン拡散層３をソース線
２２に接続して、フローティングではなくＶPP(W) に近
い電位に設定しているので、上記の誤書き込みを未然に
防止できるのである。
【００４９】ＤとＢのメモリトランジスタ列でＷ２のワ
ード線１３ｃにつながったメモリトランジスタＭ１，Ｍ
２の書込みが完了した後、ＣとＡのメモリトランジスタ
列でＷ２のワード線１３ｃにつながったメモリトランジ
スタを今度は書込む。その際は、ＳＧ２とＳＧ３のワー
ド線１３ａと１３ｂにＶM の電位を、ＳＧ４，ＳＧ１と
ＳＧ1'，ＳＧ2'には０Ｖを与える。これにより、ＣとＡ
のメモリトランジスタ列ではビット線７ａの電位が転送
され、ソース線２２とは遮断され、逆にＤとＢのメモリ
トランジスタ列ではビット線７ａとは遮断され、ソース
線２２の電位ＶM が転送されるようにする。
ード線１３ｃにつながったメモリトランジスタＭ１，Ｍ
２の書込みが完了した後、ＣとＡのメモリトランジスタ
列でＷ２のワード線１３ｃにつながったメモリトランジ
スタを今度は書込む。その際は、ＳＧ２とＳＧ３のワー
ド線１３ａと１３ｂにＶM の電位を、ＳＧ４，ＳＧ１と
ＳＧ1'，ＳＧ2'には０Ｖを与える。これにより、ＣとＡ
のメモリトランジスタ列ではビット線７ａの電位が転送
され、ソース線２２とは遮断され、逆にＤとＢのメモリ
トランジスタ列ではビット線７ａとは遮断され、ソース
線２２の電位ＶM が転送されるようにする。
【００５０】このようにして２回の書込み動作で１本の
ワード線１３ｃにつながったメモリトランジスタ群全部
を書込む。このとき、書込み用に選択されているメモリ
セルトランジスタブロック（Ａ，Ｂ，Ｃ，Ｄ，…）でＷ
２以外のメモリトランジスタにつながったワード線１３
（Ｗ１，Ｗ２，…）にはＶM の電位しか与えられていな
いので、Ｗ２につながったメモリトランジスタ以外のメ
モリトランジスタのしきい値は変化しない。また、他の
メモリトランジスタブロックの一方のワード線１３ｃは
０Ｖに固定する。
ワード線１３ｃにつながったメモリトランジスタ群全部
を書込む。このとき、書込み用に選択されているメモリ
セルトランジスタブロック（Ａ，Ｂ，Ｃ，Ｄ，…）でＷ
２以外のメモリトランジスタにつながったワード線１３
（Ｗ１，Ｗ２，…）にはＶM の電位しか与えられていな
いので、Ｗ２につながったメモリトランジスタ以外のメ
モリトランジスタのしきい値は変化しない。また、他の
メモリトランジスタブロックの一方のワード線１３ｃは
０Ｖに固定する。
【００５１】次に、読出し動作について説明する。読出
しも書込みと時と同様、ＤとＢのメモリトランジスタ列
を読出す場合、ＣとＡのメモリトランジスタ列は第１の
選択トランジスタ２０を用いてビット線７ｃから切り離
し、ＤとＢのメモリトランジスタ列のみビット線７ａと
接続させる。
しも書込みと時と同様、ＤとＢのメモリトランジスタ列
を読出す場合、ＣとＡのメモリトランジスタ列は第１の
選択トランジスタ２０を用いてビット線７ｃから切り離
し、ＤとＢのメモリトランジスタ列のみビット線７ａと
接続させる。
【００５２】具体的には、Ｍ１とＭ２のメモリトランジ
スタを同時に選択的に読出す場合、ある正の電圧を全て
のビット線７ａと、ＳＧ１，ＳＧ３のワード線１３ａと
１３ｂに与える。さらに、ある正の電圧をＡ〜Ｄのセル
トランジスタ列につながったワード線１３ｃのうち、Ｗ
２を除いた他のワード線１３ｃ（Ｗ１，Ｗ３）にも与え
る。セルアレイ中他の全てのワード線１３ｃ及びソース
線２２には、０Ｖを与える。
スタを同時に選択的に読出す場合、ある正の電圧を全て
のビット線７ａと、ＳＧ１，ＳＧ３のワード線１３ａと
１３ｂに与える。さらに、ある正の電圧をＡ〜Ｄのセル
トランジスタ列につながったワード線１３ｃのうち、Ｗ
２を除いた他のワード線１３ｃ（Ｗ１，Ｗ３）にも与え
る。セルアレイ中他の全てのワード線１３ｃ及びソース
線２２には、０Ｖを与える。
【００５３】Ｍ１ないしＭ２のセルトランジスタに
“１”のデータが入っていれば、Ｍ１ないしＭ２は導通
しビット線７ａのｂ１とｂ２からソース線２２に電流が
流れる。一方、“０”データならばＷ２のワード線が０
Ｖなので導通せず、電流は流れない。その差をセンスア
ンプによって感知する。
“１”のデータが入っていれば、Ｍ１ないしＭ２は導通
しビット線７ａのｂ１とｂ２からソース線２２に電流が
流れる。一方、“０”データならばＷ２のワード線が０
Ｖなので導通せず、電流は流れない。その差をセンスア
ンプによって感知する。
【００５４】一方、ＣとＡのメモリトランジスタ列を読
出す場合、ＳＧ２とＳＧ４のワード線１３ａと１３ｂに
はある正の電圧を与え、Ｅ型トランジスタ１１を導通さ
せ、ビット線７ａのｂ１とｂ２及びソース線２２と接続
させる。ＳＧ３とＳＧ１のワード線１３ｂと１３ａは０
Ｖにし、ＤとＢのメモリトランジスタ列は０Ｖにし、ビ
ット線７ａ及びソース線２２から切り離す。
出す場合、ＳＧ２とＳＧ４のワード線１３ａと１３ｂに
はある正の電圧を与え、Ｅ型トランジスタ１１を導通さ
せ、ビット線７ａのｂ１とｂ２及びソース線２２と接続
させる。ＳＧ３とＳＧ１のワード線１３ｂと１３ａは０
Ｖにし、ＤとＢのメモリトランジスタ列は０Ｖにし、ビ
ット線７ａ及びソース線２２から切り離す。
【００５５】なお、読出し時、ＤとＢのメモリトランジ
スタ列を選択したとして、第２の選択トランジスタ２１
につながった２本のＳＧ４とＳＧ３のワード線１３ｂ両
方にある正の電圧を与え、Ｅ型トランジスタ１１を導通
させてしまってもよい。ＡとＣのメモリトランジスタ列
はＳＧ２のワード線１３につながったＥ型トランジスタ
１１が遮断されているため、ＡないしＣのメモリトラン
ジスタ列を通ってビット線７ａからソース線２２へ電流
が流れることはないからである。
スタ列を選択したとして、第２の選択トランジスタ２１
につながった２本のＳＧ４とＳＧ３のワード線１３ｂ両
方にある正の電圧を与え、Ｅ型トランジスタ１１を導通
させてしまってもよい。ＡとＣのメモリトランジスタ列
はＳＧ２のワード線１３につながったＥ型トランジスタ
１１が遮断されているため、ＡないしＣのメモリトラン
ジスタ列を通ってビット線７ａからソース線２２へ電流
が流れることはないからである。
【００５６】なお、本発明は上述した実施例に限定され
るものではない。実施例では、選択トランジスタとして
Ｅ型トランジスタとＤ型トランジスタを直列接続したも
のを用いたが、図７（ａ）に示すようにＤ型トランジス
タを省略することも可能である。この場合、Ｅ型トラン
ジスタの制御のみにより１組中のいずれか一方のＮＡＮ
Ｄセルを選択することができる。
るものではない。実施例では、選択トランジスタとして
Ｅ型トランジスタとＤ型トランジスタを直列接続したも
のを用いたが、図７（ａ）に示すようにＤ型トランジス
タを省略することも可能である。この場合、Ｅ型トラン
ジスタの制御のみにより１組中のいずれか一方のＮＡＮ
Ｄセルを選択することができる。
【００５７】また、図７（ｂ）に示すように、コンタク
ト部のドレイン拡散層２をストライプ形状に配置し、１
組のＮＡＮＤセルが互いに分離されているものにおい
て、コンタクトホール１０の形成時にコンタクトホール
１０を互いのドレイン拡散層２にまたがるようにし、コ
ンタクトホール１０形成後、ドレイン拡散層２と同一型
の不純物をコンタクトホール１０部に注入して２つのス
トライプのドレイン拡散層２をそこで接続するようにし
てもよい。
ト部のドレイン拡散層２をストライプ形状に配置し、１
組のＮＡＮＤセルが互いに分離されているものにおい
て、コンタクトホール１０の形成時にコンタクトホール
１０を互いのドレイン拡散層２にまたがるようにし、コ
ンタクトホール１０形成後、ドレイン拡散層２と同一型
の不純物をコンタクトホール１０部に注入して２つのス
トライプのドレイン拡散層２をそこで接続するようにし
てもよい。
【００５８】また、実施例では第１と第２の選択トラン
ジスタ２１と２２をそれぞれ２列にしていたが、これら
をそれぞれ４列にして、ビット線７ａの本数を半分にす
ることも可能である。即ち、図５の実施例で言うとセル
トランジスタ列Ａ，Ｂ，Ｃ，Ｄに１本のビット線７ａを
設けることになる。４本のセルトランジスタ列を束ねて
１本のビット線７ａを設けることにより、ビット線の線
幅，線間の間隔はさらに大きく取れる。書込み，消去，
読出しの動作は前記の実施例と同じアナロジーで行う。
ジスタ２１と２２をそれぞれ２列にしていたが、これら
をそれぞれ４列にして、ビット線７ａの本数を半分にす
ることも可能である。即ち、図５の実施例で言うとセル
トランジスタ列Ａ，Ｂ，Ｃ，Ｄに１本のビット線７ａを
設けることになる。４本のセルトランジスタ列を束ねて
１本のビット線７ａを設けることにより、ビット線の線
幅，線間の間隔はさらに大きく取れる。書込み，消去，
読出しの動作は前記の実施例と同じアナロジーで行う。
【００５９】また、実施例における製造方法では、第１
と第２の選択トランジスタ２０，２１のゲート４ｂは第
１のポリシリコン１６からなり、その直上には第２のポ
リシリコン１８が積層されなっているが、他の製造方法
として、直上の第２のポリシリコンを除去してしまうも
の、或いは第１のポリシリコン１６を選択トランジスタ
領域から除去し、ゲート４ｂには第２のポリシリコン１
８を用いる方法を採用してもよい。
と第２の選択トランジスタ２０，２１のゲート４ｂは第
１のポリシリコン１６からなり、その直上には第２のポ
リシリコン１８が積層されなっているが、他の製造方法
として、直上の第２のポリシリコンを除去してしまうも
の、或いは第１のポリシリコン１６を選択トランジスタ
領域から除去し、ゲート４ｂには第２のポリシリコン１
８を用いる方法を採用してもよい。
【００６０】また、ＮＡＮＤセルを構成するメモリセル
は必ずしも浮遊ゲートを用いたものに限らず、電荷蓄積
相を有するものであれば適用できる。さらに、ＮＡＮＤ
セルを構成するメモリセルの数は２個又は３個に何等限
定されるものではなく、仕様に応じて適宜変更可能であ
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施することができる。
は必ずしも浮遊ゲートを用いたものに限らず、電荷蓄積
相を有するものであれば適用できる。さらに、ＮＡＮＤ
セルを構成するメモリセルの数は２個又は３個に何等限
定されるものではなく、仕様に応じて適宜変更可能であ
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施することができる。
【００６１】
【発明の効果】以上詳述したように本発明によれば、第
１及び第２の選択トランジスタをエンハンスメント型と
ディプレッション型の２つのトランジスタの直列回路で
構成し、書き込むべきメモリセル（選択セル）を含まな
いＮＡＮＤセルでは第２の選択トランジスタをオンして
選択セルと同一のワード線に接続された非選択のソー
ス，ドレイン拡散層をフローティングではなくソース電
位と一致させることにより、書込みすべきでないメモリ
セルに電子が注入されるのを未然に防止することができ
る。このため、ビット線方向の集積化を容易に行うと共
に、誤書き込みを未然に防止して信頼性の向上をはかる
ことが可能となる。
１及び第２の選択トランジスタをエンハンスメント型と
ディプレッション型の２つのトランジスタの直列回路で
構成し、書き込むべきメモリセル（選択セル）を含まな
いＮＡＮＤセルでは第２の選択トランジスタをオンして
選択セルと同一のワード線に接続された非選択のソー
ス，ドレイン拡散層をフローティングではなくソース電
位と一致させることにより、書込みすべきでないメモリ
セルに電子が注入されるのを未然に防止することができ
る。このため、ビット線方向の集積化を容易に行うと共
に、誤書き込みを未然に防止して信頼性の向上をはかる
ことが可能となる。
【図１】本発明の基本原理を説明するための回路構成
図。
図。
【図２】本発明の一実施例に係わるＥＥＰＲＯＭの素子
構造を示す平面図と断面図。
構造を示す平面図と断面図。
【図３】実施例に係わるＥＥＰＲＯＭの回路構成を示す
図。
図。
【図４】実施例に係わるＥＥＰＲＯＭの製造工程を示す
断面図。
断面図。
【図５】実施例の具体的動作を説明するための回路構成
図。
図。
【図６】本発明の変形例を説明するための図。
【図７】従来のＥＥＰＲＯＭの動作を説明するための回
路構成図。
路構成図。
１ａ…Ｓｉ基板 １ｂ…ウェル ２…コンタクト部のドレイン拡散層 ３…ソース・ドレイン拡散層 ４ａ…ポリＳｉからなる浮遊ゲート ４ｂ…ポリＳｉからなる制御ゲート ５ａ…ポリＳｉからなる制御ゲート ５ｂ…ポリＳｉからなる配線 ７…Ａｌからなる配線層（ビット線） ９…フィールド酸化膜 １０…ドレインコンタクトホール １１…Ｅ型トランジスタ １２…Ｄ型トランジスタ １３ａ…第１の選択トランジスタ用ゲート電極のワード
線 １３ｂ…第２の選択トランジスタ用ゲート電極のワード
線 １３ｃ…メモリセルの制御ゲート電極のワード線 １４…セルトランジスタ １６…第１のポリＳｉ膜 １８…第２のポリＳｉ膜 ２０…第１の選択トランジスタ ２１…第２の選択トランジスタ ２２…ソース線
線 １３ｂ…第２の選択トランジスタ用ゲート電極のワード
線 １３ｃ…メモリセルの制御ゲート電極のワード線 １４…セルトランジスタ １６…第１のポリＳｉ膜 １８…第２のポリＳｉ膜 ２０…第１の選択トランジスタ ２１…第２の選択トランジスタ ２２…ソース線
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (3)
- 【請求項１】電荷蓄積層と制御ゲートを有するメモリセ
ルを複数個直列に接続して構成されたＮＡＮＤセルが複
数個配置され、これらのＮＡＮＤセルの素子分離領域を
挟んで隣り合う２つを１組とし、各組で一方側のＮＡＮ
Ｄセルの各端部と前記１組で共有化したビット線との間
にそれぞれ接続された第１の選択トランジスタと、他方
側のＮＡＮＤセルの各端部とソース線との間にそれぞれ
接続された第２の選択トランジスタと具備してなり、 同一組の第１の選択トランジスタの各ゲートは異なるゲ
ート線に接続され、かつ同一組の第２の選択トランジス
タの各ゲートは異なるゲート線に接続されていることを
特徴とする不揮発性半導体記憶装置。 - 【請求項２】電荷蓄積層と制御ゲートを有するメモリセ
ルを複数個直列に接続して構成されたＮＡＮＤセルが複
数個配置され、これらのＮＡＮＤセルの素子分離領域を
挟んで隣り合う２つを１組とし、各組で一方側のＮＡＮ
Ｄセルの各端部と前記１組で共有化したビット線との間
にそれぞれ接続された第１の選択手段と、他方側のＮＡ
ＮＤセルの各端部とソース線との間にそれぞれ接続され
た第２の選択手段と具備してなり、 第１の選択手段は、それぞれエンハンスメント型トラン
ジスタとディプレッション型トランジスタを直列に接続
して構成され、かつ同一組のＮＡＮＤセルでエンハンス
メント型トランジスタとディプレッション型トランジス
タの配置が逆であり、 第２の選択手段は、それぞれエンハンスメント型トラン
ジスタとディプレッション型トランジスタを直列に接続
して構成され、かつ同一組のＮＡＮＤセルでエンハンス
メント型トランジスタとディプレッション型トランジス
タの配置が逆であることを特徴とする不揮発性半導体記
憶装置。 - 【請求項３】電荷蓄積層と制御ゲートを有するメモリセ
ルを複数個直列に接続して構成されたＮＡＮＤセルが複
数個配置され、これらのＮＡＮＤセルの素子分離領域を
挟んで隣り合う２つを１組とし、各組で一方側のＮＡＮ
Ｄセルの各端部と前記１組で共有化したビット線との間
にそれぞれ接続された第１の選択手段と、他方側のＮＡ
ＮＤセルの各端部とソース線との間にそれぞれ接続され
た第２の選択手段とを具備し、 第１の選択手段は、それぞれエンハンスメント型トラン
ジスタとディプレッション型トランジスタを直列に接続
して構成され、かつ同一組のＮＡＮＤセルでエンハンス
メント型トランジスタとディプレッション型トランジス
タの配置が逆であり、 第２の選択手段は、それぞれエンハンスメント型トラン
ジスタとディプレッション型トランジスタを直列に接続
して構成され、かつ同一組のＮＡＮＤセルでエンハンス
メント型トランジスタとディプレッション型トランジス
タの配置が逆である不揮発性半導体記憶装置であって、 データ書込みの際に、書込みすべきメモリセルの制御ゲ
ートを書込み電位に設定し、ビット線を書き込むデータ
に応じて高電位又は低電位に設定し、ソース線を書込み
すべきメモリセルのゲート書込み電位と前記ビット線に
おける低電位との間の電位に設定し、１組のＮＡＮＤセ
ルのうちの一方のＮＡＮＤセルのみ書き込み、次に他方
のＮＡＮＤセルを書き込むようにし、書込みすべきセル
を含むＮＡＮＤセル側の第１の選択手段をオンすると共
に、第２の選択手段をオフし、書込みすべきセルを含ま
ないＮＡＮＤセル側の第１の選択手段をオフすると共
に、第２の選択手段をオンすることを特徴とする不揮発
性半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6055893A JP3207592B2 (ja) | 1993-03-19 | 1993-03-19 | 不揮発性半導体記憶装置 |
| KR1019940005413A KR960016802B1 (ko) | 1993-03-19 | 1994-03-18 | 불휘발성 반도체 기억 장치 |
| US08/210,288 US6151249A (en) | 1993-03-19 | 1994-03-18 | NAND-type EEPROM having bit lines and source lines commonly coupled through enhancement and depletion transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6055893A JP3207592B2 (ja) | 1993-03-19 | 1993-03-19 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06275800A true JPH06275800A (ja) | 1994-09-30 |
| JP3207592B2 JP3207592B2 (ja) | 2001-09-10 |
Family
ID=13145731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6055893A Expired - Fee Related JP3207592B2 (ja) | 1993-03-19 | 1993-03-19 | 不揮発性半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6151249A (ja) |
| JP (1) | JP3207592B2 (ja) |
| KR (1) | KR960016802B1 (ja) |
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| WO1999017294A1 (en) * | 1997-09-30 | 1999-04-08 | Advanced Micro Devices, Inc. | Dual source side polysilicon select gate structure and programming method |
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| WO2012049721A1 (ja) * | 2010-10-12 | 2012-04-19 | 株式会社日立製作所 | 半導体記憶装置 |
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| US7023739B2 (en) * | 2003-12-05 | 2006-04-04 | Matrix Semiconductor, Inc. | NAND memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same |
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| JP4817617B2 (ja) * | 2004-06-14 | 2011-11-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
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| KR100697285B1 (ko) * | 2005-05-11 | 2007-03-20 | 삼성전자주식회사 | 워드라인과 선택라인 사이에 보호라인을 가지는 낸드플래시 메모리 장치 |
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| KR101458959B1 (ko) * | 2008-06-24 | 2014-11-10 | 삼성전자주식회사 | 셰어드 비트라인 구조를 갖는 반도체 장치 및 그 제조방법 |
| KR101469106B1 (ko) | 2008-07-02 | 2014-12-05 | 삼성전자주식회사 | 3차원 반도체 장치, 그 동작 방법 및 제조 방법 |
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