KR940022569A - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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사또 후미오
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Abstract

본 발명의 목적은 2열의 NAND셀로 하나의 비트선 및 하나의 드레인 접촉을 이용한 것으로서, 메모리셀의 오기입이 발생하는 것을 미연에 방지할 수 있고, 신뢰성의 향상을 도모할 수 있는 EEPROM을 제공하는 것이다.
그 구성은, 부유 게이트와 제어 게이트를 갖는 메모리 셀을 직렬로 접속하여 구성된 복수 개의 NAND 셀과, 이들의 NAND셀 중 2개를 1조로 하여 ,각조에서 한쪽의 각 단부와 동일의 비트선 BL과의 사이에 각각 접속된 제1의 선택 트랜지스터와, 다른 쪽의 각 단부와 소스선 SL과의 사이에 각각 접속된 제2의 선택 트랜지스터를 구비한 EEPROM에 있어서, 제1 및 제2의 선택 트랜지스터는 각각 E형 트랜지스터와 D형 트랜지스터를 직렬로 접속되어 구성되고, 또 동일한 조의 NAND셀에서 E형 트랜지스터와 D형 트랜지스터의 배치가 반대인 것을 특징으로 한다.

Description

불휘발성 반도체 기억 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2도는 본 발명의 기본 구성을 나타내는 회로도,
제 4도는 실시예에 관한 EEPROM의 회로 구성을 나타내는 도면이다.

Claims (4)

  1. 제어 게이트를 갖는 메모리 셀을 복수의 개 직렬로 접속하여 구성되며, 제1단 및 제2단을 갖는 복수의 NAND형 메모리 셀과, 상기 NAND형 메모리 셀은 인접하는 제1 및 제2NAND형 메모리 셀을 포함하고, 상기 NAND형 메모리 셀 중 적어도 제1 및 제2NAND형 메모리 셀을 1조로 하여, 상기 각 NAND형 메모리 셀의 조에 각각 공유되어, 상기 NAND형 메모리 셀의 제1단에 접속된 복수의 비트선과; 상기 NAND형 메모리 셀 중 적어도 제1 및 제2NAND형 메모리 셀을 1조로 하여, 상기 각 NAND형 메모리 셀의 조에 각각 공유되어, 상기 NAND형 메모리 셀의 제2단에 접속된 복수의 소스선과; 상기 제1NAND형 메모리 셀의 제1단과 상기 비트선과의 사이에 배치된 복수의 제1선택트랜지스터와; 상기 제2NAND형 메모리 셀의 제1단과 상기 비트선과의 사이에 배치된 복수의 제2선택트랜지스터와; 상기 제1NAND형 메모리 셀의 제2단과 상기 소스선과의 사이에 배치된 복수의 제3선택트랜지스터와;상기 제2NAND형 메모리 셀의 제2단과 상기 소스선과의 사이에 배치된 복수의 제4선택트랜지스터와; 적어도 상기 제1선택트랜지스터의 게이트에 접속된 제1게이트선과; 적어도 상기 제2선택트랜지스터의 게이트에 접속된 제2게이트선과; 적어도 상기 제3선택트랜지스터의 게이트에 접속된 제3게이트선과; 적어도 상기 제4선택트랜지스터의 게이트에 접속된 제4게이트선을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  2. 제1~제4선택트랜지스터는 각각 직렬로 접속된 증가형 트랜지스터와 공핍형 트랜지스터를 포함하고; 제1게이트 선은 상기 제1선택트랜지스터의 증가형 트랜지스터의 게이트 및 상기 제2선택트랜지스터의 공핍형 트랜지스터의 게이트에 접속되고; 제2게이트 선은 상기 제2선택트랜지스터의 증가형 트랜지스터의 게이트 및 상기 제1선택트랜지스터의 공핍형 트랜지스터의 게이트에 접속되고; 제3게이트 선은 상기 제3선택트랜지스터의 증가형 트랜지스터의 게이트 및 상기 제4선택트랜지스터의 공핍형 트랜지스터의 게이트에 접속되고; 제4게이트 선은 상기 4선택트랜지스터의 증가형 트랜지스터의 게이트 및 상기 제3선택트랜지스터의 공핍형 트랜지스터의 게이트에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  3. 데이터를 메모리 셀에 기입하는 경우에 데이터를 기입하는 상기 메모리 셀의 상기 제어 게이트의 전위를 제1전위로 설정하고, 상기 비트선의 전위를 기입하는 데이터에 따라 상기 제1전위보다 낮은 제2전위와 상기 제2전위보다 낮은 제3전위중 어느 쪽으로나 설정하고, 상기 소스선의 전위를 상기 제1전위와 상기 제3전위의 중간의 전위로 설정하는 수단과; 상기 제1NAND형 메모리 셀에 포함되는 메모리 셀로 데이터를 기입하는 경우에는 제1 및 제4선택트랜지스터를 온으로 하고, 제2 및 제3트랜지스터를 오프로하며, 상기 제2NAND형 메모리 셀에 포함되는 메모리 셀로 데이터를 기입하는 경우에는 제2 및 제3선택트랜지스터를 온으로 하고, 제1 및 제4선택트랜지스터를 오프로 하는 수단을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  4. 제어 게이트를 갖는 메모리 셀을 복수의 개 직렬로 접속하여 구성되고, 제1단 및 제2단을 갖는 복수의 NAND형 메모리 셀과, 상기 NAND형 메모리 셀은 인접하는 제1 및 제2NAND형 메모리 셀을 포함하고, 상기 NAND형 메모리 셀 중 적어도 제1 및 제2NAND형 메모리 셀을 1조로 하여, 상기 각 NAND형 메모리 셀의 조에 각각 공유되어, 상기 NAND형 메모리 셀의 제1단에 접속된 복수의 비트선과; 상기 NAND형 메모리 셀 중 적어도 제1 및 제2NAND형 메모리 셀을 1조로 하여, 상기 각 NAND형 메모리 셀의 조에 각각 공유되어, 상기 NAND형 메모리 셀의 제2단에 접속된 복수의 소스선과;상기 제1NAND형 메모리 셀 및 상기 제2NAND형 메모리 셀의 제1단과 상기 비트선과의 사이에 배치된 복수의 제1선택수단과; 상기 제1NAND형 메모리 셀 및 상기 제2NAND형 메모리 셀의 제2단과 상기 소스선과의 사이에 각각 배치된 복수의 제2선택수단을 구비하며; 상기 제2선택수단은 직렬 접속된 증가형 트랜지스터와 공핍형 트랜지스터를 포함하고, 제1 및 제2NAND형 메모리 셀의 제1단에 대한 상기 증가형 트랜지스터와 상기 공핍형 트랜지스터의 접속 순서가 반대이고, 상기 제2선택수단은 직렬 접속된 증가형 트랜지스터와 공핍형 트랜지스터를 포함하고, 제1 및 제2NAND형 메모리 셀의 제2단에 대한 상기 증가형 트랜지스터와 상기 공핍형 트랜지스터의 접속 순서가 반대인 것을 특징으로 하는 불휘발성 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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