KR950002049A - 반도체 기억장치 - Google Patents

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Abstract

본 발명의 반도체 기억장치는, 반도체기판과 상기 반도체기판상에 형성된 제1절연막, 상기 제1절연막을 매개로 상기 반도체기판상에 형성된 제어게이트를 갖춘 적어도 1개의 MOS트랜지스터, 상기 제어게이트의 상부 및 측면에 형성된 제2절연막 및 상기 제어게이트의 적어도 측면에 상기 제2절연막을 매개로 형성된 도전막을 구비한다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 NAND셀형 EEPROM의 2개의 NAND셀부분을 나타낸 평면도, 제2도(A) 및 제2도(B)는 각각 제1도의 화살표방향 2A-2A´및 2B-2B´의 단면도, 제3도는 제1도의 소자구조의 등가회로도.

Claims (11)

  1. 반도체기판과 상기 반도체기판상에 형성된 제1절연막, 상기 제1절연막을 매개로 상기 반도체기판상에 형성된 제어게이트를 갖춘 적어도 1개의 MOS트랜지스터, 상기 제어게이트의 상부 및 측면에 형성된 제2절연막 및 상기 제어게이트의 적어도 측면에 상기 제2절연막을 매래로 형성된 도전막을 구비한 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 MOS트랜지스터는, 상기 제1절연막과 상기 제어게이트의 사이에 형성된 전하축적층을 더 포함하는 메모리셀을 구성하며 상기 전하축적층과 상기 반도체기판의 사이의 전하의 주고 받음에 의해 전기적 바꿔 쓰기가 가능하고, 상기 도전막은, 상기 전하축적층의 측면에 형성되는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항 또는 제2항에 있어서, 상기 복수의 메모리셀은 직렬접속되어 NAND셀을 구성하는 것을 특징으로 하는 반도체 기억장치.
  4. 제3항에 있어서, NAND셀을 복수개씩 블록으로 나누어 각각의 블록마다 상기 도전막을 형성하고, 데이터의 독출시에는 선택블록내의 도전막을 전원전위로 하고 비선택 블록내의 도전막의 전위를 "L"로 하는 동작을 수행하며, 데이터의 기입시에는 선택블록내의 도전막의 전위를 "H"로 하고 비선택블록내의 도전막의 전위 "L"로 하는 동작을 수행하는 것을 특징으로 하는 반도체 기억장치.
  5. 제3항에 있어서, 데이터의 독출시에는 상기 NAND셀의 선택게이트 및 드레인을 전원전위, 제어게이트로 이루어진 워드선중 선택워드선의 전위를 "L", 비선택워드선을 전원전위, NAND셀의 소스의 전위를 "L", 기판의 전위를 "L"로 하고 도전막을 전원전위로 하는 동작을 수행하고, 데이터의 소거시에는 NAND셀의 선택게이트 및 드레인의 전위를 "H", NAND셀내의 전워드선의 전위를 "L", 기판의 전위를 "H"로 하고, 도전막의 전위를 "L"로 하는 동작을 갖으며, 데이터의 기입시에는 NAND셀의 드레인의 전위를 "L" 또는 "M", 선택워드선의 전위를 "H",드레인측의 선택게이트 및 비선택워드선의 전위를 "M", 소스측의 선택게이트 및 기판의 전위를 "L"로 하고 도전막의 전위를 "H"로 하는 동작을 수행하는 것을 특징으로 하는 반도체 기억장치.
  6. 제5항에 있어서, NAND셀을 복수개씩 블록으로 나누어 각각의 블록마다 상기 도전막을 형성하고, 데이터의 독출시에는 선택블록내의 도전막을 전원전위로 하고 비선택블록내의 도전막의 전위를 "L"로 하는 동작을 수행하며, 데이터의 기입시에는 선택블록내의 도전막의 전위를 "H"로 하고 비선택블록내의 도전막의 전위를 "L"로 하는 동작을 수행하는 것을 특징으로 하는 반도체 기억장치.
  7. 제1항에 있어서, 상기 MOS트랜지스터는 적어도 2개가 직렬접속되는 것을 특징으로 하는 반도체 기억장치.
  8. 제1항에 있어서, 상기 도전막의 측면에 제3절연막을 매개로 형성되어 기판에 접속되는 비트선과 상기 도전막의 측면에 제3절연막을 매개로 선택적으로 형성된 캐패시터를 더 구비한 것을 특징으로 하는 반도체 기억장치.
  9. 제8항에 있어서, 상기 캐패시터를 구성하는 한쪽의 전극은 상기 제어게이트와 동일 평면에 형성되는 것을 특징으로 하는 반도체 기억장치.
  10. 제8항에 있어서, 상기 캐패시터를 구성하는 한쪽의 전극은 상기 도전막의 윗방에 상기 제3절연막을 매개로 형성되는 것을 특징으로 하는 반도체 기억장치.
  11. 제8항에 있어서, 상기 캐패시터를 구성하는 한쪽의 전극은 기판에 선택적으로 형성된 트렌치내에 제4절연막을 매개로 형성되는 것을 특징으로 하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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