DE4422791A1 - Halbleitervorrichtung mit Inversion induzierendem Gate - Google Patents

Description

Die Erfindung betrifft eine Halbleitervorrichtung und insbesondere eine Halbleiterspeichervorrichtung mit ei­ nem MOS-Transistor und eine Halbleiterspeichervorrich­ tung mit neuer Struktur.

Als Halbleiterspeichervorrichtungen gibt es nicht­ flüchtige Halbleiterspeichervorrichtungen (EEPROM), dy­ namische Halbleiterspeichervorrichtungen (DRAM) und dergleichen. Ein EEPROM wird im folgenden beschrieben.

Ein NAND-Zellentyp-EEPROM, der eine hohe Integration erlaubt, ist als einer der EEPROMs bekannt. Im NAND- Zellen-EEPROM sind Sources und Drains einer Vielzahl von Speicherzellen in Reihe miteinander verbunden, um gemeinsam durch benachbarte Speicherzellen verwendet zu werden, und an eine Bitleitung als eine Einheit ange­ schlossen.

Eine Speicherzelle hat allgemein eine MOSFET-Struktur, in welcher eine Ladungsspeicherschicht ("Floating Gate" bzw. erdfreies Gate) und ein Steuergate gestapelt sind. Ein Speicherzellenarray ist in eine p-Typ-Wanne inte­ griert, die auf einem p-Typ- oder einem n-Typ-Substrat ausgebildet ist. Die Drainseite der NAND-Zelle ist mit der Bitleitung durch ein Selektionsgate verbunden. Die Sourceseite der NAND-Zelle ist mit einer Sourceleitung (Bezugspotentialdraht) über ein Selektionsgate verbun­ den. Die Steuergates der Speicherzellen sind kontinu­ ierlich in Zeilenrichtung angeordnet, um als eine Wort­ leitung zu dienen.

Der Betrieb des NAND-Zellentyp-EEPROMs ist im folgenden beschrieben.

Die Datenschreiboperation wird sequentiell von einer Speicherzelle an einer von der Bitleitung entferntesten Stelle durchgeführt. Eine hohe Spannung Vpp (ungefähr 20 V) liegt an dem Steuergate der gewählten Speicher­ zelle. Ein Zwischenpotential V_PPM (ungefähr 10 V) liegt an den Steuergates und den Selektionsgates der Spei­ cherzellen auf der Bitleitungsseite. Eine Spannung von 0 V oder dem Zwischenpotential liegt an der Bitleitung gemäß Daten. Wenn eine Spannung von 0 V an die Bitlei­ tung gelegt wird, wird das Potential zum Drain der ge­ wählten Speicherzelle übertragen, um eine Ladungsinjek­ tion aus der Substratseite zu dem Floating Gate zu ver­ ursachen.

Mit dem obigen Betrieb wird der Schwellenwert der ge­ wählten Speicherzelle in die positive Richtung verscho­ ben. Dieser Zustand ist als beispielsweise "1" defi­ niert. Das Anlegen des Zwischenpotentiales ruft keine Ladungsträgerinjektion hervor, so daß der Schwellenwert auf dem negativen Wert unverändert gehalten ist. Dieser Zustand ist als "0" definiert.

Die Datenlöschoperation wird gleichzeitig für alle Speicherzellen in der NAND-Zelle durchgeführt. Das heißt, alle Steuergates sind auf 0 V gesetzt, und eine hohe Spannung von 20 V wird an die Selektionsgates, die Bitleitung, die Sourceleitung, die p-Typ-Wanne und das n-Typ-Substrat, auf dem das Speicherzellenarray ausge­ bildet ist, gelegt. Mit diesem Betrieb werden Ladungen in den Floating Gates zu der Substratseite in allen Speicherzellen freigegeben, und der Schwellenwert wird zur negativen Richtung verschoben.

Die Datenleseoperation wird wie folgt durchgeführt. Ei­ ne Versorgungsspannung V_CC wird an die Bitleitung ge­ legt, und eine Spannung von 0 V wird der Sourceleitung zugeführt. Das Steuergate der gewählten Speicherzelle wird auf 0 V gesetzt, und das Potential der Steuer- und Selektionsgates der verbleibenden Speicherzellen wird auf das Versorgungspotential (= 5 V) gesetzt. Es wird erfaßt, ob ein Strom in der gewählten Speicherzelle fließt oder nicht, um dadurch die Datenleseoperation auszuführen.

In der Struktur des herkömmlichen NAND-Zellentyp- EEPROMs sind alle die NAND-Zelle bildenden Speicherzel­ len miteinander über eine Source-Drain-Diffusions­ schicht verbunden. Aus diesem Grund erstreckt sich die Diffusionsschicht unvermeidbar unter die Gates, und die effektive Kanallänge ist vermindert. Dies stellt ein Problem bei der Größenreduzierung einer Speicherzelle dar. Mit feiner werdenden Speicherzellen nimmt die Kopplungskapazität zwischen dem Steuergate und dem Floating Gate ab, was zu einer Verminderung im Kopp­ lungsfaktor der Speicherzellen führt.

Wie oben erläutert wurde, erstreckt sich im üblichen NAND-Zellentyp-EEPROM die Diffusionsschicht unter die Gates, um eine Verminderung in der effektiven Kanallän­ ge oder im Kopplungsfaktor der Speicherzellen hervorzu­ rufen.

Das obige Problem, das eine Verminderung in der effek­ tiven Kanallänge oder im Kopplungsfaktor der Speicher­ zellen betrifft, ist nicht auf NAND-Zellentyp-EEPROMs beschränkt sondern gilt auch für DRAMs, MOS-Transisto­ ren oder dergleichen.

Es ist Aufgabe der vorliegenden Erfindung, eine Halb­ leiterspeichervorrichtung zu schaffen, die eine Vermin­ derung in der effektiven Kanallänge aufgrund einer sich unter ein Gate erstreckenden Diffusionsschicht zu ver­ hindern vermag, und eine Halbleiterspeichervorrichtung anzugeben, die einen erhöhten Kopplungsfaktor der Spei­ cherzellen hat.

Zur Lösung dieser Aufgabe sieht die Erfindung eine Halbleiterspeichervorrichtung mit den Merkmalen des Pa­ tentanspruches 1 bzw. 17 vor.

Bei der erfindungsgemäßen Halbleitervorrichtung wird also ein leitender Film in einem Raum zwischen Transi­ storen oder den Speicherzellen gebildet, und eine Span­ nung liegt an diesem leitenden Film, um dadurch eine Inversionsschicht mit der gleichen Funktion wie dieje­ nige der Diffusionsschicht in dem Halbleitersubstrato­ berflächenbereich zu bilden.

Eine Halbleitervorrichtung gemäß der Erfindung hat da­ mit ein Halbleitersubstrat, einen ersten isolierenden Film, der auf dem Halbleitersubstrat gebildet ist, eine Vielzahl von Zellentransistoren mit jeweils einem Steuergate, das auf dem Halbleitersubstrat durch den ersten isolierenden Film gebildet ist, einen zweiten isolierenden Film, der auf oberen und seitlichen Flä­ chen des Steuergates gebildet ist, und einen leitenden Film, der auf wenigstens der Seitenfläche des Steuerga­ tes über dem zweiten isolierenden Film gebildet ist.

Die Halbleitervorrichtung hat außerdem eine Spannungs­ versorgungseinrichtung, die mit dem auf der Seitenflä­ che des Steuergates über dem isolierenden Film gebilde­ ten leitenden Film verbunden ist, so daß bei Anlegung der Spannung von der Spannungsversorgungseinrichtung an den leitenden Film eine Inversionsschicht auf einem dem leitenden Film gegenüberliegenden Oberflächenbereich des Substrates erzeugt wird.

Jeder eine Speicherzelle bildende Zellentransistor um­ faßt eine Ladungsspeicherschicht, die zwischen dem er­ sten isolierenden Film und dem Steuergate gebildet ist, so daß ein elektrischer Betrag einer Schreiboperation durch Ändern von Ladungen der Ladungsspeicherschicht durchgeführt werden kann, und der leitende Film ist auf einer Seitenfläche der Ladungsspeicherschicht gebildet.

Mehr als eine der Speicherzellen sind in Reihe mitein­ ander verbunden, um eine NAND-Zelle zu bilden.

Mehr als eine der Speicherzellen sind parallel mitein­ ander verbunden, um eine Einheitsspeicherzelle zu bil­ den.

Die Speicherzellen sind in eine Vielzahl von Blöcke un­ terteilt, und die leitenden Filme sind für jeden Block gebildet, und in einem Modus aus einem Datenlesemodus, einem Datenschreibmodus und einem Datenlöschmodus ist eine Einrichtung vorgesehen, um eine zweite Spannung an den leitenden Film in einem gewählten Block einschließ­ lich einer gewählten Wortleitung anzulegen, wenn eine erste Spannung an die gewählte Wortleitung angelegt ist, und um eine dritte Spannung dem leitenden Film in einem nicht gewählten Block zuzuführen.

In einem Datenlesemodus ist ein Potential eines Selek­ tionsgates und eines Drains einer NAND-Zelle auf ein Versorgungspotential gesetzt, ein Potential einer aus Wortleitungen mit den Steuergates gewählten Wortleitung ist auf "L" gesetzt, ein Potential von nicht gewählten Wortleitungen ist auf das Versorgungspotential gesetzt, ein Potential einer Source der NAND-Zelle ist auf "L" gesetzt, und ein Potential des Substrates ist auf "L" gesetzt, um dadurch ein Potential des leitenden Filmes auf das Versorgungspotential zu setzen; in einem Daten­ löschmodus ist das Potential des Selektionsgates und des Drains der NAND-Zelle auf "H" gesetzt, das Potenti­ al von allen Wortleitungen in der NAND-Zelle ist auf "L" gesetzt, und das Potential des Substrates ist auf "H" gesetzt, um dadurch das Potential des leitenden Filmes auf "L" zu setzen; in einem Datenschreibmodus ist das Potential von Drain der NAND-Zelle auf "L" oder "M" gesetzt, das Potential der gewählten Wortleitung ist auf "H" gesetzt, das Potential eines drainseitigen Selektionsgates und der nicht gewählten Wortleitungen ist auf "M" gesetzt, und das Potential eines sourcesei­ tigen Selektionsgates und des Substrates ist auf "L" gesetzt, um dadurch das Potential des leitenden Filmes auf "H" zu setzen.

Die NAND-Zellen sind in Blöcke unterteilt, deren jeder eine Vielzahl von NAND-Zellen hat, und der leitende Film ist für jeden der Blöcke gebildet; in dem Datenle­ semodus ist das Potential des leitenden Filmes in einem gewählten Block auf das Versorgungspotential gesetzt, und das Potential des leitenden Filmes in nicht gewähl­ ten Blöcken ist auf "L" gesetzt; im Datenschreibmodus ist das Potential des leitenden Filmes in dem gewählten Block auf "H" gesetzt, und das Potential des leitenden Filmes in den nicht gewählten Blöcken ist auf "L" ge­ setzt.

In der obigen Konfiguration sind wenigstens zwei der MOS-Transistoren in Reihe verbunden.

Eine Halbleitervorrichtung umfaßt weiterhin eine Viel­ zahl von Kondensatoren, die mit den Zellentransistoren gekoppelt sind, um eine Vielzahl von Speicherzellen zu­ sammen mit den Zellentransistoren zu bilden, und mit den Zellentransistoren gekoppelte Bitleitungen.

Die Bitleitung ist auf der Seitenfläche des leitenden Filmes über einem dritten isolierenden Film gebildet und mit einem Bereich verbunden, an dem die Inversions­ schicht des Substrates erzeugt wird; der Kondensator ist selektiv auf der Seitenfläche des leitenden Filmes über einen dritten isolierenden Film gebildet und mit einem anderen Bereich verbunden, an dem die Inversions­ schicht des Substrates erzeugt ist.

Eine der den Kondensator bildenden Elektroden ist in der gleichen Ebene wie das Steuergate gebildet; eine der den Kondensator bildenden Elektroden ist über dem leitenden Film mittels des dritten isolierenden Filmes erzeugt, oder eine der den Kondensator bildenden Elek­ troden ist in einem selektiv auf dem Substrat vorgese­ henen Graben über einen vierten isolierenden Film er­ zeugt.

Die Speicherzellen sind in eine Vielzahl von Blöcken unterteilt, und die leitenden Filme sind für jeden Block vorgesehen; außerdem sind Einrichtungen vorhan­ den, um in einem Modus aus einem Datenlesemodus, einem Datenschreibmodus und einem Datenlöschmodus eine zweite Spannung an den leitenden Film in einem gewählten Block einschließlich einer gewählten Wortleitung zu legen, wenn eine erste Spannung an die gewählte Wortleitung gelegt wird, und um eine dritte Spannung dem leitenden Film in einem nicht gewählten Block zuzuführen.

Eine Halbleitervorrichtung umfaßt ein Halbleiter­ substrat, einen ersten isolierenden Film, der auf dem Halbleitersubstrat gebildet ist, eine Vielzahl von elektrisch löschbaren Halbleiterspeicherzellen, deren jede ein auf dem Halbleitersubstrat über den ersten Isolierfilm gebildetes Steuergate und eine zwischen dem ersten Isolierfilm und dem Steuergate gebildete La­ dungsspeicherschicht, so daß eine elektrische Wieder­ einschreiboperation durchgeführt werden kann, indem die Ladungsmenge der Ladungsspeicherschicht verändert wird, und eine gewählte Anzahl von eine Einheit bildenden Speicherzellen, die in Reihe verbunden sind, hat, einen zweiten isolierenden Film bzw. Isolierfilm, der auf ei­ ner Oberseite des Steuergates und Seitenflächen des Steuergates und der Ladungsspeicherschicht gebildet ist, und einen leitenden Film bzw. Leiterfilm, der auf wenigstens der Seitenfläche des Steuergates und der La­ dungsspeicherschicht über dem zweiten Isolierfilm ge­ bildet ist.

Die Halbleitervorrichtung umfaßt außerdem eine Span­ nungsversorgungseinrichtung, die mit dem auf der Sei­ tenfläche des Steuergates über den Isolierfilm gebilde­ ten Leiterfilm verbunden ist, wobei bei Anlegung der Spannung von der Spannungsversorgungseinrichtung an den Leiterfilm eine Inversionsschicht auf einem dem Leiter­ film gegenüberliegenden Oberflächenbereich des Substra­ tes erzeugt wird.

Erfindungsgemäß liegt beispielsweise bei einer Halblei­ terspeichervorrichtung im Datenlesemodus oder im Daten­ schreibmodus (nach Ladungsträgerinjektion zur Ladungs­ speicherschicht) eine Spannung am Leiterfilm, um da­ durch die Inversionsschicht in dem Raum zwischen den Speicherzellen in dem Halbleitersubstratoberflächenbe­ reich zu erzeugen. Die Speicherzellen sind miteinander durch diese Inversionsschicht verbunden. Daher braucht eine Source-Drain-Diffusionsschicht nicht für jede Speicherzelle gebildet zu werden, und eine Verminderung in der effektiven Kanallänge aufgrund der sich unter die Gates erstreckenden Diffusionsschicht kann verhin­ dert werden.

In den Schreib- und Löschmoden ist das Potential des Leiterfilmes auf ein zweites Potential oder ein drittes Potential gesetzt. Mit diesem Betrieb ist die Ladungs­ speicherschicht nicht nur mit dem Steuergate sondern auch dem Leiterfilm gekoppelt, so daß der Kopplungsfak­ tor der Speicherzellen erhöht ist. Zusätzlich kann eine Abnahme in der effektiven Kanallänge verhindert werden, und eine Zunahme im Kopplungsfaktor bedingt wirksam ei­ ne Größenreduktion der Speicherzellen.

Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigt

Fig. 1 eine Draufsicht mit zwei NAND-Zellenteilen eines NAND-Zellentyp-EEPROMs nach einem er­ sten Ausführungsbeispiel der vorliegenden Erfindung,

Fig. 2A und 2B Schnitte längs Linien 2A-2A′ bzw. 2B-2B′ in Fig. 1,

Fig. 3 ein Schaltbild einer Ersatzschaltung einer Elementstruktur in Fig. 1,

Fig. 4 eine Schnittdarstellung einer Abwandlung entsprechend dem längs der Linie 2A-2A′ in Fig. 1 geführten Schnitt,

Fig. 5 eine schematische Darstellung zur Erläute­ rung eines Zunahmeeffektes eines Kopplungs­ faktors nach der Erfindung,

Fig. 6 eine Darstellung zur Erläuterung einer Ver­ besserung des Kopplungsfaktors der Spei­ cherzellen nach dem ersten Ausführungsbei­ spiel der Erfindung,

Fig. 7A und 7B Schnitte längs Linien 7A-7A bzw. 7B-7B in Fig. 6,

Fig. 8 eine Abwandlung des Ausführungsbeispiels von Fig. 7B,

Fig. 9A eine Draufsicht einer AND-Typ-Speicherzelle nach einem zweiten Ausführungsbeispiel der vorliegenden Erfindung und Fig. 9B einen Schnitt längs einer Linie 9B-9B in Fig. 9A sowie Fig. 9C ein Ersatzschaltbild für das Ausführungsbeispiel von Fig. 9A,

Fig. 10A eine Draufsicht eines MOS-Transistors nach einem dritten Ausführungsbeispiel der vor­ liegenden Erfindung und Fig. 10B einen Schnitt längs einer Linie 10B-10B im Aus­ führungsbeispiel von Fig. 10A,

Fig. 11A eine Draufsicht eines MOS-Transistors gemäß einer ersten Abwandlung des dritten Ausfüh­ rungsbeispiels der vorliegenden Erfindung und Fig. 11B einen Schnitt längs einer Linie 11B-11B im Ausführungsbeispiel von Fig. 11A,

Fig. 12A eine Draufsicht eines MOS-Transistors nach einer zweiten Abwandlung des dritten Aus­ führungsbeispiels der vorliegenden Erfin­ dung und Fig. 12B einen Schnitt längs einer Linie 12B-12B im Ausführungsbeispiel von Fig. 12A und

Fig. 13A eine Draufsicht eines MOS-Transistors nach einem vierten Ausführungsbeispiels der vor­ liegenden Erfindung und Fig. 13B bis 13D Schnitte des Ausführungsbeispiels von Fig. 13A, wobei die Fig. 13B bis 13D ei­ nen Planartyp bzw. einen Stapeltyp bzw. ei­ nen Grabentyp darstellen, während in Fig. 13E ein Ersatzschaltbild für das Aus­ führungsbeispiel von Fig. 13A gezeigt ist.

Im vorliegenden wird die Erfindung anhand der Zeichnun­ gen beschrieben.

Ein Ausführungsbeispiel, bei dem die vorliegende Erfin­ dung auf einen NAND-Typ-EEPROM angewandt ist, wird im folgenden näher erläutert.

Fig. 1 ist eine Draufsicht, die zwei NAND-Zellenteile eines NAND-Zellentyp-EEPROMs nach dem ersten Ausfüh­ rungsbeispiel der vorliegenden Erfindung zeigt. Die Fig. 2A und 2B sind Schnitte längs Linien 2A-2A′ und 2B-2B′ in Fig. 1. Die Fig. 3 ist ein Schaltbild, das eine Ersatzschaltung der NAND-Zelle darstellt.

Eine p-Typ-Wanne 11 ist auf einem n-Typ-Si-Substrat 10 gebildet. In der Wanne 11 ist ein Speicherzellenarray aus einer Vielzahl von NAND-Zellen in einem Elementbil­ dungsbereich, der durch einen Elementisolationsoxidfilm 12 umgeben ist, gebildet. Die Struktur einer NAND-Zelle wird im folgenden beschrieben.

In dem ersten Ausführungsbeispiel sind acht Speicher­ zellen M₁ bis M₈ in Reihe miteinander verbunden, um eine NAND-Zelle zu bilden.

Jede Speicherzelle, die aus Polysilizium besteht, das auf der Wanne 11 durch einen Tunneloxidfilm 14 mit ei­ ner Dicke von etwa 10 nm gebildet ist, hat eine Struk­ tur mit einem Floating Gate 15 (15₁ bis 15₈), das als La­ dungsspeicherschicht wirkt, wobei ein Steuergate 17 (17₁ bis 17₈) aus Polysilizium auf dem Floating Gate 15 über einen Gateisolierfilm 16 mit einer Dicke von etwa 20 nm gebildet ist.

Selektions- bzw. Auswahlgates 18 (18₁ und 18₂), die gleichzeitig mit dem Steuergate 17 der Speicherzelle gebildet sind, sind auf den Drain- und Sourceseiten der NAND-Zelle vorgesehen. Diese Selektionsgates 1 können teil, aufweisen. Eine n⁺-Typ-Diffusionsschicht 13₁ ist auf dem drainseitigen Endteil der NAND-Zelle gebildet, und eine n⁺-Typ-Diffusionsschicht 132 ist auf dem sour­ ceseitigen Endteil vorgesehen.

Bei der vorliegenden Erfindung wird im Gegensatz zum Stand der Technik keine Source-Drain-Diffusionsschicht zwischen den die NAND-Zelle bildenden Speicherzellen erzeugt. Statt dessen wird im ersten Ausführungsbei­ spiel ein Oxidfilm 19 auf der Oberseite des Steuergates 17 und auf den Seitenflächen der Steuer- und Floating Gates 17 und 15 gebildet, und ein Leiterfilm 20 aus Po­ lysilizium ist auf dem Oxidfilm 19 erzeugt. Der Leiter­ film kann als ein Inversion induzierendes Gate (IG) oder als Source/Drain-Reaktivgate in den Ausführungs­ beispielen der vorliegenden Erfindung bezeichnet wer­ den. Der Seitenoxidfilm der Steuergates 17 und der Floating Gates 15 hat U-förmige Räume und der Leiter­ film 20 ist gebildet, um eine Vielzahl von NAND-Zellen zu bedecken und die U-förmigen Räume auszufüllen. Nach Anlegen einer Spannung an den Leiterfilm 20 wird eine in Strichlinien gezeigte Inversionsschicht 25 in dem Substrat zwischen den Speicherzellen gebildet, um die Speicherzellen in Reihe miteinander zu verbinden.

Um in dem vorliegenden Ausführungsbeispiel den Leiter­ film 20 zu bilden, ist eine Erweiterung des Raumes zwi­ schen den Speicherzellen nicht notwendig. Wie oben er­ läutert wurde, liegt ein Vorteil der vorliegenden Er­ findung darin, daß der Leiterfilm 20 ohne Erweiterung der Fläche der Speicherzellen erzeugt werden kann.

Der Leiterfilm 20 kann so angeordnet sein, daß er nicht mit wenigstens einem Bitleitungskontakt der n⁺-Typ- Diffusionsschicht 13₁ in der Richtung von 2A-2A′ in Fig. 1 kurzgeschlossen ist. Wie aus der Fig. 1 zu erse­ hen ist, endet der Leiterfilm 20 am drainseitigen Se­ lektionsgate. In Fig. 2A endet der Leiterfilm 20 an bzw. auf dem sourceseitigen Selektionsgates. Jedoch kann sich der Leiterfilm 20 erstrecken und mit dem Lei­ terfilm 20 der nächsten NAND-Zelle bezüglich Source ge­ koppelt sein. Dieser Zustand ist in Fig. 4 gezeigt.

Zusätzlich kann der Leiterfilm 20 eine Struktur aufwei­ sen, bei der der Leiterfilm 20 selektiv auf der Seiten­ wand des Floating Gate gebildet ist. In diesem Fall kann die Kapazität der Wortleitung abnehmen, um dadurch einen besseren Hochgeschwindigkeitsbetrieb erzielen zu können.

Fig. 4 ist ein Schnitt, der eine Struktur zeigt, bei der zwei Zellen miteinander in Reihe verbunden sind.

Ein CVD-Oxidfilm 21 ist auf dem Substrat mit Elementen darauf gebildet. Eine Bitleitung 22 ist auf dem CVD- Oxidfilm 21 erzeugt. Die Bitleitung 22 ist in Kontakt mit der drainseitigen Diffusionsschicht 13₁ an einem Ende der NAND-Zelle. Die Steuergates 17 der NAND-Zelle, die in der Zeilenrichtung ausgerichtet sind, sind eben­ falls als Steuergateleitungen CG₁ bis CG₈ gebildet. Die­ ser Steuergateleitungen dienen als Wortleitungen. Die Selektionsgates 18₁ und 18₂ sind auch kontinuierlich als Selektionsgateleitungen SG₁ und SG₂ in der Zeilenrich­ tung gebildet.

Der Betrieb des ersten Ausführungsbeispiels wird im folgenden anhand einer- Ersatzschaltung in Fig. 3 und Tabelle 1 beschrieben.

Der Grundbetrieb ist der gleiche wie in der herkömmli­ chen Vorrichtung. In dem ersten Ausführungsbeispiel liegt jedoch eine Spannung an dem Leiterfilm 20 (IG; Inversionsgate) wie folgt. Tabelle 1 zeigt ein Bei­ spiel, bei dem die Datenlese/schreiboperation bezüglich der Speicherzelle M₃ der mit der Bitleitung 22 (BL₁) ge­ koppelten NAND-Zelle durchgeführt wird. In der Tabelle 1 bedeutet SUB eine Spannung des Substrates.

Tabelle 1

Im Datenschreibbetrieb wird eine Spannung wie folgt an­ gelegt.

Eine hohe Spannung V_PP (ungefähr 20 V) liegt an der Steuergateleitung CG₃ der gewählten Speicherzelle M₃. Eine Zwischenspannung V_PPM (ungefähr 10 V) liegt an den Steuergateleitungen der verbleibenden Speicherzellen. Eine hohe Spannung (ungefähr 10 V) liegt an der Selek­ tionsgateleitung SG₁, und eine Spannung von 0 V liegt an der Selektionsgateleitung SG₂. Eine Spannung von 0 V oder die Zwischenspannung V_PPM liegt an der Bitleitung BL₁ gemäß Daten. Eine hohe Spannung (ungefähr 20 V) liegt an dem Leiterfilm IG. Nach Anlegen einer Spannung an den Leiterfilm IG wird eine Inversionsschicht 25 zwischen den Speicherzellen gebildet, um dadurch den gleichen Betrieb wie in einer Vorrichtung mit Source- Drain zu erhalten.

Wenn eine Spannung von 0 V an die Bitleitung BL₁ gelegt wird, wird das Potential der Bitleitung BL₁ zu der ge­ wählten Speicherzelle M₃ übertragen, um eine Ladungsin­ jektion (Ladungsträgerinjektion) von der Substrat- (SUB-)Seite zu dem Floating Gate 15 zu verursachen. Bei diesem Betrieb wird der Schwellenwert der gewählten Speicherzelle M₃ in der positiven Richtung verschoben. Dieser Zustand ist beispielsweise als "1" definiert. Wenn andererseits die Zwischenspannung V PPM an der Bitleitung BL₁ liegt, tritt keine Ladungsinjektion zum Floating Gate aus. Daher wird der Schwellenwert unver­ ändert auf dem negativen Wert gehalten. Dieser Zustand ist als "0" definiert.

Im Datenlöschbetrieb sind alle Steuergateleitungen auf 0 V gesetzt. Eine hohe Spannung von 20 V liegt an der Bitleitung BL₁, der Sourceleitung SL, der p-Typ-Wanne und dem n-Typ-Substrat mit dem darauf gebildeten Spei­ cherzellenarray. Eine hohe Spannung von 10 V liegt an den Selektionsgateleitungen SG₁ und SG₂. Zu dieser Zeit ist die Spannung des Leiterfilms IG auf 0 V gesetzt. In diesem Fall werden Ladungen in dem Floating Gate zur Substratseite in allen Speicherzellen freigegeben, und der Schwellenwert wird zu der negativen Richtung ver­ schoben.

Im Datenlesebetrieb ist die Steuergateleitung CG₃ der gewählten Speicherzelle M₃ auf 0 V gesetzt. Die Span­ nung der Steuergateleitungen der verbleibenden Spei­ cherzellen, die verbleibenden Selektionsgateleitungen und der Leiterfilm sind auf das Versorgungspotential V_CC (= 5 V) gesetzt. In diesem Zustand wird erfaßt, ob ein Strom in die gewählte Speicherzelle M₃ fließt oder nicht, um dadurch den Datenlesebetrieb durchzuführen.

Der Leiterfilm 20 ist gebildet, um eine Vielzahl von NAND-Zellen zu bedecken. Jedoch sind die NAND-Zellen in Blöcke mit jeweils einer Vielzahl von NAND-Zellen un­ terteilt, und der Leiterfilm 20 ist für jeden Block ge­ bildet.

In diesem Fall kann im Datenlesemodus das Potential des Leiterfilms 20 in dem gewählten Block auf "H" gesetzt werden, und das Potential des Leiterfilmes 20 in den nicht gewählten Blöcken kann auf "L" gesetzt werden. Im Datenschreibmodus kann das Potential des Leiterfilmes 20 in dem gewählten Block auf "H" gesetzt werden, und das Potential des Leiterfilmes 20 in dem gewählten Block kann auf "H" gesetzt werden, während das Potenti­ al des Leiterfilmes 20 in den nicht gewählten Blöcken auf "L" gesetzt werden kann.

In dem obigen Ausführungsbeispiel ist der Leiterfilm 20 erneut nächst dem Steuergate und der Ladungsspeicher­ schicht (Floating Gate) gebildet, so daß Kopplungskapa­ zitäten erzeugt werden, wie dies in Fig. 5 gezeigt ist. Es sei angenommen, daß die Kapazität zwischen dem Floa­ ting Gate 15 und dem Substrat 11 durch C1, die Kapazi­ tät zwischen dem Floating Gate 15 und dem Steuergate 17 durch C2 und die Kapazität zwischen dem Floating Gate 15 und dem Leiterfilm 20 durch C3 + C4 gegeben sind. In diesem Fall beträgt eine zwischen dem Floating Gate 15 und dem Substrat nach Anliegen der Spannung (V_PP) an das Steuergate 17 und dem Leiterfilm 20 liegende Spannung V_F:

V_F = {(C₂ + C₃ + C₄)/(C₁ + C₂ + C₃ + C₄)} × VPP (1)

In der herkömmlichen Vorrichtung ohne leitenden bzw. Leiterfilm 20 beträgt eine zwischen dem Floating Gate 15 und dem Substrat nach Anlegen der Spannung (V_PP) an das Steuergate 17 liegende Spannung V_F′:

V_F′ = {C₂/(C₁ + C₂)} × VPP (2)

Daher gilt:

V_F < V_F′ (3)

Gemäß dem Ausführungsbeispiel der vorliegenden Erfin­ dung ist die Anlegung einer Spannung an das Floating Gate 15 im Vergleich zur herkömmlichen Vorrichtung äu­ ßerst wirksam. Das heißt, der Kopplungsfaktor nimmt zu.

Obwohl keine Source-Drain-Diffusionsschicht zwischen den die NAND-Zelle bildenden Speicherzellen erzeugt ist, wird, wie oben erläutert wurde, beim ersten Aus­ führungsbeispiel eine Inversionsschicht nach Anlegen einer Spannung an den Leiterfilm 20 erzeugt, um die Speicherzellen miteinander zu verbinden. Daher kann der Datenschreib/lese/löschbetrieb wie in der NAND-Zelle mit einer zwischen den Speicherzellen erzeugten Source- Drain-Diffusionsschicht durchgeführt werden.

Gemäß dem Ausführungsbeispiel der vorliegenden Erfin­ dung erstreckt sich ohne Erzeugen einer Source-Drain- Diffusionsschicht eine Diffusionsschicht nicht unter das Gate, um so eine Verminderung in der effektiven Ka­ nallänge zu verhindern. Zusätzlich wird eine Kopplungs­ kapazität auch zwischen dem Leiterfilm 20 und dem Floa­ ting Gate 15 gebildet, so daß der Kopplungsfaktor der Speicherzellen zunehmen kann. Daher kann die vorliegen­ de Erfindung wirksam angewandt werden, um die Größe ei­ ner Speicherzelle zu vermindern.

Im ersten Ausführungsbeispiel ist die n⁺-Typ-Diffu­ sionsschicht 13₁ am Bitleitungskontaktteil erzeugt. So­ lange jedoch ein Kanal wirksam gebildet ist, wird die Diffusionsschicht 13₁ nicht notwendig gebildet.

Im ersten Ausführungsbeispiel wird das Floating Gate als die Ladungsspeicherschicht verwendet. Jedoch wird das Floating Gate nicht notwendigerweise verwendet. Beispielsweise kann eine NMOS-Struktur, die eine Trap- bzw. Fangschicht als Ladungsspeicherschicht verwendet, eben­ falls angewandt werden. Die Anzahl an NAND-Zellen, die gebildet sind, um durch den Leiterfilm bedeckt zu wer­ den, kann in geeigneter Weise abhängig von den Anforde­ rungen festgelegt werden. In dem obigen Ausführungsbei­ spiel werden Ladungen in die Ladungsspeicherschicht im Datenschreibbetrieb injiziert und aus der Ladungsspei­ cherschicht im Löschbetrieb freigegeben. Jedoch können diese Operationen selbstverständlich auch umgekehrt werden.

Sodann kennzeichnet im ersten Ausführungsbeispiel eine Verbesserung der Wechselwirkung zwischen benachbarten Floating Gates und im Kopplungsfaktor das Floating Gate Potential im Lösch/Schreibbetrieb, wie dies anhand der Fig. 6, 7A und 7B beschrieben wird.

Um in der herkömmlichen Speicherzelle den Kopplungsfak­ tor der Speicherzelle zu vergrößern, ist es erforder­ lich, den Kopplungsfaktor zu erhöhen. Aus diesem Grund ist in der herkömmlichen Vorrichtung das Floating Gate so gebildet, daß es sich zum Elementisolierbereich er­ streckt.

Da, wie aus der Fig. 7A zu ersehen ist, erfindungsgemäß das Floating Gate in Selbstausrichtung gebildet wird, wird kein ausgedehnter Teil des Floating Gate bis zum Elementisolierbereich erzeugt. Da bei dieser Konfigura­ tion die herkömmliche Speicherzelle eine kleine Kopp­ lungskapazität zwischen dem Steuergate und dem Floating Gate hat, wird der Kopplungsfaktor der Speicherzelle klein, wodurch Zellenkennlinien verschlechtert werden.

Indem bei der vorliegenden Erfindung ein IG 20 zwischen den Floating Gates 15 gebildet wird, wie dies aus der Fig. 7B zu ersehen ist, vergrößert sich der Kopplungs­ faktor und werden die Zellenkennlinien verbessert, da das Floating Gate nicht nur zum Steuergate 17 sondern auch zum IG 20 koppelt. Zusätzlich kann eine Wechsel­ wirkung bzw. Störung zwischen dem Floating Gate 15 je­ der Speicherzelle elektrisch durch den IG 20 abge­ schirmt werden.

Fig. 8 ist eine Darstellung, die eine Abwandlung des Ausführungsbeispiels von Fig. 7 zeigt. In Fig. 8 ist ein Bitkontakt nicht durch direktes Verbinden mit der Bitleitung gebildet. Der Bitleitungskontakt ist gebil­ det, indem bei Erzeugung des IG 20 die gleiche Schicht als ein leitender bzw. Leiterfilm 20a des IG 20 als ein Verdrahtungsmaterial des Bitleitungskontaktes gebildet wird, wobei danach der Bitleitungskontakt gebildet wird, indem die Bitleitung auf den Leiterfilm 20a ge­ legt wird.

Im obigen Ausführungsbeispiel ist der IG 20 zwischen den Speicherzellen gebildet, und eine Diffusionsschicht kann zwischen den Speicherzellen erzeugt werden, um den Kopplungsfaktor zu verbessern. Unter der Voraussetzung, daß die Bitleitung beschichtet ist, wie dies bei dieser Abwandlung zu ersehen ist, liegt ein Vorteil in der Vereinfachung des Prozesses, da kein zusätzlicher Pro­ zeßschritt zur Bildung des IG 20 erforderlich ist.

Fig. 9A ist eine Draufsicht einer AND-Typ-Speicherzelle nach dem zweiten Ausführungsbeispiel der vorliegenden Erfindung, Fig. 9B ist ein Schnitt längs einer Linie 9B-9B in Fig. 9A, und Fig. 9C zeigt eine Ersatzschal­ tung hiervon.

Fig. 9B zeigt ein Beispiel zur Erzeugung der p⁺-Diffu­ sionsschicht auf dem Substrat 10.

Wie in den Fig. 9A und 9B gezeigt ist, wird der IG 20 auf die AND-Typ-EEPROM-Speicherzelle zusätzlich zur NAND-Typ-Speicherzelle des ersten Ausführungsbeispiels angewandt. Der Kopplungsfaktor zwischen dem IG 20 und dem Floating Gate 15 erfolgt durch Koppeln des IG 20 mit dem Floating Gate 15, um dadurch die Eigenschaften der Speicherzelle zu verbessern. Da weiterhin die Wech­ selwirkung bzw. Störung zwischen dem Floating Gate 15 jeder Speicherzelle elektrisch durch den IG 20 abge­ schirmt ist, ist die Störung zwischen den Speicherzel­ len entfernt. Die Fig. 9A und 9B zeigen Beispiele zur Herstellung der Diffusionsschicht auf dem Substrat 10, wobei die Diffusionsschicht nicht notwendig sein muß, wenn eine Spannung, die ausreichend zur Erzeugung einer Inversionsschicht mit genügender Fläche ist, an den IG 20 gelegt werden kann.

Das dritte Ausführungsbeispiel der Erfindung, das auf einen MOS-Transistor angewandt ist, wird im folgenden erläutert.

Fig. 10A zeigt eine Draufsicht des MOS-Transistors nach dem dritten Ausführungsbeispiel der Erfindung, und Fig. 10B ist ein Schnitt entlang einer Linie 10B-10B in Fig. 10A.

Die Struktur des Ausführungsbeispieles ist derart, daß die Inversionsschicht 25 auf dem Substrat 10 durch An­ legen der Spannung an den IG 20 gebildet ist und Ele­ mente miteinander in gleicher Weise wie beim ersten Ausführungsbeispiel gekoppelt sind.

Bei dieser Struktur ist keine Source- und Drain-Diffu­ sionsschicht zwischen der Elektrode des MOS-Transistors erforderlich, und eine Verschlechterung der effektiven Kanallänge durch Einsaugen der Diffusionsschicht in den unteren Teil des Gases wird verhindert. Da weiterhin keine Diffusionsschicht erforderlich ist, kann eine ge­ naue Zellstruktur erreicht werden.

Fig. 11A ist eine Draufsicht des MOS-Transistors nach dem dritten Ausführungsbeispiel der Erfindung, und die Fig. 11B ist ein Schnitt längs einer Linie 11B-11B in Fig. 11A.

Die Vorrichtung nach der ersten Abwandlung hat einen IG 20, der vom dritten Ausführungsbeispiel abweicht und eine Diffusionsschicht an dem Kontaktteil der Elektrode und des Substrates 10 bildet.

Die Vorrichtung der ersten Abwandlung bildet die Inver­ sionsschicht 25 an der Oberfläche des Substrates durch Anlegung der Spannung an den IG 20 zur Verbindung zwi­ schen den Elementen.

Bei dieser Konfiguration ist keine Erzeugung der Source-Drain-Diffusionsschicht zwischen den Elektroden der MOS-Transistoren erforderlich, wie beim dritten Ausführungsbeispiel, und eine Verschlechterung der ef­ fektiven Kanallänge durch Einsaugen der Diffusions­ schicht in den unteren Teil des Gates kann verhindert werden. Da weiterhin eine Diffusionsschicht an dem Kon­ taktteil der Elektrode 26 und dem Substrat durch die erste Abwandlung, die verschieden vom dritten Ausfüh­ rungsbeispiel ist, gebildet wird, ist eine große Inver­ sionsschicht 25, die als drittes Ausführungsbeispiel gezeigt ist, nicht erforderlich, um die MOS-Transisto­ ren ein- und auszuschalten, so daß eine kleinere, an den IG 20 gelegte Spannung als diejenige des dritten Ausführungsbeispiels eingestellt werden kann.

Fig. 12A ist eine Draufsicht des MOS-Transistors nach dem dritten Ausführungsbeispiel der Erfindung, und die Fig. 12B ist ein Schnitt längs einer Linie 12B-12B in Fig. 12A.

Diese zweite Abwandlung zeigt ein Beispiel von zwei Steuergates 17 in der ersten Abwandlung.

In der zweiten Abwandlung wird die Inversionsschicht 25 an der Oberfläche des Substrates gebildet, indem die Spannung an den IG 20 zur Verbindung zwischen den Ele­ menten gelegt wird.

Bei dieser Konfiguration ist keine Erzeugung der Source-Drain-Diffusionsschicht zwischen den Elektroden der MOS-Transistoren erforderlich, wie beim dritten Ausführungsbeispiel, und eine Verschlechterung der effektiven Kanallänge durch Einsaugen der Diffusions­ schicht in den unteren Teil des Gates kann verhindert werden. Da weiterhin eine Diffusionsschicht an dem Kon­ taktteil der Elektrode 26 und des Substrates 10 durch die erste Abwandlung, die verschieden vom dritten Aus­ führungsbeispiel ist, gebildet wird, ist eine große In­ versionsschicht 25, wie diese beim dritten Ausführungs­ beispiel gezeigt ist, nicht erforderlich, um die MOS- Transistoren ein- oder auszuschalten, so daß eine an den IG 20 gelegte kleinere Spannung als diejenige des dritten Ausführungsbeispiels eingestellt werden kann. In der zweiten Abwandlung kann die Diffusionsschicht des Kontaktteiles der Elektrode 26 und des Substrates 10 wie beim dritten Ausführungsbeispiel weggelassen werden.

Die Fig. 13A bis 13E zeigen Ausführungsbeispiele, die auf eine dynamische Halbleiterspeichervorrichtung (DRAM) angewandt sind.

Fig. 13A ist eine Draufsicht des DRAMs, der Konden­ satorteile und Transistorteile enthält. Die Fig. 13B bis 13D sind Schnittdarstellungen längs Linien 13B-13B, 13C-13C und 13D-13D in Fig. 13A. Die Fig. 13B zeigt ei­ nen Planartyp, die Fig. 13C zeigt einen Stapeltyp, und die Fig. 13D zeigt einen Grabentyp. Fig. 13E zeigt ein Schaltbild mit einer Ersatzschaltung einer Element­ struktur in Fig. 13A.

Wie aus den Fig. 13A bis 13D zu ersehen ist, werden IGs 20 auf einem oberen Teil und einem Seitenteil des Steuergates 17 gebildet, und die Inversionsschicht wird erzeugt, indem eine vorbestimmte Spannung an den IG 20 wie beim ersten bis dritten Ausführungsbeispiel belegt wird.

Demgemäß können in bezug auf eine Absenkung der effek­ tiven Kanallänge bei Anwendung auf den DRAM die glei­ chen Vorteile wie beim ersten bis dritten Ausführungs­ beispiel erhalten werden.

Claims (21)

1. Halbleitervorrichtung mit:
einem Halbleitersubstrat (10),
einem ersten Isolierfilm (14), der auf dem Halb­ leitersubstrat (10) gebildet ist,
einer Vielzahl von Zellentransistoren, die je­ weils ein auf dem Halbleitersubstrat (10) durch den ersten Isolierfilm (14) gebildetes Steuergate (17) aufweisen, und
einem zweiten Isolierfilm (19), der auf oberen und seitlichen Flächen des Steuergates (17) ausge­ bildet ist,
gekennzeichnet durch
einen leitenden Film (20), der auf wenigstens der seitlichen Fläche des Steuergates durch den zweiten Isolierfilm (19) gebildet ist.

2. Halbleitervorrichtung nach Anspruch 1, gekennzeich­ net durch eine Spannungsversorgungseinrichtung, die mit dem leitenden Film (20) verbunden ist, der auf der seitlichen Fläche des Steuergates (17) über den zweiten Isolierfilm (19) gebildet ist, so daß bei Anlegung einer Spannung von der Spannungsversor­ gungseinrichtung an den leitenden Film (20) eine Inversionsschicht auf einem Oberflächenbereich des Halbleitersubstrates (10) gegenüber zu dem leiten­ den Film (20) gebildet wird.

3. Halbleitervorrichtung nach Anspruch 1 oder 2, da­ durch gekennzeichnet, daß
jeder eine Speicherzelle (M) bildende Transistor eine Ladungsspeicherschicht (15) aufweist, die zwi­ schen dem ersten Isolierfilm (14) und dem Steuerga­ te (17) gebildet ist, so daß eine elektrische Ein­ schreiboperation durch Ändern der Ladungen der La­ dungsspeicherschicht (15) durchführbar ist, und
der leitende Film (20) auf einer Seitenfläche der Ladungsspeicherschicht (15) gebildet ist.

4. Halbleitervorrichtung nach Anspruch 3, dadurch ge­ kennzeichnet, daß mehr als eine der Speicherzellen in Reihe miteinander zur Bildung einer NAND-Zelle verbunden sind.

5. Halbleitervorrichtung nach Anspruch 3, dadurch ge­ kennzeichnet, daß mehr als eine der Speicherzellen parallel zueinander zur Bildung einer Einheitsspei­ cherzelle verbunden sind.

6. Halbleitervorrichtung nach Anspruch 3, dadurch ge­ kennzeichnet, daß die Speicherzellen in eine Viel­ zahl von Blöcken unterteilt sind und die leitenden Filme für jeden Block gebildet sind und daß außer­ dem vorgesehen ist:
eine Einrichtung (GG), um in einem Modus aus ei­ nem Datenlesemodus, einem Datenschreibmodus und ei­ nem Datenlöschmodus eine zweite Spannung an den leitenden Film (20) in einem gewählten Block ein­ schließlich einer gewählten Wortleitung zu legen, wenn eine erste Spannung an die gewählte Wortlei­ tung gelegt ist und um eine dritte Spannung an den leitenden Film (20) in einem nicht gewählten Block zu legen.

7. Halbleitervorrichtung nach Anspruch 4, dadurch ge­ kennzeichnet, daß
in einem Datenlesemodus ein Potential eines Se­ lektionsgates und eines Drains einer NAND-Zelle auf ein Versorgungspotential gesetzt ist, ein Potential einer aus Wortleitungen einschließlich den Steuer­ gates gewählten Wortleitung auf einen Wert "L" ge­ setzt ist, ein Potential von nicht gewählten Wort­ leitungen auf das Versorgungspotential gesetzt ist, ein Potential einer Source der NAND-Zelle auf den Wert "L" gesetzt ist und ein Potential des Substra­ tes auf einen Wert "L" gesetzt ist, um dadurch ein Potential des leitenden Filmes (20) auf das Versor­ gungspotential zu setzen,
in einem Datenlöschmodus das Potential des Se­ lektionsgates und des Drains der NAND-Zelle auf ei­ nen Wert "H" gesetzt ist, das Potential von allen Wortleitungen in der NAND-Zelle auf den Wert "L" gesetzt ist, und das Potential des Substrates auf den Wert "H" gesetzt ist, um dadurch das Potential des leitenden Filmes (20) auf den Wert "L" zu set­ zen, oder
in einem Datenschreibmodus das Potential des Drains der NAND-Zelle auf den Wert "L" oder einen Wert "M" gesetzt ist, das Potential der gewählten Wortleitung auf den Wert "H" gesetzt ist, das Po­ tential eines drainseitigen Selektionsgates und der nicht gewählten Wortleitungen auf den Wert "M" ge­ setzt ist und das Potential des sourceseitigen Se­ lektionsgates und des Substrates auf den Wert "L" gesetzt ist, um dadurch das Potential des leitenden Filmes (20) auf den Wert "H" zu setzen.

8. Halbleitervorrichtung nach Anspruch 7, dadurch ge­ kennzeichnet, daß
die NAND-Zellen in Blöcke unterteilt sind, deren jeder eine Vielzahl von NAND-Zellen aufweist, und der leitende Film (20) für jeden Block gebildet ist,
im Datenlesemodus das Potential des leitenden Filmes (20) in einem gewählten Block auf das Ver­ sorgungspotential gesetzt ist und das Potential des leitenden Filmes in nicht gewählten Blöcken auf den Wert "L" gesetzt ist und
im Datenschreibmodus das Potential des leitenden Filmes (20) in dem gewählten Block auf den Wert gesetzt ist und das Potential des leitenden Filmes in den nicht gewählten Blöcken auf den Wert "L" ge­ setzt ist.

9. Halbleitervorrichtung nach Anspruch 1 oder 2, da­ durch gekennzeichnet, daß wenigstens zwei der MOS- Transistoren in Reihe verbunden sind.

10. Halbleitervorrichtung nach Anspruch 1, gekennzeich­ net durch:

eine Vielzahl von Kondensatoren (C), die mit den Zellentransistoren zur Bildung einer Vielzahl von Speicherzellen zusammen mit dem Zellentransistor verbunden sind, und
Bitleitungen (17), die mit den Zellentransisto­ ren gekoppelt sind.

11. Halbleitervorrichtung nach Anspruch 10, gekenn­ zeichnet durch eine Spannungsversorgungseinrichtung (GG), die mit dem leitenden Film (20) verbunden ist, der auf der Seitenfläche des Steuergates über den Isolierfilm gebildet ist, so daß bei Anlegung der Spannung von der Spannungsversorgungseinrich­ tung an den leitenden Film (20) eine Inversions­ schicht auf dem dem leitenden Film gegenüberliegen­ den Oberflächenbereich des Substrates gebildet wird.

12. Halbleitervorrichtung nach Anspruch 11, dadurch ge­ kennzeichnet, daß die Bitleitung auf der Seitenflä­ che des leitenden Filmes (20) über einen dritten Isolierfilm gebildet und mit einem Bereich verbun­ den ist, an den die Inversionsschicht des Substra­ tes gebildet ist, und
der Kondensator (C) selektiv auf der Seitenflä­ che des leitenden Filmes über den dritten Isolier­ film gebildet und mit einem anderen Bereich verbun­ den ist, an dem die Inversionsschicht des Substra­ tes ausgeführt ist.

13. Halbleitervorrichtung nach Anspruch 10 oder 11, da­ durch gekennzeichnet, daß eine der den Kondensator bildenden Elektroden auf der gleichen Ebene wie das Steuergate gebildet ist.

14. Halbleitervorrichtung nach Anspruch 10 oder 11, da­ durch gekennzeichnet, daß eine der den Kondensator bildenden Elektroden über dem leitenden Film mit­ tels des dritten Isolierfilmes gebildet ist.

15. Halbleitervorrichtung nach Anspruch 10 oder 11, da­ durch gekennzeichnet, daß eine der den Kondensator bildenden Elektroden in einem auf dem Substrat se­ lektiv gebildeten Graben über einen vierten Iso­ lierfilm gebildet ist.

16. Halbleitervorrichtung nach Anspruch 10 oder 11, da­ durch gekennzeichnet, daß die Speicherzellen in ei­ ne Vielzahl von Blöcken unterteilt sind und die leitenden Filme für jeden der Blöcke vorgesehen sind und daß außerdem vorgesehen ist:

eine Einrichtung (GG), um in einem Modus aus ei­ nem Datenlesemodus, einem Datenschreibmodus und ei­ nem Datenlöschmodus eine zweite Spannung an den leitenden Film in einem gewählten Block einschließ­ lich einer gewählten Wortleitung zu legen, wenn ei­ ne erste Spannung an die gewählte Wortleitung ge­ legt ist, und um eine dritte Spannung dem leitenden Film in einem nicht gewählten Block zuzuführen.

17. Halbleitervorrichtung mit:

einem Halbleitersubstrat (20) und
einem auf dem Halbleitersubstrat (10) ausgebil­ deten ersten Isolierfilm (14),
gekennzeichnet durch
eine Vielzahl von elektrisch löschbaren Halblei­ terspeicherzellen (M) mit jeweils einem Steuergate (17), das auf dem Halbleitersubstrat (10) über den ersten Isolierfilm (14) gebildet ist, und einer La­ dungsspeicherschicht, die zwischen dem ersten Iso­ lierfilm (14) und dem Steuergate (17) liegt, so daß eine elektrische Wiedereinschreiboperation durch Ändern einer Menge von Ladungen der Ladungsspei­ cherschicht (15) durchführbar ist, wobei eine ge­ wählte Anzahl der Speicherzellen eine Einheit bil­ den, die in Reihe geschaltet sind,
einen zweiten Isolierfilm (19), der auf einer Oberseite des Steuergates und Seitenflächen des Steuergates und der Ladungsspeicherschicht (15) ausgebildet ist, und
einen auf wenigstens der Seitenfläche des Steu­ ergates (17) und der Ladungsspeicherschicht (15) über den zweiten Isolierfilm (19) gebildeten lei­ tenden Film (20).

18. Halbleitervorrichtung nach Anspruch 17, gekenn­ zeichnet durch eine Spannungsversorgungseinrich­ tung, die mit dem leitenden Film (20) verbunden ist, der auf der Seitenfläche des Steuergates (17) über den Isolierfilm gebildet ist, so daß bei Anle­ gung der Spannung von der Spannungsversorgungsein­ richtung an den leitenden Film (20) eine Inversi­ onsschicht auf einem dem leitenden Film gegenüber­ liegenden Oberflächenbereich des Halbleitersubstra­ tes (10) gebildet wird.