TWI400790B

TWI400790B - 絕緣層覆矽及薄膜電晶體的能隙工程分離閘極記憶體

Info

Publication number: TWI400790B
Application number: TW97136985A
Authority: TW
Inventors: Hang Ting Lue; Erh Kun Lai
Original assignee: Macronix Int Co Ltd
Priority date: 2007-10-18
Filing date: 2008-09-25
Publication date: 2013-07-01
Also published as: TW201338137A; TW200919710A; TWI506769B

Description

絕緣層覆矽及薄膜電晶體的能隙工程分離閘極記憶體

【相關申請案之參考文件】

本發明係2007年7月31日申請之美國專利第11/831594號之部份連續案，其為於2006年1月3日申請之美國專利第11/324581號之連續案，其係基於美國法U.S.C. §119(e)申請優先權及基於，2005年1月3日申請之美國專利暫時申請案第60/640229號；2005年1月27日申請之美國專利暫時申請案第60/689231號；2005年6月10日申請之美國專利暫時申請案第60/689231號；以及2005年6月10日申請之美國專利暫時申請案第60/689314號；其每一之完整的內容係在此以作為配合參考。

本發明係美國專利第11/425959號之部份連續案，其申請優先權基於2005年12月9號申請之美國專利暫時申請案第60/748911號，其每一之完整的內容係在此作為配合參考。

本發明係為美國專利第11/549520號之部份連續案，其申請優先權基於2005年12月9日申請之美國專利暫時申請案第60/748911號，其每一完整的內容係在此作為配合參考。

本發明申請優先權基於2007年10月18日申請之美國專利第60/980788號以及2008年1月2日申請之美國專利暫時申請案第61/018589號，其每一完整的內容係在此作為配合參考。

本發明係關於包含用於具有一新型結構之積體電路記憶體元件之積體電路技術。

非揮發性記憶體(NVM)係指可在含有此NVM胞之元件之電源供應被移除的情況下，仍然可持續地儲存資料之半導體記憶體。NVM包含光罩唯讀記憶體(Mask ROM)、可程式化式唯讀記憶體(PROM)、可抹除可程式唯讀存儲器(EPROM)、電性可抹除可程式唯讀記憶體(EEPROM)以及快閃記憶體。非揮發性記憶體係被廣泛地使用於半導體產業且為一類可防止程式資料遺失之記憶體。通常，非揮發性記憶體可依據此元件之終端使用要求被程式化、讀取及/或抹除，且此程式化的資料可被長期儲存。

一般而言，非揮發記憶元件可能擁有各種不同的設計。一種NVM胞設計之範例係為此泛稱為矽-氧化物-氮化物-氧化物-矽(SONOS)之元件，其可使用一薄的穿隧氧化層以允許電洞直接穿隧抹除操作。雖然此設計可能具有良好的抹除速度，此資料保存卻很差，部份是因為直接的穿隧可以在一個低強度的電場下就能誘發，而此低強度的電場係可能在一記憶體元件為保存態之期間存在。

另一NVM設計係為氮化物電荷儲存記憶體，其利用一厚的穿隧氧化層以防止電荷於保存態之期間流失。然而，一厚的穿隧氧化層可能降低通道抹除速度。因此，帶與帶之間的穿隧熱電洞(BTBTHH)抹除方法可被用於注入電洞以抵銷電子。然而，此BTBTHH抹除方法可能誘發某些可靠度議題。例如，採用BTBTHH抹除方法之氮化物電荷儲存記憶體元件之特性在許多次程式/抹除循環後可能劣化。

另外，堆疊數層記憶體陣列於單一的積體電路上之技術已被發展出來，以滿足對高密度非揮發性記憶體之需求。

故而，對於可被多次操作(程式/抹除/讀取)且具有改良資料保存表現及增快操作速度，另外又適用和實現於薄膜結構及堆疊陣列之非揮發性記憶體設計及陣列，此領域係存在相當之需求。

本發明係關於形成於絕緣層覆矽基底以及類似的絕緣結構上之無接面的薄膜記憶胞，且關於堆疊之無接面記憶胞。一積體電路記憶體元件係被描述，其包含一半導體主體，其形成於一絕緣層上，例如於絕緣層覆矽基底上；複數個閘極，其係串聯序列地被形成於此半導體主體上，此複數個閘極包含一第一閘極於此串聯序列以及一最末閘極於此串聯序列之間，其具有絕緣構件，此絕緣構件分隔此串聯序列內之閘極與此串聯序列內鄰近的閘極；且一電荷儲存結構於此半導體主體上，此電荷儲存結構包含介電電荷捕捉，其位於此串聯序列內之複數個閘極的至少二個閘極之下，此電荷儲存結構包含一被放置於此半導體主體上之穿隧介電結構、一被放置於此穿隧介電結構上之電荷儲存層以及一被放置於此電荷儲存層上之絕緣層。其中此半導體主體係包含在該串聯序列內之該複數個閘極之下的一連續性、多閘極通道區域。此多閘極通道區域可能是n型或p型導電類型。

本發明之一實施例包含多個記憶胞，其包含：一半導體基底，具有放置於此基底之下且被一通道區域分隔之一源極區域及一汲極區域；一穿隧介電結構，其被放置於此通道區域上，此穿隧介電結構在與此半導體主體之間的界面具有一電洞穿隧能障高度，且在遠離該界面處的一電洞穿隧能障高度係小於位在該界面上之該電洞穿隧能障高度。一穿隧介電層，其包含一多層結構，包含與此半導體主體接觸之一層及至少一層，其具有一電洞穿隧能障高度小於和此半導體主體接觸的該層的電洞穿隧能障高度。一電荷儲存層，其係被放置於此穿隧介電結構上；一絕緣層，其係被放置於此電荷儲存層上；以及一閘極電極，其係被放置於此絕緣層上。

本發明之另一實施例包含記憶胞，作為和無接面實施例之比對，其包含一半導體基底，此半導體基底具有被放置於此基底的表面之下且被一通道區域分隔之一源極區域及一汲極區域；一介電多層穿隧結構，其被放置於此通道區域上，此介電多層穿隧結構包含至少一層，其具有一電洞穿隧能障高度小於和此半導體基底接觸的層的電洞能障高度；一電荷儲存層，其被放置於此介電多層穿隧結構上；一絕緣層，其被放置於此電荷儲存層上；及一閘極電極，其被放置於此絕緣層上。

在某些較佳之實施例，提供一小電洞穿隧能障高度之層可能包含某些材質，例如一氮化矽(Si₃ N₄ )或氧化鉿(HfO₂ )。在本發明之某些較佳之實施例中，記憶胞包含一穿隧介電結構，其具有多層，例如一堆疊之介電氧化矽-氮化矽及氧化矽(ONO)之三層結構。此類穿隧介電結構提供一SONONOS(矽-氧化物-氮化物-氧化物-氮化物-氧化物-矽)或一超晶格SONONOS設計。

在本發明之某些較佳實施例中，此穿隧介電結構可以包含至少二介電層，其各具有一約為4奈米之厚度。另外，在本發明之某些較佳實施例中，此閘極電極包含一材料，其具有一功函數值，其大於N+多晶矽之功函數值。

在本發明之某些較佳實施例中，此穿隧介電結構可以包含一層，其包含具有小電洞穿隧能障高度之材料，其中此材料係在此層中以一濃度梯度出現，而此材料之濃度係在此層內一深度為最大值。

依據一個或以上所描述的實施例，本發明亦包含非揮發性記憶元件，其包含複數個記憶胞(即，一陣列)。如同在此所使用，一「複數」係指二個或二個以上。依據本發明，記憶元件之操作特性有相當的改良，包含增加的抹除速度，改善的電荷保存及更大的操作空間。

本發明亦包含操作一種非揮發性記憶胞及陣列之方法。依據本發明之操作方法包含藉由使用一自我收斂方法重設此記憶體元件以限縮此記憶體元件之Vt分佈；由通道+FN注射以程式化至少一記憶體元件；以及由施加一電壓以讀取至少一記憶體元件，其中此電壓於介於此記憶體之一抹除狀態值以及一程式化狀態值。如同在此所用，此字詞「限縮」係指此臨界電壓在一陣列內許多的記憶胞內分佈的縮小。通常，臨界電壓分佈係被「限縮」許多記憶胞之臨界電壓在一狹小的範圍內，故此陣列之操作係被改良且優於傳統之設計。例如，於某些較佳實施例中，例如在一NAND陣列，依據本發明之一或以上所描述的實施例，其包含記憶胞，一「限縮」之臨界電壓分佈代表此各種不同的記憶胞之臨界電壓係在0.5V的範圍內。在其它採用記憶胞之陣列架構，依據本發明，此「限縮」之臨界電壓分佈可能具有由上限至下限約為1.0V的範圍。

依據本發明之一實施例之操作方法包含操作一陣列，其係藉由施加自我收斂重設/抹除電壓至要被重設/抹除之基底及於各個記憶胞之閘極電極，依據本發明；程式化至少複數個記憶胞；且讀取至少一記憶胞，藉由施加一介於記憶體元件之一抹除狀態值以及一程式化狀態值之間之電壓於此記憶體元件上。

本發明亦包含形成一種記憶胞之方法，其包含：提供一種半導體基底，其具有一個源極及一個汲極區域，其被形成於此基底之表面下且被一個通道區域分隔；形成一種穿隧介電結構於此通道區域上，其中形成此穿隧介電結構包含形成至少二個介電層，其中此至少二個介電層之一具有一小電洞穿隧能障高度，其小於其它介電層之電洞穿隧能障高度；形成一電荷儲存層於此穿隧介電結構上；形成一絕緣層於此電荷儲存層上；且形成一個閘極電極於此絕緣層上。

依據無接面技術之一個實施例，一種半導體結構包含複數個第一半導體主體區域於一個絕緣層覆矽基底上，複數個第一半導體主體區域之特徵係為具有一第一摻雜態之第一濃度。一個第一選擇線及一個第二選擇線覆蓋於且大略垂直於第一半導體主體區域。複數個第一字元線於第一選擇線及第二選擇線之間，每一複數個第一字元線在各個第一半導體主體區域上覆蓋一通道區域且大略垂直於第一半導體主體區域。一個第一穿遂能障，一個第一電荷儲存層，及一個第一介電層位於每一第一字元線及於每一第一半導體主體區域內一相對應的通道區域之間。至少一個第一區域係位於每一第一半導體主體區域內。此至少一個第一區域鄰近第一選擇線或第二選擇線。此至少一個第一區域之特徵係具有第二摻雜態。一個以上的第二區域係位於每一第一半導體主體區域內，每一第二區域係位於二相鄰的通道區域之間，此一或更多的第二區域之特徵係具有第一摻雜態之一個第二濃度，其中第二區域係為無接面。

依據此SOI技術之一實施例，此半導體結構更進一步包含鄰近且平行於第一半導體主體區域之複數個溝渠結構，各個溝渠結構分隔二個相鄰的第一半導體主體區域。

依據此SOI技術之一實施例，第一穿隧能障包含一層第一氧化層、一層氮化層及一層第二氧化層。

依據此SOI技術之一實施例，第一穿隧能障、第一電荷儲存層以及第一介電層係為一種ONONO結構。

依據此SOI技術之一實施例，此SOI結構包含一氧化層於基底上且於第一半導體主體區域之下。

依據此SOI技術之一實施例，第一區域延伸至至少一個第一選擇線及第二選擇線之下。

依據此SOI技術之一實施例，此半導體結構係被堆疊且提供多層的無接面記憶胞，故其更進一步包含：一個第二絕緣層於第一字元線上。複數個第二半導體主體區域，其具有第一摻雜態之一個第三濃度，係覆蓋於第二介電層上。複數個第二字元線係位於一個第三選擇線及一個第四選擇線之間，第二字元線、第三選擇線及第四選擇線係大致垂直於第二半導體主體區域。一個第二穿隧能障、一層第二電荷儲存層及一層第二介電層係位於第二字元線及第二半導體主體區域之間。此第二半導體主體區域包含至少一個第三區域，其鄰近第三選擇線及第四選擇線。此至少一個第三區域之特徵係具有第二摻雜態。此第二半導體主體區域亦包含至少一個第四區域於二個相鄰的第二字元線之間。此第四區域之特徵係具有第一摻雜態之一個第四濃度。第一區域的尺寸係大於第三區域的尺寸。

對於在堆疊的無接面實施例中，特別的是，此底層可被實施於一SOI基底，或直接被實施於一個半導體基底區域，而無一重疊的絕緣層。

依據在此揭露之技術之另一個實施例，一種用於形成一半導體結構的方法，其包含形成複數個第一半導體主體區域，其具有第一摻雜態之一第一濃度佈植於一個基底。一個第一選擇線、一個第二選擇線及複數個第一字元線係形成且大致垂直於第一半導體主體區域，複數個第一字元線係被佈置於第一選擇線及第二選擇線之間。一個第一穿隧能障，一層第一電荷儲存層及一層第一介電層係形成於第一半導體主體區域及複數個第一字元線之間。第一介電側壁子係形成於第一選擇線之一個側壁以及第二選擇線之一個側壁上，形成第一介電材料於二個相鄰的第一字元線之間。第一源極/汲極接面，其具有第二摻雜態，藉由利用第一介電側壁子以作為一佈植遮罩，係形成於鄰近第一選擇線及第二選擇線。一個區域係形成於二個相鄰的第一字元線之間。位於相鄰的第一字元線之間之區域具有第一摻雜態之一第二濃度，其中於二相鄰的第一字元線之間之區域係大致為無接面。

依據某些應用之一實施例，係在此提供一方法，其用於操作一半導體結構。此半導體結構包含：複數個半導體主體區域位於一基底；複數個字元線位於一第一選擇線及一第二選擇線之間，此字元線包含一選取的字元線及複數個未選取的字元線，字元線、第一選擇線及第二選擇線，其係大致垂直於半導體主體區域；且一個穿隧能障、一層電荷儲存層及一層介電層位於字元線與半導體主體區域之間，其中半導體主體區域包含至少一個第一區域，其鄰近於第一選擇線及第二選擇線，以及第二區域，其位於二個鄰近的字元線之間，其中第一區域具有一個摻雜濃度，此摻雜濃度高於在第二區域之摻雜濃度，且其中至少一個第二區域係為無接面。此方法包含施加一個第一電壓至第一選擇線及第二選擇線；施加一個第二電壓至字元線，第一電壓係高於第二電壓；且施加一個第三電壓至半導體主體區域以重設半導體結構，第三電壓係高於第二電壓

如同在此所使用，字詞「小電洞穿隧能障高度」係泛指小於於一個二氧化矽/矽界面之電洞穿隧能障高度之值。另外，在較佳的情況下，一小電洞穿隧能障高度係小於約4.5eV。在更佳的情況下，一小電洞穿隧能障係小於或等於1.9eV。

對於可疊多層的三維快閃記憶體之一無接面TFT NAND元件係被提出。此TFT NAND不具有擴散接面(例如N+摻雜接面)於此記憶體陣列內。擴散接面係僅在此陣列選擇電晶體BLT及SLT外製造。

當各字元線之間的空間很小(例如，一75奈米的空間) 時，一個反轉層將被字元線邊緣電場誘發。此無接面TFT NAND結構可避免在重覆的熱預算後，此接面被擊穿。短通道效應亦可以被抑制。故而此技術允許TFT NAND結構有多層的堆疊，而達到非常高的密度。

三維快閃記憶體已在最近引起廣泛的注意。記憶體的三維多層堆疊比起傳統的單層記憶體元件可允許更高的密度。

傳統的摻雜接面(例如N+摻雜接面)在熱處理後具有相當大的橫向擴散。此橫向擴散對於極短的通道元件是非常嚴重的。對於一個具有多層堆疊的三維快閃TFT NAND元件而言，此短通道效應將變得更加嚴重。因為底層受到更大的熱預算故此接面的橫向擴散造成嚴重的擊穿，其將嚴重劣化短通道效應表現。

在此所描述的此無接面NAND允許多層堆疊及接面僅在此陣列邊界擴散，其提供較大的熱預算處理範圍以避免擊穿。

與傳統元件不同之處在於，此接面係形成於此側壁子之前，一種用於製造此無接面TFT NAND的方法，包含在位於字元線之間之側壁子被形成後形成此接面。於各個字元線之間之側壁子係完全地被填滿且無缺口，其係因此TFT NAND陣列之小的間距。因此，接面IMP係被於記憶體陣列內之側壁子阻隔，且接面係是在陣列外被形成。

於另一方法中一額外之光罩係被採用，其覆蓋於字元線及BLT及SLT，且接面IMP被執行。

模擬結果表示一反轉層可被誘發於側壁子之下，其係因在字元線上之高電場之邊緣電場，故不需要製造n+摻雜的區域。

前述所描述的元件亦包含p通道TFT NAND，其中n型井及P+接面被使用。

本發明及其目前較佳之實施例係將在此作細節的描述以作參考文獻，其範例係在附加之圖示被描述。其中可能相同或類似的參考數字係被用於此圖示且此描述以指示相同或相似的部份。應注意非曲線圖之部份係為一被相當地簡化後的圖示且並非具有精準的尺規。參考在此所揭露，僅是為了便利及簡潔，方向的字詞，例如用於指示附加圖示之頂部、底部、左邊、右邊、上方、下方、之上、之下、其下、其後及前部。此方向字詞，其係用作連接以下圖示之描述，不應被理解為用以以任何方式限縮本發明之範圍，其可能未被明確地設定於附加的申請範圍內。雖然在此所揭露係指某些所描述的實施例，其應被了解，這些實施例係被以範例之方式而非以限縮之方式揭露。應了解且諒解在此所描述的制程步驟及結構並不覆蓋對於製造完整的積體電路之完整的製程。本發明可被應用實施於各種的積體電路製程技術，其已為此領域所習知或被作為發展之用。

依據本發明，記憶胞可克服SONOS及氮化物電荷儲存記憶體元件之某些可靠度之議題。例如，記憶胞結構，依據本發明，可允許快速的FN通道抹除方法，同時，仍擁有良好的電荷保存結構。依據本發明，此記憶胞各種的實施例亦可舒解對BTBTHH抹除方法的依賴，因此避免元件在多次程式化/抹除循環後劣化。

在穿隧介電結構係為多層結構之實施例中，一範例可能採用一超薄穿隧介電層或超薄氧化層以配合小電洞穿隧能障高度，其可提供較佳的應力免除。依據本發明非揮發記憶胞在多次程式化/抹除循環後可只有輕微的劣化。

依據本發明記憶胞可採用一n通道或一p通道設計，例如顯示於圖1a及1b。依據本發明之一實施例，圖1a描述一n 通道記憶胞100一橫剖面圖示。此記憶胞包含一p型基底101，其包含至少二個n摻雜區域102&104，其中各個摻雜的區域102&104之作用可為一源極或汲極，端視施加的電壓而定。如第1a圖所示，為了參考之目的，摻雜的區域102可作為此源極且摻雜的區域104可作為此汲極。此基底101更進一步包含一通道區域106於此二個n摻雜區域之間。在此通道區域106之上，於此基底101之表面，係為一穿隧介電結構120。在某些較佳的實施例中，此穿隧介電結構120可包含一個三層的薄膜ONO結構，其中一個小電洞穿隧能障高度氮化層124係夾在一薄的低氧化層122及一薄的高氧化層126。此記憶胞100更進一步包含一電荷捕捉(或電荷儲存)層130，其最好是氮化矽，於此穿隧介電結構120之上，以及被放置於此電荷捕捉層130之上一絕緣層140，其最好是包含一阻隔氧化物。一閘極150係被放置於此絕緣層140之上。

第1b圖，依據本發明之一實施例，其描述一p通道記憶胞200之一橫剖面圖。此記憶胞包含一n型基底201，其包含至少二個p摻雜的區域202&204，其中各個摻雜的區域202&204可能作用作源極或汲極。此基底201更進一步包含一通道區域206於此二個p摻雜的區域之間。此p通道記憶胞200亦包含一穿隧介電結構220，其包含一個三層的薄ONO結構，其中一小電洞穿隧能障高度氮化層224係被夾在一薄的低氧化層222及一薄的高氧化層226，一電荷捕捉(或電荷儲存)層230，一絕緣層240，及一閘極250。

因此，例如，如同於第1a及1b圖所述，依據本發明之記憶胞可包含：一多層薄膜穿隧介電結構，包含一第一氧化矽層O1、一第一氮化矽層N1，及一第二氧化矽層O2；一電荷儲存層，例如一第二氮化矽層N2；及一絕緣層例如一第三氧化矽層O3，於一基底之上，例如一半導體基底(例如一矽基底)。此穿隧介電結構允許電洞於此記憶體元件之一抹除/重設操作時，自基底穿隧至此電荷儲存層。最好是，於本發明之一非揮發性記憶胞之此穿隧介電結構具有一可以忽略的電荷捕捉效率，且更好是，在記憶體操作時完全不捕捉電荷。

電荷儲存層的材料例如一氮化矽層、HfO₂ 以及Al₂ O₃ 也可在一穿隧介電結構內被用作為此小電洞穿隧能障高度層的材料。在本發明之某些較佳之實施例內，一有效的電荷儲存材料，例如一氮化矽可被用作於此記憶體元件之一電荷儲存層。一阻隔氧化物，其防止電荷流失，係用作為一絕緣層，例如一第三氧化矽層O3。此記憶胞依據本發明亦包含一閘極或閘極電極，例如一多晶矽閘極，於此絕緣層之上。此穿隧介電結構、電荷儲存層、絕緣層及閘極可被形成於此基底的至少一通道區域的一部份之上，通道區域係由一源極區域及一汲極區域所定義且介於其中。

依據本發明之各種實施例的記憶胞包含一穿隧介電結構，此穿隧介電結構在一負閘極偏壓(Vg)下，例如一約-10至-20V的Vg，可提供約10msec之快速FN抹除速度。在另一方面，此電荷保存能力仍可維持，且在某些範例中，更優於許多傳統的SONOS元件。記憶胞依據本發明亦可避免帶至帶熱電洞抹除操作，其通常被用於氮化物電荷儲存記憶體元件。避免帶至帶熱電洞抹除操作可大量地消除熱電洞誘發的損害，而此損害的避免係為吾所欲得者。

請參考第2圖，其依據本發明之一實施例，對於一穿隧介電結構之臨界電壓之實驗量測顯示一超薄O1/N1/O2結構可具有一可以忽略的捕捉效率，其可由在連續的程式脈衝下之未改變的臨界電壓值所驗證。在第2圖中所測試之範例，此O1/N1/O2層分別具有厚度30/30/35埃。如同第2圖所示，於使用許多不同程式方法之進行多次程式化的情況下，即-FN程式化、+FN程式化及通道熱電子(CHE)程式化，此臨界電壓Vt穩定的維持在約1.9伏。因此，此一超薄O1/N1/O2薄膜或許可以用作為一能隙工程的穿隧介電結構，其係因電荷捕捉在此具有30埃或更小氮化層之結構中係為可以忽略的。在各種電荷注入方法的結果，其中這些方法包含CHE、+FN及-FN，皆指出可以忽略的電洞捕捉。製造過程或元件結構可以被設計為具有最小化的界面捕捉，故O1/N1及N1/O2界面皆不是活化的。

第3圖描述一記憶胞之抹除特性，其中此記憶胞係依據本發明之一實施例具有一SONONOS設計。於第3圖內此實施例中之此記憶胞包含一n-MOSFET設計，其具有一ONO穿隧介電結構，其分別具有15/20/18埃之厚度。本發明之此記憶胞包含具有一厚度約為70埃之一氮化矽電荷儲存層、具有一厚度約為90埃之一絕緣氧化矽、以及包含任一合適的導電材料之一閘極，例如，n摻雜的多晶矽。參考第3圖，快速的FN抹除可能可達成，例如於10毫秒內達成，且可能獲得一絕佳的自我收斂抹除特性。

第4圖描述依據一記憶胞之一實施例的一SONONOS元件之電荷保存特性，其中此記憶胞係依據本發明於第3圖之描述。如同所示，此保存特性可優於傳統的SONOS元件，且若用強度比較，可能優於多個數量級。

第5a及5b圖係為能帶圖，其描述使用包含至少一具有一小電洞穿隧能障高度層之一穿隧介電結構可能的效應。此穿隧介電結構，在此範例中為一O1/N1/O2三層，之能帶圖係表示於第5a圖。直接的穿隧，如同此點狀箭頭所表示，可在低電場下被消除，因此可在保存狀態時提供良好的電荷保存能力。另一方面，能帶圖於一高電場下，如同第5b圖所表示，可降低此N1及O2之能障效應，因此穿過O1的直接穿隧可能發生。具有至少一小電洞穿隧能障高度層之一穿隧介電結構可允許有效的FN抹除操作。

第5c及5d圖描述於一範例之另一組能帶圖。在一範例中，對於一較佳的能帶補償狀況，此N1之厚度可能大於O1。此價帶之能帶圖係描製於相同的電場E₀₁ =14 MV/cm。依據WKB近似此穿隧機率係與此陰影區域相關。於某些範例，對於厚度N1=O1之情況下，此能帶補償並不完全地遮蔽O2之能障。另一方面，對於厚度N1>O1之情況，此能帶補償可更輕易的遮蔽O1。因此，對於厚度N1>O1之情況，在O1相同的電壓下此電洞穿隧電流可能更大。

一量測及模擬的電洞穿隧電流之實驗，如同於第6圖所示，更進一步描述依據本發明之某些實施例的電洞穿隧過一穿隧介電結構。例如，流經此O1/N1/O2之電洞穿隧電流可能落於流經一超薄氧化物及一厚的氧化物的電洞穿隧電流之間。在一實施例中，在一高電場下，流經O1/N1/O2之電洞穿隧電流可能近似流經一個薄的氧化層。然而，在一低電場下，此直接穿隧可以被抑制。如同於第6圖所示，電洞穿隧電流可以甚至在只有1 mV/cm的低電場強度時被偵測穿過一薄的氧化層。即使在相對高的電場度，例如11-13mV/cm時，穿過一個厚氧化物層之電洞穿隧電流也可以被忽略。然而，此通過一ONO穿隧介電結構之電洞穿隧電流在高電場強度時其係逼近如同一個薄的氧化層。於第6圖，因為於低電場下電洞穿隧過一超薄氧化物所誘發之此大的漏電流可見於此圖內A區域。於第6圖內，於高電場強度下流經O1/N1/O2穿隧介電結構之電洞穿隧電流可見於此圖內B區域。於第6圖內，於低電場下穿過一O1/N1/O2穿隧介電結構及一厚的氧化物之虛擬不存在的穿隧電流，可見於此圖內C區域。

依據本發明記憶胞之設計可被採用於各種不同的記憶體形態，包含但不限於，NOR及/或NAND型快閃記憶體。

如同以上所描述，一穿隧介電層可能包含二個以上的層，且包含一可能提供一小電洞穿隧能障高度層。在一範例中，此提供一小電洞穿隧能障高度之層可能包含氮化矽。此層可能被夾在二個氧化矽之層，因此若使用氮化矽於此中層時則形成一O/N/O穿隧介電結構。在某些較佳之實施例中，此底層可擁有一約為2奈米或更小之厚度。於此穿隧介電結構之此中層及頂層可能具有約為1至3奈米之厚度。在一範例元件中，一三層結構可能擁有一底層，例如一氧化矽層，其具有約10至20埃之厚度。一中層，例如一氮化矽層，其具有10至30埃之厚度，及一頂層，例如另一氧化矽層，其具有10至35埃之厚度。在某一特定範例，一O/N/O三層結構可能被採用，其中此結構具有一15埃之氧化矽底層，一20埃氮化矽中層，及一18埃氧化矽頂層。在某一特定範例中，一O1/N1/O2三層結構可能被採用，其中此結構具有一13埃氧化矽底層，一25埃氮化矽中層，及一25埃氧化矽頂層。

在另一範例中，一個薄的O/N/O三層結構顯示可以忽略的電荷捕捉。理論的能帶圖及穿隧電流分析，例如第5a圖、第5b圖及第6圖所示之描述，可以推論出一穿隧介電結構，例如具有各層厚度約為3奈米或更小之一O1/N1/O2結構，於保存狀態時於低電場下可壓抑此電洞直接穿隧。同時，其亦可在一高電場下允許足夠的電洞穿隧。其原因可能是此能帶補償可有效地遮蔽N1及O2之穿隧能障。因此，此提出的元件可能可提供快速的電洞穿隧抹除，而其亦不會有傳統的SONOS元件之保存議題。實驗分析顯示依據本發明之各種實例之記憶胞絕佳的持久力及保存特性。

在某些較佳的實施例中，此穿隧介電結構包含至少一中層及在此中層兩邊之二相鄰之層，其中各個中層及二相鄰層包含一第一材料及一第二材料，其中此第二材料具有一價帶能階，其大於此第一材料之價帶能階且此第二材料具有一傳導帶能階，其小於此第一材料之傳導帶之能階。且其中在此中層之此第二材料之濃度係大於其在此二相鄰層之濃度，且在此中層之此第一材料之濃度係小於其在此二相鄰層之濃度。最好是，在依據本發明之一實施例之一穿隧介電結構，此第一材料包含氧及/或含氧化合物及此第二材料包含氮及/或含氮化合物。例如，此第一材料可包含一氧化物，例如氧化矽，及此第二材料可包含一氮化物，例如Si₃ N₄ 或Si_x O_y N_z 。

依據本發明目的之穿隧介電層可能包含三層或更多之層，其皆可包含類似之元素(例如矽、氮及氧)，只需具有小電洞穿隧能障材料的濃度，在此中層係高於在其相鄰之兩層。

依據本發明先前的實施例之某些介電結構，此第二材料可存在於此中層，其中此材料係以一濃度梯度存在，此第二材料在此中層之濃度由一相鄰層/中層界面增加且至此中層內之一深度有一最大濃度，且由具有最大濃度之深度開始降低至另一相鄰/中層界面有一較低的濃度。此濃度的增加及減少在較佳的情況下係為漸進的。

在本發明之又一實施例中，此穿隧介電結構包含至少一中層及二相鄰層於此中層之二側，其中此二相鄰層包含一第一材料且此中層包含一第二材料，其中此第二材料具有一價帶能階，其大於此第一材料之價帶能階，且此第二材料具有一傳導帶能階，其小於此第一材料之傳導帶能階；且其中此第二材料係存在於此中層並有一濃度梯度，在此中層之第二材料之濃度係由一相鄰層/中層界面增加至一最大濃度於此中層內之一深度，且由具有最大濃度之深度減少至一較低濃度於此另一相鄰層/中間層界面。此濃度之增加及減少在較佳的情況下係為漸進的發生。最好是，依據本發明之此實施例，於一穿隧介電結構，此第一材料包含氧且/或一氧化物且此第二材料包含氮且/或一氮化物。例如，此第一材料可包含一氧化物，例如氧化矽，且此第二材料可包含一氮化物，例如Si₃ N₄ 或Si_x O_y Nz。

例如，在本發明之某些實施例中，其中此穿隧介電層包含一個三層之ONO結構，此底層氧化物及頂層氧化物之層可包含氧化矽，且此中間之氮化物層可包含，例如，氮氧化矽及氮化矽，其中氮化矽之濃度(即，二者中具有小電洞穿隧能障高度之材料)在此層中並不是常數，反而是在介於具有三明冶結構之氮化層之某深度達到最大值。

在此中層內的此材料，其具有小電洞穿隧能障高度，達到最大濃度之深度的準確位置並沒有決定性的影響，只需其位於一濃度梯度內，且在此穿隧介電層內之此中層內的某深度達到其最大濃度。

具有小電洞穿隧能障高度之此材料之濃度梯度可助於增進非揮發性記憶體元件之各種特性，尤其是對於具有一SONONOS或類SONONOS結構之元件。例如，保存狀態之電荷流失可被減少，於高電場下之電洞穿隧可被改善，且在可能的情況下，在此穿隧介電層之電荷捕捉可被避免。

依據本發明之目的，一穿隧介電層之能帶圖可以被調整(能隙工程)，使得此中層之價帶能階及傳導帶能階不具有一固定值，而是具有隨著在通過此層的厚度中而改變之具有小電洞穿隧能階高度的材料濃度之優點。參見第5e圖，依據本發明之目的，一能隙工程的穿隧介電層之ONO三層結構係以一能帶圖表示。此中層(第2層)係包含氮化矽。此外層(第1層及第3層)係包含二氧化矽。於第2層中的氮化矽濃度係是浮動的，使得價帶能階及傳導帶能階，在第2層中於氮化矽濃度達到最高時之深度，分別達到一最大及最小值。三種可能的氮化矽濃度梯度係表示於第5e圖，其係以虛線表示由濃度梯度所造成的可變的價帶能階及傳導帶能階。如第5e圖所示，在虛線上的圓圈表示三種供選擇的於第2層內氮化矽濃度最大值，最小價帶能階及最高的傳導帶能階發生於氮化矽濃度最大值。

依據本發明之實施例，多層的穿隧介電結構可以許多不同的方法製成。例如，一第一層(二氧化矽或氮氧化矽層)可利用任一傳統的氧化方式形成，包含但不限於，熱氧化、自由基(ISSG)氧化、以及電漿氧化/氮化，以及化學氣相沈積製程。一中層，其具有一SiN之濃度梯度，可接著被形成，例如，利用化學氣相沈積製程，或是，替代地利用電漿氮化法將形成於此第一層頂部過量的氧化物或氮氧化物進行處理。一第三層，此上層氧化層，可接著被形成，例如，利用氧化或化學氣相沈積。

一電荷儲存層可接著被形成於此穿隧介電結構之上。於一範例中，一電荷儲存層，其約為5至10奈米，可被形成於此穿隧介電結構之上。在另一範例中，一氮化矽層，其約為7奈米或更厚，可被使用。在此電荷儲存層上之此絕緣層可約為5至12奈米。例如，一氧化矽層，其約為9奈米或更厚，可被使用。以及此氧化矽層可由一熱處理製程形成，此熱處理製程轉換一氮化層之一部份以形成此氧化矽層。任一已知或被發展出的方法，其用於形成在此所述之合適的材料之多層，可被用以沈積或形成穿隧介電層，電荷儲存層且/或絕緣層。合適的方法包含，例如，熱成長方法及化學氣相沈積方法。

在某一範例中，一熱轉換製程可能形成高密度或高濃度的界面陷阱，其可增強一記憶體元件的捕捉效應。例如，當此閘極流量比為H₂ :O₂ =1000:4000 sccm時，氮化物的熱轉換可在攝氏1000度時被誘發。

另外，因為氮化矽通常具有非常小的(約1.9eV)電洞能障，在高電場下，其對於電洞而言是可直接穿隧的。同時，一穿隧介電結構之總厚度，例如一ONO結構，可能避免在低電場下直接的電子穿隧。於一範例中，這種非對稱行為可提供一記憶元件，其中此記憶元件不僅提供快速的電洞穿隧抹除，亦提供減少或消除在保存期間的電荷流失。一範例元件可由一0.12微米的氮化物電荷儲存記憶體技術製造。表1表示於一範例中元件之結構及參數。提出之具有一超薄O/N/O之穿隧介電結構可能改變電洞穿隧電流。在一範例中，一較厚(7奈米)之N2層可能作為一電荷捕捉層及一O3(9奈米)層可能作為一阻隔層。N2及O3皆可能由使用氮化物電荷儲存記憶體技術所製造。

於本發明之某些實施例中，一閘極可包含一材料，此材料之功函數大於N+多晶矽之功函數。於本發明某些較佳的實施例中，這樣的一個高功函數之閘極材料可包含一金屬，例如鉑、銥、鎢以及其它的貴金屬。在較佳的情況下，於此實施例中之此閘極材料具有大於或等於約4.5eV之功函數。在更佳的情況下，此閘極材料包含一高的功函數金屬例如鉑或銥。另外，較佳的高功函數材料包含，但不限於，P+多晶矽，以及氮化金屬，例如，氮化鈦及氮化鉭。在本發明更佳的實施例中，此閘極材料包含鉑。

依據本發明之一實施例中，具有一高功函數閘極材料之一範例元件亦可能由0.12微米氮化物電荷儲存記憶體技術所製造。表2表示於一範例中元件之結構及參數。提出之具有一超薄O/N/O之穿隧介電結構可能改變電洞穿隧電流。在一範例中，一較厚(7奈米)之N2層可能作為一電荷捕捉層及一O3(9奈米)層可能作為一阻隔層。N2及O3皆可能由使用氮化物電荷儲存記憶體技術所製造。

依據本發明之具有高功函數閘極材料之實施例之記憶胞，相對於其它的實施例，其表現出更佳的抹除特性。高功函數閘極材料抑制閘極電子注入捕捉層。在本發明內的某些實施例中，其中記憶胞包含一N+多晶矽閘極，在抹除時電洞穿隧至此電荷捕捉層係與閘極電子注射同時發生。這種自我收斂抹除效應造成在抹除狀態有更高的臨界電壓階級，但對於NAND應用中卻是不好的。依據本發明之高功函數閘極材料實施例的記憶胞，可以被用於各種不同種類的記憶體應用，例如包含NOR-及NAND-型記憶體。然而，此依據本發明之高功函數閘極材料之實施例的記憶胞，係特別適用於NAND應用，因為對於NAND應用中在抹除/重設狀態下提升臨界電壓是不好的。依據本發明之高功函數閘極材料之實施例的記憶胞，可介由電洞穿隧方法抹除，其中較佳的方法係介由-FN抹除操作。

一範例元件，其具有一ONO穿隧介電結構及一N+多晶矽閘極，可被傳統的SONOS或氮化物電荷儲存記憶體方法程式化，且可被通道FN電洞穿隧抹除。第7a圖表示一範例SONONOS元件之抹除特性，其中在某一範例中此SONONOS元件具有一ONO穿隧介電結構。參考第7a圖，一更高的閘極電壓造成一更快的抹除速度。因為閘極注入亦變得更強且造成的動態平衡點(其決定Vt)亦更高，其亦具有一更高的飽和Vt。其表示於此圖之右半部，當臨界電壓達到約為3至5伏的一最小值，其中最小值取決於抹除閘極電壓。藉由一瞬變分析方法，其微分第7a圖之曲線，可擷取此電洞穿隧電流。由第7a圖之量測所擷取的電洞電流係描述於上述之第6圖。為了方便比較，模擬的電洞穿隧電流係利用WKB近似描繪。此實驗結構係與預測結果一致。通過此O1/N1/O2堆疊之穿隧電流，在高電場下，其係接近超薄O1的情況，且在低電場下關閉。

依據本發明之某些實施例之記憶胞，其具有高功函數閘極材料，其中此高功函數閘極抑制閘極電子注入，此元件之臨界電壓於一抹除或重設狀態下可變得更小，且甚至為負值，取決於抹除時間。依據本發明之一實施例中之一記憶體元件之臨界電壓值，其中閘極係包含鉑且穿隧介電層包含一15/20/18埃之ONO結構，係示於第7b圖。如同於第7b圖所示，於一-FN操作時，且於一較小的閘極電壓(-18V)，此元件之平坦的能帶電壓(其相關於臨界電壓)可被設定作低於-3V。此元件之相對應的電容對閘極電壓值係示於第7c圖。

又，依據本發明之具有高功函數閘極材料之實施例之記憶體元件之保存特性係被改善。一記憶體元件之保存特性，其中此元件具有一鉑閘極，係示於第7d圖，其中此電容係描繪作閘極電壓之一函數，其中此圖係對抹除及程式化之後、各個操作後的30分鐘以及2小時之後作圖。可觀察到最小的徧差。

依據本發明之各種實施例之記憶胞可被操作於至少二種不同的模式下。例如CHE程式化，其具有反向的讀取(模式1)，可被用作實現一2-位元/胞操作。另外，低功率+FN程式化(模式2)亦可被用作一1-位元/胞操作。此二種模式皆可使用相同的電洞穿隧抹除方法。模式1可較佳地被用作NOR型快閃記憶體之虛擬接地陣列架構。模式2可較佳地被用作NAND型快閃記憶體。

在一範例中，第8圖顯示，依據本發明於模式1操作下之實施例，一虛擬接地陣列架構NOR型快閃記憶體具有絕佳的持久力。此類具有一穿隧介電結構之記憶體元件並未發現有抹除的劣化，係因電洞穿隧抹除(Vg=-15V)係為均勻的通道抹除方法。此相對應的IV曲線亦表示於第9圖，其顯示此元件在多次的P/E循環後仍具有小的劣化。於一範例中，其係可能是因為超薄的氧化物/氮化物層擁有良好的應力免除特性。另外，此記憶體元件係不會有熱電子所誘發的損害。依據本發明於模式2下之一實施例之一NAND型快閃記憶體之持久力係顯示於第10圖。對於一更快的收斂抹除時間，或可使用一更大的偏壓(Vg=-16V)。絕佳的持久力亦可於此範例獲得。

依據本發明之一實施例之一範例的SONONOS元件之電荷保存係示於第4圖，其中在100小時後僅有一60mV的電荷損失。此保存特性改善之大小係優於傳統的SONOS元件達多個數量級。加速的VG保存測試亦顯示直接的穿隧可在此低電場下被壓抑。第11圖描述對於一10K P/E循環元件之一加速的VG保存測試之範例。此電荷損失在施加1000秒的-VG應力後仍很小，表示此電洞直接穿隧在小電場下可被壓抑。

據此，上述範例內之SONONOS設計可提供一快速且具有絕佳持久力的電洞穿隧抹除。如同以上所述，此設計可被實現於NOR及NAND型氮化物儲存快閃記憶體。另外，依據本發明之一記憶體陣列可包含複數個具有類似或不同組態之記憶體元件。

於依據本發明之實施例之各種陣列中，依據本發明之記憶胞可被用於一虛擬接地陣列架構內傳統的氮化物電荷儲存記憶體或SONOS元件。此可靠度的議題及抹除劣化，利用FN電洞穿隧而非熱電洞注入，可被解決或舒緩。未限制此發明之範圍於以下所述之特定結構下，依據本發明之記憶體陣列，各種的操作方法係在底下描述範例的NOR虛擬接地陣列結構。

CHE或通道熱電子引發二次熱電子注入(CHISEL)程式化及反向讀取可被用於2-位元/胞記憶體陣列。且此抹除方法或可為一均勻的通道FN電洞穿隧抹除。於一範例中，此陣列架構或可為一虛擬接地陣列或一JTOX陣列。請參考第12a-20圖，一O1/N1/O2三層結構可被用作此穿隧介電結構，具有厚度小於2奈米之O1層及具有約3奈米或更小厚度之N1及O2層以提供電洞的直接穿隧。參考第12a-20圖，N2層可更厚於5奈米以提供一高捕捉效率。一絕緣層，O3，可為一氧化矽層，其係用濕氧化形成，例如一濕式轉換頂部氧化物(氧化矽)，以提供一大的陷阱密度於O3及N2之間的界面。O3可約為6奈米或更厚以防止由此氧化矽層逃逸之電荷損失。

第12a及12b圖描述一虛擬接地陣列架構之範例，其配合上述之記憶胞，例如具有一三層ONO穿隧介電結構之記憶胞。尤其，第12a圖描述一記憶陣列一部分之一等效電路，且第12b圖描述此記憶體陣列之一部份之一範例的佈局。

另外，第13圖描述在此陣列內許多相互配合的記憶胞之概要橫剖圖。在一範例中，埋藏擴散(BD)區域對於此記憶胞之源極或汲極區域可為N+摻雜的接面。此基底可為一p型基底。為了避免BDOX(BD上的氧化物)區域在-FN抹除時可能的崩潰，一厚的BDOX(>50奈米)可被用於一範例中。

第14a圖及第14b圖描述對於一範例的虛擬接地陣列，其配合具有如上所述之穿隧介電層設計之2位元/胞記憶胞，可能的電子”重設”概要圖。於實行更進一步的程式化/抹除循環之前，所有的此元件可先經過一電子「重設」。一重設過程或可保證於相同的陣列內之記憶胞之Vt的一致性，且提升此元件之Vt至收斂的抹除狀態。例如，施加1秒的Vg=-15V，如同第14a圖所示，可擁有注入某些電荷至氮化矽之一電荷捕捉層之效用，以達成一動態平衡的狀態。利用此重設，即使是非均勻地充電之記憶胞，例如因為其製程時所產生之電漿充電效應，也可能使其Vt收斂。另一產生一自我收斂偏壓狀態之方法係為提供閘極及基底電壓之偏壓。例如，參考第14b圖，或可施加Vg=-8及P型井=+7V。

第15a圖及第15b圖描述對於一範例的虛擬接地陣列之程式化概要圖，其中此陣列係配合具有上述之一穿隧介電層設計之2位元/胞記憶胞。通道熱電子(CHE)程式化可被用於程式此元件。於第15a圖描述之Bit-1程式化，此電子係被局部地注入至於位元線N(BLN)之接面邊緣。對於標示於第15b圖之Bit-2程式化，此電子係儲存於BLN-1之接面邊緣。對於字元線(WL)典型的程式化電壓係約為6V至12V。對於位元線(BL) 典型的程式化電壓係約為3至7伏特，且此p型井係可被保持在接地的情況。

第16a圖及第16b圖描述對於一範例的虛擬接地陣列之讀取概要圖，其中此陣列係配合具有上述之一穿隧介電層設計之2位元/胞記憶胞。參考第16a圖，對於讀取Bit-1，BLN-1係被施加於適當的讀取電壓，例如1.6V。參考第16b圖，對於讀取bit-2，BLN係被係被施加於適當的讀取電壓，例如1.6V。於一範例中，此讀取電壓可於1至2伏的範圍內。字元線及p型井可被保持在接地的狀況下。然而，其它調整的讀取方式，例如一提升的-Vs反向讀取方法亦可被實行。例如，一提升的-Vs反向讀取方法或可使用Vd/Vs=1.8/0.2以讀取Bit-2，且Vd/Vs=0.2/1.8以讀取Bit-1。

第14a圖及第14b圖亦描述對於一範例的虛擬接地陣例之區塊抹除圖示，其中此陣列配合且有上述之一穿隧介電層設計之2位元/胞記憶胞。於一範例中，利用通道電洞穿隧抹除之區塊抹除或可應用於即時地抹除此記憶胞。於一記憶胞之一ONO穿隧介電層，其中此記憶胞具有此SONONOS結構，可提供一快速的抹除，此抹除可在約10至50 msec達成且具有自我收斂通道抹除速度。於一範例中，一區塊抹除操作狀態可類似於一”重設”過程。例如，參考第14a圖，同步施加約為-15V的VG於此WL's且讓所有此BL's皆為浮動或可達到一區塊抹除。且此p型井可保持接地。

另外，參考第14b圖，施加約-8V至此WL's且約+7V至此p型井亦可達到一區塊抹除。於某些範例中，一完全的區塊抹除操作可在100 msec內或更少的時間內被達成，且不會有任何過抹除或無法抹除的記憶胞。上述之元件設計可利於提供具絕佳自我收斂特性之一通道抹除。

第17圖係描述使用一SONONOS元件之一範例內之抹除特性。一SONONOS元件之範例可具有厚度分別約為15/20/18/70/90埃之O1/N1/O2/N2/O3，其具有一N+多晶矽閘極且熱轉換頂部氧化物作為O3。對於各種閘極電壓之此抹除速度係在此顯示。於此具有O1/N1/O2穿隧介電層之記憶胞上之抹除操作，其中具有厚度分別約為15/20/18埃之多層，造成在小於50 msec的時間內，例如10 msec內，減少約2伏特的臨界電壓，於顯示-FN抹除電壓於-15及-17伏特之間的狀態下。一個更高的閘極電壓造成一更快的抹除速度。

然而，此收斂的Vt亦更高，係因為閘極注入係在更高的閘極電壓下變得更活躍。為了減少閘極注入，P+多晶矽閘極或其它具有高功函數的金屬閘極可被替代地使用作為閘極材料以在抹除時減低閘極注入電子。

第18圖描述在一虛擬接地陣列架構內使用SONONOS元件造成的特性之增進。於某些範例中係有絕佳的持久力表現。此程式化狀態係為Vg/Vd=8.5/4.4V，對於Bit-1為0.1微秒且Vg/Vs=8.5/4.6V，對於Bit-2為0.1微秒。FN抹除可使用約50 msec的Vg=-15V以同步抹除此二位元。因為FN抹除係為自我收斂均勻通道抹除，無法抹除或過抹除的記憶胞通常不會存在。於某些範例中，上述所提之元件顯示絕佳的持久力即使是在未使用一程式化/抹除檢測或階段演算法的情況下。

第19a圖及第19b圖描述在一範例中P/E循環之I-V特性。此相對應的I-V曲線於對數尺規(第19a圖)或是線性尺規(第19b圖)係在此表示。於一範例中，一SONONOS元件在多次P/E循環後只具有非常小的劣化表現，故而次臨界擺伏及跨導在多次循環後皆幾乎等同。此類SONONOS元件具有優良的持久力，其優於氮化物電荷儲存記憶體元件。其一可能的原因是熱電洞注入未被使用。另外，如上述之一超薄的氧化物可能比一厚的穿隧氧化物具有更好的壓力免除特性。

第20圖描述一範例中之一CHISEL程式化概要圖示。另一程式化此元件之方法係使用CHISEL程式化，其係使用負的基底偏壓以增強撞擊離子化來增加熱載子效率。程式化電流亦可因為本體效應而減少。典型的狀況係描述於此圖，其中基底係被施加一負的電壓(-2V)，且此接面電壓係降至3.5V。對於傳統的氮化物電荷儲存記憶體元件及技術，CHISEL程式化，因其可能在通道中心區域附近注入更多的電子，而無法被應用。且熱電洞抹除無法有效地移除傳統的氮化物電荷儲存記憶體元件之通道中心區域附近的電子。

第21a圖及第21b圖描述一範例內之一JTOX虛擬接地陣列之設計。此JTOX虛擬接地陣列提供在一記憶體陣列內使用SONONOS記憶胞之一實施方式。於一範例中，在此JTOX結構及一虛擬接地接地之差異係為於此JTOX結構之元件係被淺溝渠隔離製程隔絕。一典型的佈局範例係描述於第21a圖。第21b圖描述一相對應的等效電路，其係等同於一虛擬接地陣列之電路。

如上所述，依據本發明之記憶胞結構係適用於NOR及NAND型快閃記憶體。以下將描述記憶體陣列設計及其操作方法之另外的範例。本發明之範圍並未限制於至以下所述之特定結構，依據本發明之記憶體陣列之各種的操作方法係如下所述之NAND架構之範例。

如上所述，n通道SONONOS記憶體元件，其具有一ONO穿隧介電層可被用於一記憶體元件。第22a圖及第22b圖描述一NAND陣列架構之範例。第23a圖及第23b圖描述一範列的記憶體陣列設計由二不同方向之橫剖圖。於某些範例中，一記憶體陣列之操作方法可包含+FN程式化，-FN抹除，以及讀取方法。另外，電路操作方法亦可能被包含以避免在某些範例中發生的程式干擾。

在此單區塊閘極結構設計之外，一分離的閘極陣列，例如一NAND陣列，其使用SONONOS元件於二個電晶體閘極之間，其中此閘極係置於此源極/汲極區域旁，亦可被使用。於某些範例中，一分離的閘極設計可能縮小尺寸至F=30奈米或更小。更進一步地，此元件可被設計作具有良好的可靠度，以減少或消除此交互浮動閘極耦合效應，或設計為具有二者之優點。如上所述，一SONONOS記憶體元件可提供絕佳的自我收斂，或高速的抹除，其中此高速的抹除可助於區塊抹除操作以及Vt分佈控制。更進一步地，一緊縮的抹除狀態分佈可利於多階應用(MLC)。

利用某些用於一記憶體陣列結構之設計，此有效的通道長度(Leff)可被增大以減少或消除短通道效應。某些範例可被設計以使用無擴散接面，因此避免於記憶體元件之製造過程時提供淺接面或使用口袋佈植之挑戰。

第1圖描述一記憶體元件之範例，其中此記憶體元件具有一SONONOS設計。另外，上述之表1描述使用於不同層之厚度及其材料之範例。於某些範例中，P+多晶矽閘極可被用於提供一低的飽和重設/抹除Vt，此Vt可藉由降低閘極注入而被達成。

第22a圖及第22b圖描述一記憶體陣列之範例，例如一SONONOS-NAND陣列，其具有依據描述於表1之實施例之記憶胞，且具有擴散接面。於一範例中，分離的元件可藉由各種隔離方法，例如淺溝渠隔離(STI)或絕緣層覆矽(SOI)技術，被各自獨立開來。參考第22a圖，一記憶體陣列可包含多個位元線，例如BL1及BL2，以及多個字元線，例如WL1、WLN-1以及WLN。另外，此陣列可包含源極線電晶體(或源極線選擇電晶體或SLTs)以及位元線電晶體(或位元線選擇電晶體或BLTs)。如同以上所述，於此陣列內之此記憶胞可利用一 SONONOS設計，且此SLT及BLT可包含n型金氧半場效電晶體(NMOSFETs)。

第22b圖描述一記憶體陣列之一範例的佈局，例如一NAND陣列。參考圖22b，Lg係為記憶胞之通道長度，且Ls係為在記憶體元件每一分離的線之間的距離。另外，W係為記憶胞之通道寬度，且Ws係為分隔的位元線或源極/汲極區域之間的隔離區域之寬度。

請參考第22a圖及第22b圖，此記憶體元件可被串聯地連接且形成一NAND陣列。例如，一串的記憶體元件可包含16或32個記憶體元件，提供16或32之一串數。此BLTs及SLTs可被用作選擇電晶體以控制此串相對應的NAND。於一範列中，對於BLTs及SLTs之閘極介電層可為一氧化矽層，其中此氧化矽層並不包含一氮化矽捕捉層。此類之組態，雖然未對各種情況而言是必需的，可避免BLTs及SLTs於某些範例下之此記憶體陣列操作可能發生的Vt偏移。另外，此BLTs及SLTs可使用ONONO層之組合以做為其閘極介電層。

於某些範列中，此施加於BLTs及SLTs之閘極電壓可小於10伏特，其中此電壓可能誘發較小的閘極干擾。於BLTs及SLTs之閘極介電層可被充電或電荷捕捉，額外的-Vg抹除可被施加於BLT或SLT之閘極以對其閘極介電層放電。

參考第22a圖，各個BLT可能被耦合至一位元線(BL)。於一範列中，一位元線可為一金屬線，其具有和STI具有相同或大致相同的間距。又，各個SLT係連接至一源極線(SL)。此源極線係平行於此WL且連接至此用於讀取感測之此感測放大器。此源極線可為一金屬，例如鎢、或多晶矽線、或一N+擴散摻雜線。

第23a圖為一橫剖圖，其描述一範例的記憶體陣列，例如一SONONOS-NAND記憶體陣列，又此剖面係沿著通道長度之方向。典型的Lg與Ls係大致等於F，F通常表示一元件(或節點)的關鍵尺寸。此關鍵尺寸可能隨著製程技術而變化。例如，F=50奈米代表使用50奈米之節點。第23b圖描述一範例記憶體陣列之橫剖圖，例如一SONONOS-NAND記憶體陣列，沿著此通道寬度之方向。參考第23b圖，於通道寬度方向之間距係大約等於或略大於通道長度方向之間距。因此，一記憶胞之尺寸係略等於4F² /記憶胞。

於製造一記憶體陣列之範例，例如上述之陣列，此製程可包含僅使用二個主要光罩或顯影製程，例如一用於多晶矽(字元線)及另一用於STI(位元線)。相對的，NAND型浮動閘極元件之製造方法可能需要至少二個多晶製程以及另一多晶間ONO製程。因此，此所提出之元件之結構及製程可比NAND型浮動閘極記憶體的更加簡單。

參考第23a圖，於一範例中，於字元線(WLs)之間的空間(Ls)可被形成作為具有淺接面，例如N+摻雜區域的淺接面，其可用作此記憶體元件之源極或汲極區域。如第23A圖所述，額外的佈植及/或擴散製程，例如一斜角口袋佈植，可被實行以提供一或更多的「口袋」區域或接面的口袋延伸，其係鄰近一或多個淺接面區域。於某些範例中，此類組態可提供更好的元件特性。

在某些使用STI來隔絕分離的記憶體元件之範例中，於STI區域之溝渠深度可更大於於p型井內之空乏寬度，尤其是當使用的接面偏壓被提高時。例如，此接面偏壓可高至7V於程式化禁止的位元線(於程式化時未選取之位元線)。於一範例中，此STI區域之深度可在約為200至400奈米的範圍。

於製造一記憶體陣列後，一重設操作可先被實施以緊縮Vt之分佈。第24a圖描述此類操作之範例。於一範例中，在其它操作開始前，或可使用VG約等於-7V且VP-well約等於+8V 以重設此陣列(VG及VP-Well之壓降可分配至此閘極電壓至各個WL及p型井)。於重設時，BL's可為浮動的，或提升至和此P型井相同的電壓。如同於第24b圖所述，此重設操作可提供絕佳的自我收斂特性。於一範例中，甚至SONONOS元件係先被充電至各種的Vt值，此重設操作可「緊縮」其至重設/抹除狀態。於一範例中，此重設時間係約為100 msec。於此範例中，此記憶體元件可使用n通道SONONOS元件，其具有ONONO=15/20/18/70/90埃，且具有Lg/W=0.22/0.16微米之一N+多晶矽。

通常傳統的浮動閘極元件係無法提供自我收斂抹除。相反地，SONONOS元件可以收斂的重設/抹除方法操作。於某些範例中，此操作可能成為非常重要的，因為初始的Vt分佈因為某些製程議題，例如處理非均勻的電漿充電效應，係通常在一大範圍內。此範例的自我收斂「重設」可能有助於限縮，或窄化記憶體元件之初始的Vt分佈範圍。

在一程式化操作之範例中，此選取之WL可被施加一高電壓，例如一約為+16V至+20V的電壓，以誘發通道+FN注射。其它通過閘極(其它未選之WL's)可被開啟以誘發一串的NAND之反轉層。在某些範例中，+FN程式化可為一低功率方法。於一範例中，平行程式化方法，例如具有4K Bytes平行記憶胞之頁面程式化，可產生超過10 MB/sec之程式化總處理能力，而總電流消秏可被控制於1mA內。於某些範例中，為了避免在其它BLs的程式化干擾，一高電壓，例如一約為7V之電壓可被施加於其它的BLs，故而此反轉電位可被提升以抑制於未選取之BLs(例如於第25圖內之記憶胞B)之壓降。

對於讀取操作之範例，此選取的WL可被提升至一電壓，此電壓係於一抹除狀態階級(EV)與一程式化狀態階級(PV)之間。其它的WLs可用作此「通過閘極」，故而其閘極電壓可被提升且高於PV。於某些範例中，抹除操作可如上所述之重設操作，其可允許自我收斂至相同或類同的重設Vt。

第25圖描述一操作一記憶體陣列之一範例。程式化可能包含通道+FN注射電子進入一SONONOS氮化捕捉層。某些範例可能包含施加Vg約等於+18V至此選取的WLN-1，且施加VG約等於+10V至其它的WLs，以及此BLT。此SLT可被關閉以避免通道熱電子注射至記憶胞B。於此範例中，因為所有於此串NAND內之電晶體係被開啟，此反轉層通過此串。更進一步地，因為BL1係被接地，於BL1之此反轉層具有零值的位準。另一方面，其它的BLs係被提升至一高位準，例如一約為+7V的電壓，故而其它BLs的反轉層變得更高。

尤其，對於記憶胞A，其係為被選取作程式化之記憶胞，此壓降係約為+18V，其造成+FN注射。且此Vt可被提升至PV。對於記憶胞B，此壓降係為+11V，造成較少的+FN注射，而FN注射係對Vg相當敏感。對於記憶胞C，僅被施加+10V的電壓，造成無或可忽略的+FN注射。於某些範例中，一程式化操作不限於所描述的技術。即，其它合適的程式化禁止技術亦可被施加。

第24a、26及27圖更進一步描述陣列操作之某些範例，且描述某些範例之持久力及保存特性。如其所述，此元件在多次的操作周期後之劣化可非常小。第24A圖描述一範例的抹除操作，其可類似於一重設操作。於一範例中，此抹除操作係由區塊或方塊實施。如上所述，此記憶體元件可能具有良好的自我收斂抹除特質。在某些範例中，此抹除飽和Vt可能取決於Vg。例如，一更高的Vg可能造成一更高的飽和Vt。如同於第26圖所述，此收斂時間可約為10至100 msec。

第27圖描述一範例的讀取操作。於一範例中，讀取可被由施加一閘極電壓所實現，其中此閘極電壓係介於一抹除狀態 Vt(EV)及一程式化狀態Vt(PV)之間。例如，此閘極電壓可約為5伏。於另一方面，其它的WLs及BLT及SLT係被施加以一更高的閘極電壓，例如一約為+9V的電壓，以開啟其它所有的記憶胞。於一範例中，若記憶胞A之Vt係高於5V，此讀取電流可非常小(<0.1uA)。若記憶胞A之Vt係小於5V，此讀取電流可更高(>0.1uA)。因此，此記憶體狀態，即，此儲存的資訊，可被確認。

於某些範例中，對於其它的WLs之通過閘極電壓應更高於此高Vt狀態或此程式化狀態Vt，但不過高以誘發閘極干擾。於一範例中，此PASS電壓係於約7至10V的範圍內。於BL施加的電壓可約為1V。雖然一更大的讀取電壓可誘發更大的電流，此讀取干擾在某些範例中可變得明顯。於某些範例中，此感測放大器可被放置於一源極線(源極感測)或於一位元線(汲極感測)上。

NAND串列的某些範例可能在每串上具有8、16、32個記憶體元件。一更大的NAND串可以節省不必要的管理且增加陣列之效率。然而，在某些範例中，此讀取電流可能是更小且干擾可能變得更加顯著。因此，應依據各種不同的設計，製程，以及操作因素選取適當的NAND串數。

第28圖描述某些範例元件之周期持久力。參考第28圖，P/E循環，其具有+FN程式化及-FN抹除，可被實現，且此結果具有良好的持久力特徵。於此範例中，抹除狀態係為Vg於100msec內約為-16V。於某些範例中，僅需單一的抹除動作，且不需要狀態的驗證。記憶體Vt之範圍良好且無劣化的情況。

第29a圖及第29b圖係使用不同的尺規描述此範例的記憶體元件IV特徵。尤其，第29a圖描述此元件之一小的劣化擺幅，且第29b圖描述此元件之一小的gm劣化。第30圖描述一範例的SONONOS元件之保存特徵。參考第30圖，一良好的保存特徵係被提供且對於元件操作10K個循環後且在室溫下放置200小時後，仍具有小於100 mV的電荷損失。

於某些範例中，一分離閘極設計，例如一分離閘極SONONOS-NAND設計，可被用作使一記憶體陣列達到一更積集的小尺寸。第31圖描述一使用此類設計之範例。參考第31圖，介於各個字元線之間，或介於二相鄰的且共享相同的位元線之記憶體元件之間之此空間(Ls)可被減小。於一範例中，Ls可為縮減至約為或小於30奈米。如圖所示，此記憶體元件，其沿著相同的位元線使用一分離閘極設計可僅共享一源極區域及一汲極區域。另一方面，一分離閘極SONONOS-NAND陣列對於某些記憶體元件可使用無擴散區域或接面，例如N+摻雜的區域。於一範例中，此設計亦可降低或消除對於淺接面及鄰近的「口袋」之需求，其中口袋在某些範例中可能涉及一更複雜的製程。更且，於某些範例中，此設計係較不被短通道效應影響，因此通道長度已被增長，例如在一範例中被增長至Lg=2F-Ls。

第32圖描述使用一分離閘極設計之一記憶體陣列之一範例製程。此概要圖示係僅為一描述用範例，且此記憶體陣列可使用各種不同的方法設計及製造。參考第32圖，在用以提供此記憶體元件之多層的材料被形成後，利用一氧化矽結構作為形成於多層上之一硬遮罩，然後此多層可被圖案化。例如，氧化矽區域可被顯影及蝕刻步驟被定義。在一範例中，用做定義初始氧化矽區域之圖案可具有一約為F之寬度，且在氧化矽區域間之空間約為F，造成一約為2F之間距。於此初始的氧化矽區域被圖案化之後，氧化矽側壁子可接著在圖案化的區域週圍被形成，以增加各個氧化矽區域且縮小其空間。

請繼續參考第32圖，於氧化矽區域被形成後，其可被用作一硬遮罩以定義或圖案化其覆蓋之層以提供至少一記憶體元件，例如複數個NAND串。另外，絕緣材料，例如一氧化矽，可被用於填充於此空間內，例如於第32圖所示之Ls空間，於相鄰的記憶體元件之間。

於一範例中，沿著相同的位元線且介於相鄰的記憶體元件之間之空間Ls可為約15奈米至約30奈米的範圍內。如上所述，於此範例內，此有效的通道長度可被擴充至2F-Ls。於一範例中，若F係約為30奈米且Ls係約為25奈米，Leff係約為45奈米。對於這些範例記憶體元件之操作，閘極電壓可被減至小於15V。另外，於字元線之間之內部多晶矽之壓降可被設計作不大於7V，以避免於Ls空間內之側壁子崩潰。於一範例中，其可藉由在相鄰的字元線之間具有小於5 MV/cm之電場而達成。

對於傳統的NAND浮動閘極元件之具有擴散接面之Leff係約為其閘極長度的一半。對照之下，若F係約為50奈米且Leff係約為30奈米，對於此提出之設計(此分離閘極NAND)之某一範例中，Leff係約為80奈米。此較長之Leff可提供較佳的元件特性，因其降低或消除了短通道效應之衝擊。

如上所述，一分離閘極NAND設計可更進一步縮減在相同位元線上於相鄰的記憶胞之間隔空間。對照之下，傳統的NAND型浮動閘極元件可能無法提供一小的間隔，因為浮動閘極間的耦合效應可能造成記憶體容許範圍的損失。此內部浮動閘極耦合係為介於相鄰的記憶胞之界面於介於相鄰的浮動閘極之電容係相當高時(位於此浮動閘極之空間係很小故而於相鄰的浮動閘極之間之耦合電容變得很高故而造成讀取干擾)。如上所述，此設計可消除製造某些擴散接面之需求，且，如果所有的字元線係被啟動時，反轉層可直接地被連接，因此，此設計可簡化記憶體元件之製程。

一個使用超薄ONO穿隧介電層之多層SONOS元件係被描述。因具有一n+多晶矽閘極，一範例中約為+3V之一自我收斂正向抹除臨界電壓係被達成適於一NOR架構。其中的通道熱電子程式化可被採用於儲存每記憶胞二位元、藉由使用此標準的反向讀取方法可被讀取、且使用電洞穿隧來抹除，其係採用電場協助FN穿隧在一閘極電壓，例如-15伏特的情況下進行。使用一p+多晶矽(或其它高功函數之材料)閘極，一空乏模式元件可被獲得，其具有小於零之一抹除臨界電壓及約超過6伏特之一程式化臨界電壓，而可達成非常大的記憶體可用範圍，可適用於NAND架構，其中此架構係使用電場協助的FN電子穿隧以用作程式化，且使用電場協助的FN電洞穿隧以用作抹除操作，其在抹除時具有一閘極電壓，例如-18伏特。

第33圖係為一MOSFET一臨界電壓之改變對複數個程式化干擾偏壓脈衝或抹除干擾偏壓脈衝之曲線圖，其中此MOSFET係具有一超薄的多層穿隧介電層(O1/N1/O2=15/20/18埃)。此圖顯示於此ONO穿隧介電層內可忽略的電荷捕捉，不論是此具有多層穿隧介電層之範例元件中採用CHE、+FN、或-FN注入模式。

第34圖係為於一超薄的ONO介電電容器閘極電壓對時間在固定電流應力下所作之曲線圖，其突顯於負的閘極電流應力下有小的電荷捕捉，且指出絕佳的應力容忍度。此小的捕捉效率可能是因為此電容代表自由的通道更長於約20埃之氮化物厚度。其亦顯示小於20埃N1層是較佳的實施方式。另外，在較佳的實施例中，在處理期間於O1/N1及N1/O2沒有誘發間隙捕捉。

第35圖係為於一元件之抹除過程時，自我收斂臨界電壓Vt作為抹除閘極電壓V_G 的函數，其中此元件係具有一超薄的多層穿隧介電層(O1/N1/O2=15/20/18埃)，且具有一N+多晶閘極。一更大強度的閘極電壓V_G 造成V_T 之一更高的飽和值，係因閘極注入變得更強。一個高的自我收斂抹除對於NOR架構是有益的，因其避免了過度抹除之議題。

第36圖係為臨界電壓對烘烤時間之曲線圖，對於一範例的元件，其在各種P/E循環數下具有一N+多晶閘極，對於抹除狀態及程式化狀態之記憶胞，顯示對於此多層穿隧介電層BE-SONOS元件具有絕佳的電子保存能力。

對於NAND之應用，一空乏模式元件(V_T <0)對於抹除狀態是有益的。藉由使用一p+多晶閘極，閘極注入係可被減少且元件可被抹除至空乏模式，如同第37圖所示。第37圖係為對於一多層穿隧介電層記憶胞(ONONO=15/20/18/70/90埃)之平坦帶電壓對時間之曲線圖，其顯示抹除時間隨著更高強度負值的閘極電壓而減少。第37圖亦描述在更大的V_G 下(例如，約-20伏特)，閘極注入變得顯著，造成抹除飽和約為-1伏特。

第38圖係為，對於一具有P+多晶閘極及一ONONO=15/20/18/70/90埃之範例元件，在V_G 等於+19、+20、及+21伏時之+FN程式化特性，其平坦帶電壓對時間之曲線圖。如同於第38圖所示，一大的可用範圍(於此圖內可達至約7伏特)在10 msec內可被獲得，且一3伏特的可用範圍可在少於200微秒內被獲得。

第39圖係為，對於一程式化脈衝為20伏對每個循環為500微秒下，且抹除脈衝為-20伏對每周期為10 msec下或-18伏特對每周期為100 msec下，平坦能帶對程式化/抹除循環數所作之曲線圖，其描述P/E循環持久力。於第39圖，一次的程式化及一次的抹除係被用於各個P/E循環中。

第40圖係為平坦能帶電壓對應力時間之曲線圖，其描述一V_G 加速保存測式，其係在程式化狀態施加-V_G 且在抹除狀態施加+V_G 於具有一P+多晶閘極之範例元件。如同於第40圖所述，小的電荷損失及小的電荷獲得表示直接的電荷穿隧已被抑制於一般的電場下(<4MV/cm)。

第41圖係為平坦能帶電壓對時間所作之曲線圖，其描述於依據本發明之具有一P+多晶閘極之元件之電荷捕捉氮化物N2在室溫及高溫下之電荷保存。如同第41圖所示，電荷損失及電荷獲得在室溫下係可忽略的。另外，超過6伏特的可用範圍即使是在攝氏150度的烘烤500小時後亦可被保存。此大於6伏特可用範圍，和絕佳的保存係對於SONOS型元件而言是非常好的結果。

第42圖係為平坦的能帶電壓對時間所作之曲線圖，其係對於在分別具有70及90埃之N2及O3層之ONONO元件，且此O1、N1、及O2層係為15/20/18、15/20/25以及18/20/18埃，描述BE-SONOS元件之抹除速度，在具有此O1層之厚度小於20埃，尤其是在此範例下之18埃或15埃，有顯著的改善。的確，具有15埃之O1，此抹除速度有顯著的改善，造成抹除速度小於100毫秒和小於10毫秒之速度係可實現的。對於一15埃之O1層，在小於10毫秒內平坦帶電壓(其密切關係於臨界電壓的改變)有超過3伏特的減少量。如同於第42圖所示，此抹除速度係對O1之改變非常的敏感。如同第42圖所示，在O1之厚度由18埃減少至15埃，可造成抹除時間一顯示的減少。對於O2厚度的改變，通常對於抹除時間而言僅有較小的效應。其係因此ONO穿隧係由此O1層主導，而此O2層之效應在一抹除偏壓操作時係幾乎(如同第5c圖)或完全(如同第5d圖)被遮蔽。

第43圖係為一元件對於一抹除偏壓為-18伏之平坦帶電壓對時間之做圖，其中元件係具有BE-SONOS結構，其ONONO=15/20/18/70/90埃。第43圖係為比較二範例的元件之抹除特性，其中一範例元件具有P+多晶矽閘極，另一範例元件具有含有鉑的閘極。鉑相對於P+多晶矽而言具有較高的功函數，其足可導致非飽和的抹除，如同於第43圖所示。此高功函數閘極材料可使用例如一光阻剝落法來圖案化。

如同所述，上述之某些範例，包含結構設計、陣列設計以及記憶體元件之操作，可提供所欲得的陣列尺寸、良好的可靠性、良好的效能、或以上優點之任意組合。上述的某些範例係可用於縮放尺寸大小的非揮發快閃記憶體，例如NAND快閃記憶體及用於資料應用的快閃記憶體。某些範例可提供SONONOS元件，且此元件具有均勻且高速的通道電洞穿隧抹除。某些範例亦可提供記憶體元件良好的持久力且降低某些非難抹除或過抹除之議題。同時，良好的元件特性可被提供，這些特性例如為在P/E循環後仍僅有小的劣化以及良好的電荷保存。在一記憶體陣列之元件的均勻性可被提供，而未有不安定的位元或記憶胞。更進一步，某些範例可，藉由一分離閘極NAND設計，提供良好的短通道元件特性，其中此設計在記憶體元件之操作時可提供更好的感測邊界。

第44圖係為一概要上視圖，其顯示一範例陣列之一部份，其中此陣列係利用在一絕緣基底上之薄膜電晶體結構。請參考第44圖，一記憶體陣列400之部份係形成於一絕緣基底401上。此記憶體陣列400之部份係包含在基底401內之一絕緣層上之複數個平行的半導體主體區域410，以及介於選擇線420a及選擇線420b之複數個平行的字元線420c。此選擇線420a及選擇線420b及此字元線420c大致垂直於且覆蓋於此半導體主體區域410。此字元線420c之數量係不限於顯示在第44圖之數量。此字元線420c之數量可能為8、16、32、64及128或其它適合應用於一記憶體陣列之數目。

此基底401可能為，例如，一半導體基底，一三五族複合基底，一矽鍺基底、一磊晶基底、一絕緣層覆矽(SOI)基底、一顯示器基底例如一液晶顯示、一電漿顯示、一電子發光(EL) 燈管顯示，或一發光二極體(LED)基底。對於絕緣層覆矽(SOI)之實施例，此基底401包含至少一絕緣介電層，例如形成於一區塊材料基底401，例如一半導體晶片，上之一介電層405(示於第46A圖)。

請參考顯示於第44圖之實施例，各個半導體主體區域410包含至少一接面區域，例如鄰近此選擇線420a及選擇線420b之此接面區域412，其中此選擇線420a及選擇線420b係位於一連續的無接面通道區域之二端之間。選擇線420a可被參考作一區塊選擇線且選擇線420b可被參考作為一源極選擇線。此接面區域區域412係藉由介層孔(contact vias)或其它(未顯示出)連接至整體位元線或源極線。選擇線420a及選擇線420b係配置以連接一選擇方塊或記憶胞之能帶至此位元線及源極線，於電壓被施加至選擇線420a及選擇線420b時。

於描述之實施例，記憶體陣列400之部份包含，鄰近此半導體主體區域410，且介於二相鄰的半導體主體區域410，之複數個平行的絕緣溝渠結構430。

請參考第44圖，長方形402表示一記憶胞之一尺寸，其基本上係約為二倍字元線420c之寬度乘上一溝渠430及一半導體主體區域410之寬度總合。

第45圖係為一概要的橫剖圖示，其表示一範例的陣列之一部份，且係沿著第44圖內之剖面線2-2擷取一字元線420c，表示一橫過記憶胞陣列列之透視圖。於第45圖，此溝渠結構430係形成於二相鄰的半導體主體區域410之間。一穿隧能障層310、一電荷儲存層320、一介電層330、以及一導電層335堆疊且可大致順形於半導體主體區域410之結構以及溝渠結構430。穿隧能障層310、電荷儲存層320、介電層330以及導電層335之細部描述係接續於第46A圖說明。

第46A圖及第46B圖係為橫剖面之概要圖示，其顯示在一範例半導體結構的一範例形成方法中之步驟中，沿著第44圖內之線3-3擷取之圖示。

第46A圖係為沿著第44圖之線3-3擷取之橫剖面圖，其表示在一無接面NAND組態之單一的記憶胞行。如同於第46A圖所述，介電層305覆蓋於基底401。半導體主體區域410係形成於介電層305之上。介電層305可為，例如，一氧化層、一氮化層、一氮氧化層、其它的介電層或各種上述之組合。於某些實施例中，介電層305可被參考為一埋藏之氧化層，如同於一絕緣層覆矽(SOI)結構。半導體主體區域410可為一矽層、一多晶矽層、一非晶矽層、一矽鍺層、一取向附生層、其它半導體材料之層或各種以上之組合。於某些用以生成一p型半導體區域之實施例，半導體主體區域410可具有摻雜物例如錋、鎵、鋁且/或其它三族之元素。於某些實施例中，半導體主體區域410以及介電層305可由一SOI製程形成。於其它的實施例中，介電層305之形成可藉由一化學氣相沈積(CVD)製程、一超高真空化學氣相沈積(UHVCVD)製程、一原子層化學氣相沈積(ALCVD)製程、一金屬有機化學氣相沈積(MOCVD)製程或其化的CVD製程。半導體主體區域410之形成可藉由，例如，一取向附生製程、一CVD製程、一磊晶製程，或各種以上之組合之製程。於一實施例中，TFT元件具有一60奈米厚之多晶矽通道於埋藏氧化物之上。多晶矽係為一非晶矽(a-Si)層，其係藉由低壓化學氣相沈積(LPCVD)製程被沈積，接著由一低溫熱退火(攝氏600度)以完成結晶。一多層O1/N1/O2穿隧介電層係作用在抹除時具有容易的電洞穿隧，而在保存時消除穿隧介電層之電荷損失。接著，SiN捕捉層(N2)以及頂部阻隔氧化物(O3)係被生成。一重度摻雜的P+多晶閘極係被採用以在-FN抹除時壓抑此閘極注入。此元件係具有三閘極結構，如第45圖所示，具有等效的三個通道表面，每個邊上皆有一個且一個在半導體主體區域410之頂部。

頂部氧化物製程具有最大的熱預算。二個頂部氧化物(O3)形成的製程係具有代表性，包含一具有快速熱退火的LPCVD氧化物(HTO)，以及一原狀蒸汽產生(ISSG)氧化以轉換部份的捕捉氮化物(N2)至氧化物。較低的熱預算製程係較適於降低由選擇閘極接面的摻雜物擴散。然而，ISSG製程可造成一更佳的持久力特徵，如同於於2006年12月發表於International Electron Devices Meeting，IEDM期刊之論文"A Multi-Layer stackable Thin-Flim Transistor (TFT) NAND-TYPE Flash Memory"、發明人為Lai等人，此論文係在此提出以作為參考之用。平坦化係接著被實施，例如由HDP氧化佈植以及化學機械研磨。在形成底部TFT元件之後。對於多層之接觸性蝕刻可獨立地被實施以避免過度的蝕刻。

請參考第46A圖，半導體主體區域410包含一連續的無接面通道區域414於選擇線420a、選擇線420b之間，且位於字元線420c之下且介於字元線420c之間。半導體主體區域410包含至少一連續的無接面通道區域例如區域415於選擇線420a、選擇線420b以及字元線420c之下。

各個選擇線420a、選擇線420b包含一閘極絕緣體331以及一導電層336。閘極絕緣體331可為一氧化層、一氮化層、一氮氧化層、高k值介電層、其它的介電材料層或上述各種不同的組合。導電層336可為，例如，一多晶矽層、一非晶矽層、一含金屬層、矽化鎢層、一銅層、一鋁層或其它的導電材料之層。導電層336之形成可藉由，例如，一CVD製程、一物理氣相沈積(PVD)製程、一電鍍製程以及/或一無電極電鍍製程。

各個字元線420c可能包含穿隧能障層310、電荷儲存層320、介電層330以及導電層335。在某些實施例中，穿隧能障層310、電荷儲存層320、介電層330以及導電層335可被接續地形成於半導體主體區域410之上。

穿隧能障層310可允許電荷，例如電洞或電子，於一抹除操作及/或一重設操作時，由半導體主體區域410穿隧至電荷儲存層320。穿隧能障層310可為一氧化層、一氮化層、一氮氧化層、其它介電材料層、或各種以上之組合。於某些實施例中，穿隧能障層310可包含一第一氧化層(未標示)、一氮化層(未標示)以及一第二氧化層(未標示)，其係可參考作一ONO結構。於某些實施例中，第一氧化層可為具有厚度約為2奈米或更小之一超薄氧化層。於另一實施例中，第一氧化層可具有約1.5奈米或更小之厚度。於另外的實施例中，第一氧化層可具有介於約0.5奈米及約2奈米之間之厚度。超薄氧化層可被形成，例如，藉由一原狀蒸汽產生(ISSG)氧化製程。用於形成氮化層之製程可，例如，在溫度約為攝氏680度下使用DCS及NH₃ 作為前置物。於某些實施例中，氮化層可具有約3奈米或更小之厚度。於其它的實施例中，氮化層可具有介於約1至2奈米之厚度。第二氧化層之形成可藉由，例如，一LPCVD製程。於某些的實施例中，第二氧化層可具有約3.5奈米或更小之厚度。於另一實施例中，第二氧化層可具有一約為2.5奈米或更小之厚度。於另一實施例中，第二氧化層可具有介於約2.0至3.5奈米之厚度。

電荷儲存層320如前所述可儲存電荷，例如電子或電洞。電荷儲存層320可為，例如，一氮化層、一氮氧化層、一多晶矽層或其它可適於儲存電荷之材料之層。於某些對於形成一氮化電荷儲存層之實施例中，此製程可用，例如，二氯矽烷DCS及NH₃ 作為前置物，且製程溫度係約為攝氏680度。於另一用於形成一氮氧化物之電荷儲存層之實施例，此製程可使用，例如，DCS、NH₃ 、N₂ O以作為前置物。於某些實施例中，電荷儲存層320可具有一約為5奈米或更大之厚度，例如，約 7奈米。

介電層330可隔絕導電層335注入電荷至電荷儲存層320。介電層330可為，例如，一氧化層、一氮化層、一氮氧化層、一氧化鋁層、其它介電材料或各種以上之組合。於某些實施例中，用於形成介電層330之製程可轉換部份之電荷儲存層320，例如一氮化層，以形成介電層330。此製程可為一濕轉換製程，其在爐內利用O₂ 及H₂ O氣體，且於溫度約介於攝氏950至1000度下。例如，一氮化層，其具有一約為13奈米之厚度，可被轉換至介電層330，介電層330係具有約9奈米之厚度，以及存留的氮化層，例如，電荷儲存層320，其具有約為7奈米之厚度。此濕式轉換製程係被施加於一小部份的初始層，接著沈積以平衡此層，其係藉由對於沈積二氧化矽而言較小的熱預算製程，例如一高溫氧化HTO製程或一原狀蒸汽產生(ISSG)氧化製程。在另外的實施例中，介電層330係被形成於電荷儲存層320之上，且未使用一濕式轉換製程。穿隧能障層310之各種厚度、電荷儲存層320以及介電層330可被用作形成一所需的結構。

導電層335可為，例如，一多晶矽層、一非晶矽層、一含金屬、矽化鎢層、一銅層、一鋁層或其它的導電材料之層、或以上材料之結合之層。導電層335之形成可藉由，例如，一CVD製程、一物理氣相沈積(PVD)製程、一電鍍製程以及/或一無電極電鍍製程。於某些實施例中，導電層335及336可被相同的製程形成。於某些實施例中，包含穿隧能障層310、電荷儲存層320以及介電層330之結構可被參考作一工程能隙SONOS (BE-SONOS)結構。

請參考第46A圖，介電材料339係形成於選擇線420a、選擇線420b以及字元線420c之間，且介於字元線420c間。介電材料339可包含，例如，氧化物、氮化物、氮氧化物、及 /或其它的介電材質。介電材料339之形成可藉由，例如，一CVD製程。至少一介電側壁子，例如介電側壁子337可被形成於選擇線420a及選擇線420b之側壁之上。介電側壁子337可包含，例如，氧化物、氮化物、氮氧化物及/或其它的介電材料。於某些範例中，介電側壁子337及介電材料339係由相同的材料所製程且由相同的製程所製作。

請參考第46B圖，一佈植製程340佈植摻雜物至半導體主體區域410，藉由使用介電側壁子337且/或介電材料339作為一佈植遮罩以形成至少一摻雜的區域例如區域412，以在半導體主體區域410內形成接面。區域412可被參考作為選擇線420a及選擇線420b之源極/汲極(S/D)區域。於某些實施例中，佈植製程340可為一傾斜佈植製程，故而區域412可被恰當地形成於此半導體主體區域410內。於其它的實施例中，佈植製程340可具有一佈植方向，此方向大略垂直於基底401之表面，其中電晶體係形成於基底401之上。於某些對於形成n通道電晶體之實施例中，佈植製程340可使用n型摻雜物例如錋、砷且/或其它五族之元素。

請參考第46B圖，佈植製程340並不佈植例如n型的摻雜物至半導體主體區域410內，例如一p型半導體主體區域，因介電側壁子337及介電材料339阻隔佈植製程340。因此，佈植製程340並未形成源極/汲極區域於介於選擇線420a及選擇線420b及字元線420c之間之區域414。且需注意未有佈植製程被實施以形成第46A圖內此半導體主體區域410之區域414內之共通的源極/汲極區域。因此，半導體主體區域410之區域414係為無接面之設計。區域414與區域415之摻雜濃度故而大致等同，提供一無接面，連續通道區域於選擇線420a、選擇線420b及字元線420c之下。

第46C圖係為一橫剖面之概要圖示，其表示一範例的製程，此製程係用以佈植摻雜物於半導體主體區域內。於第46C圖內，一圖案化的遮罩層350係形成於選擇線420a、選擇線420b及字元線420c之上。圖案化的遮罩層350覆蓋於至少部份的選擇線420a、選擇線420b及字元線420c。圖案化的遮罩層350保護半導體主體區域410之區域414以避免被佈植佈植製程355中之摻雜物。圖案化的遮罩層350可為，例如，一圖案化的光阻層、一圖案化的介電層、一圖案化的材料層，其係適用於一蝕刻遮罩，以及上述之各種組合。於佈植製程355後，圖案化的遮罩層350可被移除。此佈植製程355可為一傾斜佈植製程或一佈植製程，其具有大致垂直於基底401之方向。

第47圖係為一橫剖面之概要圖示，其表示一部份的範例堆疊陣列結構。於第47圖內，另一陣列結構層357可被形成於第46B圖之結構之上。陣列結構層357可包含，例如，一介電層360，其係形成於選擇線420a、選擇線420b以及字元線420c之上。介電層360可為一氧化層、一氮化層、一氮氧化層、或上述之各種不同的組合。介電層360之形成可藉由，例如，一CVD製程，一玻璃旋塗製程且/或其它適於形成一介電層之製程。

參考第47圖，陣列結構層357可進一步包含至少一半導體主體區域，例如半導體主體區域365，其包含區域367、區域368、區域369、選擇線370a、選擇線370b、字元線370c、閘極絕緣體371、穿隧能障層372、電荷儲存層374、介電層376、導電層380、導電層381、介電側壁子382、以及介電材料384，其係類似於半導體主體區域410，其中半導體主體區域410包含區域412、區域414、區域415、選擇線420a、選擇線420b、字元線420c、閘極絕緣體331、穿隧能障層310、電荷儲存層320、介電層330、導電層335、導電層336、介電側壁子337、以及介電材料339，如同連接於第46B圖所述。應注意陣列結構層357係形成於第46B圖之結構上。區域412(示於第44圖)係在製成時屬於同一個熱循環，例如，介電層360、半導體主體區域365、選擇線370a、選擇線370b、字元線370c、穿隧能障層372、電荷儲存層374、介電層376、導電層380、介電側壁子382且/或介電材料384，如同連接於第47圖所述。區域412可向選擇線420a、選擇線420b延伸，故而形成區域412a。延伸的區域412a可具有一尺寸"a"，其係大於區域367之尺寸"b"。

應注意於第47圖之範例結構並未具有相同的源極/汲極區域，其中區域係形成於選擇線420a、選擇線420b、字元線420c之間且於字元線420c之間。即使在複數個循環後，區域412a可能不會延伸或鄰近於其它之接面及摻雜的源極/汲極區域。因此，短通道效應之議題及於記憶體陣列之漏電流可被恰當地避免。

第47圖僅顯示一範例的實施例，其包含二個堆疊的陣列結構。此陣列結構之數目，例如，此陣列結構層357，不限於二個。二或二個以上之陣列結構可被形成於第47圖內之結構之上，以達成一合適的記憶體容量。

第48圖係為一橫剖圖之概要圖示，其顯示用以在一半導體主體區域內產生一反轉層之一範例的製程。參考第48圖，一電壓"V"可被耦合至字元線420c。於某些實施例中，介於二相鄰的字元線之間之一空間"S"，其中字元線可例如為字元線420c、420d或字元線420c、420e，可約為75奈米或更小。一範例的實施例中，空間S係為30奈米或更小。因為此小的空間，施加於字元線420c上之電壓"V"可被耦合至且產生一反轉層於半導體主體區域410內之411，其中此411係介於二相鄰的字元線，例如，字元線420c、420d或字元線420c、420e，且於字元線420c之下之411。411、411a可作為陣列電晶體之源極/汲極端及通道。於某些使用NAND型結構之實施例，電壓係被施加至各個字元線420c-420e，且可能反轉且/或產生反轉層於二相鄰的字元線420c-420e及選擇線420a、選擇線420b。因此，陣列電晶體可恰當地運作而不需重度地摻雜S/D接面於半導體主體區域410內。

重設

於某些實施例中，一重設操作可被實施以在記憶體陣列之操作前就先限縮Vt之分佈。例如，電壓可被施加至且開啟選擇線420a及選擇線420b。於操作之前，約為-7V之一電壓可被施加至字元線420c-420e且一約為+8V之電壓可被施加於第48圖所示之半導體主體區域410。施加至選擇線420a及選擇線420b之電壓係更高於施加至字元線420c-420e之電壓。字元線420c-420e及半導體主體區域410之電壓是被恰當地分配施加於各個字元線及半導體主體區域。於某些實施例中，記憶體陣列可以各種電壓充電。重設操作可恰當地重設記憶體陣列之記憶胞。於某些實施例中，重設時間係大約為100毫秒。於某些用以重設記憶體陣列之實施例中，記憶體陣列可包含n通道之具有ONONO約為15/20/18/70/90埃之BE-SONOS元件，且此元件具有一N+多晶矽閘極，其Lg/W約為0.22/0.16微米。

程式化

於某些用於程式化記憶體陣列之記憶胞中之實施例，一高電壓，例如，介於約+16V至+20V之電壓，可被施加至字元線420c以誘發通道+FN注射。於某些實施例中，高電壓係約為+18V。一電壓，例如約為+10V之電壓，可被施加至其它的通過閘極，即，未選取之420d及420e以誘發反轉層於NAND串。半導體主體區域410係被大致接地。電荷，例如電子，可被注入至字元線420c之電荷儲存層。於某些實施例中，+FN程式化可為一低功率程式化。於某些實施例中，平行程式化方

法，例如一頁面程式化方法，其具有4K位元組之記憶胞可恰當地增加程式化之總輸出量至超過10 MB/sec。總電流消秏可約為1毫安培或更小。於某些實施例中，一電壓，例如約為7V之電壓，可被施加至其它的位元線以避免程式化干擾。施加至位元線之電壓可能增加反轉層之位準以抑制於未選取位元線之壓降。

抹除 .

於某些實施例中，抹除操作可類似於重設操作。約為-7V之一電壓可被施加至字元線420c且一約為+8V之電壓可被施加至如同於第48圖所示之半導體主體區域410。字元線420c及半導體主體區域410之電壓是被恰當地分配至施加於各個字元線及半導體主體區域。

讀取

於某些對於讀取記憶體陣列之實施例中，選擇的字元線可被提升至一電壓，例如約+5V，其係介於一記憶胞之一抹除的狀態階級(EV)和一程式化狀態階級(PV)之間。其它未選擇之字元線可作為「通過閘極」，故而其閘極電壓可被提升至一電壓，此電壓係高於PV。於某些實施例中，施加於通過閘極之電壓係約為+9V。於某些實施例中，一約為+1V的電壓係被施加至半導體主體區域410。

用於形成上述第44、45、46A-46C及47圖之結構之結構及方法可被採用於任一NAND型快閃記憶體，其可具有各種不同的記憶胞之結構，例如一具有多晶矽浮動閘極之快閃記憶體。

範例實施例

以下係描述無接面之BE-SONOS元件之範例。於某些實施例中，元件具有約為0.15微米之一多晶間距。於圖案化此多晶之硬遮罩之後，一氧化襯裡層可被形成以填入此多晶空間，例如，約70奈米或更多，接著蝕刻此多晶以定義出最終的多晶之空間。此元件可避免非正常的多晶短路或線路崩潰。於氧化襯裡之側壁間的窄空間(S)正確地由襯裡之氧化物厚度所控制。

傳統的接面佈植可被形成於多晶蝕刻之後。於無接面元件之實施例，淺接面及側壁子可被保留。氧化側壁子可被填入於字元線之間的窄空間。一斜角佈植可被實施以在陣列之外且鄰近陣列處形成接面。因為厚的多晶閘極阻隔了佈植，陣列中心係不受到斜角佈植且為無接面的。製程係有益於相容於傳統的NAND製程。且無需額外的遮罩。

以下係為無接面元件之電子特性之描述。元件係為一16-WL NAND陣列。ONONO結構，例如，O1/N1/O2/N2/O3，其具有的尺寸分別約為13/20/25/60/60埃。

第49A圖描述各種p型井摻雜之效應。一輕度摻雜之井提供更大的電子密度，造成更多的電流。第49B圖描述此空間(S)之效用。當S增加時，電子密度係在空間內略減，造成更小的電流。

第50圖係顯示量測得的範例n通道元件之初始IV曲線圖。無接面元件可具有類似於傳統接面元件的次臨界行為。其被發現無接面元件之汲極電流係略低於傳統的接面元件之汲極電流。其亦被發現較大的空間(S)顯示略小的電流。第51圖顯示一較高度摻雜濃度的井可增加無接面元件之Vt值，其亦吻合於第49A圖顯示之模擬。

第52A-52B圖係分別顯示+FN ISPP程式化及-FN抹除。無接面元件可具有和傳統接面元件類似的電子特徵。其原由或許是因為+/-FN注射係由本體的ONONO特性所主導，且與接面無關。

第53圖係顯示一範例的P通道BE-SONOS NAND之電子特徵，此BE-SONOS NAND係具有類似於上述第50圖所描述之N通道BE-SONOS NAND之一堆疊的結構。於第53圖內，其被發現無接面元件具有較大的Vt差異且較小的電流，相較於傳統的接面元件而言。其原因或許是因傳統的接面元件係非所需地最佳化且具有較大的Vt比較效應。

對於p通道NAND，程式化/抹除電壓極性對於n通道NAND則是相反的。第54A-54B圖係顯示，對於一範例的p通道BE-SONOS NAND而言之-FN ISSP程式化及+FN抹除。由第54A-54B圖，可發現一範例的p通道BE-SONOS NAND之-FN ISPP程式化及+FN程式化抹除可被實施。

第55圖係顯示範例的n通道元件之持久力。於第55圖，無接面元件係不會有大量的可靠性之劣化，而傳統的接面元件則有此問題。

第56圖係顯示一範例的TFT BE-SONOS元件之IV曲線。為了解熱預算之衝擊，模擬此熱預算在三維乘積下對於攝氏850度之一後熱退火在20分鐘下之效應。於第56圖，TFT元件在熱退火後亦顯示類似的電子特性。此結果對於三維乘積製程係為良好的，因為無接面元件對熱預算係相當不敏感。

第57圖係顯示範例的無接面元件之模擬，其中元件具有各種不同的科技節點(F為多晶間距之一半)，且具有相同的空間(S為20奈米)。於第57圖內，可發現無接面元件Vt比較效應可被恰當地控制。其可歸因為在無接面元件內的有效通道長度係相對大於傳統的接面元件。於第57圖，程式化狀態之效應係亦被模擬。對於具有較小F之元件，程式化Vt漂移係被減小。其原因可為此元件通道長度係很短故而邊界電場造成閘極控制能力的劣化。其亦被發現無接面元件係適用於電荷捕捉元件。對於浮動閘極元件之實施例，小空間(S)可誘發更多的FG-FG干擾。

本發明之前述較佳之實施例係用來描述及說明本發明之用。其不應被刻意地被作為完全的或作為限縮本發明為被揭露的準確形式。其可被此領域中具有通常技藝者所了解，在不脫離本發明之原則及範圍下，上述之實施例可被改變或調整。故而應了解，本發明並不限於所揭露之特定的實施例，而係應被了解作包含在本發明之精神及範圍下之調整形式，本發明之精神及範圍係由以下之申請專利範圍所定義。

100‧‧‧n通道記憶胞

101‧‧‧p型基底

102‧‧‧n摻雜區域

104‧‧‧n摻雜區域

106‧‧‧通道區域

120‧‧‧穿隧介電結構

122‧‧‧低氧化層

124‧‧‧氮化層

126‧‧‧高氧化層

130‧‧‧電荷捕捉層

140‧‧‧絕緣層

150‧‧‧閘極

200‧‧‧p通道記憶胞

201‧‧‧n型基底

202‧‧‧p摻雜的區域

204‧‧‧p摻雜的區域

206‧‧‧通道區域

214‧‧‧區域

220‧‧‧穿隧介電結構

222‧‧‧低氧化層

224‧‧‧氮化層

226‧‧‧高氧化層

230‧‧‧電荷捕捉層

240‧‧‧絕緣層

250‧‧‧閘極

305‧‧‧介電層

310‧‧‧穿隧能障層

320‧‧‧電荷儲存層

330‧‧‧介電層

331‧‧‧閘極絕緣體

335‧‧‧導電層

336‧‧‧導電層

337‧‧‧介電側壁子

339‧‧‧介電材料

340‧‧‧佈植製程

350‧‧‧圖案化的遮罩層

355‧‧‧佈植製程

357‧‧‧陣列結構層

360‧‧‧介電層

365‧‧‧半導體主體區域

367‧‧‧區域

368‧‧‧區域

369‧‧‧區域

370a‧‧‧選擇線

370b‧‧‧選擇線

370c‧‧‧字元線

371‧‧‧閘極絕緣體

372‧‧‧穿隧能障層

374‧‧‧電荷儲存層

376‧‧‧介電層

380‧‧‧導電層

381‧‧‧導電層

382‧‧‧介電側壁子

384‧‧‧介電材料

400‧‧‧記憶體陣列

401‧‧‧基底

402‧‧‧長方形

410‧‧‧半導體主體區域

411‧‧‧區域

411a‧‧‧區域

412‧‧‧區域

414‧‧‧區域

415‧‧‧區域

420a‧‧‧選擇線

420b‧‧‧選擇線

420c‧‧‧字元線

420d‧‧‧字元線

420e‧‧‧字元線

430‧‧‧絕緣溝渠結構

前述之簡介，以及以下本發明之細節描述，可使用接續之附加圖示以更清楚的了解。作為描述本發明之用途，在目前較佳的圖示實施方式係在此顯示。然而應了解本發明不應被限制於此顯示之精準的安排佈置與指示。

於此圖示中：第1a及1b係為橫剖面概要圖示依據本發明之一實施例其表示一N通道記憶胞以及分別依據本發明之一實施例表示一P通道記憶胞；第2圖依據本發明之一實施例於各種程式方法係為一個穿隧介電結構之臨界電壓(電荷捕捉能力)圖示。

第3圖依據本發明於抹除時間時之一實施例係為個一SONONOS記憶胞之臨界電壓之圖示。

第4圖依據本發明於保存時間時之一個實施例係為一個SONONOS記憶胞之臨界電壓之圖示。

第5a-5e圖係為ONO穿隧介電結構之能帶圖依據本發明各種不同的實施例。

第6圖係為對於三種不同的穿隧介電結構之電洞穿隧電流對電場強度之圖示。

第7a圖係為在一個記憶胞於在各種類的程式後之抹除之圖示依據本發明之一實施例。

第7b圖係為具有鉑閘極之一個記憶胞於抹除時之臨界電壓之圖示依據本發明之一個實施例。

第7c及7d圖係為對於第7b圖提及之記憶胞之電容對電壓之圖示。

第8圖係為一個記憶胞在在各個操作情況下多數次的程式/抹除循環後之臨界電壓之圖示依據本發明之一個實施例。

第9圖係為對於依據本發明之一個實施例之一個記憶胞在一個循期及1000個週期後電流-電壓(IV)之關係圖示。

第10圖係為依據本發明之一個實施例之一個記憶胞於多次的程式/抹除循環於一種程式及抹除情況下之臨界電壓之實施例。

第11圖係為於VG加速保存測試一個記憶胞之臨界電壓之改變依據本發明之一個實施例。

第12a及12b係分別為等效的電路圖及佈局圖，對於一個虛擬地記憶胞陣列依據本發明之一個實施例。

第13圖係為一個虛擬地記憶胞陣列沿著線12B-12B所擷取其同於第12b表示依據本發明之一個實施例。

第14a圖及14b圖係為記憶體陣列等效的電路圖示包含記憶胞依據本發明之一個實施例且描述適合的重設/抹除電壓依據本發明之二個操作實施例。

第15a圖及15b圖係為記憶體陣列等效的電路圖其包含記憶胞依據本發明之一個實施例其描述依據本發明之一種程式方法。

第16a圖及第16b圖係為記憶體陣列其包含記憶胞依據本發明之一個實施例所描述的讀取一位元之一種方法。

第17圖係為一個記憶胞之臨界電壓依據本發明之一個實施例於各種不同的程式/抹除循環。

第18圖係為一個記憶胞之臨界電壓之圖示依據本發明之一個實施例於多次的程式/抹除循環。

第19a及19b圖係為於電流於一個記憶胞之汲極依據本發明之一個實施例於各種不同的閘極電壓分別描述於一對數尺規及一線性尺規。

第20圖係為包含依據本發明記憶胞之一個陣列之一個等效電路圖依據本發明之一個實施例所描述的一種程式一位元之方法。

第21a及21b係為一個虛擬接地陣列之一佈局圖示及等效電路圖示依據本發明之一個實施例。

第22a及22b圖係分別為一等效電路圖及佈局圖對於一個NAND記憶胞陣列依據本發明之一個實施例。

第23a及23b圖係為橫剖圖示表示一個NAND之記憶胞陣列依據本發明之一個實施例分別擷取自線22A-22A及22B-22B如同於圖22b所表示。

第24a圖係為一個NAND陣列之等效電路圖依據本發明之一個實施例描述依據本發明之一種操作方法。

第24b圖係為於重設操作時間之臨界電壓之一個圖示依據本發明之一個實施例對於二個記憶胞其具有不同的初始臨界電壓。

第25圖係為一個等效電路圖其描述一種依據本發明之實施例的操作方法。

第26圖係為一個記憶胞之臨界電壓之圖示依據本發明之一個實施例於各種不同的抹除狀態後。

第27圖係為一個等效電路圖描述一種依據本發明之實施例的操作方法。

第28圖係為一個記憶胞之臨界電壓之圖示依據本發明之一實施例在各種不同的抹除狀態後。

第29a及29b圖係為於一個記憶胞之汲極電流之圖示依據本發明之一個實施例於各種不同的閘極電壓於三種不同的循環數其分別被描述於一對數尺規及一線性尺規。

第30圖係為記憶胞之臨界電壓之圖示依據本發明之一個實施例於保存於三種不同的溫度及循環狀態後。

第31圖係為一個橫剖面表示一個NAND陣列字元線依據本發明之一個實施例；且

第32圖係為一個橫剖面表示一個NAND陣列字元線形成技術依據本發明之一個實施例。

第33圖係為臨界電壓對一個nMOSFET程式峰波的數目此nMOSFET具有一個ONO穿隧介電層對於數個程式偏壓佈置。

第34圖係為對於具有一個ONO穿隧介電絕緣體的一個電容之電壓對負電流壓之時間的變化圖。

第35圖係為自我收斂臨界電壓對於抹除閘極電壓之圖。

第36圖係表示在此描述之一個記憶胞之持久力，其利用高溫烘烤一個依據本發明之一實施例之元件。

第37圖係表示於平坦帶電壓之改變對抹除時間其對於-FN程式偏壓階級於一個依據本發明之一實施例之元件。

第38圖係表示於平坦帶電壓之改變對程式時間其對於+FN程式偏壓階級於一個依據本發明之一實施例之元件。

第39圖依據一個實施例表示一元件之P/E循環持久力。

第40圖依據一實施例表示一元件之加速的保存測式。

第41圖表示於室溫及高溫之一個元件於電荷捕捉氮化N2之電荷保存。

第42圖描述依據實施例之不同尺寸的元件之抹除特性。

第43圖描述依據實施例各種閘極材料之元件的抹除特性。

第44圖係為一個概要上視圖其表示對於薄膜電荷捕捉記憶體陣列之一個範例記憶體陣列之部份。

第45圖係為一個概要橫剖圖其表示對於一個薄膜電晶體電荷捕捉記憶體一個範例陣列之一部份其係沿著自第44圖之節線被擷取。

第46A及46B圖係為概要橫剖圖表示對於薄膜電晶體電荷捕捉記憶體之一個範例半導體結構其係沿著第44圖之節線3-3擷取。

第46C係為一個概要橫剖圖表示對於薄膜電晶體電荷捕捉記憶體之一個範例製程其用以佈植摻雜物於半導體主體區域內。

第47圖係為一個概要橫剖圖表示對於一個薄膜電晶體電荷捕捉記憶體之一個範例的堆疊結構之一部份。

第48圖係為一個概要橫剖圖表示對於一個薄膜電晶體電荷捕捉記憶體之一範例製程其用以在一個半導體主體區域內產生一個反轉層。

第49A-49B圖係表模擬實施於一個薄膜電晶體電荷捕捉記憶體之範例的無接面BE-SONOS NAND之電子濃度。

第50圖係表示對於一個薄膜電晶體電荷捕捉記憶體之範例的n通道元件之測得的初始IV曲線。

第51圖表示一個較重的井摻雜濃度可增加此無接面元件之Vt。

第52A-52B圖係分別描述對於一個薄膜電晶體電荷捕捉記憶體體之+FN ISPP程式及-FN ISPP抹除。

第53圖係表示一個範例p通道BE-SONOS NAND其具有一個類似此N通道BE-SONOS NAND之堆疊結構其係描述於上述之第50圖。

第54A圖係為臨界電壓對程式電壓對於一個-FN ISSPP程式之作圖。

第54B圖係表示對於+FN抹除之抹除時間對臨界電壓之作圖。

第55圖係表示對於一個薄膜電晶體電荷捕捉記憶體之範例n通道元件之持久力之作圖。

第56圖表示對於薄膜電晶體電荷捕捉記憶體之範例TFTBE-SONOS元件之IV曲線之作圖

第57圖係表示對於一個薄膜電晶體電荷捕捉記憶體之具有不同科技節點(F為多晶之半間距)且具有相同的空間(S=20奈米)之範例無接面元件之模擬圖。