JP2877462B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、電荷蓄積層と制御ゲートを持つメモリ・ト
ランジスタを用いた電気的書き替え可能な不揮発性半導
体記憶装置（EEPROM）に関する。

（従来の技術） EEPROMのメモリセルとして、ゲート部に電荷蓄積層と
制御ゲートを持ち、トンネル電流を利用して電荷蓄積層
への電荷の注入、電荷蓄積層からの電荷の放出を行うMO
Sトランジスタ構造のものが知られている。このメモリ
セルでは、電荷蓄積層の電荷蓄積状態の相違によるしき
い値電圧の相違をデータ“0",“1"として記憶する。例
えば電荷蓄積層として浮遊ゲートを用いたｎチャネルの
メモリセルの場合、浮遊ゲートに電子の注入するには、
ソース，ドレイン拡散層と基板を接地して制御ゲートに
正の高電圧を印加する。このとき基板側からトンネル電
流によって浮遊ゲートに電子が注入される。この電子注
入により、メモリセルのしきい値電圧は正方向に移動す
る。浮遊ゲートの電子を放出させるには、制御ゲートを
接地してソース，ドレイン拡散層または基板のいずれか
に正の高電圧を印加する。このとき浮遊ゲートからトン
ネル電流によって基板側の電子が放出される。この電子
放出により、メモリセルのしきい値電圧は負方向に移動
する。

以上の動作において、電子注入と放出すなわち書き込
みと消去を効率良く行うためには、浮遊ゲートと制御ゲ
ートおよび基板との間の容量結合の関係が重要である。
すなわち浮遊ゲートと制御ゲート間の容量が大きいほ
ど、制御ゲートの電位を効果的に浮遊ゲートに伝達する
ことができ、書き込み，消去が容易になる。しかし近年
の半導体技術の進歩、とくに微細加工技術の進歩によ
り、EEPROMのメモリセルの小型化と大容量化が急速に進
んでいる。したがってメモリセル面積が小さくてしか
も、浮遊ゲートと制御ゲート間の容量を如何に大きく確
保するかが重要な問題となっている。

浮遊ゲートと制御ゲート間の容量を大きくするために
は、これらの間のゲート絶縁膜を薄くするか、その誘電
率を大きくするか、または浮遊ゲートと制御ゲートの対
向面積を大きくすることが必要である。しかし、ゲート
絶縁膜を薄くすることは、信頼性上限界がある。ゲート
絶縁膜の誘電率を大きくすることは例えば、シリコン酸
化膜に代ってシリコン窒素膜等を用いることが考えられ
るが、これも主として信頼性上問題があって実用的でな
い。したがって十分な容量を確保するためには、浮遊ゲ
ートと制御ゲートのオーバラップ面積を一定値以上確保
することが必要となる。これは、メモリセルの面積を小
さくしてEEPROMの大容量化を図る上で障害となる。

また、書き込みおよび消去時にはメモリセルに高電圧
を印加するために、素子分離を確実に行うことが必要で
ある。したがって通常のLOCOS法では素子分離領域の面
積が大きくなり、これもEEPROMの大容量化を阻害する原
因となっていた。

（発明が解決しようとする課題） 以上のようにEEPROMにおいて、メモリセル占有面積を
小さくしてしかも、浮遊ゲートと制御ゲート間の容量を
十分大きく確保することが難しくなっているという問題
があった。

本発明は、この様な問題を解決した、高い書き込み，
消去の効率を持つ大容量化EEPROMを提供することを目的
とする。

［発明の構成］ （課題を解決するための手段） 本発明に係るEEPROMは、半導体基板に格子縞状の溝に
より分離されてマトリクス配列された複数の柱状半導体
層の側壁を利用してメモリ・トランジスタが構成され
る。すなわちメモリ・トランジスタは、各柱状半導体層
の上面に形成されたドレイン拡散層、前記溝底部に形成
された共通ソース拡散層、および各柱状半導体層の側壁
部の周囲全体を取り囲む電荷蓄積層と制御ゲートをもっ
て構成され、制御ゲートが一方向の複数の柱状半導体層
について連続的に配設されて制御ゲート線となる。また
制御ゲート線と交差する方向の複数のメモリ・トランジ
スタのドレイン拡散層に接続されたビット線が設けられ
る。

本発明に係るEEPROMはまた、上述したメモリ・トラン
ジスタの電荷蓄積層と制御ゲートが柱状半導体層の下部
に形成され、これに重ねて、柱状半導体層の上部にその
周囲の少くとも一部を取り囲むようにゲート電極が形成
された選択ゲート・トランジスタが設けられる。

（作用） 本発明によるEEPROMのメモリセルは、柱状半導体層の
側壁を利用して、柱状半導体層を取り囲んで形成された
電荷蓄積層および制御ゲートを有するから、小さい占有
面積で電荷蓄積層と制御ゲートの間の容量を十分大きく
確保するこどかできる。また各メモリセルのビット線に
繋がるドレイン拡散層は、それぞれ柱状半導体層の上面
に形成され、溝によって電気的に完全に分離されてい
る。さらに素子分離領域が小さくでき、メモリセルサイ
ズが小さくなる。したがって、優れた書き込み，消去効
率を持つメモリセルを集積した大容量化EEPROMを得るこ
とができる。

（実施例） 以下、本発明の実施例を図面を参照して説明する。

第１図は一実施例のEEPROMのメモリセルアレイを示す
平面図であり、第２図（ａ）（ｂ）はそれぞれ第１図の
Ａ−Ａ′およびＢ−Ｂ′断面図である。この実施例で
は、ｐ型シリコン基板１を用い、この上に格子縞状の溝
３により分離された複数の柱状p^-型シリコン層２がマト
リクス配列され、これら各柱状シリコン層２がそれぞれ
メモリセル領域となっている。すなわち溝３の底部に所
定厚みの酸化膜４が埋込み形成され、柱状シリコン層２
の周囲を取り囲むように、側壁にトンネル酸化膜５を介
して浮遊ゲート６が形成され、さらにその外側に層間絶
縁膜７を介して制御ゲート８が形成されている。制御ゲ
ート８は、第１図および第２図（ｂ）に示すように、一
方向の複数のメモリセルについて連続的に配設されて、
制御ゲート線すなわちワード線WL（WL1,WL2,…）となっ
ている。溝３の底部には、メモリセルの共通ソース拡散
層９が形成され、各柱状シリコン層２の上面には各メモ
リセル毎のドレイン拡散層10が形成されている。このよ
うに形成されたメモリセルの基板上はCVD酸化膜11によ
り覆われ、これにコンタクト孔が開けられて、ワード線
WLと交差する方向のメモリセルのドレイン拡散層10を共
通接続するビット線BL（BL1,BL2,…）となるAl配線12が
配設されている。制御ゲート線のパターニングの際に、
セルアレイの端部の柱状シリコン層位置にPEPによるマ
スクを形成しておいてにその表面に制御ゲート線と連続
する多結晶シリコン膜からなるコンタクト部14を残し、
ここにビット線BLと同時に形成されるAl膜によってワー
ド線となるAl配線13をコンタクトさせている。

この様な構造を得るための具体的な製造工程例を、第
３図（ａ）〜（ｅ）を参照して説明する。第３図（ａ）
〜（ｅ）は、第１図（ａ）に対応する断面での工程図で
ある。高不純物濃度のｐ型シリコン基板１に低不純物濃
度のp^-型シリコン層２をエピタキシャル成長させ、その
表面にマスク層21を堆積し、公知のPEP工程によりフォ
トレジスト・パターン22を形成して、これを用いてマス
ク層21をエッチングする（第３図（ａ））。そしてマス
ク層21を用いて、反応性イオンエッチング法によりシリ
コン層２をエッチングして、基板１に達する深さの格子
縞状の溝３を形成する。これにより、シリコン層２は、
柱状をなして複数の島に分離される。その後CVD法によ
りシリコン酸化膜23を堆積し、これを異方性エッチング
により各柱状シリコン層２の側壁に残す。そしてｎ型不
純物をイオン注入によって、各柱状シリコン層２の上面
にそれぞれドレイン拡散層10を形成し、溝底部には共通
ソース拡散層９を形成する（第３図（ｂ））。

その後、等方性エッチングにより各柱状シリコン層２
の周囲のに酸化膜23をエッチング除去した後、必要に応
じて斜めイオン注入を利用して各シリコン層２の側壁に
チャネルイオン注入を行う。チャネルイオン注入に代っ
て、CVDによりボロンを含む酸化膜を堆積し、その酸化
膜からのボロン拡散を利用してもよい。そしてCVDシリ
コン酸化膜４を堆積し、これを等方性エッチングにより
エッチングして、溝３の底部に所定厚み埋め込む。その
後、熱酸化によって各シリコン層２の周囲に例えば100
Å程度のトンネル酸化膜５を形成した後、第１層多結晶
シリコン膜を堆積する。この第１層多結晶シリコン膜を
異方性エッチングによりエッチングして、各シリコン層
２の側壁にのみ残して浮遊ゲート６を形成する（第３図
（ｃ））。

次に各柱状シリコン層２の周囲に形成された浮遊ゲー
ト６の表面に層間絶縁膜７を形成する。この層間絶縁膜
７はたとえば、ONO膜とする。具体的には浮遊ゲート６
の表面を所定厚み酸化した後、プラズマCVDによりシリ
コン窒化膜を堆積してその表面を熱酸化することによ
り、ONO膜を形成する。そして第２層多結晶シリコン膜
を堆積して異方性エッチングによりエッチングすること
により、制御ゲート８を形成する（第３図（ｄ））。こ
のとき制御ゲート８は、柱状シリコン層２の間隔を、第
１図の縦方向について予め所定の値以下に設定しておく
ことによって、マスク工程を用いることなく、その方向
に連続する制御ゲート線として形成される。制御ゲート
線の一端部には、マスクを用いて柱状シリコン層上にAl
配線とのコンタクト部14として多結晶シリコン膜を残し
ておく。

最後に全面にCVD酸化膜11を堆積し、必要なら平坦化
処理を行った後、これにコンタクト孔を開けて、各メモ
リセルのドレイン拡散層10に接続されるビット線12、お
よび制御ゲート線に接続されるワード線となるAl配線1
2,13を形成する（第３図（ｅ））。

この実施例によるEEPROMの動作を簡単に説明する。選
択ワード線および選択ビット線に正電位を与えることに
より、選択されたメモリセルでチャネル電流が流れ、ド
レイン近傍で生成されたホットエレクトロンが浮遊ゲー
トに注入される。これにより、そのメモリセルのしきい
値は正方向に移動する。これが例えばデータ書き込みで
ある。データ消去は、選択ワード線を0Vとし、選択ビッ
ト線に正電位を与えて、浮遊ゲートの電子を基板側にFN
トンネリングにより引き抜く。これにより、メモリセル
のしきい値は負方向に移動する。データ読出しは、ワー
ド線に所定の読出し電位を与えてセル電流が流れるか否
かにより、“0",“1"を判別する。

データ書き込みと消去の双方に、FNトンネリングを利
用することも可能である。この場合書込みは、選択ワー
ド線に正電位を与え、選択ビット線に0Vを与えて、選択
されたメモリセルで基板側から浮遊ゲートに電子をFNト
ンネリングにより注入する。

この実施例によれば、格子縞状の溝底部を分離領域と
して、柱状シリコン層が配列され、この柱状シリコン層
の周囲を取り囲むように形成された浮遊ゲートを持つメ
モリセルが構成されるから、メモリセルの占有面積が小
さい、高集積化EEPROMが得られる。しかも、メモリセル
占有面積が小さいにも拘らず、浮遊ゲートと制御ゲート
間の容量は十分大きく確保することができる。

なお実施例では、マスクを用いることなく各メモリセ
ルの制御ゲートを一方向について連続するように形成し
た。これは、柱状シリコン層の配置が対称的でない場合
に初めて可能である。すなわち、ワード線方向の柱状シ
リコン層の隣接間隔を、ビット線方向にそれより小さく
することにより、ビット線方向には分離され、ワード線
方向に繋がる制御ゲート線がマスクなしで自動的に得ら
れる。これに対して例えば、柱状シリコン層の配置を対
称的にした場合には、PEP工程を必要とする。具体的に
説明すれば、第２層多結晶シリコン膜を厚く堆積して、
PEP工程を経て、制御ゲート線として連続させるべき部
分にこれを残すように選択エッチングする。ついで第３
層多結晶シリコン膜を堆積して、実施例で説明したと同
様に側壁残しのエッチングを行う。柱状シリコン層の配
置が対称的でない場合にも、その配置の間隔によっては
実施例のように自動的に連続する制御ゲート線が形成で
きないこともある。この様な場合にも、上述のようなマ
スク工程を用いることにより、一方向に連続する制御ゲ
ート線を形成すればよい。

また実施例では、浮遊ゲート構造のメモリセルを用い
たが、電荷蓄積層は必ずしも浮遊ゲート構造である必要
はなく、電荷蓄積層を多層絶縁膜へのトラップにより実
現している例えばMNOS構造の場合にも本発明は有効であ
る。

第４図はその様なMNOS構造のメモリセルを用いた場合
の実施例の第２図（ａ）に対応する断面図である。第２
図と対応する部分には同じ符号を付して詳細な説明は省
略する。電荷蓄積層となる積層絶縁膜24は、トンネル酸
化膜とシリコン窒化膜の積層構造、またはその窒化膜表
面にさらに酸化膜を形成した構造とする。

第１図では、柱状シリコン層２が円柱状である場合、
すなわち上面が円形である場合を示している。この柱状
シリコン層の外形は円柱状でなくてもよい。例えば第５
図に示すように、四角形パターンで柱状シリコン層を形
成してもよい。ただし、柱状シリコン層の大きさが加工
限界近くまで小さい場合には、設計パターンが四角形で
あっても、コーナーに丸みがつく結果、実質的に第１図
と同様のものとなる。

ところで、上記実施例のような１トランジスタ/1セル
構成では、メモリ・トランジスタが過消去の状態すなわ
ち、読出し電位が0Vであってしきい値が負の状態になる
と、非選択でもセル電流が流れることになり、不都合で
ある。これを確実に防止するためには、メモリ・トラン
ジスタのほかに選択ゲート・トランジスタを用いること
が望ましい。以下にその様な実施例を説明する。

第６図はそのような実施例のEEPROMの平面図であり、
第７図（ａ）（ｂ）はそれぞれ第６図のＡ−Ａ′,B−
Ｂ′断面図である。これらの図で先の実施例と対応する
部分には先の実施例と同一符号を付して詳細な説明は省
略する。なお第６図の平面図に於いては、選択ゲート・
トランジスタのゲート電極が連続して形成される選択ゲ
ート線は、複雑になるので示していない。

先の実施例と同様に柱状シリコン層２が溝３により分
離されて配列形成され、各シリコン層２の上面にドレイ
ン拡散層10が形成され、溝３の底部に共通ソース拡散層
９が形成される。メモリセルはこの様な柱状シリコン層
２の下部に、先の実施例と同様に、トンネル酸化膜５を
介して浮遊ゲート６が形成され、さらに層間絶縁膜７を
介して制御ゲート８が形成されて、メモリ・トランジス
タが構成される。そして柱状シリコン層２の上部には、
メモリ・トランジスタと同様にその周囲を取り囲むよう
に、ゲート酸化膜31を介してゲート電極32が配設されて
選択ゲート・トランジスタが構成されている。このトラ
ンジスタのゲート電極32は、メモリセルの制御ゲート８
と同様に、制御ゲート線と同じ方向には連続して配設さ
れて選択ゲート線となる。この様にメモリ・トランジス
タおよび選択ゲート・トランジスタが、溝の内部に重ね
られた状態で埋込み形成される。制御ゲート線は、その
一端部を先の実施例と同様にシリコン層表面にコンタク
ト部14として残し、選択ゲート線も制御ゲートと逆の端
部のシリコン層にコンタクト部15を残して、これらにそ
れぞれワード線WLおよび制御ゲート線CGとなるAl配線1
3,16をコンタクトさせている。

第８図（ａ）〜（ｇ）はこの実施例のEEPROMの製造工
程を示す第７図（ａ）に対応する断面図である。ｐ型シ
リコン基板１にp^-型シリコン層２をエピタキシャル成長
させたウェハを用い、マスクを形成して異方性エッチン
グにより格子縞状の溝３を形成し、各シリコン層２の上
面にドレイン拡散層10,溝底部に共通ソース拡散層９を
形成するまでは、先の実施例と同様である（第８図
（ａ）（ｂ））。その後トンネル酸化膜５を形成した
後、第１層多結晶シリコン膜を堆積し、これを異方性エ
ッチングによりエッチングして柱状シリコン層２の下部
側壁に残して、シリコン層２を取り囲む形の浮遊ゲート
５を形成する（第８図（ｃ））。ついで先の実施例と同
様に層間絶縁膜６を形成した後、第２層多結晶シリコン
膜を堆積し、これを異方性エッチングによりエッチング
して、やはり柱状シリコン層２の下部に制御ゲート８を
形成する（第８図（ｄ））。制御ゲート８は、一方向に
連続して制御ゲート線となる。そして不要な層間絶縁膜
７およびその下のトンネル酸化膜２をエッチング除去し
た後、CVDシリコン酸化膜111を堆積し、これをエッチン
グして溝３の途中まで、すなわちメモリセルの浮遊ゲー
ト７および制御ゲート８が隠れるまで埋め込む（第８図
（ｅ））。その後露出した柱状シリコン層２の上部に熱
酸化により200Å程度のゲート酸化膜31を形成した後、
第３層多結晶シリコン膜を堆積し、これを異方性エッチ
ングによりエッチングしてMOSトランジスタのゲート電
極32を形成する（第８図（ｆ））。このゲート電極32も
制御ゲート線と同じ方向に連続的にパターン形成されて
選択ゲート線となる。選択ゲート線もセルフアラインで
連続的に形成することができるが、メモリセルの制御ゲ
ート８の場合に比べて難しい。なぜなら、メモリ・トラ
ンジスタ部は２層ゲートであるのに対し、選択ゲート・
トランジスタが単層ゲートであるため、隣接セル間のゲ
ート電極間隔が制御ゲート間隔より広いからである。し
たがって確実にゲート電極32を連続させるためには、こ
れを二層多結晶シリコン構造として、最初の多結晶シリ
コン膜についてはマスク工程でゲート電極を繋げる部分
にのみ残し、次の多結晶シリコン膜に対して側壁残しの
技術を利用すれば良い。

なお、制御ゲート線および選択ゲート線はそれぞれ異
なる端部において、柱状シリコン層上面にコンタクト部
14,15が形成されるように、多結晶シリコン膜エッチン
グに際してマスクを形成しておく。

最後にCVDシリコン酸化膜112を堆積して、コンタクト
孔を開けて、Alの蒸着，パターニングにより、ピッチ線
BLとなるAl配線12,制御ゲート線CGとなるAl配線13およ
び、ワード線WLとなるAl配線16を同時に形成する（第８
図（ｇ））。

第９図（ａ）は、この実施例のEEPROMの１メモリセル
の要部断面構造を平面構造に置き換えて示し、同図
（ｂ）は同じく等価回路を示している。

第９図を用いてこの実施例のEEPROMの動作を簡単に説
明すれば、次の通りである。まず書込みにホットキャリ
ア注入を利用する場合の書込みは、選択ワード線WLに十
分高い正電位を与え、選択制御ゲート線CGおよび選択ビ
ット線BLに所定の正電位を与える。これにより選択ゲー
ト・トランジスタQsを介して正電位をメモリ・トランジ
スタQcのドレインに伝達して、メモリ・トランジスタQc
でチャネル電流を流して、ホットキャリア注入を行う。
消去は、選択制御ゲートCGを0Vとし、ワード線WLおよび
ビット線BLに高い正電位を与えて、ドレイン側に浮遊ゲ
ートの電子を放出させる。一括消去の場合には、共通ソ
ースに高い正電位を与えれてソース側に電子を放出させ
ることもできる。読出し動作は、ワード線WLにより選択
ゲート・トランジスタQsを開き、制御ゲート線CGの読出
し電位を与えて、電流の有無により“0",“1"判別を行
う。

電子注入にFNトンネリングを利用する場合には、選択
制御ゲート線CGおよび選択ワード線WLに高い正電位を与
え、選択ビット線BLを0Vとして、基板から浮遊ゲートに
電子を注入する。

この実施例によれば、選択ゲート・トランジスタがあ
るため、過消去状態になっても誤動作しないEEPROMが得
られる。

ところでこの実施例では、第９図（ａ）に示したよう
に、選択ゲート・トランジスタQsとメモリ・トランジス
タQcの間には拡散層がない。これは、柱状シリコン層の
側面に選択的に拡散層を形成することが困難だからであ
る。したがって、第７図（ａ）（ｂ）の構造において、
メモリ・トランジスタのゲート部と選択ゲート・トラン
ジスタのゲート部の間の分離酸化膜はできるだけ薄いこ
とが望ましい。特に、ホットエレクトロン注入を利用す
る場合には、メモリ・トランジスタのドレイン部に十分
な“H"レベル電位を伝達するために、この分離酸化膜厚
が300〜400Å程度であることが必要になる。この様な微
小間隔は、先の製造工程で説明したCVDによる酸化膜埋
込みのみでは実際上は困難である。したがってCVD酸化
膜埋込みは浮遊ゲート６および制御ゲート８が露出する
状態とし、選択ゲート・トランジスタ用のゲート酸化の
工程で同時に浮遊ゲート６および制御ゲート８の露出部
に薄い酸化膜を形成する方法が望ましい。

第10図は上記実施例におけるメモリ・トランジスタ
を、第４図の実施例と同様のMNOS構造とした実施例であ
る。

第11図は、上記実施例において、メモリ・トランジス
タと選択ゲート・トランジスタを逆にした実施例すなわ
ち、柱状シリコン層２の下部に選択ゲート・トランジス
タを形成し、上部にメモリ・トランジスタを形成した実
施例の第７図（ａ）に対応する断面図である。共通ソー
ス側に選択ゲート・トランジスタを設けるこの構造は、
書き込み方式としてホットエレクトロン注入方式が用い
る場合に採用することができる。

第12図は、一つの柱状シリコン層にNAND型メモリセル
を構成した実施例である。先の実施例と対応する部分に
は先の実施例と同一符号を付して詳細な説明は省略す
る。この実施例では、柱状シリコン層２の最下部に選択
ゲート・トランジスタQs1を形成し、その上に３個のメ
モリ・トランジスタQc1,Qc2,Q3cを重ね、更にその上に
選択ゲート・トランジスタQs2を形成している。この構
造は基本的に先に説明した製造工程を繰り返すことによ
り得られる。

第13図（ａ）（ｂ）はそれぞれ先の実施例の第７図
（ａ）（ｂ）に対応する断面図である。この実施例で
は、メモリ・トランジスタの制御ゲート８と選択ゲート
・トランジスタのゲート電極32とを連続的に一体的に形
成している。

第14図（ａ）〜（ｅ）はこの実施例の製造工程断面図
である。先の実施例と同様のウェハにマスクを用いて溝
３をエッチング形成し、ソース拡散層９およびドレイン
拡散層10を形成した後、トンネル酸化膜５を形成し、柱
状シリコン層２の下部に浮遊ゲート６を形成するまでの
工程は、先の実施例と変わらない（第14図（ａ）〜
（ｃ））。その後、浮遊ゲート６上の層間絶縁膜７と選
択ゲート・トランジスタ部のゲート酸化膜31を同時に例
えば熱酸化によって形成し、第２層多結晶シリコン膜の
堆積と異方性エッチングによって、制御ゲート８部とゲ
ート電極32部を連続的に形成する（第14図（ｄ））。そ
してCVD酸化膜11によって全面を覆い、これにコンタク
ト孔を開けてAl配線12を形成する（第14図（ｅ））。

第15図は、この実施例のメモリセルの要部断面構造
を、第８図（ａ）に対応させて示したものである。

この実施例によるEEPROMの動作も先の実施例と基本的
には同様である。ただし、メモリ・トランジスタの制御
ゲートと選択ゲート・トランジスタのゲート電極が共通
であるから、消去動作は、共通ソースＳに正電位を与
え、ワード線WL（すなわち制御ゲート線CG）を0Vとし
て、浮遊ゲートの電子をソース拡散層側に放出させるこ
とで行われる。

この実施例によっても、先の実施例と同様の効果が得
られる。

第13図および第14図で説明した実施例においても、メ
モリ・トランジスタとして浮遊ゲート構造に代り、MNOS
構造を用いることができることはいうまでもない。

［発明の効果］ 以上述べたように本発明によれば、格子縞状溝によっ
て分離された柱状半導体層の側壁を利用して、電荷蓄積
層と制御ゲートを持つメモリ・トランジスタを用いたメ
モリセルを構成することにより、制御ゲートと電荷蓄積
層間の容量を十分大きく確保してしかもメモリセル占有
面積を小さくして高集積化を図ったEEPROMを得ることが
できる。

【図面の簡単な説明】

第１図は本発明の一実施例のEEPROMの平面図、 第２図（ａ）（ｂ）は第１図のＡ−Ａ′およびＢ−Ｂ′
断面図、 第３図（ａ）〜（ｅ）は製造工程を示す断面図、 第４図はMNOS構造を用いた実施例のEEPROMを示す断面
図、 第５図は他の実施例のEEPROMを示す平面図、 第６図はさらに他の実施例のEEPROMを示す平面図、 第７図（ａ）（ｂ）は第６図のＡ−Ａ′およびＢ−Ｂ′
断面図、 第８図（ａ）〜（ｇ）はその製造工程を示す断面図、 第９図（ａ）（ｂ）は平面構造に置き換えて示す断面図
と等価回路図、 第10図はMNOS構造を用いた実施例のEEPROMを示す断面
図、 第11図はメモリ・トランジスタと選択ゲート・トランジ
スタの配置を逆にした実施例のEEPROMを示す断面図、 第12図はNAND構造とした実施例のEEPROMを示す断面図、 第13図（ａ）（ｂ）はさらに他の実施例のEEPROMを第７
図（ａ）（ｂ）に対応させて示す断面図、 第14図（ａ）〜（ｅ）はその製造工程を示す断面図、 第15図は平面構造に置き換えて示す断面図である。 １……ｐ型シリコン基板、２……p^-型シリコン層、３…
…格子縞状溝、４……シリコン酸化膜、５……トンネル
酸化膜、６……浮遊ゲート、７……層間絶縁膜、８……
制御ゲート、９……共通ソース拡散層、10……ドレイン
拡散層、11……CVD酸化膜、12……Al配線（ビット
線）、13……Al配線（ワード線）、14,15……コンタク
ト部、31……ゲート酸化膜、32……ゲート電極、24……
積層絶縁膜。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板と、 この半導体基板上に格子縞状の溝により分離されてマト
   リクス配列された複数の柱状半導体層と、 各柱状半導体層の上面に形成されたドレイン拡散層、前
   記溝底部に形成された共通ソース拡散層、および各柱状
   半導体層の側壁部の周囲全体を取り囲む電荷蓄積層と制
   御ゲートを有し、制御ゲートが一方向の複数の柱状半導
   体層について連続的に配設されて制御ゲート線となる電
   気的書き替え可能な複数のメモリセルと、 前記制御ゲート線と交差する方向の複数のメモリセルの
   ドレイン拡散層に接続されたビット線と、 を備えたことを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】半導体基板と、 この半導体基板上に格子縞状の溝により分離されてマト
   リクス配列された複数の柱状半導体層と、 前記溝底部に形成された共通ソース拡散層と、 各柱状半導体層の下部の周囲の少くとも一部を取り囲む
   電荷蓄積層と制御ゲートを有し、その制御ゲートが一方
   向の複数の柱状半導体層について連続的に配設されて制
   御ゲート線となる電気的書き替え可能な複数のメモリ・
   トランジスタと、 各柱状半導体層の上面に形成されたドレイン拡散層と、
   各柱状半導体層上部の周囲の少くとも一部を取り囲むゲ
   ート電極とを有し、そのゲート電極が前記制御ゲート線
   と同じ方向に連続的に配設されてワード線となる複数の
   選択ゲート・トランジスタと、 前記制御ゲート線およびワード線と交差する方向の複数
   の選択ゲート・トランジスタのドレイン拡散層に接続さ
   れたビット線と、 を備えたことを特徴とする不揮発性半導体記憶装置。
3. 【請求項３】半導体基板と、 この半導体基板上に格子縞状の溝により分離されてマト
   リクス配列された複数の柱状半導体層と、 前記溝底部に形成された共通ソース拡散層と、 各柱状半導体層の下部の周囲の少くとも一部を取り囲む
   電荷蓄積層と制御ゲートを有し、その制御ゲートが一方
   向の複数の柱状半導体層について連続的に配設された電
   気的書き替え可能な複数のメモリ・トランジスタと、 各柱状半導体層の上面に形成されたドレイン拡散層と、
   各柱状半導体層上部の周囲の少くとも一部を取り囲むよ
   うに前記制御ゲートと連続的に形成されたゲート電極と
   を有し、そのゲート電極が一方向の複数の柱状半導体層
   について連続的に配設されてワード線となる複数の選択
   ゲート・トランジスタと、 前記ワード線と交差する方向の複数の選択ゲート・トラ
   ンジスタのドレイン拡散層に接続されたビット線と、 を備えたことを特徴とする不揮発性半導体記憶装置。