KR20190022320A - Nor형 플래시 메모리 - Google Patents

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Abstract

[과제] 소비 전력을 저감한 3차원 구조의 메모리 셀을 포함하는 NOR형 플래시 메모리를 제공한다.
[해결 수단] 본 발명의 플래시 메모리는, 실리콘 기판의 표면으로부터 수직 방향으로 연재하고 또한 활성 영역을 포함하는 복수의 주상부와, 각 주상부의 측부를 둘러싸도록 형성된 전하 축적부와, 행 방향의 전하 축적부(130A)의 측부를 둘러싸도록 형성된 컨트롤 게이트와, 행 방향의 전하 축적부(130B)의 측부를 둘러싸도록 형성된 셀렉트 게이트를 포함한다. 주상부의 일방의 단부가 컨택트 홀을 통해 비트 라인에 전기적으로 접속되고, 주상부의 다른 일방의 단부가 실리콘 기판의 표면에 형성된 전도 영역에 전기적으로 접속된다.

Description

NOR형 플래시 메모리{NOR FLASH MEMORY}
본 발명은 NOR형 플래시 메모리에 관한 것으로, 특히 메모리 셀의 3차원 구조에 관한 것이다.
NOR형 플래시 메모리에서는, 그 집적도의 향상을 도모하기 위해, 가상 접지 방식이나 다전압 레벨 방식을 채용하고 있다. 전형적인 가상 접지 방식에서는, 메모리 셀의 소스/드레인이 행 방향으로 인접하는 메모리 셀의 소스/드레인과 공통이며, 공통의 소스 및 드레인이 비트 라인에 전기적으로 접속된다. 독출(讀出)을 수행할 때, 선택된 메모리 셀의 소스가 접지 전위에, 드레인이 독출 전압에 인가되고, 인접하는 메모리 셀의 소스/드레인이 플로팅 상태로 된다(특허문헌 1, 2).
다전압 레벨 방식에서는, 플로팅 게이트 또는 전하를 트랩하는 전하 축적 영역으로의 전하를 제어함으로써 메모리 셀에 복수의 임계치를 설정한다. 특허문헌 3은 전하 트랩형 다전압 레벨 메모리로서 미러 비트 타입의 플래시 메모리를 개시하였다. 이 플래시 메모리는, 실리콘 기판 표면과 게이트 전극과의 사이에, 산화막-질화막-산화막의 ONO을 형성하고, 산화막과 질화막과의 계면에 전하를 포획하다. 소스/드레인에 인가하는 전압을 바꿔 넣음으로써,
질화막(전하 축적층)의 소스 측, 드레인 측에 각각 전하를 보지(保持)시키고, 하나의 메모리 셀에 2비트의 정보를 기억한다. 또한, 게이트 전극의 양단 근방에 분리된 ONO 막을 형성하고, 전하를 축적하는 영역을 물리적으로 분리하는 구성도 제안되고 있다.
또한, 반도체 디바이스의 고집적화에 따라, 메모리 셀을 3차원 또는 수직 방향으로 스택하는 3차원 NAND 플래시 메모리가 개발되고 있다(예를 들어, 특허문헌 4). 이 플래시 메모리는, 반도체 기판 상에, 그 표면으로부터 수직 방향으로 연장하는 복수의 필러(pillar)를 형성하고, 필러의 측벽을, 예를 들면, 터널 절연층, 전하 축적층 및 블록 절연층을 포함하는 메모리 막이 둘러싸고 있다.
[특허문헌 1] 일본 특개 2003-100092호 공보 [특허문헌 2] 일본 특개 평11-110987호 공보 [특허문헌 3] 일본 특개 2009-283740호 공보 [특허문헌 4] 일본 특개 2016-58494호 공보
NOR형 플래시 메모리에서도, 높은 동작 전류와 집적 밀도가 요구된다. 메모리 셀의 채널 길이가 짧아지거나, 또는 디자인 규칙이 작아지면, 소스/드레인 사이의 거리가 짧아지고, 예기치 않은 브레이크 다운에 의해 메모리 셀이 제멋대로 온(On)하여, 읽기 에러나 쓰기 에러 등의 원인이 된다. 또한, 그런 상황에서도, 프로그램이나 소거(消去)의 동작 시간 단축이 요구되고 있다.
본 발명은, 이 같은 기존의 과제를 해결하고, 3차원 구조의 메모리 셀을 포함하는 NOR형 플래시 메모리 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 관한 NOR형 플래시 메모리는 기판과, 상기 기판의 표면으로부터 수직 방향으로 연재(延在)하고 또한 도전성(導電性)의 반도체 재료로 구성되는 주상부(柱狀部)와, 각 주상부의 측부를 둘러싸도록 형성된 전하 축적부와, 각 주상부의 측부를 둘러싸도록 형성된 절연부와, 행 방향의 전하 축적부의 측부를 둘러싸도록 형성된 컨트롤 게이트와, 행 방향의 절연부의 측부를 둘러싸도록 형성된 셀렉트 게이트를 가지고, 상기 주상부의 일방의 단부가 컨택트 홀을 통해 비트 라인에 전기적으로 접속되고, 상기 주상부의 다른 일방의 단부가 상기 기판 측의 기준 전위에 전기적으로 접속되고, 상기 전하 축적부 및 상기 컨트롤 게이트를 포함하는 메모리 셀과, 상기 절연부 및 상기 셀렉트 게이트를 포함하는 선택 트랜지스터가 직렬로 접속된다.
어느 실시 형태에서는 플래시 메모리는, 메모리 셀을 프로그램 하는 수단을 더 포함하고, 상기 프로그램 하는 수단은, 선택 메모리 셀의 컨트롤 게이트에 프로그램 전압을 인가하고, 상기 선택 메모리 셀과 직렬로 접속된 선택 트랜지스터의 셀렉트 게이트에 상기 프로그램 전압 보다 작은 선택 전압을 인가한다. 어느 실시 형태에서는 상기 선택 메모리 셀의 전하 축적부에는, 소스 측으로부터 전자가 주입된다. 어느 실시 형태에서는 플래시 메모리는, 행 어드레스에 근거해 행 방향의 컨트롤 게이트 및 셀렉트 게이트를 선택하는 행 선택 수단과, 열 어드레스에 근거해 열 방향의 비트 라인 및 소스 라인을 선택하는 열 선택 수단을 포함한다. 어느 실시 형태에서는 상기 전하 축적부와 상기 절연부와는, 동일한 구성이다. 어느 실시 형태에서는 상기 전하 축적부 및 절연부는, 제1 산화막(O), 질화막(N) 및 제2 산화막(O)을 포함한다. 어느 실시 형태에서는 상기 기준 전위는, 실리콘 기판 상에 형성된 도전(導電) 영역이다. 어느 실시 형태에서는 메모리 셀의 주변 회로는, 실리콘 기판 상에 형성되고, 메모리 셀은, 상기 전도 영역 상에 형성된다.
본 발명은, 메모리 셀을 3차원 구조로 하여, 2차원적인 스케일링에 의한 제약을 받지 않고 메모리 셀의 활성 영역을 형성할 수 있으며, 메모리 셀의 집적화와 높은 동작 전류를 동시에 실현할 수 있다. 게다가, 메모리 셀과 직렬로 선택 트랜지스터를 형성함으로써, 프로그램 시의 소비 전력을 한층 더 저감시킬 수 있다.
[도 1] 도 1(A)는 본 발명의 실시예에 따른 NOR형 플래시 메모리의 메모리 셀을 구성하는 주상부의 개략 사시도, 도 1(B)는 비트 라인 컨트롤 게이트 및 셀렉트 게이트의 배선층을 모식한 사시도이다.
[도 2] 도 2(A)는 본 발명의 실시예에 따른 메모리 셀의 주상부의 사시도, 도 2(B)는 그 A-A선 단면도이다.
[도 3] NOR형 메모리 셀의 등가 회로도이다.
[도 4] 도 4(A)는 주상부에 1개의 트랜지스터가 형성되는 메모리 셀의 비교 예, 도 4(B)는 그 비교 예의 등가 회로도이다.
[도 5] 본 발명의 실시예에 따른 NOR형 플래시 메모리의 전기적인 개략 구성을 나타낸 블록도이다.
[도 6] 본 발명의 실시예에 따른 메모리 셀의 변형 예를 나타내는 도면이다.
[도 7] 본 발명의 실시예에 따른 NOR형 플래시 메모리의 제조 공정을 설명하는 개략 단면도이다.
[도 8] 본 발명의 실시예에 따른 NOR형 플래시 메모리의 제조 공정을 설명하는 개략 단면도이다.
[도 9] 본 발명의 실시예에 따른 NOR형 플래시 메모리의 제조 공정을 설명하는 개략 단면도이다.
[도 10] 본 발명의 실시예에 따른 NOR형 플래시 메모리의 제조 공정을 설명하는 개략 단면도이다.
본 실시 형태에서는 3차원 구조의 NOR형 플래시 메모리를 예시한다. 또한, 도면은 발명의 설명을 용이하게 하기 위해 그려졌고, 그 각부의 스케일은 실제 디바이스의 스케일과 반드시 일치하지 않는다.
[실시예]
도 1(A)는 본 발명의 실시예에 따른 NOR형 플래시 메모리의 메모리 셀을 구성하는 주상부의 개략을 나타내는 사시도, 도 1(B)는 주상부에 접속되는 비트 라인, 컨트롤 게이트 및 셀렉트 게이트의 배선층을 모식 사시도이다.
본 실시예에 따른 NOR형 플래시 메모리(100)는, 도 1(A)에 도시한 것처럼, 반도체 기판(110)과, 반도체 기판(110)의 표면으로부터 수직 방향(Z방향)으로 연재(延在)하는 복수의 주상부(120)와, 복수의 주상부(120)의 측부를 둘러싸도록 형성된 2개의 전하 축적부(130A, 130B)를 포함한다. 복수의 주상부(120)는, 반도체 기판(110) 상에 2차원 어레이 상(狀)으로 배치되고, 1개의 주상부(120)의 측부에는, 2개의 전하 축적부(130A, 130B)가 이간해 형성된다. X방향으로 복수의 컨트롤 게이트(워드 라인)(140)의 배선층이 형성되고, 컨트롤 게이트(140)의 각 배선은, 행 방향의 각 전하 축적부(130A)에 공통으로 접속된다. 또한, X방향으로 복수의 셀렉트 게이트(150)의 배선층이 형성되고, 셀렉트 게이트(150)의 각 배선은, 행 방향의 각 전하 축적부(130B)에 공통으로 접속된다. 게다가, Y방향에 복수의 비트 라인(160)의 배선층이 형성되고, 비트 라인(160)의 각 배선은, 열 방향의 주상부(120)의 단부(드레인 영역)에 전기적으로 접속된다. 컨트롤 게이트(140) 및 전하 축적부(130A)를 포함하는 트랜지스터는, 메모리 셀 MC를 구성하고, 셀렉트 게이트(150) 및 전하 축적부(130B)를 포함하는 트랜지스터는 스위칭 기능을 가지는 전류 제한용 선택 트랜지스터 ST로서 기능한다.
반도체 기판(110)은, 예를 들면, 실리콘 기판으로 구성되고, 주상부(120)는, 예를 들면, 원주(圓柱) 형상의 실리콘 또는 폴리 실리콘으로 구성된다. 주상부(120)는, 비트 라인과 소스 라인 사이에 배치되고, 로컬 비트 라인을 형성한다. 메모리 셀 및 전류 제한용의 선택 트랜지스터가 n형 MOS 구조를 가진 경우에는, 주상부(120)는, 예를 들어 p형 실리콘 또는 폴리 실리콘으로 구성된다.
도 2(A)는 주상부(120)의 사시도, 도 2(B)는 그 A-A선 단면도이다. 주상부(120)는 예를 들면 직경 D, 수직 방향의 길이가 L인 원통 형상을 가진다. 단, 주상부(120)는 각주(角柱) 형상이어도 무방하다. 주상부(120)의 직경 D는 후술하는 것처럼 버퍼층에 형성되는 개구(開口)의 크기에 의해 결정되고, 길이 L은 버퍼층의 두께에 의해 결정할 수 있다. 주상부(120)의 일방의 단부 S1에는 드레인 영역이 형성되고, 다른 일방의 단부 S2에는 소스 영역이 형성된다. 메모리 셀이 n형 MOS 구조일 때, 드레인 영역 및 소스 영역은 각각 n형이다.
전하 축적부(130A, 130B)는, 주상부(120)의 측부를 띠 형상으로 완전히 둘러싼다. 전하 축적부(130A)의 수직 방향의 길이는 L1이고(L1 ＜ L), 전하 축적부(130B)의 수직 방향의 길이는 L2이다(L2 ＜ L). 길이 L1과 L2는 동일해도 무방하고 혹은 달라도 무방하다. 또한, 하나의 예에서는 전하 축적부(130A)와 전하 축적부(130B)와의 사이에는 간격이 형성되어 있다.
전하 축적부(130A)는 거기에 전하를 축적하기 위한 층 또는 계면을 포함한다. 전하 축적부(130A)는 컨트롤 게이트(140)와 주상부(120)와의 사이에 높은 용량 결합을 제공하도록, 비교적 유전율(誘電率)이 높은 물질을 포함하는 것이 바람직하다. 예를 들어, 전하 축적부(130A)는 내측부터 순서대로, 산화막(O)(132), 질화막(N)(134) 및 산화막(O)(136)을 포함하고, ONO 박막의 계면에 전하를 트랩한다.
전하 축적부(130B)는, 바람직하게는, 전하 축적부(130A)와 같은 구성이며, 이에 따라, 전하 축적부(130A, 130B)의 제조가 용이해진다. 물론 메모리 셀에 직렬로 접속된 선택 트랜지스터는, 전류 제한용 트랜지스터로서 스위칭 기능을 가지면 좋기 때문에, 반드시 전하 축적부(130B) 같은 전하 축적을 필요로 하지 않으며, SiO2 같은 절연막이어도 무방하다.
도 1(B)와 같이, 주상부(120)의 전하 축적부(130A)를 둘러싸도록 컨트롤 게이트(140)가 X방향으로 연재(延在)하고, 전하 축적부(130B)를 둘러싸도록 셀렉트 게이트(150)가 X방향으로 연재한다. 열 방향의 주상부(120)의 단부 S1의 각 드레인 영역은, 비트 라인(160)에 공통으로 전기적으로 접속되고, 주상부(120)의 다른 일방의 단부 S2의 각 소스 영역은, 기준 전위를 공급하는 기판(110)에 전기적으로 접속된다.
도 3에, 본 실시예의 메모리 셀의 등가 회로도를 제시한다. 메모리 셀 MC와 선택 트랜지스터 ST와는 직렬로 접속되고, 메모리 셀 MC의 드레인 영역이 비트 라인 BL에 전기적으로 접속되고, 선택 트랜지스터 ST의 소스 영역이 소스 라인 SL에 전기적으로 접속된다. 메모리 셀 MC의 소스 영역과 선택 트랜지스터 ST의 드레인 영역과는 공통이며, 노드 N은, 메모리 셀 MC와 선택 트랜지스터 ST의 소스 영역/드레인 영역이다. 비트 라인 BL과 소스 라인 SL 사이에 형성된 주상부(120)는, 메모리 셀 MC와 선택 트랜지스터 ST의 직류 경로를 제공한다.
컨트롤 게이트(140)에 전압이 인가되었을 때, 전하 축적부(130A)를 통해 주상부(120)에 전계(電界)가 인가된다. 전하 축적부(130A)에 전자가 축적되어 있지 않으면, 전자가 축적되어 있을 때 보다 큰 전계가 주상부에 작용한다. 컨트롤 게이트(140)에 인가된 전압이 임계치 이상이면, 주상부(120)의 표면에 반전층이 형성되고, 메모리 셀 MC가 도통(道通) 상태가 된다. 인가된 전압이 임계치 미만이면, 주상부(120)의 표면에 반전층이 형성되지 않으며, 메모리 셀 MC는 비도통(非道通) 상태가 된다. 전하 축적부(130A)에 전자가 축적되어 있으면, 메모리 셀 MC의 임계치는 높아지고, 전자가 축적되어 있지 않으면 임계치는 낮아진다.
셀렉트 게이트(150)에 전압이 인가되었을 때, 전하 축적부(130B)를 통해 주상부(120)에 전계가 인가된다. 전하 축적부(130B)는, 전하 축적부(130A)와 마찬가지로 전자를 축적하는 것이 가능한 구성이지만, 전하 축적부(130B)에는, 사실상 전자는 축적되지 않거나, 설사 축적된다고 해도 미미하다. 그 때문에 선택 트랜지스터 ST의 임계치는, 소폭 증가하는 정도이다. 셀렉트 게이트(150)에 임계치 이상의 전압이 인가되면, 주상부(120)의 표면에 반전층이 형성되고, 선택 트랜지스터 ST가 도통 상태가 되고, 인가되는 전압이 임계치 미만이면 선택 트랜지스터 ST는 비도통 상태이다.
원통 형상의 주상부(120)의 외주를 띠 형상의 전하 축적부(130A, 130B)가 둘러싸도록 구성됨으로써, 컨트롤 게이트(140), 셀렉트 게이트(150)로부터 주상부(120)의 외주에 균일하게 전계가 작용하고, 주상부(120)의 외주에 환(環) 형상의 반전층을 형성할 수 있다. 선택 트랜지스터 ST가 도통 상태일 때, 노드 N이 소스 라인 SL에 전기적으로 결합되고, 이때 노드 N의 전위는, 소스 라인 SL의 전위와 같거나 그보다 약간 높은 전위이다. 메모리 셀 MC 및 선택 트랜지스터 ST가 도통 상태에 있을 때 비트 라인 BL과 소스 라인 SL과의 사이에 전류 경로가 형성된다.
예를 들어, nMOS 구조의 메모리 셀 MC를 프로그램 할 때, 선택 비트 라인 BL에는, 어느 양(正)의 전압이 공급되고, 선택 소스 라인 SL에는, 예를 들어 GND 전압이 공급되고, 선택 워드 라인 WL(컨트롤 게이트(140))에는, 양(正)의 프로그램 전압 Vpgm이 공급되고, 셀렉트 게이트(150)에는, 양(正)의 선택 전압 Vsel이 공급된다. 프로그램 전압 Vpgm은 선택 전압 Vsel 보다 크고, 프로그램 전압 Vpgm은 예를 들면 8V, 선택 전압 Vsel은 예를 들면 3V이다. 또한, 선택 비트 라인 BL의 어느 양(正)의 전압은, 예를 들면 5V이다.
선택 메모리 셀 MC가 프로그램 전압 Vpgm에 의해 도전 상태가 되고, 선택 메모리 셀 MC와 직렬로 접속된 선택 트랜지스터 ST가 선택 전압 Vsel에 의해 도전 상태가 되면, 선택 비트 라인 BL로부터 선택 소스 라인 SL로 전류가 흐른다. 이때 선택 트랜지스터 ST는, 프로그램 전압 Vpgm 보다 작은 선택 전압 Vsel에 의해 도전되기 때문에, 선택 메모리 셀 MC를 흐르는 전류 보다 작은 전류 만 흐르게 할 수 있다. 즉, 선택 트랜지스터 ST는, 선택 메모리 셀 MC로부터 공급된 전류가 소스 라인 SL에 흐르는 것을 제한한다. 이로써 선택 메모리 셀 MC의 소스 영역인 노드 N에 많은 전자가 발생된다. 노드 N의 전위는, 대략 GND 전위 수준이며, 노드 N에서 발생된 전자는, 선택 메모리 셀 MC의 드레인과의 전위 차에 따른 선택 메모리 셀 MC의 소스 영역 측(노드 N측)의 전하 축적부(130A)에 주입된다. 이에 따라, 예를 들면, 선택 메모리 셀 MC에는 데이터「0」이 프로그램 된다.
선택 메모리 셀 MC의 독출 동작에서는, 선택 워드 라인 WL에 독출 전압 Vread이 인가되고, 선택 메모리 셀 MC와 직렬로 접속된 선택 트랜지스터 ST의 셀렉트 게이트(150)에 선택 전압 Vsel이 인가된다. 독출 전압 Vread는, 선택 전압 Vsel과 같은 크기이며, 예를 들어 3V이다. 선택 비트 라인 BL에는 어느 양의 전압(예를 들어 5V)이 공급되고, 선택 소스 라인 SL에는 예를 들어 GND 전압이 공급된다. 선택 메모리 셀 MC에 전자가 축적된 경우에는(데이터「0」이 기억되어 있는 경우), 선택 트랜지스터 ST는 도통 상태이지만, 선택 메모리 셀 MC가 비도통 상태이기 때문에, 선택 비트 라인 BL의 전위는 변화하지 않는다. 선택 메모리 셀 MC에 전자가 축적되어 있지 않은 경우(데이터「1」이 기억되고 있는 경우), 선택 트랜지스터 ST와 선택 메모리 셀 MC가 함께 도통 상태가 되기 때문에, 선택 비트 라인 BL의 전위가 하강하거나, 혹은 선택 비트 라인 BL로부터 선택 소스 라인 SL으로 전류가 흐른다. 선택 비트 라인 BL의 전위 또는 전류는 감지 증폭기(sense amplifier)에 의해 검출된다.
선택 메모리 셀 MC의 소거(消去) 동작에서는, NAND형 플래시 메모리와 마찬가지로, 전하 축적부(130A)에 축적된 전하를 FN 터널링에 의한 채널 영역으로 방출시킨다. 예를 들어, 선택 메모리 셀 MC의 워드 라인 WL에 음(負)의 소거 전압 Vers를 인가하고, 선택 비트 라인 BL, 선택 소스 라인 SL에 양의 전압을 인가하는 것에 의해, 전자가 전하 축적부(130A)를 터널링해서 채널 영역으로 방출된다. 셀렉트 게이트(150)는 플로팅 상태여도 무방하고, 혹은 전하 축적부(130B)에 축적될지 모르는 전자를 방출시키려는 경우에는, 선택 메모리 셀 MC와 마찬가지로, 음의 소거 전압 Vers를 인가하도록 해도 무방하다. 또한, 선택 메모리 셀 MC의 소거는, 선택 비트 라인 및 선택 소스 라인에 접속된 복수의 메모리 셀을 일괄적으로 삭제할 수도 있다.
다음으로, 본 실시예의 메모리 셀의 효과에 대해 설명한다. 도 4는 1개의 주상부에 1개의 트랜지스터가 형성된 3차원 구조의 메모리 셀(비교 예)을 나타내고 있다. 동 도면에 도시된 것처럼, 주상부(10)의 외주를 둘러싸도록 전하 축적부(20)가 형성되고, 전하 축적부(20)에는, 컨트롤 게이트 CG가 접속된다. 선택 메모리 셀에 프로그램 하는 경우에는, 비트 라인 BL에 양의 전압을 인가하고, 소스 라인 SL에 GND 전압을 인가하고, 워드 라인에 양의 프로그램 전압을 인가하고, 선택 메모리 셀을 온(On) 한다. 이에 따라, 드레인으로부터 소스에 전류가 흐르고, 채널에서 발생한 핫 일렉트론(hot electron)이 전하 축적부(20)에 주입된다. 이러한 채널 핫 일렉트론 주입을 실시할 경우에는, 드레인으로부터 소스에 일정 이상의 채널 전류를 흘려야 하지만, 주상부(10)에는, 그 수직 방향의 길이에 따라 전압 강하가 생긴다. 이 때문에, 컨트롤 게이트 CG에는 비교적 높은 프로그램 전압을 인가함으로써, 많은 드레인 전류를 흐르게 하지 않으면 안된다. 그 결과, 프로그램 시의 소비 전력이 커진다.
이에 대해, 본 실시예의 메모리 셀 구조에서는, 1개의 주상부(120)에 2개의 트랜지스터를 직렬로 형성하고, 프로그램 시에, 선택 메모리 셀 MC로부터 공급된 전류를 선택 트랜지스터 ST로 제한함으로써, 선택 메모리 셀의 소스 측에 핫 일렉트론을 발생시키고, 발생시킨 핫 일렉트론을 선택 메모리 셀의 소스 측에서 전하 축적부(130A)로 주입한다. 이 때문에, 채널 핫 일렉트론 주입과 같이 큰 채널 전류를 필요로 하지 않으며, 프로그램 시의 소비 전력을 저감시킬 수 있다. 게다가, 선택 워드 라인에 인가하는 프로그램 전압 Bpgm을 줄이는 것이 가능하게 되어, 인접한 메모리 셀에의 프로그램 디스터브(program disturb)를 억제할 수 있다.
도 5는, 본 실시예의 NOR형 플래시 메모리의 전기적인 개략 구성을 나타낸 블록도이다. 본 실시예의 NOR형 플래시 메모리는, 선택 트랜지스터 ST를 온/오프 시키기 위한 구성을 새롭게 필요로 하지만, 그 이외의 구성은 기존의 NOR형 플래시 메모리와 마찬가지이다.
본 실시예의 플래시 메모리(200)는, 도 3과 같은 선택 트랜지스터 ST가 직렬 접속된 메모리 셀이 m행×n열로 배열된 메모리 셀 어레이(210)와, 외부 입출력 단자 I/O에 접속되어 입출력 데이터를 보지(保持)하는 입출력 버퍼(220)와, 입출력 버퍼(220)에 의해 입력된 어드레스 데이터를 보지(保持)하는 어드레스 버퍼(230)와, 어드레스 버퍼(230)에 의해 보지된 행 어드레스 Ax에 근거해 워드 라인 WL_0, WL_1, …, WL_m 및 셀렉트 게이트 SEL_0, SEL_1, … SEL_m의 선택 및 구동을 실시하는 행 선택·구동 회로(240)와, 어드레스 버퍼(230)에 의해 보지된 열 어드레스 Ay에 근거해 비트 라인 BL_0, BL_1, … BL_n 및 소스 라인 SL_0, SL_1, … SL_n의 선택 및 구동을 실시하는 열 선택·구동 회로(250)와, 독출 동작 등에서 선택 비트 라인의 전위 또는 전압을 감지하는 감지 증폭기(260)와, 입출력 버퍼(220)에 의해 입력된 명령 등에 근거해 각 부를 제어하는 제어부(270)와, 데이터의 독출, 프로그램 및 소거 등을 위해 필요한 다양한 전압(프로그램 전압 Vpgm, 독출 전압 Vread, 소거 전압 Vers 등)을 생성하는 내부 전압 발생 회로(280)를 포함하여 구성된다.
제어부(270)는 외부 입력된 명령어 등에 근거하여 독출 동작, 프로그램 동작, 삭제 동작을 실행할 수 있도록 각 부분을 제어한다. 행 선택·구동 회로(240)는, 행 어드레스 Ax에 근거하여, 예를 들어 p번째의 워드 라인 WL_p를 선택할 때, 동시에 p번째의 셀렉트 게이트 SEL_p를 선택하고, 또한 선택 워드 라인 WL_p를 동작(프로그램 전압 Vpgm, 독출 전압 Vread, 소거 전압 Vers)에 따른 전압으로 구동하고, 선택된 셀렉트 게이트 SEL_p를 선택 전압 Vsel로 구동한다. 이로써 선택 메모리 셀 MC는, 선택 트랜지스터 ST를 통해 선택 소스 라인 SL에 전기적으로 접속된다.
또한, 상기 실시예에서는, 도 1(B)에 도시한 것처럼, 컨트롤 게이트(140) 및 셀렉트 게이트(150)의 배선층이 X방향으로 연재하는 예를 나타냈으나, 이에 한정되지 않으며, 컨트롤 게이트(140)와 셀렉트 게이트(150)와의 배선층이 상이한 방향으로 연재해도 무방하고, 요점은, 메모리 셀 MC가 선택되었을 때, 이에 직렬로 접속된 선택 트랜지스터 ST를 선택할 수 있는 구성이면 무방하다.
또한, 상기 실시예에서는 선택 트랜지스터 ST가 전하 축적부(130B)를 포함하는 예를 나타냈지만, 선택 트랜지스터 ST는 온/오프의 스위칭 기능을 갖추고 있으면 좋고, 반드시 전하 축적 기능을 갖출 필요는 없다. 선택 트랜지스터 ST의 게이트 절연막에 전하 축적부(130B)를 이용한 것은, 메모리 셀의 전하 축적부(130A)와 동일 구성인 편이 제조가 용이하기 때문이다. 그 때문에, 선택 트랜지스터 ST의 게이트 절연막은, 통상의 MOS 트랜지스터와 마찬가지로, 전하 축적 기능을 가지지 않은 SiO2 등의 게이트 산화막이어도 무방하다.
또한, 상기 실시예에서는, 메모리 셀 MC의 전하 축적부(130A)와 선택 트랜지스터 ST의 전하 축적부(130B)를 물리적으로 이간한 구조로 했지만, 이에 한정되지 않으며, 도 6에 도시한 것처럼, 1개의 주상부(120)에 1개의 수직 방향으로 연속하는 전하 축적부(130)를 형성하고, 컨트롤 게이트(140)가 수직 방향의 길이 L1로 전하 축적부(130)와 오버랩 하고, 셀렉트 게이트(150)가 수직 방향의 길이 L2로 전하 축적부(130)와 오버랩 하도록 구성해도 무방하다. 이 경우의 등가 회로 또한 도 3에 도시한 것이 된다.
본 실시예에 따른 메모리 셀의 제조 방법에 대해 도 7 내지 도 10을 참조하여 설명한다. 여기에서는, 도 6에 도시한 것처럼 1개의 연속하는 전하 축적부(130)에 컨트롤 게이트(140)와 셀렉트 게이트(150)가 오버랩 되는 구성을 제조하는 방법을 예시한다. 도 7(A)에 도시한 것처럼, 실리콘 기판(300)이 준비된다. 실리콘 기판(300)은, 반(半) 절연성의 i형, 혹은 p형이다. 실리콘 기판(300)의 표면에 인 또는 비소 등의 불순물을 이온 주입하고, 실리콘 기판(300)의 표면에 n+의 고(高) 불순물층(310)을 형성한다. 이온 주입의 에너지 및 시간은, 고 불순물층(310)의 불순물 농도나 막 두께에 따라 적절히 선택된다. 고 불순물층(310)은, 메모리 셀 어레이 소스 라인 SL을 구성한다.
도 7(B)에 도시한 것처럼, 고 불순물층(310)의 전면에 제1 버퍼층(320)이 형성된다. 제1 버퍼층(320)은 예를 들면 실리콘 산화막(SiO2)이다. 다음으로, 제1 버퍼층(320)의 전면(全面)에 제2 버퍼층(330)이 형성된다. 제2 버퍼층(330)은 예를 들면 실리콘 질화막(SiN)이다. 제1 버퍼층(320), 제2 버퍼층(330)은 예를 들면 CVD에 의해 디파짓(deposit)된다.
다음으로, 도 7(C)에 도시한 것처럼, 제2 버퍼층(330) 위에 마스크층(340)이 형성된다. 마스크층(340)은 예를 들면 포토 레지스트층이며, 마스크층(340)에는 포토리소 공정에 의해 직경 D인 원 형상의 개구(開口)가 형성된다. 다음으로, 마스크층(340)을 에칭용 마스크에 이용하고, 제2 버퍼층(330) 및 제1 버퍼층(320)을 이방성 드라이 에칭한다. 바람직하게는, 제1 버퍼층(320)과 고 불순물층(310)과의 사이에서 선택비(選擇比)가 큰 에칭이 선택된다. 이에 따라 고 불순물층(310)에 도달한 시점에서 에칭을 비교적 용이하게 정지시킬 수 있다. 그 결과, 제2 버퍼층(330) 및 제1 버퍼층(320)에는, 고 불순물층(310)에 이르는, 대략 직경 D의 개구(350)가 형성된다.
다음으로, 마스크층(340)을 제거하고, 도 7(D)에 도시한 것처럼, 개구(350)를 포함하는 제2 버퍼층(330)의 전면(全面)에 CVD 등에 의해 일정한 막 두께의 폴리 실리콘 층(360)이 형성된다. 폴리 실리콘 층(360)은 개구(350) 내를 충전하고, 개구(350) 내에 충전된 폴리 실리콘은, 메모리 셀 로컬 비트 라인 또는 채널 영역을 제공하는 주상부가 된다. 메모리 셀이 n형 MOS 구조인 경우에는, 폴리 실리콘 층(360)은 붕소 등이 도핑된 p형의 폴리 실리콘일 수 있다. 또한, 주상부를 폴리 실리콘 이외로 구성할 수도 있다. 이 경우, 개구(350) 내에 노출된 실리콘 층(고 불순물층(310))을 기점으로 실리콘 층을 에피택셜 성장시킨다. 실리콘 층은, 개구(350) 내를 충전하고, 제2 버퍼층(330)의 전면(全面)을 덮는 막 두께까지 성장된다.
다음으로, 폴리 실리콘 층(360)의 평탄화 처리 또는 에치 백 처리가 실시된다. 평탄화 처리는, 바람직하게는, CMP(Chemical Mechanical Polishing)에 의해 진행되고, 도 8(E)에 도시한 것처럼, 제2 버퍼층(330)이 노출될 때까지 실시된다. 이에 따라 개구(350) 내에 폴리 실리콘으로 구성되는 주상부(120)가 형성된다. 주상부(120)의 축 방향의 길이는, 메모리 셀의 로컬 비트 라인의 길이를 규정한다. 이 때문에, 평탄화 처리는, CMP에 의해 정밀도 좋게 수행되는 것이 바람직하다. 다음으로, 주상부(120)를 포함하는 제2 버퍼층(330)의 전면에 인 또는 비소의 이온 주입이 실시된다. 이 이온 주입에 의해, 주상부(120)의 단부에 n형의 드레인 영역이 형성된다. 이온 주입의 에너지 및 시간 등을 적절히 선택함으로써, 소망하는 드레인 영역의 깊이 및 불순물 농도를 얻을 수 있다. 또한, 이온 주입 이외에도, 예를 들면, n+의 층을 전면(全面)에 형성하고, 고상확산(固相擴散)에 의해 주상부(120)에 드레인 영역을 형성하도록 해도 무방하다.
다음으로, 도 8(F)에 도시한 것처럼, 제2 버퍼층(330)이 제거된다. 바람직하게는, 제2 버퍼층(330)은, 제1 버퍼층(320)에 대해 선택성이 있는 웨트 에칭에 의해 제거된다. 이에 따라, 주상부(120)의 저부(底部) 만이 제1 버퍼층(320)에 의해 포위되고, 그 이외의 주상부(120)의 측부 및 상부가 노출된다. 여기서 유의해야 할 것은, 제1 버퍼층(320)의 두께 또는 제2 버퍼층(330)의 두께를 적절히 선택함으로써, 주상부(120)의 길이 및 노출되는 측부의 범위를 결정할 수 있다는 것이다.
다음으로, 도 8(G)에 도시한 것처럼, 주상부(120)를 포함하는 제1 버퍼층(320)의 전면(全面)에 전하 축적부(370)가 형성된다. 전하 축적부(370)는, 제1 산화막(O)(372), 질화막(N)(374), 제2 산화막(O)(376)의 ONO 구조이며, 각각 일정한 막 두께로 형성된다.
다음으로, 도 9(H)에 도시한 것처럼, 전하 축적부(370)를 덮도록 전면(全面)에 일정한 막 두께로 셀렉트 게이트용의 도전층(380)이 형성된다. 도전층(380)은 예를 들면, 불순물이 도핑된 폴리 실리콘, 혹은 Al, Cu 등의 금속 재료일 수 있다. 또한, 도전층(380)은 폴리 실리콘과 그 위에 형성되는 1개 또는 복수의 금속층을 포함하는 것이어도 무방하다(예를 들면, TiN, W).
다음으로, 도 9(I)에 도시한 것처럼, 전하 축적부(370)가 노출하도록 도전층(380)이 에칭된다. 에칭은, 특별히 한정되지 않지만, 예를 들면, 2단계의 공정으로 실시할 수 있다. 최초로 CMP에 의해 도전층(380)을 일정한 막 두께까지 평탄화하고, 이후에, 전하 축적부(370)에 대해 선택성이 있는 에칭을 이용하여 도전층(380)을 에칭한다. 이로써, 주상부(120)의 정부(頂部)의 전하 축적부(370)가 노출되고, 주상부(120)의 측부를 덮는 띠 형상의 도전층(380)을 얻을 수 있다.
다음으로, 기판 전면(全面)에, 예를 들면 실리콘 산화막 등의 층간 절연막(390)을 일정한 막 두께로 형성한 후, 도 9(J)에 도시한 것처럼 도전층(380) 상에 층간 절연막(390)이 남도록 층간 절연막(390)을 에치 백 하고, 게다가 층간 절연막(390) 및 전하 축적부(370)를 덮도록 컨트롤 게이트용의 도전층(400)이 형성된다. 도전층(400)은, 예를 들면 불순물이 도핑된 폴리 실리콘, 혹은 Al, Cu 등의 금속 재료일 수 있다. 또한, 도전층(380)은 폴리 실리콘과 그 위에 형성되는 1개 또는 복수의 금속층을 포함하는 것이어도 무방하다(예를 들면, TiN, W).
다음으로, 도전층(400)을, 도전층(380)의 에칭과 유사한 방법으로 에칭하고, 도 10(K)에 도시한 것처럼, 주상부(120)의 정부(頂部)를 덮는 전하 축적부(370)가 노출되고, 주상부(120)의 측부에는, 도전층(380)으로부터 층간 절연막(390)에 의해 이간된 띠 형상의 도전층(400)이 형성된다.
다음으로, 도 10(L)에 나타낸 것처럼, 기판 전면(全面)에, 예를 들면 실리콘 산화막 등의 층간 절연막(410)이 형성된다. 이어서, 층간 절연막(410) 상에 레지스트 등의 마스크층(도면 중 생략)을 형성하고, 포토리소 공정에 의해 마스크층에 개구를 형성하고, 마스크층을 통해 층간 절연막(410) 및 전하 축적부(370)를 에칭하고, 주상부(120)에 이르는 컨택트 홀(420)을 형성한다.
다음으로, 도 10(M)에 도시한 것처럼, 컨택트 홀(420)을 포함하는 기판 전면에 비트 라인용의 금속 재료(430)가 형성된다. 금속 재료(430)는, 예를 들면, Al 또는 Cu 등이다. 이어서 금속 재료(430)가 포토리소 공정에 의해 비트 라인으로 가공된다. 또한, 도 7(D)~10(L)의 공정에서, 기판에는 일정한 온도가 인가되고, 그 공정 중에 고 불순물층(310)의 불순물이 주상부(120)의 단부로 확산하고, 주상부(120)의 단부에는 n형의 소스 확산 영역(440)이 형성된다. 제1 버퍼층(320)의 막 두께는, 고 불순물층(310)으로부터 불순물이 확산하는 거리에 대략 같아지도록 조정된다.
실리콘 기판(300)의 표면 전체에 고 불순물층(310), 즉 소스 라인 SL을 형성함으로써, 메모리 셀 어레이의 모든 메모리 셀의 소스 확산 영역(440)을 소스 라인 SL에 공통으로 접속할 수 있다. 혹은, 실리콘 기판(300)의 표면의 선택된 영역에 복수의 고 불순물층(310)을 형성함으로써, 선택된 메모리 셀의 소스 확산 영역(440)을 소스 라인 SL에 공통으로 접속할 수 있다. 또한, 감지 증폭기나 디코더 등의 주변 회로는, 메모리 셀 어레이 보다 하방의 실리콘 기판(300) 상에 형성할 수 있다.
상기 제조 방법에서는, 실리콘 기판(300)의 표면에 고 불순물층(310)을 형성했으나, 고 불순물층(310)과 실리콘 기판과의 사이에, 고온 프로세스에 견딜 수 있도록, 고 융점 재료인 금속층 또는 금속 실리사이드층을 개재(介在)하도록 해도 무방하다.
본 발명의 바람직한 실시 형태에 관해 상술했지만 본 발명은 특정 실시 형태로 한정되는 것이 아니라, 특허 청구의 범위에 기재된 본 발명의 요지의 범위 내에서 다양한 변형·변경이 가능하다.
100: NOR형 플래시 메모리
110: 실리콘 기판
120: 주상부
130A, 130B: 전하 축적부
132,136: 산화막(O)
134: 질화막(N)
140: 컨트롤 게이트
150: 셀렉트 게이트
160: 비트 라인
300: 실리콘 기판
310: 고 불순물층
320: 제1 버퍼층
330: 제2 버퍼층
340: 마스크층
350: 개구
372, 376: 산화막(O)
374: 질화막(N)

Claims (8)

  1. 기판과,
    상기 기판의 표면으로부터 수직 방향으로 연재하고 또한 도전성의 반도체 재료로 구성되는 주상부와,
    각 주상부의 측부를 둘러싸도록 형성된 전하 축적부와,
    각 주상부의 측부를 둘러싸도록 형성된 절연부와,
    행 방향의 전하 축적부의 측부를 둘러싸도록 형성된 컨트롤 게이트와,
    행 방향의 절연부의 측부를 둘러싸도록 형성된 셀렉트 게이트를 가지며,
    상기 주상부의 일방의 단부가 컨택트 홀을 통해 비트 라인에 전기적으로 접속되고, 상기 주상부의 다른 일방의 단부가 상기 기판 측의 기준 전위에 전기적으로 접속되고,
    상기 전하 축적부 및 상기 컨트롤 게이트를 포함하는 메모리 셀과, 상기 절연부 및 상기 셀렉트 게이트를 포함하는 선택 트랜지스터가 직렬로 접속되는, NOR형 플래시 메모리.
  2. 제1항에 있어서,
    플래시 메모리는, 메모리 셀을 프로그램 하는 수단을 더 포함하고, 상기 프로그램 하는 수단은, 선택 메모리 셀의 컨트롤 게이트에 프로그램 전압을 인가하고, 상기 선택 메모리 셀과 직렬로 접속된 선택 트랜지스터의 셀렉트 게이트에 상기 프로그램 전압 보다 작은 선택 전압을 인가하는, NOR형 플래시 메모리.
  3. 제2항에 있어서,
    상기 선택 메모리 셀의 전하 축적부에는, 소스 측으로부터 전자가 주입되는, NOR형 플래시 메모리.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    플래시 메모리는, 행 어드레스에 근거해 행 방향의 컨트롤 게이트 및 셀렉트 게이트를 선택하는 행 선택 수단과, 열 어드레스에 근거해 열 방향의 비트 라인 및 소스 라인을 선택하는 열 선택 수단을 포함하는, NOR형 플래시 메모리.
  5. 제1항에 있어서,
    상기 전하 축적부와 상기 절연부와는, 동일한 구성인, NOR형 플래시 메모리.
  6. 제5항에 있어서,
    상기 전하 축적부 및 절연부는, 제1 산화막(O), 질화막(N) 및 제2 산화막(O)을 포함하는, NOR형 플래시 메모리.
  7. 제1항에 있어서,
    상기 기준 전위는, 실리콘 기판 상에 형성된 도전 영역인, NOR형 플래시 메모리.
  8. 제7항에 있어서,
    메모리 셀의 주변 회로는, 실리콘 기판 상에 형성되고, 메모리 셀은, 상기 전도 영역 상에 형성되는, NOR형 플래시 메모리.
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