JP2003100092A - ビット線制御デコーダ回路およびそれを備えた仮想接地型不揮発性半導体記憶装置並びに仮想接地型不揮発性半導体記憶装置のデータ読み出し方法 - Google Patents

ビット線制御デコーダ回路およびそれを備えた仮想接地型不揮発性半導体記憶装置並びに仮想接地型不揮発性半導体記憶装置のデータ読み出し方法

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JP2003100092A JP2001296435A JP2001296435A JP2003100092A JP 2003100092 A JP2003100092 A JP 2003100092A JP 2001296435 A JP2001296435 A JP 2001296435A JP 2001296435 A JP2001296435 A JP 2001296435A JP 2003100092 A JP2003100092 A JP 2003100092A
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Abstract

(57)【要約】 【課題】 仮想接地型不揮発性半導体記憶装置におい
て、隣接セルへのリーク電流を有効に抑えて、高速読み
出しを実現すること。 【解決手段】 読み出し動作時に、読み出し対象となっ
た一のメモリセルトランジスタＭＣ０４のソース領域に
つながるビット線ＳＢＬ５に接地電位ＧＮＤを印加す
る。また、メモリセルトランジスタＭＣ０４のドレイン
領域につながるビット線ＳＢＬ４に読み出しドレインバ
イアス電位Ｖｒｅａｄを印加する。第１隣接メモリセル
トランジスタＭＣ０３のドレイン領域につながるビット
線ＳＢＬ３をフローティング状態にする。第２隣接メモ
リセルトランジスタＭＣ０２のドレイン領域につながる
ビット線ＳＢＬ２に、読み出しドレインバイアス電位Ｖ
ｒｅａｄと同じ電位Ｖｄｂを印加する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はビット線制御デコ
ーダ回路およびそれを備えた仮想接地型不揮発性半導体
記憶装置並びに仮想接地型不揮発性半導体記憶装置のデ
ータ読み出し方法に関する。
【０００２】
【従来の技術】近年、携帯電話の高機能化やメモリカー
ドやファイル市場の用途拡大にともない、フラッシュメ
モリの大容量化が進められており、低コストに対応する
ため、多値方式や仮想接地アレイ方式といった実効セル
面積の小さなデバイスが次々と開発されている。特に、
仮想接地アレイ方式は回路の工夫により小セル面積が実
現できるため、同一プロセスでチップ面積の小さなデバ
イスが開発できる。しかし、仮想接地構造であるため、
読み出し対象となったメモリセル（これを「読み出しセ
ル」という。）からそれに隣接するメモリセル（これを
「隣接セル」という。）への、または隣接セルから読み
出しセルへのリーク電流（適宜「隣接セルへのリーク電
流」と総称する。）が無視できず、高速読み出しを実現
するために様々な工夫が必要である。
【０００３】上記の問題を改善するために、特開平３−
１７６８９５号公報および特開平６−６８６８３号公報
ではそれぞれ仮想接地アレイの読み出し方法が提案され
ている。
【０００４】図１０は、特開平３−１７６８９５号公報
に開示されたＥＰＲＯＭの仮想接地型メモリアレイの構
成を示している。メモリセル１０は周知の電気的にプロ
グラム可能な絶縁ゲートｎチャンネル電界効果トランジ
スタからなっている。各メモリセル１０の制御ゲートは
行線１５に接続され、ソース領域はソース列線１２へ接
続され、対応するドレイン領域はドレイン列線１３へ接
続されている。この図におけるソース列線１２とドレイ
ン列線１３は拡散領域で形成された埋め込みビット線で
ある。
【０００５】このメモリアレイでメモリセル１０ｂを選
択してその内容を読み出す場合、行線１５ａを正の高電
位へ昇圧することにより選択し、それと同時にソース列
線１２ｂをトランジスタ１８を介して接地する。ソース
列線１２ｂよりも右側の残りのドレイン列線１３ｂ等は
フローティングのままである。ドレイン列線１３ａには
トランジスタ１７を介して、回路点１９に供給される読
み出しドレインバイアス電位（ＤＲＢ）が印加される。
隣接セル１０ａにつながるソース列線１２ａにはトラン
ジスタ２０を介して、回路点２２へ供給されるドレイン
バイアス電圧（ＲＤＰ）を印加する。ソース列線１２ａ
よりも左側の残りのソース列線１２等はフローティング
のままである。
【０００６】回路点２２へ供給される読み出しドレイン
バイアス電位ＲＤＰの値は、回路点１９へ供給されるＤ
ＲＢの電位と同一であり、たとえば、両方とも１．２
［Ｖ］である。同じ電圧を供給することにより、読み出
し電流は隣接セル１０ａへ分流されず、すべて読み出し
セル１０ｂを流れる。このようにして隣接セルへのリー
ク電流を防いで、高速アクセスを図っている。
【０００７】また、図１１は、特開平６−６８６８３号
公報に開示された仮想接地型メモリアレイの構成を示し
ている。このメモリアレイにおいて、拡散配線１〜９
は、交互に配列された拡散仮想グランド線および拡散ビ
ット線として働く。拡散配線１〜９と直交する方向にゲ
ート配線１０、１１、１２、１３、２０などが形成され
ている。拡散ビット線２本ごとにメタルビット線３０が
設けられており、その接続のためにビット線選択用ＮＭ
ＯＳトランジスタ１０３、１０４が設けられている。ま
た、隣接する拡散仮想グランド線２本ごとにメタル仮想
グランド線が１本設けられており、その接続のために拡
散仮想グランド線選択トランジスタ５１、５２、５３、
６１、６２、６３が設けられている。そして、プリチャ
ージ選択回路７０、７１が設けられている。
【０００８】このメモリアレイでメモリセル１０１を選
択してその内容を読み出す場合、まず、ワード線と同時
に拡散仮想グランド線選択線１２と拡散ビット線選択線
１０がＶｃｃに引き上げられ、拡散仮想グランド線選択
線１３と拡散ビット線選択線１１がグランドレベルにさ
れる。このときメタル仮想グランド線２０１のみがグラ
ンドレベルに下げられ、他のすべてのメタル仮想グラン
ド線がプリチャージレベルＶｐｃにされる。これによ
り、拡散仮想グランド線６、７がグランドレベルにな
り、他の拡散仮想グランド線５、８、９がＶｐｃレベル
となる。また、メタルビット線はＹゲート２４によりメ
タルビット線３０２が選択される。そして、拡散ビット
線選択線１０の選択信号ＢＳＲがＶｃｃレベル、拡散ビ
ット線選択線１１の選択信号ＢＳＬがグランドレベルと
されていることから、拡散ビット線３が選択された状態
になる。これにより、隣接セル１０２の拡散仮想グラン
ド線８がＶｐｃにプリチャージされる。このようにし
て、読み出しセルの拡散ビット線３から隣接セル１０２
へのリーク電流を抑えるようにしている。
【０００９】
【発明が解決しようとする課題】ところで、仮想接地型
メモリアレイでは、高集積化をより進めるため、１つの
ブロックの同一拡散ビット線にできるだけ多くのメモリ
セルを接続する構成がとられる。また、読み出しの高速
化を計るために、ブロック選択トランジスタの能力をよ
り大きくするため、拡散ビット線から選択トランジスタ
をビット線毎に交互に別の方向に取り出し、できるだけ
大きいサイズのトランジスタとする方法がとられる。こ
うしたアレイ構成においては、アレイ内の場所によって
大きく拡散ビット線抵抗が変化し、読み出し時のドレイ
ン電圧もアレイ内の場所によって電圧降下をおこす。
【００１０】図６は、読み出しセルのドレインがブロッ
ク選択トランジスタから最も遠い場合の例を示してい
る。丸で囲まれたメモリセルＭＣｎ４を読み出しセルと
した場合、そのドレインにつながるビット線ＭＢＬ４に
はＶｒｅａｄが印加される。また、リーク電流を防ぐた
めに隣接セルＭＣｎ３のドレインにつながるビット線Ｍ
ＢＬ３には、Ｖｒｅａｄと等しいＶｄｂが印加される。
このとき、読み出しセルＭＣｎ４はブロック選択トラン
ジスタＴＢ４から最も遠くなるため、ビット線電圧Ｖｒ
ｅａｄはビット線抵抗Ｒｄにより電圧降下をおこす。し
かし、隣接セルＭＣｎ３はブロック選択トランジスタＴ
Ｂ３から最も近いので、ビット線電圧Ｖｄｂは電圧降下
せずに隣接セルＭＣｎ３のドレインに供給される。この
結果、実質的にＶｄｂ＞Ｖｒｅａｄとなるので、隣接セ
ルＭＣｎ３がオン状態の場合には隣接セルＭＣｎ３のビ
ット線からの電流流入が起こり、読み出しノードの電流
を低下させる。最悪の場合、読み出しセルＭＣｎ４がオ
ン状態であってもオフ状態と判定するような誤読み出し
をおこす。
【００１１】このように、従来の方式では、依然として
読み出しセルのドレイン電圧と隣接セルのドレイン電圧
との間に電圧差が生じて、隣接セルの状態によっては読
み出しノードにリーク電流が流れ込む、あるいは読み出
しノードから隣接セルへ電流が流れ出す。このため、誤
読み出しを引き起こす可能性がある。また、誤読み出し
に至らなくても、隣接セルへのリーク電流により高速読
み出しが妨げられるという問題がある。
【００１２】そこで、この発明の課題は、隣接セルへの
リーク電流を有効に抑えることができ、したがって高速
読み出しを実現できる仮想接地型不揮発性半導体記憶装
置および仮想接地型不揮発性半導体記憶装置のデータ読
み出し方法を提供することにある。
【００１３】また、この発明の課題は、そのような仮想
接地型不揮発性半導体記憶装置に適したビット線制御デ
コーダ回路を提供することにある。
【００１４】
【課題を解決するための手段】上記課題を解決するた
め、この発明の仮想接地型不揮発性半導体記憶装置は、
行列状に配置された複数の不揮発性メモリセルトランジ
スタと、行選択を行うための複数のワード線と、列選択
を行うための複数のビット線を有し、一のメモリセルト
ランジスタのソース領域、ドレイン領域がそれぞれこの
メモリセルトランジスタの行方向一方の側に隣接するメ
モリセルトランジスタのドレイン領域、行方向他方の側
に隣接するメモリセルトランジスタのソース領域と共通
に形成され、この共通に形成されたソース及びドレイン
領域がそれぞれ上記ビット線と接続されている仮想接地
型不揮発性半導体記憶装置において、読み出し動作時
に、読み出し対象となった一のメモリセルトランジスタ
のソース領域につながるビット線に接地電位を印加する
手段と、上記一のメモリセルトランジスタのドレイン領
域につながるビット線に読み出しドレインバイアス電位
を印加する手段と、上記一のメモリセルトランジスタの
行方向他方の側に隣接する第１隣接メモリセルトランジ
スタのドレイン領域につながるビット線をフローティン
グ状態にする手段と、上記第１隣接メモリセルトランジ
スタの行方向他方の側に隣接する第２隣接メモリセルト
ランジスタのドレイン領域につながるビット線に上記読
み出しドレインバイアス電位と同じ電位を印加する手段
を備えたことを特徴とする。
【００１５】この発明の仮想接地型不揮発性半導体記憶
装置では、読み出し動作時に、第２隣接メモリセルトラ
ンジスタのドレイン領域につながるビット線に、上記読
み出しドレインバイアス電位と同じ電位が印加されるよ
うになっている。第１隣接メモリセルトランジスタのド
レイン領域につながるビット線はフローティング状態に
なっていることから、第１隣接メモリセルトランジスタ
のドレイン領域は上記読み出しドレインバイアス電位と
同じ電位にプリチャージされる。よって、読み出しセル
のドレインノードから隣接セルへのリーク電流が有効に
抑えられる。
【００１６】また、最近は高集積化のために、ビット線
（拡散領域からなる）につながる複数のメモリセル数に
よってブロックを構成し、ビット線ごとに、行方向に関
して交互にそのビット線の端部にブロック選択トランジ
スタを介挿し、そのブロック選択トランジスタを介して
電位を印加する場合が多い。この場合、上記読み出しセ
ルと第２隣接メモリセルトランジスタ（これを適宜「第
２隣接セル」という。）とは列方向に関して同じ側から
電位供給されるので、アレイ内での読み出しセルの場所
にかかわらず、上記読み出しセルに関するビット線抵抗
と第２隣接セルに関するビット線抵抗とが実質的に同じ
になっている。したがって、本発明によれば、読み出し
動作時に、上記読み出しセルのドレイン領域の電位と第
２隣接セルのドレイン領域の電位とが実質的に同じにな
る。さらに、第１隣接メモリセルトランジスタ（これを
適宜「第１隣接セル」という。）のドレイン領域も、フ
ローティング状態になっていることから、上記読み出し
セルのドレイン領域、第２隣接セルのドレイン領域と同
じ電位にプリチャージされる。したがって、アレイ内で
の読み出しセルの場所にかかわらず、読み出しセルのド
レインノードから第１隣接セルへのリーク電流が抑えら
れる。したがって、従来に比して高速読み出しが可能と
なる。
【００１７】一実施形態の仮想接地型不揮発性半導体記
憶装置は、上記第１隣接メモリセルトランジスタのドレ
イン領域につながるビット線がプリチャージされた後上
記フローティング状態にされることを特徴とする。
【００１８】この一実施形態の仮想接地型不揮発性半導
体記憶装置では、第１隣接セルのドレイン領域につなが
るビット線がプリチャージされた後上記フローティング
状態にされる。したがって、第１隣接セルのドレイン領
域は、上記読み出しセルのドレイン領域、第２隣接セル
のドレイン領域と同じ電位までより高速にプリチャージ
される。よって、読み出しセルのドレインノードをさら
に高速にプリチャージすることができ、さらに高速読み
出しが可能となる。
【００１９】一実施形態の仮想接地型不揮発性半導体記
憶装置は、上記読み出し対象となった一のメモリセルト
ランジスタのドレイン領域につながるビット線の電位変
動に応じた入力を受けてセンス増幅するセンスアンプ
と、上記メモリセルトランジスタのドレイン領域の電位
変動を抑えながら、このメモリセルトランジスタのソー
ス、ドレイン領域間を流れる電流の変動を電圧変動に変
換して上記センスアンプへ入力する電流電圧変換装置を
備えたことを特徴とする。
【００２０】この一実施形態の仮想接地型不揮発性半導
体記憶装置では、読み出し動作時に、電流電圧変換装置
が、読み出しセルのソース、ドレイン領域間を流れる電
流の変動を電圧変動に変換する。センスアンプは、この
電圧変動を入力として受けてセンス増幅を行う。ここ
で、読み出しセルがオン状態（しきい値が低い状態）の
場合でも、上記電流電圧変換装置が上記読み出しセルの
ドレイン領域の電位変動を抑えるので、上記読み出しセ
ルのドレインノードと第１隣接セルのドレインノードと
の間には電位差がほとんど生じない。したがって、第１
隣接セルから読み出しセルへのリーク電流が抑えられ、
高速読み出しが可能となる。
【００２１】一実施形態の仮想接地型不揮発性半導体記
憶装置は、列方向に並ぶ複数の上記メモリセルがブロッ
クを構成し、上記ブロックごとに配置されたビット線ご
とに、行方向に関して交互にそのビット線の端部にブロ
ック選択トランジスタが介挿され、上記ブロックの列方
向一方の側に配置されたブロック選択トランジスタ、列
方向他方の側に配置されたブロック選択トランジスタ
は、それぞれ行方向に関して１つおきに互いに異なる２
つの制御信号によってオン、オフされるようになってい
ることを特徴とする。
【００２２】この一実施形態の仮想接地型不揮発性半導
体記憶装置では、読み出し動作時に、上記読み出しセル
のソース領域、ドレイン領域に連なるブロック選択トラ
ンジスタはそれぞれオンされ、上記第１隣接セルのドレ
イン領域に連なるブロック選択トランジスタはオフさ
れ、また、上記第２隣接セルのドレイン領域に連なるブ
ロック選択トランジスタはオンされる。これにより、読
み出しセルの読み出しが行われる。
【００２３】ここで、プリチャージ動作時に、第１隣接
セルのドレイン領域に連なるブロック選択トランジスタ
をオフ状態にできるので、第１隣接セルのドレイン領域
につながるビット線に関する負荷容量はそのブロックに
配置された部分（サブビット線）のもののみとなる。し
たがって、メインビット線（ビット線のうちブロック選
択トランジスタよりも電位供給側に相当する部分）の負
荷容量がつく場合に比べて、上記第１隣接セルのドレイ
ンノードを非常に高速にプリチャージすることが可能と
なる。
【００２４】また、この発明の仮想接地型不揮発性半導
体記憶装置は、行列状に配置された複数の不揮発性メモ
リセルトランジスタと、行選択を行うための複数のワー
ド線と、列選択を行うための複数のビット線を有し、一
のメモリセルトランジスタのソース領域、ドレイン領域
がそれぞれこのメモリセルトランジスタの行方向一方の
側に隣接するメモリセルトランジスタのソース領域、行
方向他方の側に隣接するメモリセルトランジスタのドレ
イン領域と共通に形成され、この共通に形成されたソー
ス領域、ドレイン領域がそれぞれ上記ビット線と接続さ
れているデディケーティッドビット線仮想接地型不揮発
性半導体記憶装置において、読み出し動作時に、読み出
し対象となった一のメモリセルトランジスタのソース領
域につながるビット線に接地電位を印加する手段と、上
記一のメモリセルトランジスタのドレイン領域につなが
るビット線に読み出しドレインバイアス電位を印加する
手段と、上記一のメモリセルトランジスタの行方向他方
の側に隣接する第１隣接メモリセルトランジスタのソー
ス領域につながるビット線をフローティング状態にする
手段と、上記第１隣接メモリセルトランジスタの行方向
他方の側に隣接する第２隣接メモリセルトランジスタの
ドレイン領域につながるビット線に上記読み出しドレイ
ンバイアス電位と同じ電位を印加する手段を備えたこと
を特徴とする。
【００２５】この発明の仮想接地型不揮発性半導体記憶
装置では、読み出し動作時に、第２隣接メモリセルトラ
ンジスタのドレイン領域につながるビット線に、上記読
み出しドレインバイアス電位と同じ電位が印加されるよ
うになっている。第１隣接メモリセルトランジスタのソ
ース領域につながるビット線はフローティング状態にな
っていることから、第１隣接メモリセルトランジスタの
ソース領域は上記読み出しドレインバイアス電位と同じ
電位にプリチャージされる。よって、読み出しセルのド
レインノードから第１隣接セルへのリーク電流が有効に
抑えられる。
【００２６】また、最近は高集積化のために、ビット線
（拡散領域からなる）につながる複数のメモリセル数に
よってブロックを構成し、ビット線ごとに、行方向に関
して交互にそのビット線の端部にブロック選択トランジ
スタを介挿し、そのブロック選択トランジスタを介して
電位を印加する場合が多い。この場合、上記読み出しセ
ルと第２隣接メモリセルトランジスタ（これを適宜「第
２隣接セル」という。）とは列方向に関して同じ側から
電位供給されるので、アレイ内での読み出しセルの場所
にかかわらず、上記読み出しセルに関するビット線抵抗
と第２隣接セルに関するビット線抵抗とが実質的に同じ
になっている。したがって、本発明によれば、読み出し
動作時に、上記読み出しセルのドレイン領域の電位と第
２隣接セルのドレイン領域の電位とが実質的に同じにな
る。さらに、第１隣接メモリセルトランジスタ（これを
適宜「第１隣接セル」という。）のソース領域も、フロ
ーティング状態になっていることから、上記読み出しセ
ルのドレイン領域、第２隣接セルのドレイン領域と同じ
電位にプリチャージされる。したがって、アレイ内での
読み出しセルの場所にかかわらず、読み出しセルのドレ
インノードから第１隣接セルへのリーク電流が抑えられ
る。したがって、従来に比して高速読み出しが可能とな
る。
【００２７】一実施形態の仮想接地型不揮発性半導体記
憶装置は、上記第１隣接メモリセルトランジスタのソー
ス領域につながるビット線がプリチャージされた後上記
フローティング状態にされることを特徴とする。
【００２８】この一実施形態の仮想接地型不揮発性半導
体記憶装置では、第１隣接セルのソース領域につながる
ビット線がプリチャージされた後上記フローティング状
態にされる。したがって、第１隣接セルのソース領域
は、上記読み出しセルのドレイン領域、第２隣接セルの
ドレイン領域と同じ電位までより高速にプリチャージさ
れる。よって、読み出しセルのドレインノードをさらに
高速にプリチャージすることができ、さらに高速読み出
しが可能となる。
【００２９】一実施形態の仮想接地型不揮発性半導体記
憶装置は、上記読み出し対象となった一のメモリセルト
ランジスタのドレイン領域につながるビット線の電位変
動に応じた入力を受けてセンス増幅するセンスアンプ
と、上記メモリセルトランジスタのドレイン領域の電位
変動を抑えながら、このメモリセルトランジスタのソー
ス、ドレイン領域間を流れる電流の変動を電圧変動に変
換して上記センスアンプへ入力する電流電圧変換装置を
備えたことを特徴とする。
【００３０】この一実施形態の仮想接地型不揮発性半導
体記憶装置では、読み出し動作時に、電流電圧変換装置
が、読み出しセルのソース、ドレイン領域間を流れる電
流の変動を電圧変動に変換する。センスアンプは、この
電圧変動を入力として受けてセンス増幅を行う。ここ
で、読み出しセルがオン状態（しきい値が低い状態）の
場合でも、上記電流電圧変換装置が上記読み出しセルの
ドレイン領域の電位変動を抑えるので、上記読み出しセ
ルのドレインノードと第１隣接セルのソースノードとの
間には電位差がほとんど生じない。したがって、第１隣
接セルから読み出しセルへのリーク電流が抑えられ、高
速読み出しが可能となる。
【００３１】一実施形態の仮想接地型不揮発性半導体記
憶装置は、列方向に並ぶ複数の上記メモリセルがブロッ
クを構成し、上記ブロックごとに配置されたビット線ご
とに、行方向に関して交互にそのビット線の端部にブロ
ック選択トランジスタが介挿され、上記ブロックの列方
向一方の側に配置されたブロック選択トランジスタ、列
方向他方の側に配置されたブロック選択トランジスタ
は、それぞれ行方向に関して１つおきに互いに異なる２
つの制御信号によってオン、オフされるようになってい
ることを特徴とする。
【００３２】この一実施形態の仮想接地型不揮発性半導
体記憶装置では、読み出し動作時に、上記読み出しセル
のソース領域、ドレイン領域に連なるブロック選択トラ
ンジスタはそれぞれオンされ、上記第１隣接セルのソー
ス領域に連なるブロック選択トランジスタはオフされ、
また、上記第２隣接セルのドレイン領域に連なるブロッ
ク選択トランジスタはオンされる。これにより、読み出
しセルの読み出しが行われる。
【００３３】ここで、プリチャージ動作時に、第１隣接
セルのソース領域に連なるブロック選択トランジスタを
オフ状態にできるので、第１隣接セルのソース領域につ
ながるビット線に関する負荷容量はそのブロックに配置
された部分（サブビット線）のもののみとなる。したが
って、メインビット線（ビット線のうちブロック選択ト
ランジスタよりも電位供給側に相当する部分）の負荷容
量が付加される場合に比べて、上記第１隣接セルのソー
スノードを非常に高速にプリチャージすることが可能と
なる。
【００３４】また、この発明のビット線制御デコーダ回
路は、行列状に配置された複数の不揮発性メモリセルト
ランジスタと、行選択を行うための複数のワード線と、
列選択を行うための複数のビット線を有し、一のメモリ
セルトランジスタのソース領域、ドレイン領域がそれぞ
れこのメモリセルトランジスタの行方向一方の側に隣接
するメモリセルトランジスタのソース領域、行方向他方
の側に隣接するメモリセルトランジスタのドレイン領域
と共通に形成され、この共通に形成されたソース領域、
ドレイン領域がそれぞれ上記ビット線と接続されている
デディケーティッドビット線仮想接地型不揮発性半導体
記憶装置に用いられるビット線制御デコーダ回路であっ
て、上記各メモリセルトランジスタのソース領域につな
がるビット線にソース電圧を供給するためのトランジス
タを選択するソースバイアスデコーダと、上記各メモリ
セルトランジスタのドレイン領域につながるビット線を
センスアンプと接続するために選択信号（Ｄ０〜Ｄ３）
を出力してドレイン選択トランジスタ（ＴＤ０〜ＴＤ
３）を選択するドレインデコーダと、上記メモリセルト
ランジスタのドレイン領域につながるビット線に所定の
電圧を印加するためにドレインバイアス選択トランジス
タ（ＴＣ０〜ＴＣ３）を選択するドレインバイアスデコ
ーダ（ＤＢＤ）とを備え、上記ドレインバイアスデコー
ダ（ＤＢＤ）は、上記ドレインデコーダによって出力さ
れる上記各選択信号（Ｄ０〜Ｄ３）ごとに、その選択信
号をソースとする２つのドレインバイアス選択信号転送
トランジスタ（ＤＤ０〜ＤＤ３，ＤＲ０〜ＤＲ３）を有
し、一のメモリセルトランジスタに対応するドレインバ
イアス選択トランジスタ（ＴＣ１）のゲートノードは、
上記一のメモリセルトランジスタに対して行方向両側へ
２つ隣りのメモリセルトランジスタに対応するドレイン
バイアス選択信号転送トランジスタ（ＤＤ２，ＤＲ０）
のドレインにそれぞれ接続されていることを特徴とす
る。
【００３５】この発明のビット線制御デコーダ回路によ
れば、一のメモリセルトランジスタに対応するドレイン
バイアス選択トランジスタ（ＴＣ１）のゲートノード
は、上記一のメモリセルトランジスタに対して行方向両
側へ２つ隣りのメモリセルトランジスタに対応するドレ
インバイアス選択信号転送トランジスタ（ＤＤ２，ＤＲ
０）のドレインにそれぞれ接続されている。したがっ
て、読み出しセルに対して行方向両側へ２つ隣りに位置
するメモリセルトランジスタのドレインにつながるビッ
ト線に、読み出しセルのドレインにつながるビット線と
同じドレインバイアス電位が印加され得る。したがっ
て、上述の発明のデディケーティッドビット線仮想接地
型不揮発性半導体記憶装置による作用効果を奏すること
ができる。すなわち、アレイ内での読み出しセルの場所
にかかわらず、読み出しセルのドレインノードから第１
隣接セルへのリーク電流が抑えられる。したがって、従
来に比して高速読み出しが可能となる。しかも、この発
明のビット線制御デコーダ回路は、トランジスタ数を大
幅に増加する必要なく、比較的簡単に構成される。
【００３６】また、この発明の仮想接地型不揮発性半導
体記憶装置のデータ読み出し方法は、行列状に配置され
た複数の不揮発性メモリセルトランジスタと、行選択を
行うための複数のワード線と、列選択を行うための複数
のビット線を有し、一のメモリセルトランジスタのソー
ス領域、ドレイン領域がそれぞれこのメモリセルトラン
ジスタの行方向一方の側に隣接するメモリセルトランジ
スタのドレイン領域、行方向他方の側に隣接するメモリ
セルトランジスタのソース領域と共通に形成され、この
共通に形成されたソース及びドレイン領域がそれぞれ上
記ビット線と接続されている仮想接地型不揮発性半導体
記憶装置のデータ読み出し方法であって、読み出し動作
時に、読み出し対象となった一のメモリセルトランジス
タのソース領域につながるビット線、ドレイン領域につ
ながるビット線にそれぞれ接地電位、読み出しドレイン
バイアス電位を印加するとともに、上記一のメモリセル
トランジスタの行方向他方の側に隣接する第１隣接メモ
リセルトランジスタのドレイン領域につながるビット線
をフローティング状態にし、上記第１隣接メモリセルト
ランジスタの行方向他方の側に隣接する第２隣接メモリ
セルトランジスタのドレイン領域につながるビット線に
上記読み出しドレインバイアス電位と同じ電位を印加す
ることを特徴とする。
【００３７】この発明の仮想接地型不揮発性半導体記憶
装置のデータ読み出し方法では、読み出し動作時に、第
２隣接メモリセルトランジスタのドレイン領域につなが
るビット線に、上記読み出しドレインバイアス電位と同
じ電位を印加する。第１隣接メモリセルトランジスタの
ドレイン領域につながるビット線はフローティング状態
になっていることから、第１隣接メモリセルトランジス
タのドレイン領域は上記読み出しドレインバイアス電位
と同じ電位にプリチャージされる。よって、読み出しセ
ルのドレインノードから隣接セルへのリーク電流が有効
に抑えられる。
【００３８】また、最近は高集積化のために、ビット線
（拡散領域からなる）につながる複数のメモリセル数に
よってブロックを構成し、ビット線ごとに、行方向に関
して交互にそのビット線の端部にブロック選択トランジ
スタを介挿し、そのブロック選択トランジスタを介して
電位を印加する場合が多い。この場合、上記読み出しセ
ルと第２隣接メモリセルトランジスタ（これを適宜「第
２隣接セル」という。）とは列方向に関して同じ側から
電位供給されるので、アレイ内での読み出しセルの場所
にかかわらず、上記読み出しセルに関するビット線抵抗
と第２隣接セルに関するビット線抵抗とが実質的に同じ
になっている。したがって、本発明によれば、読み出し
動作時に、上記読み出しセルのドレイン領域の電位と第
２隣接セルのドレイン領域の電位とが実質的に同じにな
る。さらに、第１隣接メモリセルトランジスタ（これを
適宜「第１隣接セル」という。）のドレイン領域も、フ
ローティング状態になっていることから、上記読み出し
セルのドレイン領域、第２隣接セルのドレイン領域と同
じ電位にプリチャージされる。したがって、アレイ内で
の読み出しセルの場所にかかわらず、読み出しセルのド
レインノードから第１隣接セルへのリーク電流が抑えら
れる。したがって、従来に比して高速読み出しが可能と
なる。
【００３９】また、この発明の仮想接地型不揮発性半導
体記憶装置のデータ読み出し方法は、行列状に配置され
た複数の不揮発性メモリセルトランジスタと、行選択を
行うための複数のワード線と、列選択を行うための複数
のビット線を有し、一のメモリセルトランジスタのソー
ス領域、ドレイン領域がそれぞれこのメモリセルトラン
ジスタの行方向一方の側に隣接するメモリセルトランジ
スタのソース領域、行方向他方の側に隣接するメモリセ
ルトランジスタのドレイン領域と共通に形成され、この
共通に形成されたソース領域、ドレイン領域がそれぞれ
上記ビット線と接続されているデディケーティッドビッ
ト線仮想接地型不揮発性半導体記憶装置のデータ読み出
し方法であって、読み出し動作時に、読み出し対象とな
った一のメモリセルトランジスタのソース領域につなが
るビット線、ドレイン領域につながるビット線にそれぞ
れ接地電位、読み出しドレインバイアス電位を印加する
とともに、上記一のメモリセルトランジスタの行方向他
方の側に隣接する第１隣接メモリセルトランジスタのソ
ース領域につながるビット線をフローティング状態に
し、上記第１隣接メモリセルトランジスタの行方向他方
の側に隣接する第２隣接メモリセルトランジスタのドレ
イン領域につながるビット線に上記読み出しドレインバ
イアス電位と同じ電位を印加することを特徴とする。
【００４０】この発明の仮想接地型不揮発性半導体記憶
装置のデータ読み出し方法では、読み出し動作時に、第
２隣接メモリセルトランジスタのドレイン領域につなが
るビット線に、上記読み出しドレインバイアス電位と同
じ電位を印加する。第１隣接メモリセルトランジスタの
ソース領域につながるビット線はフローティング状態に
なっていることから、第１隣接メモリセルトランジスタ
のソース領域は上記読み出しドレインバイアス電位と同
じ電位にプリチャージされる。よって、読み出しセルの
ドレインノードから第１隣接セルへのリーク電流が有効
に抑えられる。
【００４１】また、最近は高集積化のために、ビット線
（拡散領域からなる）につながる複数のメモリセル数に
よってブロックを構成し、ビット線ごとに、行方向に関
して交互にそのビット線の端部にブロック選択トランジ
スタを介挿し、そのブロック選択トランジスタを介して
電位を印加する場合が多い。この場合、上記読み出しセ
ルと第２隣接メモリセルトランジスタ（これを適宜「第
２隣接セル」という。）とは列方向に関して同じ側から
電位供給されるので、アレイ内での読み出しセルの場所
にかかわらず、上記読み出しセルに関するビット線抵抗
と第２隣接セルに関するビット線抵抗とが実質的に同じ
になっている。したがって、本発明によれば、読み出し
動作時に、上記読み出しセルのドレイン領域の電位と第
２隣接セルのドレイン領域の電位とが実質的に同じにな
る。さらに、第１隣接メモリセルトランジスタ（これを
適宜「第１隣接セル」という。）のソース領域も、フロ
ーティング状態になっていることから、上記読み出しセ
ルのドレイン領域、第２隣接セルのドレイン領域と同じ
電位にプリチャージされる。したがって、アレイ内での
読み出しセルの場所にかかわらず、読み出しセルのドレ
インノードから第１隣接セルへのリーク電流が抑えられ
る。したがって、従来に比して高速読み出しが可能とな
る。
【００４２】
【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。
【００４３】図１は、一実施形態の仮想接地型不揮発性
半導体記憶装置のメモリアレイの回路構成を示してい
る。なお、メモリアレイは仮想接地型であり、同図は、
メモリアレイのうち複数ブロックに区分されたうちの１
つのブロックを表している。メモリセルはＡＣＴ（Asym
metrical Contactless Transistor）セルを用いてい
る。
【００４４】上記ＡＣＴセルは、以下のように動作す
る。尚、書き込み・消去にはＦＮトンネル効果を利用す
る。まず、読み出し・ベリファイ動作について説明す
る。読み出しもベリファイ動作も同じ動作で行なう。読
み出し時は、図９（ａ）に示すように、各メモリセルを
構成するトランジスタのワード線ＷＬに読み出し電圧
（ベリファイ電圧）を印加し、ソース側サブビット線Ｓ
Ｂに１Ｖを印加する。そして、接地したドレイン側サブ
ビット線ＳＢへ電流が流れて、１Ｖのプリチャージ電圧
が低下するかどうかをセンスアンプでセンス増幅する。
これによって、メモリセルトランジスタのオン，オフ状
態の判定を行なう。
【００４５】書き込み時には、図９（ｂ）に示すよう
に、各メモリセルを構成するトランジスタのゲートに負
電圧を印加し、ドレイン側のサブビット線ＳＢには正電
圧を印加し、ソース側のサブビット線ＳＢはフローティ
ング状態にしておく。そうすると、ドレイン側のサブビ
ット線ＳＢにおけるｎ＋側とフローティングゲートＦＧ
との間にＦＮトンネル現象が発生して、フローティング
ゲートＦＧからドレイン側のサブビット線ＳＢに電子が
引き抜かれる。こうして、上記トランジスタの閾値電圧
を下げることによって書き込みを行なう。
【００４６】一方、消去時には、図９（ｃ）に示すよう
に、各メモリセルを構成するトランジスタのゲートに高
電圧を印加し、ドレイン、ソース側のサブビット線ＳＢ
および基板（ｐ−領域）には負電圧を印加する。そうす
ると、上記基板のチャネル領域とフローティングゲート
ＦＧとの間にＦＮトンネル現象が発生してフローティン
グゲートＦＧに電子が注入される。こうして、上記トラ
ンジスタの閾値電圧を上げることによって消去を行な
う。
【００４７】図１において、ＳＢＬ０〜ＳＢＬｎは拡散
ビット線（サブビット線）であり、隣接する２つのメモ
リセルで上記拡散ビット線ＳＢＬを共有する。ブロック
選択信号によってブロック選択線ＳＧ０，ＳＧ１を選択
することでこのブロックが選択され、拡散ビット線ＳＢ
Ｌ０〜ＳＢＬｎをブロック選択トランジスタＴＢ０〜Ｔ
Ｂｎを介してそれぞれ複数ブロックで共有するメインビ
ット線ＭＢＬ０〜ＭＢＬｎに接続する。ＷＬ０〜ＷＬｎ
はワード線であり、各メモリセルの制御ゲートに接続さ
れている。
【００４８】このメモリアレイ内で、メモリセルＭＣ０
４（図中、丸で囲んで示す）を選択して読み出す場合の
動作について説明する。予め全てのビット線は接地電位
ＧＮＤとしておく。まず、ワード線ＷＬ０を選択し読み
出しセルＭＣ０４の制御ゲートに読み出し電圧Ｖｃｇを
印加する。同時に、ブロック選択線ＳＧ０、ＳＧ１を'
Ｈ'にしてブロック選択トランジスタＴＢ０〜ＴＢｎを
ＯＮにしてこのブロックを選択し、各拡散ビット線ＳＢ
Ｌをそれぞれ対応するメインビット線ＭＢＬに接続す
る。次に、メインビット線ＭＢＬのうちＭＢＬ４に読み
出しドレイン電圧Ｖｒｅａｄを印加し、ＭＢＬ２にＶｒ
ｅａｄと同電位のドレインバイアスＶｄｂを印加する。
また、他のメインビット線ＭＢＬは０Ｖのフローティン
グ状態にする。
【００４９】このとき、ドレインバイアスＶｄｂは読み
出しドレイン電圧Ｖｒｅａｄと同電位であるから、ドレ
インバイアスを同じブロック選択トランジスタ側から印
加することにより、読み出しセルＭＣ０４のドレインに
与えられるドレイン電圧とドレインバイアスの印加され
る第２隣接セルＭＣ０２のドレイン電圧は同電位とな
る。さらに、第１隣接セルＭＣ０３のドレイン電圧も両
側の拡散ビット線からチャージされることで同電位にプ
リチャージされる。よって、拡散ビット線ＳＢＬ４から
第１隣接セルＭＣ０３へのリーク電流を防ぐことがで
き、読み出しドレイン電圧のプリチャージ時間の増加を
抑えることができる。この結果、高速読み出しが可能と
なる。
【００５０】図７は、読み出しセルのドレインがブロッ
ク選択トランジスタから最も遠くなる場合の例である。
メモリセルＭＣｎ４を読み出す場合、読み出しドレイン
電圧Ｖｒｅａｄは拡散ビット線ＳＢＬ４の寄生抵抗Ｒｄ
により電圧降下した値となる。このとき、リーク電流を
防ぐために拡散ビット線ＳＢＬ２にはドレインバイアス
Ｖｄｂが印加されるが、拡散ビット線ＳＢＬ２の寄生抵
抗Ｒｄにより電圧降下をおこす。よって、上記各拡散ビ
ット線ＳＢＬは同じ寄生抵抗となるため、読み出しセル
のドレイン電圧と第１隣接セルＭＣ０３のドレイン電圧
はほぼ同じ電位となる。したがって、読み出しセルＭＣ
０４のドレインから第１隣接セルＭＣ０３への電流流出
および第１隣接セルＭＣ０３から読み出しセルＭＣ０４
への電流流入を抑えることができる。この結果、高速読
み出しが可能となる。
【００５１】図２は、図１のメモリアレイ内で、上記と
は異なる電圧印加条件を採用した例を示している。上述
の例と同様に、メモリセルＭＣ０４を選択して読み出す
場合の動作について説明する。まず、ワード線ＷＬ０を
選択し読み出しセルＭＣ０４の制御ゲートに読み出し電
圧Ｖｃｇを印加する。同時に、ブロック選択線ＳＧ０、
ＳＧ１を'Ｈ'にしてブロック選択トランジスタＴＢ０〜
ＴＢｎをＯＮにしてこのブロックを選択し、各拡散ビッ
ト線ＳＢＬをそれぞれ対応するメインビット線ＭＢＬに
接続する。次に、メインビット線ＭＢＬのうちＭＢＬ４
に読み出しドレイン電圧Ｖｒｅａｄを印加し、ＭＢＬ２
にＶｒｅａｄと同電位のドレインバイアスＶｄｂを印加
する。さらに、ＭＢＬ３にＶｄｂを印加し、第１隣接セ
ルＭＣ０３のドレインノードをプリチャージし、その後
フローティング状態にする。また、他のメインビット線
ＭＢＬはフローティング状態にする。
【００５２】このとき、第１隣接セルＭＣ０３のドレイ
ンノードは、拡散ビット線ＳＢＬ３の抵抗によってＶｄ
ｂより低い電圧にプリチャージされているが、プリチャ
ージ後フローティングにされるため、第２隣接セルＭＣ
０２を介してドレインバイアスＶｄｂまでさらにチャー
ジされる。よって、読み出しセルＭＣ０４のドレインに
与えられるドレイン電圧と第１隣接セルＭＣ０３のドレ
イン電圧は同電位となり、拡散ビット線ＳＢＬ４から第
１隣接セルＭＣ０３へのリーク電流を防ぐことができ、
読み出しドレイン電圧のプリチャージ時間の増加を抑え
ることができる。この結果、高速読み出しが可能とな
る。
【００５３】図３は、図１で示したメモリアレイに読み
出し回路を付加した例を示している。この読み出し回路
は、クランプトランジスタＴｃｐと、インバータ回路Ｉ
ＮＶを備えている。ＳＡはセンスアンプＳＡである。
【００５４】クランプトランジスタＴｃｐのソースは読
み出しセルのメインビット線ＭＢＬに接続されている。
クランプトランジスタＴｃｐのゲートは上記メインビッ
ト線ＭＢＬの電圧を反転増幅するインバータ回路ＩＮＶ
の出力信号を受ける。クランプトランジスタＴｃｐのド
レインは抵抗Ｒｐを介して電位Ｖｐによってプルアップ
され、センスアンプＳＡの入力ノードｓｅｎに接続され
ている。センスアンプＳＡは電流検知型の差動アンプに
より構成されており、読み出し用リファレンスセル（オ
ン状態とオフ状態の中間のしきい値電圧をもったメモリ
セル）の出力ノードｒｅｆの電位と上記ｓｅｎノードの
電位とを比較してセンス増幅を行う。この読み出し回路
は、ビット線読み出しドレイン電圧の変動を抑えながら
読み出しセル電流の変動をクランプトランジスタＴｃｐ
のドレイン電圧変動に変換する電流電圧変換装置として
動作する。
【００５５】この回路構成で、メモリセルＭＣ０４を選
択して読み出す場合の動作について説明する。まず、ワ
ード線ＷＬ０を選択し読み出しセルＭＣ０４の制御ゲー
トに読み出し電圧Ｖｃｇを印加する。同時に、ブロック
選択線ＳＧ０、ＳＧ１を'Ｈ'にしてブロック選択トラン
ジスタＴＢ０〜ＴＢｎをＯＮにしてこのブロックを選択
し、各拡散ビット線ＳＢＬをそれぞれ対応するメインビ
ット線ＭＢＬに接続する。次に、メインビット線ＭＢＬ
のうちＭＢＬ４に読み出しドレイン電圧Ｖｒｅａｄを印
加し、ＭＢＬ２にＶｒｅａｄと同電位のドレインバイア
スＶｄｂを印加する。また、他のメインビット線ＭＢＬ
はフローティング状態にする。
【００５６】このとき、ドレインバイアスＶｄｂは読み
出しドレイン電圧Ｖｒｅａｄと同電位であるから、ドレ
インバイアスを同じブロック選択線ＳＧ側から印加する
ことにより、読み出しセルＭＣ０４のドレインに与えら
れるドレイン電圧とドレインバイアスの印加される第２
隣接セルＭＣ０２のドレイン電圧は同電位となる。さら
に、第１隣接セルＭＣ０３のドレイン電圧も両側の拡散
ビット線からチャージされることで同電位にプリチャー
ジされる。この状態においてセンスアンプＳＡがアクテ
ィブになると、読み出しセルＭＣ０４のオン，オフ状態
に応じて次のようにして読み出し動作が行われる。
【００５７】読み出しセルＭＣ０４がオフ状態のとき、
セル電流が流れないため、Ｖｒｅａｄの電位はプリチャ
ージの電位を保つ。このとき、第１隣接セルＭＣ０３の
ドレインノードのプリチャージ電圧ＶｄｂとＶｒｅａｄ
はほぼ同電位であるため、第１隣接セルＭＣ０３へのリ
ークは発生しない。よって、読み出し時間に対するオー
バーヘッドは発生しない。
【００５８】読み出しセルＭＣ０４がオン状態のとき、
この読み出しセルＭＣ０４のドレイン領域からソース領
域へセル電流が流れてＶｒｅａｄ電圧が低下する。この
とき、ビット線の電位を直接センス増幅する読み出し回
路の場合は、第１隣接セルＭＣ０３のドレインバイアス
ＶｄｂとＶｒｅａｄとの間の電位差が無視できないほど
大きくなり、第１隣接セルＭＣ０３のドレインノードか
らリーク電流が流れ込み、読み出しノードの電流の低下
を引き起こす。これにより、読み出しセルＭＣ０４がオ
ン状態であってもオフ状態と誤読み出しするという問題
がおこる。しかし、上記読み出し回路は、ビット線電圧
をほぼ一定に保つようにクランプトランジスタＴｃｐが
動作し、セル電流の差をセンスノードｓｅｎの電圧の差
として変換する構成なので、このときのビット線の変動
はごくわずかである（例えば、０．１Ｖなど）。図８は
上記読み出し動作におけるビット線とセンスノードの振
る舞いを示したものである。図に示したように、ビット
線電圧の微小な変動に対してセンスノードｓｅｎの電圧
が大きく変化している。よって、第１隣接セルＭＣ０３
のドレインノードのプリチャージ電圧ＶｄｂとＶｒｅａ
ｄの電圧差はわずかであり、第１隣接セルＭＣ０３を介
してリーク電流が読み出しセルＭＣ０４のドレインに流
れ込むという問題は発生しない。よって、読み出し時間
に対するオーバーヘッドは発生しない。
【００５９】尚、上記実施の形態においては、アレイ構
成をデディケーティッドビット線仮想接地型にした場
合、ビット線を選択するデコーダを変更することにより
適応可能である。また、メモリセルとしてＡＣＴメモリ
セルを用いた場合を例に説明しているが、この発明はこ
れに限定されるものではなく他の不揮発メモリセルでも
適応可能である。
【００６０】図４に示すように、拡散ビット線ＳＢＬの
列方向上側に配置されたブロック選択トランジスタＴＢ
０，ＴＢ２，ＴＢ４，ＴＢ６，ＴＢ８は行方向に関して
１つおきに互いに異なる２つのブロック選択信号ＳＧ
０，ＳＧ２によってオン、オフ制御され、また、列方向
下側に配置されたブロック選択トランジスタＴＢ１，Ｔ
Ｂ３，ＴＢ５，ＴＢ７，ＴＢ９は行方向に関して１つお
きに互いに異なる２つのブロック選択信号ＳＧ１，ＳＧ
３によってオン、オフ制御されるようになっていても良
い。
【００６１】この回路構成では、読み出し動作時に、読
み出しセルＭＣ０４のソース領域、ドレイン領域に連な
るブロック選択トランジスタＴＢ４，ＴＢ５はそれぞれ
オンされ、第１隣接セルＭＣ０３のドレイン領域に連な
るブロック選択トランジスタＴＢ３はオフされ、また、
第２隣接セルＭＣ０２のドレイン領域に連なるブロック
選択トランジスタＴＢ２はオンされる。これにより、読
み出しセルＭＣ０４の読み出しが行われる。
【００６２】ここで、プリチャージ動作時に、第１隣接
セルＭＣ０３のドレイン領域に連なるブロック選択トラ
ンジスタＴＢ３をオフ状態にできるので、第１隣接セル
ＭＣ０３のドレイン領域につながるビット線に関する負
荷容量はそのブロックに配置された拡散ビット線ＳＢＬ
３のもののみとなる。したがって、メインビット線ＭＢ
Ｌ３の負荷容量がつく場合に比べて、第１隣接セルＭＣ
０３のドレインノードを非常に高速にプリチャージする
ことが可能となる。この結果、高速読み出しが可能とな
る。
【００６３】図５は、別の実施形態の仮想接地型不揮発
性半導体記憶装置のメモリアレイおよびデコーダ回路の
構成を示している。なお、メモリアレイはデディケーテ
ィッドビット線仮想接地型であり、同図は、メモリアレ
イのうち複数ブロックに区分されたうちの１つのブロッ
クを表している。
【００６４】拡散ビット線ＳＢＬ０、ＳＢＬ２、ＳＢＬ
４…と拡散ビット線ＳＢＬ１、ＳＢＬ３、ＳＢＬ５…は
濃度プロファイルの異なる埋め込み拡散層で形成されて
いる。読み出し動作においては拡散ビット線ＳＢＬ０、
ＳＢＬ２、ＳＢＬ４…をドレインノード、拡散ビット線
ＳＢＬ１、ＳＢＬ３、ＳＢＬ５…をソースノードとして
用いる。ブロック選択信号によってブロック選択線ＳＧ
０，ＳＧ１を選択することでこのブロックが選択され、
拡散ビット線ＳＢＬ０〜ＳＢＬｎをブロック選択トラン
ジスタＴＢ０〜ＴＢｎを介してそれぞれ複数ブロックで
共有するメインビット線ＭＢＬ０〜ＭＢＬｎに接続す
る。ＷＬ０〜ＷＬｎはワード線であり、各メモリセルの
制御ゲートに接続されている。
【００６５】次に図５におけるデコーダ回路について説
明する。ドレイン選択トランジスタＴＤ０〜ＴＤｎは、
ドレインデコーダＤＤによって１つが選択されるノード
Ｄ０〜Ｄｎがゲートに接続されており、選択されたメモ
リセルのドレインノードをセンスアンプＳＡからのノー
ドＤＳに接続する。破線で囲まれた部分がドレインバイ
アスデコーダＤＢＤである。このドレインバイアスデコ
ーダＤＢＤは、ドレインバイアス選択信号転送トランジ
スタＤＤ０〜ＤＤｎとＤＲ０〜ＤＲｎから構成されてお
り、それぞれドレインプリデコーダＤＰＤからのノード
ＤＥ、ＤＯによって選択される。ドレインプリデコーダ
ＤＰＤは選択されたメモリセルに応じてＤＥあるいはＤ
Ｏを選択する。ドレインバイアス選択トランジスタＴＣ
０〜ＴＣｎは、上記ドレインバイアスデコーダＤＢＤに
より１つが選択され、ドレインバイアスを印加すべきビ
ット線をバイアス制御回路ＢＣからのノードＤＢに接続
する。ソース選択トランジスタＴＳ０〜ＴＳｎは、ソー
スデコーダＳＤによって１つが選択されるノードＳ０〜
Ｓｎがゲートに接続されており、選択されたメモリセル
のソースノードをバイアス制御回路ＢＣからのノードＳ
Ｂに接続する。鎖線で囲まれた部分がソースバイアスデ
コーダＳＢＤである。このソースバイアスデコーダＳＢ
Ｄは、ソースバイアス選択信号転送トランジスタＳＤ０
〜ＳＤｎとＳＲ０〜ＳＲｎから構成されており、それぞ
れソースプリデコーダＳＰＤからのノードＳＥ、ＳＯに
よって選択される。ソースプリデコーダＳＰＤは選択さ
れたメモリセルに応じてＳＥあるいはＳＯを選択する。
また、ソースバイアス選択トランジスタＴＲ０〜ＴＲｎ
は、読み出し時に第１隣接セル（読み出しセルとドレイ
ンノードを共有するセル）のソースノードをプリチャー
ジ後にフローティングにする読み出し方式の場合に動作
する。具体的には、このソースバイアス選択トランジス
タＴＲ０〜ＴＲｎは、上記ソースバイアスデコーダＳＢ
Ｄにより１つが選択され、ソースバイアスを印加すべき
ビット線をバイアス制御回路ＢＣからのノードＳＢに接
続する。
【００６６】この図５の回路構成で、メモリセルＭＣ０
２を選択して読み出す場合の動作について説明する。予
め全てのビット線は接地電位ＧＮＤとしておく。まず、
ワード線ＷＬ０を選択し読み出しセルＭＣ０２の制御ゲ
ートに読み出し電圧Ｖｃｇを印加する。同時に、ブロッ
ク選択線ＳＧ０、ＳＧ１を'Ｈ'にしてブロック選択トラ
ンジスタＴＢ０〜ＴＢｎをＯＮにしてこのブロックを選
択し、各拡散ビット線ＳＢＬをそれぞれ対応するメイン
ビット線ＭＢＬに接続する。また、ドレインデコーダＤ
ＤではノードＤ１が、ソースデコーダＳＤではノードＳ
１が選択され、それぞれドレイン選択トランジスタＴＤ
１とソース選択トランジスタＴＳ１をＯＮにするととも
に、読み出しセルＭＣ０２のドレインノードをセンスア
ンプＳＡに、ソースノードをバイアス制御回路ＢＣにそ
れぞれ接続する。また、ドレインプリデコーダＤＰＤで
はノードＤＥが選択され、ドレインバイアスデコーダＤ
ＢＤのドレインバイアス選択信号転送トランジスタＤＤ
０〜ＤＤ３をＯＮにする。このとき、ドレインデコーダ
ＤＤによってノードＤ１が選択されているので、ドレイ
ンバイアス選択信号転送トランジスタＤＤ１を介してド
レインバイアス選択トランジスタＴＣ０がＯＮとなり、
第２隣接セルＭＣ００のドレインノードをバイアス制御
回路ＢＣに接続する。
【００６７】次に、バイアス制御回路ＢＣによってドレ
インバイアスＤＢはＶｄｂに、ソースバイアスＳＢはＧ
ＮＤに設定され、さらに、センスアンプＳＡによってノ
ードＤＳに読み出し電圧Ｖｒｅａｄが印加される。よっ
て、読み出しセルＭＣ０２のドレインにＶｒｅａｄ、ソ
ースにＧＮＤが印加され、さらに読み出しセルＭＣ０２
の行方向左側２つ隣りに位置する第２隣接セルＭＣ００
のドレインノードにＶｄｂが印加されて、第１隣接セル
ＭＣ０１のソースノードは０Ｖのフローティング状態か
ら、第１隣接セルＭＣ０１および第２隣接セルＭＣ００
を介してＶｒｅａｄおよびＶｄｂと同電位にプリチャー
ジされる。
【００６８】このような電圧印加方法によれば、ドレイ
ンバイアスＶｄｂは読み出しドレイン電圧Ｖｒｅａｄと
同電位であり、ドレインバイアスを同じブロック選択ト
ランジスタ側から印加することにより、読み出しセルＭ
Ｃ０２のドレインに与えられるドレイン電圧とドレイン
バイアスの印加される第２隣接セルＭＣ００のドレイン
電圧とは同電位となる。さらに、第１隣接セルＭＣ０１
のソース電圧も両側の拡散ビット線からチャージされる
ことで同電位にプリチャージされる。よって、読み出し
セルＭＣ０２のドレインノードから第１隣接セルＭＣ０
１を介してのリーク電流を防ぐことができ、ドレインノ
ードのプリチャージ時間の増加を抑えることができる。
また、第１隣接セルＭＣ０１のソースノードから読み出
しセルＭＣ０２のドレインノードへの電流流入も抑える
ことができる。この結果、高速読み出しが可能となる。
【００６９】次に、この図５の回路構成で、メモリセル
ＭＣ０３を選択して読み出す場合の動作について説明す
る。予め全てのビット線は接地電位ＧＮＤとしておく。
まず、ワード線ＷＬ０を選択し読み出しセルＭＣ０３の
制御ゲートに読み出し電圧Ｖｃｇを印加する。同時に、
ブロック選択線ＳＧ０、ＳＧ１を'Ｈ'にしてブロック選
択トランジスタＴＢ０〜ＴＢｎをＯＮにしてこのブロッ
クを選択し、各拡散ビット線ＳＢＬをそれぞれ対応する
メインビット線ＭＢＬに接続する。また、ドレインデコ
ーダＤＤではノードＤ２が、ソースデコーダＳＤではノ
ードＳ１が選択され、それぞれドレイン選択トランジス
タＴＤ２とソース選択トランジスタＴＳ１をＯＮにする
とともに、読み出しセルＭＣ０３のドレインノードをセ
ンスアンプＳＡに、ソースノードをバイアス制御回路Ｂ
Ｃにそれぞれ接続する。また、ドレインプリデコーダＤ
ＰＤではノードＤＯが選択され、ドレインバイアスデコ
ーダＤＢＤのドレインバイアス選択信号転送トランジス
タＤＲ０〜ＤＲ３をＯＮにする。このとき、ドレインデ
コーダＤＤによってノードＤ２が選択されているので、
ドレインバイアス選択信号転送トランジスタＤＲ２を介
してドレインバイアス選択トランジスタＴＣ３がＯＮと
なり、ＭＣ０５のドレインノードをバイアス制御回路Ｂ
Ｃに接続する。
【００７０】次に、バイアス制御回路ＢＣによってドレ
インバイアスＤＢはＶｄｂに、ソースバイアスＳＢはＧ
ＮＤに設定され、さらに、センスアンプＳＡによってノ
ードＤＳに読み出し電圧Ｖｒｅａｄが印加される。よっ
て、読み出しセルＭＣ０３のドレインにＶｒｅａｄ、ソ
ースにＧＮＤが印加され、さらに読み出しセルＭＣ０３
の行方向右側２つ隣りに位置する第２隣接セルＭＣ０５
のドレインノードにＶｄｂが印加されて、第１隣接セル
ＭＣ０４のソースノードは０Ｖのフローティング状態か
ら、第１隣接セルＭＣ０４および第２隣接セルＭＣ０５
を介してＶｒｅａｄおよびＶｄｂと同電位にプリチャー
ジされる。
【００７１】このような電圧印加方法によれば、ドレイ
ンバイアスＶｄｂは読み出しドレイン電圧Ｖｒｅａｄと
同電位であり、ドレインバイアスを同じブロック選択ト
ランジスタ側から印加することにより、読み出しセルＭ
Ｃ０３のドレインに与えられるドレイン電圧とドレイン
バイアスの印加される第２隣接セルＭＣ０５のドレイン
電圧とは同電位となる。さらに、第１隣接セルＭＣ０４
のソース電圧も両側の拡散ビット線からチャージされる
ことで同電位にプリチャージされる。よって、読み出し
セルＭＣ０３のドレインノードから第１隣接セルＭＣ０
４を介してのリーク電流を防ぐことができ、ドレインノ
ードのプリチャージ時間の増加を抑えることができる。
また、第１隣接セルＭＣ０４のソースノードから読み出
しセルＭＣ０３のドレインノードへの電流流入も抑える
ことができる。この結果、高速読み出しが可能となる。
【００７２】次に、図５の回路構成で、メモリセルＭＣ
０２を選択して読み出す場合で、さらに、第１隣接セル
ＭＣ０１のソースノードを同時にプリチャージする場合
（センス増幅時はフローティング）の動作について説明
する。予め全てのビット線は接地電位ＧＮＤとしてお
く。まず、ワード線ＷＬ０を選択し読み出しセルＭＣ０
２の制御ゲートに読み出し電圧Ｖｃｇを印加する。同時
に、ブロック選択線ＳＧ０、ＳＧ１を'Ｈ'にしてブロッ
ク選択トランジスタＴＢ０〜ＴＢｎをＯＮにしてこのブ
ロックを選択し、各拡散ビット線ＳＢＬをそれぞれ対応
するメインビット線ＭＢＬに接続する。ドレインデコー
ダではノードＤ１が、ソースデコーダＳＤではノードＳ
１が選択され、それぞれドレイン選択トランジスタＴＤ
１とソース選択トランジスタＴＳ１をＯＮにするととも
に、読み出しセルＭＣ０２のドレインノードをセンスア
ンプＳＡに、ソースノードをバイアス制御回路ＢＣにそ
れぞれ接続する。また、ドレインプリデコーダＤＰＤで
はノードＤＥが選択され、ドレインバイアスデコーダＤ
ＢＤのドレインバイアス選択信号転送トランジスタＤＤ
０〜ＤＤ３をＯＮにする。このとき、ドレインデコーダ
ＤＤによってノードＤ１が選択されているので、ドレイ
ンバイアス選択信号転送トランジスタＤＤ１を介してド
レインバイアス選択トランジスタＴＣ０がＯＮとなり、
第２隣接セルＭＣ００のドレインノードをバイアス制御
回路ＢＣに接続する。
【００７３】同時に、ソースプリデコーダＳＰＤではノ
ードＳＥが選択され、ソースバイアスデコーダＳＢＤの
ソースバイアス選択信号転送トランジスタＳＤ０〜ＳＤ
３をＯＮにする。このとき、ソースデコーダＳＤによっ
てノードＳ１が選択されているので、ソースバイアス選
択信号転送トランジスタＳＤ１を介してソースバイアス
選択トランジスタＴＲ０がＯＮとなり、第１隣接セルＭ
Ｃ０１のソースノードをバイアス制御回路ＢＣに接続す
る。
【００７４】次に、バイアス制御回路ＢＣによってドレ
インバイアスＤＢはＶｄｂに、ソースバイアスＳＣはＶ
ｓｂに、ソースバイアスＳＢはＧＮＤに設定され、さら
に、ＳＡによってノードＤＳに読み出し電圧Ｖｒｅａｄ
が印加される。よって、読み出しセルＭＣ０２のドレイ
ンにＶｒｅａｄ、ソースにＧＮＤが印加され、さらに読
み出しセルＭＣ０２の行方向左側２つ隣りに位置する第
２隣接セルＭＣ００のドレインノードにＶｄｂがが印加
され、第１隣接セルＭＣ０１のソースノードにＶｓｂが
印加される。プリチャージが終了すると、バイアス制御
回路ＢＣによりノードＳＣはフローティング状態にな
る。
【００７５】このような電圧印加方法によれば、ドレイ
ンバイアスＶｄｂは読み出しドレイン電圧Ｖｒｅａｄと
同電位であり、ドレインバイアスを同じブロック選択ト
ランジスタ側から印加することにより、読み出しセルＭ
Ｃ０２のドレインに与えられるドレイン電圧とドレイン
バイアスの印加される第２隣接セルＭＣ００のドレイン
電圧とは同電位となる。さらに、隣接セルＭＣ０１のソ
ース電圧もＶｓｂにチャージされ、チャージ後フローテ
ィングになるため、ＶｄｂとＶｒｅａｄと同電位にプリ
チャージされる。よって、読み出しセルＭＣ０２のドレ
インノードから第１隣接セルＭＣ０１を介してのリーク
電流を防ぐことができ、ドレインノードのプリチャージ
時間の増加を抑えることができる。また、第１隣接セル
ＭＣ０１のソースノードから読み出しセルＭＣ０２のド
レインノードへの電流流入も抑えることができる。この
結果、高速読み出しが可能となる。
【００７６】ここで、図７で示したように読み出しセル
のドレインがブロック選択トランジスタから最も遠い場
合、ドレイン電圧が電圧降下をおこす。よって、上記Ｖ
ｓｂをＶｄｂと同電位とした場合、第１隣接セルのソー
スノードが読み出しセルのドレインノードよりも高くプ
リチャージされてしまう。これを防ぐために、Ｖｓｂは
Ｖｄｂが最大に電圧降下をおこした場合の電圧に設定し
ておく。このような設定にした上で、第１隣接セルのソ
ースノードをＶｓｂにプリチャージ後にフローティング
にすれば、両側のビット線からさらにプリチャージされ
てＶｄｂおよびＶｒｅａｄと同電位までプリチャージさ
れる。よって、読み出しセルがメモリアレイ内のどの位
置にあっても、正常に読み出しを行うことができる。
【００７７】
【発明の効果】以上から明らかなように、この発明の仮
想接地型不揮発性半導体記憶装置および仮想接地型不揮
発性半導体記憶装置のデータ読み出し方法によれば、隣
接セルへのリーク電流を有効に抑えることができ、した
がって高速読み出しを実現できる。
【００７８】また、この発明のビット線制御デコーダ回
路によれば、そのような仮想接地型不揮発性半導体記憶
装置において、隣接セルへのリーク電流を有効に抑える
ことができ、したがって高速読み出しを実現させるこて
ができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態の仮想接地型不揮発性半
導体記憶装置のメモリアレイの回路構成および電圧印加
条件を示す図である。
【図２】 上記仮想接地型不揮発性半導体記憶装置にお
ける他の電圧印加条件を示す図である。
【図３】 上記仮想接地型不揮発性半導体記憶装置のメ
モリアレイに読み出し回路を付加した態様を示す図であ
る。
【図４】 上記仮想接地型不揮発性半導体記憶装置にお
いて、拡散ビット線の各端部でブロック選択トランジス
タが行方向に関して１つおきに互いに異なる２つのブロ
ック選択信号ＳＧ１，ＳＧ３によってオン、オフ制御さ
れるようにした変形例を示す図である。
【図５】 本発明の別の実施形態の仮想接地型不揮発性
半導体記憶装置のメモリアレイおよびデコーダ回路の構
成を示す図である。
【図６】 従来の電圧印加条件での問題点を説明する図
である。
【図７】 図１に示した実施形態による動作を説明する
図である。
【図８】 図５に示した実施形態における読み出し回路
の動作を説明する図である。
【図９】 ＡＣＴセルでの読み出し、書きこみ、消去動
作を模式的に説明する図である。
【図１０】 従来の仮想接地型不揮発性半導体記憶装置
の構成を例示する図である。
【図１１】 従来の別の仮想接地型不揮発性半導体記憶
装置の構成を例示する図である。
【符号の説明】
ＭＣ メモリセル ＷＬ ワード線 ＭＢＬ メインビット線 ＳＢＬ サブビット線 ＳＧ ブロック選択線 ＴＢ ブロック選択トランジスタ ＳＡ センスアンプ Ｖｐ センスノードのプルアップ電圧 Ｒｐ センスノードのプルアップ抵抗 ＩＮＶ 反転増幅回路 Ｔｃｐ クランプトランジスタ ｒｅｆ リファレンスノード ｓｅｎ センスノード ＴＤ０〜ＴＤ３ ドレイン選択トランジスタ ＴＳ０〜ＴＳ３ ソース選択トランジスタ ＴＣ０〜ＴＣ３ ドレインバイアス選択トランジスタ ＴＲ０〜ＴＲ３ ソースバイアス選択トランジスタ ＤＤ０〜ＤＤ３、ＤＲ０〜ＤＲ３ ドレインバイアス選
択信号転送トランジスタ ＳＤ０〜ＳＤ３、ＳＲ０〜ＳＲ３ ソースバイアス選択
信号転送トランジスタ ＤＥ、ＤＯ ドレインバイアスデコーダのデコード信号 ＳＥ、ＳＯ ソースバイアスデコーダのデコード信号 ＤＳ センスアンプとビット線の接続ノード ＤＢ ドレインバイアス電圧ノード ＳＣ ソースバイアス電圧ノード ＳＢ ソース電圧ノード

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 行列状に配置された複数の不揮発性メモ
    リセルトランジスタと、行選択を行うための複数のワー
    ド線と、列選択を行うための複数のビット線を有し、一
    のメモリセルトランジスタのソース領域、ドレイン領域
    がそれぞれこのメモリセルトランジスタの行方向一方の
    側に隣接するメモリセルトランジスタのドレイン領域、
    行方向他方の側に隣接するメモリセルトランジスタのソ
    ース領域と共通に形成され、この共通に形成されたソー
    ス及びドレイン領域がそれぞれ上記ビット線と接続され
    ている仮想接地型不揮発性半導体記憶装置において、 読み出し動作時に、読み出し対象となった一のメモリセ
    ルトランジスタのソース領域につながるビット線に接地
    電位を印加する手段と、上記一のメモリセルトランジス
    タのドレイン領域につながるビット線に読み出しドレイ
    ンバイアス電位を印加する手段と、上記一のメモリセル
    トランジスタの行方向他方の側に隣接する第１隣接メモ
    リセルトランジスタのドレイン領域につながるビット線
    をフローティング状態にする手段と、上記第１隣接メモ
    リセルトランジスタの行方向他方の側に隣接する第２隣
    接メモリセルトランジスタのドレイン領域につながるビ
    ット線に上記読み出しドレインバイアス電位と同じ電位
    を印加する手段を備えたことを特徴とする仮想接地型不
    揮発性半導体記憶装置。
  2. 【請求項２】 請求項１に記載の仮想接地型不揮発性半
    導体記憶装置において、 上記第１隣接メモリセルトランジスタのドレイン領域に
    つながるビット線がプリチャージされた後上記フローテ
    ィング状態にされることを特徴とする仮想接地型不揮発
    性半導体記憶装置。
  3. 【請求項３】 請求項１または２に記載の仮想接地型不
    揮発性半導体記憶装置において、 上記読み出し対象となった一のメモリセルトランジスタ
    のドレイン領域につながるビット線の電位変動に応じた
    入力を受けてセンス増幅するセンスアンプと、 上記メモリセルトランジスタのドレイン領域の電位変動
    を抑えながら、このメモリセルトランジスタのソース、
    ドレイン領域間を流れる電流の変動を電圧変動に変換し
    て上記センスアンプへ入力する電流電圧変換装置を備え
    たことを特徴とする仮想接地型不揮発性半導体記憶装
    置。
  4. 【請求項４】 請求項１、２または３に記載の仮想接地
    型不揮発性半導体記憶装置において、 列方向に並ぶ複数の上記メモリセルがブロックを構成
    し、 上記ブロックごとに配置されたビット線ごとに、行方向
    に関して交互にそのビット線の端部にブロック選択トラ
    ンジスタが介挿され、 上記ブロックの列方向一方の側に配置されたブロック選
    択トランジスタ、列方向他方の側に配置されたブロック
    選択トランジスタは、それぞれ行方向に関して１つおき
    に互いに異なる２つの制御信号によってオン、オフされ
    るようになっていることを特徴とする仮想接地型不揮発
    性半導体記憶装置。
  5. 【請求項５】 行列状に配置された複数の不揮発性メモ
    リセルトランジスタと、行選択を行うための複数のワー
    ド線と、列選択を行うための複数のビット線を有し、一
    のメモリセルトランジスタのソース領域、ドレイン領域
    がそれぞれこのメモリセルトランジスタの行方向一方の
    側に隣接するメモリセルトランジスタのソース領域、行
    方向他方の側に隣接するメモリセルトランジスタのドレ
    イン領域と共通に形成され、この共通に形成されたソー
    ス領域、ドレイン領域がそれぞれ上記ビット線と接続さ
    れているデディケーティッドビット線仮想接地型不揮発
    性半導体記憶装置において、 読み出し動作時に、読み出し対象となった一のメモリセ
    ルトランジスタのソース領域につながるビット線に接地
    電位を印加する手段と、上記一のメモリセルトランジス
    タのドレイン領域につながるビット線に読み出しドレイ
    ンバイアス電位を印加する手段と、上記一のメモリセル
    トランジスタの行方向他方の側に隣接する第１隣接メモ
    リセルトランジスタのソース領域につながるビット線を
    フローティング状態にする手段と、上記第１隣接メモリ
    セルトランジスタの行方向他方の側に隣接する第２隣接
    メモリセルトランジスタのドレイン領域につながるビッ
    ト線に上記読み出しドレインバイアス電位と同じ電位を
    印加する手段を備えたことを特徴とする仮想接地型不揮
    発性半導体記憶装置。
  6. 【請求項６】 請求項５に記載の仮想接地型不揮発性半
    導体記憶装置において、 上記第１隣接メモリセルトランジスタのソース領域につ
    ながるビット線がプリチャージされた後上記フローティ
    ング状態にされることを特徴とする仮想接地型不揮発性
    半導体記憶装置。
  7. 【請求項７】 請求項５または６に記載の仮想接地型不
    揮発性半導体記憶装置において、 上記読み出し対象となった一のメモリセルトランジスタ
    のドレイン領域につながるビット線の電位変動に応じた
    入力を受けてセンス増幅するセンスアンプと、 上記メモリセルトランジスタのドレイン領域の電位変動
    を抑えながら、このメモリセルトランジスタのソース、
    ドレイン領域間を流れる電流の変動を電圧変動に変換し
    て上記センスアンプへ入力する電流電圧変換装置を備え
    たことを特徴とする仮想接地型不揮発性半導体記憶装
    置。
  8. 【請求項８】 請求項５、６または７に記載の仮想接地
    型不揮発性半導体記憶装置において、 列方向に並ぶ複数の上記メモリセルがブロックを構成
    し、 上記ブロックごとに配置されたビット線ごとに、行方向
    に関して交互にそのビット線の端部にブロック選択トラ
    ンジスタが介挿され、 上記ブロックの列方向一方の側に配置されたブロック選
    択トランジスタ、列方向他方の側に配置されたブロック
    選択トランジスタは、それぞれ行方向に関して１つおき
    に互いに異なる２つの制御信号によってオン、オフされ
    るようになっていることを特徴とする仮想接地型不揮発
    性半導体記憶装置。
  9. 【請求項９】 行列状に配置された複数の不揮発性メモ
    リセルトランジスタと、行選択を行うための複数のワー
    ド線と、列選択を行うための複数のビット線を有し、一
    のメモリセルトランジスタのソース領域、ドレイン領域
    がそれぞれこのメモリセルトランジスタの行方向一方の
    側に隣接するメモリセルトランジスタのソース領域、行
    方向他方の側に隣接するメモリセルトランジスタのドレ
    イン領域と共通に形成され、この共通に形成されたソー
    ス領域、ドレイン領域がそれぞれ上記ビット線と接続さ
    れているデディケーティッドビット線仮想接地型不揮発
    性半導体記憶装置に用いられるビット線制御デコーダ回
    路であって、 上記各メモリセルトランジスタのソース領域につながる
    ビット線にソース電圧を供給するためのトランジスタを
    選択するソースバイアスデコーダと、 上記各メモリセルトランジスタのドレイン領域につなが
    るビット線をセンスアンプと接続するために選択信号
    （Ｄ０〜Ｄ３）を出力してドレイン選択トランジスタ
    （ＴＤ０〜ＴＤ３）を選択するドレインデコーダと、 上記メモリセルトランジスタのドレイン領域につながる
    ビット線に所定の電圧を印加するためにドレインバイア
    ス選択トランジスタ（ＴＣ０〜ＴＣ３）を選択するドレ
    インバイアスデコーダ（ＤＢＤ）とを備え、 上記ドレインバイアスデコーダ（ＤＢＤ）は、上記ドレ
    インデコーダによって出力される上記各選択信号（Ｄ０
    〜Ｄ３）ごとに、その選択信号をソースとする２つのド
    レインバイアス選択信号転送トランジスタ（ＤＤ０〜Ｄ
    Ｄ３，ＤＲ０〜ＤＲ３）を有し、 一のメモリセルトランジスタに対応するドレインバイア
    ス選択トランジスタ（ＴＣ１）のゲートノードは、上記
    一のメモリセルトランジスタに対して行方向両側へ２つ
    隣りのメモリセルトランジスタに対応するドレインバイ
    アス選択信号転送トランジスタ（ＤＤ２，ＤＲ０）のド
    レインにそれぞれ接続されていることを特徴とするビッ
    ト線制御デコーダ回路。
  10. 【請求項１０】 行列状に配置された複数の不揮発性メ
    モリセルトランジスタと、行選択を行うための複数のワ
    ード線と、列選択を行うための複数のビット線を有し、
    一のメモリセルトランジスタのソース領域、ドレイン領
    域がそれぞれこのメモリセルトランジスタの行方向一方
    の側に隣接するメモリセルトランジスタのドレイン領
    域、行方向他方の側に隣接するメモリセルトランジスタ
    のソース領域と共通に形成され、この共通に形成された
    ソース及びドレイン領域がそれぞれ上記ビット線と接続
    されている仮想接地型不揮発性半導体記憶装置のデータ
    読み出し方法であって、 読み出し動作時に、読み出し対象となった一のメモリセ
    ルトランジスタのソース領域につながるビット線、ドレ
    イン領域につながるビット線にそれぞれ接地電位、読み
    出しドレインバイアス電位を印加するとともに、上記一
    のメモリセルトランジスタの行方向他方の側に隣接する
    第１隣接メモリセルトランジスタのドレイン領域につな
    がるビット線をフローティング状態にし、上記第１隣接
    メモリセルトランジスタの行方向他方の側に隣接する第
    ２隣接メモリセルトランジスタのドレイン領域につなが
    るビット線に上記読み出しドレインバイアス電位と同じ
    電位を印加することを特徴とする仮想接地型不揮発性半
    導体記憶装置のデータ読み出し方法。
  11. 【請求項１１】 行列状に配置された複数の不揮発性メ
    モリセルトランジスタと、行選択を行うための複数のワ
    ード線と、列選択を行うための複数のビット線を有し、
    一のメモリセルトランジスタのソース領域、ドレイン領
    域がそれぞれこのメモリセルトランジスタの行方向一方
    の側に隣接するメモリセルトランジスタのソース領域、
    行方向他方の側に隣接するメモリセルトランジスタのド
    レイン領域と共通に形成され、この共通に形成されたソ
    ース領域、ドレイン領域がそれぞれ上記ビット線と接続
    されているデディケーティッドビット線仮想接地型不揮
    発性半導体記憶装置のデータ読み出し方法であって、 読み出し動作時に、読み出し対象となった一のメモリセ
    ルトランジスタのソース領域につながるビット線、ドレ
    イン領域につながるビット線にそれぞれ接地電位、読み
    出しドレインバイアス電位を印加するとともに、上記一
    のメモリセルトランジスタの行方向他方の側に隣接する
    第１隣接メモリセルトランジスタのソース領域につなが
    るビット線をフローティング状態にし、上記第１隣接メ
    モリセルトランジスタの行方向他方の側に隣接する第２
    隣接メモリセルトランジスタのドレイン領域につながる
    ビット線に上記読み出しドレインバイアス電位と同じ電
    位を印加することを特徴とする仮想接地型不揮発性半導
    体記憶装置のデータ読み出し方法。
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