KR20130133111A - 순수 로직 트랜지스터로 구성된 플래시 메모리 - Google Patents

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Abstract

본 발명에 따른 순수 로직 트랜지스터로 구성된 플래시 메모리는 커플링 디바이스의 바디와 이레이즈 디바이스의 바디를 WL방향의 인접 셀들이 서로 공유하는 것을 특징으로 하는 다수의 WL과 다수의 BL을 가지는 메모리 어레이, 개별 순수 로직 트랜지스터들의 정상 동작 범위의 3배 내지 4배의 프로그램 또는 이레이즈 전압을 공급받아서 개별 트랜지스터들은 정상 동작 범위 내에서 동작하면서도 선택적으로 프로그램 또는 이레이즈 전압을 출력할 수 있는 것을 특징으로 하는 고전압 스위칭부, 특정 WL에 대한 선택적인 리프레시 동작을 수행하는데 필요한 버퍼 및 메모리 판독 회로로 구성이 되어, 별도의 제조 과정의 추가 없이 마이크로프로세서 등의 일반 로직 회로와 웨이퍼 상에서 동시에 제조될 수 있는 온칩 비휘발성 메모리의 구조 및 제조 방법이 제공된다.

Description

순수 로직 트랜지스터로 구성된 플래시 메모리 {Pure Logic Compatible Flash Memory}
본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로는 로직 트랜지스터로 구성된 플래시 메모리 구조 및 동작 방법에 대한 것이다.
최근 비휘발성 메모리의 한 종류인 플래시 메모리를 순수 로직 트랜지스터로 구현하여 표준 CMOS 제조 공정 중에 별도의 공정 과정의 추가 없이 제작될 수 있도록 하는 다양한 노력들이 행해어져 오고 있다. 그러한 노력들의 일례로서 U.S. Patent No. 7,095,076에 "ELECTRICALLY-ALTERABLE NON-VOLATILE MEMORY CELL"라는 제목으로, U.S. Patent No. 7,355,914에 "METHODS AND APPARATUSES FOR A SENSE AMPLIFIER" 라는 제목으로, U.S. Patent No. 7,796,450에 "RADIO FREQUENCY (RFID) TAG INCLUDING CONFIGURABLE SINGLE BIT/DUAL BITS MEMORY"라는 제목으로, U.S. Patent No., 7,263,001에 "COMPACT NON-FOLATILE MEMORY CELL AND ARRAY SYSTEM"라는 제목으로, 그리고, U.S. Patent No., 7,755,941에 "NONVOLATILE SEMICONDUCTOR MEMORY DEVICE"라는 제목으로 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함된다.
이러한 순수 로직 트랜지스터로 구성된 플래시 메모리는 임베디드 플래시 메모리라고도 불리우며, 마이크로프로세서 등의 일반 로직 블록들과 함께 같은 반도체 웨이퍼 상에서 제조될 수 있기 때문에 마이크로프로세서의 온칩 비휘발성 메모리로서 역할을 수행할 수 있다. 이러한 온칩 비휘발성 메모리는 칩의 전원이 방전된 상태에서도 데이터를 기억할 수 있는 특징을 가지고 있기 때문에 각종 마이크로프로세서의 보안 관련 정보를 칩 내부에 기록하는데 사용될 수 있다. 또한, 마이크로프로세서 칩의 전원이 방전되기 이전에 마이크로프로세서의 중요 보안 관련 정보를 칩 외부로 전송할 필요가 없으며, 칩 내부에 위치한 비휘발성 메모리는 칩 외부에 위치한 메모리보다 더욱 빠르게 읽고 쓸 수 있다. 도 1에는 종래의 두 개의 게이트(901, 902)를 가진 플레이 메모리 셀 트랜지스터(900)와 한 개의 게이트(911)를 가진 순수 로직 트랜지스터(910)의 단면도가 도시되어 있다.
종래의 플래시 메모리는 특별한 제조 공정을 요구하는 트랜지스터(900)를 이용하여 제작이 되며 두 개의 게이트(901, 902) 레이어를 형성하는 공정 과정을 필요로 하는 반면에 마이크로프로세서 등의 회로들은 하나의 게이트(911) 레이어만을 필요로 하는 순수 로직 트랜지스터(910)를 이용하여 제작이 되기 때문에 종래의 두 개의 게이트 레이어를 필요로하는 플래시 메모리는 같은 반도체 웨이퍼 상에서 마이크로프로세서 등과 같은 웨이퍼 상에서 제작되기가 어렵다. 반면, 순수 로직 트랜지스터(910)만으로 구성된 플래시 메모리는 동일 반도체 웨이퍼 상에서 마이크로프로세서 등의 다른 회로들과 함께 제조되어 각종 정보를 칩 내부에 전원이 방전된 상태에서도 저장할 수 있는 장점을 가져다 준다.
한편, 순수 로직 트랜지스터만으로 플래시 메모리를 구현하기 위해서는 많은 경우 플래시 메모리 동작에 필요한 프로그램, 이레이즈 전압을 특정 위치에 존재하는 메모리 셀에 선택적으로 인가하는 방법을 필요로 한다. 상기 프로그램, 이레이즈 전압은 보통 순수 로직 트랜지스터들의 정상 동작 범위보다 높기 때문에, 종래의 임베디드 플래시 메모리에서는 선택되지 않은 셀에 정상 동작 범위보다 높은 전압이 인가됨으로써 원하지 않는 셀들이 프로그램 또는 이레이즈가 되는 문제를 피하기 위하여 WL 방향의 인접 메모리 셀의 바디에 선택적으로 프로그램 또는 이레이즈 전압을 인가하는 방법을 사용하여 왔다. 그러나, 이를 위해서는 각각의 단위 메모리 셀에 프로그램 또는 이레이즈 전압에 해당하는 레벨로부터 보통은 0V 수준인 VSS 전압 레벨까지를 스위칭할 수 있는 고전압 스위칭 회로를 구비시켜야 하기 때문에 단위 셀 면적이 매우 커지는 단점이 있다.
또한, 기존에 제안된 고전압 스위칭 회로는 프로그램, 이레이즈 전압을 순수 로직 트랜지스터의 정상 동작 범위보다 2배 이상 공급하기 힘든 구조이기 때문에 프로그램 및 이레이즈 전압을 제한하여 메모리 셀의 프로그램 및 이레이즈 속도를 매우 느리게 하는 단점이 있어 왔다. 종래 기술의 일예로서 도 2에는 2004년 International Solid-State Circuits Conference에서 "Embedded Flash Memory for Security Applications in a 0.13㎛ CMOS Logic Process"라는 이름으로 발표된 임베디드 플래시 메모리의 고전압 스위칭 회로(1000)가 도시되어 있다. 상기 임베디드 플래시 메모리에서는 특정 셀에 대해서 선택적인 프로그램 또는 이레이즈 동작을 수행하기 위해서 매 단위 임베디드 플래시 메모리 셀에 상기와 같은 고전압 스위칭 회로(1000)를 구비시키고 있어 단위 셀 및 전체 메모리 어레이의 면적이 매우 큰 단점이 있다. 상기 임베디드 플래시메모리에서 고전압 스위칭 회로(1000)를 구성하는 로직 트랜지스터의 정상 동작 전압은 VPP1레벨 정도이며, VPP2 레벨은 VPP1 레벨의 2배 정도이다. 상기 고전압 스위칭 회로(1000)는 윗단의 PMOS 트랜지스터들이 켜지면서 VOUT레벨이 VPP2 레벨로 충전이 될 때에, 출력단 NMOS 트랜지스터(1010)의 게이트에 VPP1 레벨이 연결됨으로써 해당 트랜지스터(1010)의 게이트산화막에 인가되는 전압을 VPP2-VPP1, 즉 VPP1 레벨 수준으로 한정하도록 하고 있다. 만약 VOUT 레벨을 VPP1 레벨의 2배가 넘는 전압으로 충전하기 위해서는 출력단 NMOS 트랜지스터(1010)의 게이트 산화막에 정상 동작 범위, 즉 VPP1 레벨 정도보다 높은 전압이 인가가 되어야 하기 때문에, 상기 종래의 고전압 스위칭 회로는 VOUT 레벨이 로직 트랜지스터의 정상 동작 범위의 두 배 정도로 한정이 되어 프로그램 및 이레이즈 속도를 느리게 하는 단점이 있다. 일반적으로 높은 프로그램 또는 이레이즈 전압을 공급하면 빠르게 프로그램 또는 이레이즈 동작이 완료될 수 있음은 메모리 시스템 관련 분야에 정통한 사람들에게는 자명한 사실이다.
또한, 순수 로직 트랜지스터만으로 비휘발성 메모리를 제작할 때, 로직 트랜지스터를 구성하는 게이트 산화막(GOX)이 비휘발성 메모리 특성을 위해 최적화되지 않음으로 인해 비휘발성 메모리에 저장된 데이터의 보존 기간 등이 충분히 확보되지 않는 등의 문제가 관찰이 되고 있다. 따라서, 상기 언급한 다양한 장점에도 불구하고, 상기 지적한 다양한 문제들이 온칩 임베디드플래시의 구현을 어렵게 하고 있는 실정이다.
Raszka, J., Advani, M., Tiwari,V., et al., "Embedded Flash Memory for Security Applications in a 0.13㎛ CMOS Logic Process," Solid-State Circuits Conference Digest of Technical Papers (ISSCC), 2004 IEEE International. pp. 46-47.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로서, 순수 로직 트랜지스터로 구성된 다수의 WL과 다수의 WL을 가지는 비휘발성 메모리 어레이 구조 및 제조 방법, 순수 로직 트랜지스터로 구성된 고전압 스위칭 회로의 구현 방법, 순수 로직 트랜지스터로 구성된 비휘발성 메모리의 신뢰성을 향상시키기 위한 방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여 본 발명의 순수 로직 트랜지스터로 구성된 비휘발성 메모리는 커플링 디바이스, 이레이즈 디바이스, 리드 디바이스의 게이트가 서로 연결되어 플로팅 게이트를 구성하고, 상기 커플링 디바이스의 바디와 이레이즈 디바이스의 바디를 WL 방향의 인접 셀들끼리 서로 공유하는 것을 특징으로 하는 다수의 WL과 다수의 BL을 가지는 메모리 어레이 구조 및 제조 방법을 제공한다.
예시적인 실시예에 있어서, 상기 플로팅 게이트는 마이크로프로세서 등의 주변 회로를 구성하는 트랜지스터의 제조 과정 중 형성이 되어 CMOS 로직 공정 중에 별도의 제조 과정을 필요로 하지 않는 것을 특징으로 한다.
예시적인 실시예에 있어서, 상기 메모리 어레이의 WL, BL 구동 회로 혹은 데이터 판독 회로는 마이크로프로세서 등의 주변 회로를 구성하는 트랜지스터의 제조 과정 중 형성이 되어 별도의 제조 과정을 필요로 하지 않는 것을 특징으로 한다.
예시적인 실시예에 있어서, 상기 메모리 어레이의 서로 다른 WL에 위치한 메모리 셀들끼리는 서로 트랜지스터 바디 영역을 공유하지 않음으로써, WL별로 이레이즈, 프로그램, 리드 동작을 수행할 수 있도록 하는 것을 특징으로 한다.
예시적인 실시예에 있어서, 상기 메모리 어레이의 프로그램 동작 시 같은 WL 내에서 선택되지 않은 BL에 위치한 셀들이 함께 프로그램되지 않도록 하기 위해서 상기 선택되지 않은 BL에 위치한 셀의 리드 디바이스에 연결된 선택 트랜지스터들을 OFF시킴으로써 상기 리드 디바이스에 형성되는 채널을 BL 및 CSL로부터 격리하는 것을 특징으로 한다.
예시적인 실시예에 있어서, 상기 커플링 디바이스는 이레이즈 디바이스나 리드 디바이스보다 5배 내지 10배 정도 넓은 폭을 가짐으로써 지나친 면적 증가 없이 메모리의 동작 속도를 높이거나 동작 전압을 낮출 수 있는 것을 특징으로 한다.
본 발명의 또다른 목적을 달성하기 위하여 순수 로직 트랜지스터로 구성된 고전압 스위칭 회로는 개별 트랜지스터들의 정상 동작 범위의 3배 내지 4배의 VPP4 레벨과 VPP4 레벨의 0, 0.25, 0.5, 0.75배 수준의 VSS, VPP1, VPP2, VPP3 레벨을 공급받아서 선택 신호에 따라서 VSS, VPP1, VPP2, VPP3, VPP4 레벨 중에 출력 신호를 결정하는 레벨변환기 스테이지와 이 레벨변환기 스테이지로부터 받은 신호들이 직렬로 연결된 PMOS 또는 NMOS 트랜지스터들의 게이트들에 연결되는 구동 스테이지로 구성이 되어 있어 본 발명의 순수 로직 트랜지스터로 구성된 고전압 스위칭 회로는 개별 로직 트랜지스터들은 정상 동작 범위 내에서 동작하면서도 상기 정상 동작 범위의 3배 내지 4배에 해당하는 VPP4 레벨, 그라운드 내지 읽기 전압에 해당하는 VSS 레벨 중에서 선택적으로 출력 신호를 내보낼 수 있는 것을 특징으로 한다.
본 발명의 또다른 목적을 달성하기 위하여 본 발명은 비휘발성 메모리의 이레이즈 상태와 프로그램 상태의 중간 영역에 있는 셀의 개수가 특정 개수보다 많은 weak WL을 검출하고, 상기 weak WL에 대하여 데이터 읽기, 이레이즈, 프로그램 동작을 수행하는 단계로 구성되는 리프레시 방법 및 회로 구조를 제공한다.
예시적인 실시예에 있어서, 상기 weak WL을 검출하는 방법 및 회로 구조는 Tail 영역을 정의하는 두 기준 읽기 전압에서 판독한 결과를 비교하여 그 차이를 계산하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 순수 로직 트랜지스터로 구성된 비휘발성 메모리의 단위 셀의 크기를 크게 줄여 집적도를 높일 수 있으며, 순수 로직 트랜지스터로 구성된 고전압 스위칭 회로는 이를 구성하는 개별 트랜지스터들은 정상 전압 동작 범위 내에서 동작하면서도 상기 개별 트랜지스터들의 정상 동작 범위의 3배 내지 4배의 프로그램 또는 이레이즈 전압 레벨 또는 그라운드 내지 읽기 전압 레벨을 선택적으로 출력하여 프로그램 또는 이레이즈 동작의 속도를 빠르게 할 수 있으며, 선택적 리프레시 방법을 통해 비휘발성 메모리에 저장된 데이터의 보존 기간을 효과적으로 늘리는 것이 가능하다.
도 1은 두 개의 게이트(901, 902)를 가진 종래의 플래시 메모리 셀 트랜지스터(900)와 한 개의 게이트(911)를 가진 순수 로직 트랜지스터(910)의 단면도이다.
도 2는 VOUT 범위가 로직 트랜지스터의 정상 동작 범위의 두 배 정도의 레벨로 한정되는 종래의 고전압 스위칭 회로의 도면이다.
도 3은 본 발명에 따른 순수 로직 트랜지스터로 구성되는 비휘발성 메모리 시스템을 개략적으로 보여주는 회로 도면이다.
도 4는 본 발명에 따른 순수 로직 트랜지스터로 구성되는 비휘발성 메모리 셀의 개략적인 레이아웃이다.
도 5는 본 발명에 따른 순수 로직 트랜지스터로 구성되는 비휘발성 메모리 셀을 구성하는 세 트랜지스터 (M1, M2, M3)의 개략적인 입체도이다.
도 6은 본 발명에 따른 비휘발성 메모리의 이레이즈 동작을 설명하기 위한 도면이다.
도 7은 본 발명에 따른 비휘발성 메모리의 프로그램 동작을 설명하기 위한 도면이다.
도 8및 도 9는 본 발명에 따른 순수 로직 트랜지스터로 구성되는 고전압 스위칭 회로의 개략적인 도면이다.
도 10은 본 발명에 따른 비휘발성 메모리의 프로그램 이후 셀 문턱전압 산포의 변화를 설명하기 위한 도면이다.
도 11은 본 발명에 따른 비휘발성 메모리의 리프레시 이후 셀 문턱전압 산포의 변화를 설명하기 위한 도면이다.
도 12는 본 발명에 따른 메모리 시스템의 선택적 리프레시 동작을 설명하기 위한 흐름도이다.
도 13은 본 발명에 따른 메모리 시스템의 선택적 리프레시 동작시 데이터의 이동 경로를 설명하기 위한 블록도이다.
이하 본 발명의 실시예를 첨부한 도면을 참조하여 자세히 설명한다.
도 3은 본 발명에 따른 순수 로직 트랜지스터로 구성되어 있는 비휘발성 메모리 시스템을 개략적을 보여주는 회로 도면이다.
도 3을 참조하면, 본 발명에 따른 비휘발성 메모리 시스템은 커플링 디바이스(M1), 이레이즈 디바이스(M2), 리드 디바이스(M3)의 게이트가 서로 연결되어 플로팅 게이트(FG)를 구성하고, 상기 커플링 디바이스(M1)의 바디와 이레이즈 디바이스(M2)의 바디를 WL 방향의 인접 셀들끼리 서로 공유하는 것을 특징으로 하는 다수의 WL과 다수의 BL을 가지는 메모리 어레이(400), 순수 로직 트랜지스터들의 정상 동작 범위의 3배 내지 4배의 VPP4 레벨과 VPP4 레벨의 0, 0.25, 0.5, 0.75배 수준의 VSS, VPP1, VPP2, VPP3 레벨을 공급받아서 VPP4 또는 VSS 레벨 중에서 선택적으로 출력 신호를 내보낼 수 있는 것을 특징으로 하는 고전압 스위칭부(300), 특정 WL에 대하여 이레이즈, 프로그램, 리드 동작을 수행하는 데 필요한 버퍼 및 메모리 판독 회로(100)를 포함한다. 상기 메모리 어레이(400)와 고전압 스위칭부(300)는 표준 CMOS 로직 공정에서 제공하는 Input/Output 트랜지스터를 이용하여 제조 가능하며, 상기 버퍼 및 메모리 판독 회로(100)는 표준 CMOS 표준 로직 공정에서 제공하는 코어 서플라이 전압(VDD)를 이용하는 트랜지스터를 이용하여 제조 가능하다. 즉, 본 발명에 따른 비휘발성 메모리 시스템은 전체 블록이 순수 로직 트랜지스터로 구성되기 때문에 별도의 제조 과정의 추가 없이 마이크로프로세서 등의 일반 로직 회로와 동일 웨이퍼 상에서 동시에 제조될 수 있는 특징이 있다.
예시적인 실시예에 있어서 도 3에 따른 상기 메모리 어레이(400)의 n번째 WL에 위치한 비휘발성 메모리 셀 410a, 410b, 410c는 커플링 디바이스의 바디(도 5, 10)에 해당하는 PWLn을 서로 공유하고, 이레이즈 디바이스의 바디(도 5, 20)에 해당하는 WWLn을 서로 공유하기 때문에 셀의 BL 간격을 줄여 메모리의 집적도를 높일 수 있다. 마찬가지로,상기 메모리 어레이(400)의 m번째 WL에 위치한 비휘발성 메모리 셀 410d, 410e, 410f도 또한 커플링 디바이스의 바디(도 5, 10)에 해당하는 PWLm을 서로 공유하고, 이레이즈 디바이스의 바디(도 5, 20)에 해당하는 WWLm을 서로 공유하기 때문에 셀의 BL 간격을 줄여 메모리의 집적도를 높일 수 있다. 한편, 상기 메모리 어레이(400)의 서로 다른 WL에 위치한 메모리 셀들, 이를테면 410b와 410e는 서로 커플링 디바이스의 바디(도 5, 10)와 이레이즈 디바이스의 바디(도 5, 20)를 공유하지 않음으로써 WL 별로 별도로 이레이즈, 프로그램, 리드 동작을 수행할 수 있도록 한다.
도 4는 본 발명에 따른 순수 로직 트랜지스터로 구성되어 있는 비휘발성 메모리 셀(410e)의 한 실시예에 따른 개략적인 레이아웃을, 도 5는 상기 비휘발성 메모리 셀(410e)을 구성하는 커플링 디바이스(M1), 이레이즈 디바이스(M2), 리드 디바이스(M3)의 한 실시예에 따른 개략적인 입체도를 나타낸다.
예시적인 실시예에 있어서 본 발명에 따른 비휘발성 메모리 셀을 구성하는 커플링 디바이스(M1)의 폭(WM1)은 같은 메모리 셀을 구성하는 이레이즈 디바이스(M2)의 폭(WM2)이나 리드 디바이스(M3)의 폭(WM3)보다 5배 내지 10배 정도 넓은 수준으로 제조됨으로써 지나친 면적 증가 없이 메모리의 동작 속도를 높이거나 동작 전압을 낮출 수 있는 것을 특징으로 한다. 커플링 디바이스(M1)의 폭(WM1)이 같은 메모리 셀을 구성하는 이레이즈 디바이스(M2)의 폭(WM2)이나 리드 디바이스(M3)의 폭(WM3)보다 많이 커질수록 동일한 프로그램 전압(VPGM) 혹은 이레이즈 전압(VERS)이 인가될 때, 더 빠른 시간 안에 프로그램, 이레이즈 동작을 완료시킬 수 있다. 한편, 동일한 시간 동안 프로그램, 이레이즈 동작을 완료시키기 위해서는 커플링 디바이스(M1)의 폭(WM1)이 같은 메모리 셀을 구성하는 이레이즈 디바이스(M2)의 폭(WM2)이나 리드 디바이스(M3)의 폭(WM3)보다 많이 커질수록 더 낮은 프로그램 전압(VPGM) 혹은 이레이즈 전압 (VERS)을 인가해야 할 수 있다. 따라서 커플링 디바이스(M1)의 폭(WM1)을 충분히 증가시킴에 따라 메모리의 동작 속도를 높이거나 동작 전압을 낮출 수 있을 것이다. 그러나, 커플링 디바이스(M1)의 폭(WM1)이 같은 메모리 셀을 구성하는 이레이즈 디바이스(M2)의 폭(WM2)이나 리드 디바이스(M3)의 폭(WM3)보다 10배 이상 커질 경우 단위 메모리 셀(410e)의 크기가 커지는데 따른 제조 비용의 손실이 메모리 동작 속도를 높이거나 동작 전압을 낮춤으로써 얻을 수 있는 제품의 성능상의 이익보다 클 수 있다.
도 6은 본 발명에 따른 순수 로직 트랜지스터로 구성되어 있는 비휘발성 메모리 셀(410b, 410e)의 이레이즈 동작을 설명하기 위한 도면을 나타낸다.
예시적인 실시예에 있어서 상기 메모리 어레이(400)의 이레이즈 동작을 수행하도록 선택된 m번째 WL의 WWLm에는 이레이즈 전압(VERS)가 인가되는 반면에, 선택되지 않은 n번째 WL의 WWLn에는 그라운드 전압(VSS)이 인가됨으로써 WL별로 선택적으로 이레이즈 동작을 수행할 수 있도록 한다. 즉, 도 6에 따른 실시예에서는 선택된 WL에 위치한 비휘발성 메모리 셀(410e)가 이레이즈되는 동안 선택되지 않은 WL에 위치한 비휘발성 메모리 셀(410b)은 이레이즈 전압(VERS)에 의한 영향을 받지 않으므로, 메모리 셀(410b)에 기 저장된 값을 유지할 수 있다. 한편, 적절히 선택된 이레이즈 전압(VERS)를 인가할 때 선택된 비휘발성 메모리 셀(410e)의 이레이즈 디바이스(M2)의 게이트 산화막(GOX)에는 전자의 터널링을 유발하기에 충분한 전기장이 형성이 되어 플로팅 게이트(FG)에 저장되어 있던 전자들은 이레이즈 디바이스(M2)의 게이트 산화막(GOX)을 터널링 통해 빠져나오게 된다.
도 7은 본 발명에 따른 순수 로직 트랜지스터로 구성되어 있는 비휘발성 메모리 셀(410e, 410f)의 프로그램 동작을 설명하기 위한 도면을 나타낸다.
예시적인 실시예에 있어서 상기 메모리 어레이(400)의 프로그램 동작을 수행하도록 선택된 BL1에는 그라운드 전압(VSS)이 인가되는 반면에, 같은 WL 내에서 선택되지 않은 BL2에는 코어 서플라이 전압(VDD)이 인가됨으로써 BL별로 선택적으로 프로그램 동작을 수행할 수 있도록 한다. 도 7에 따른 실시예에서는 선택된 비휘발성 메모리 셀(410e)의 경우 선택 트랜지스터(S1)이 ON 상태이기 때문에 리드 디바이스(M3)의 채널 전압은 그라운드 전압(VSS)가 되어, 리드 디바이스(M3)의 게이트 산화막에는 전자의 터널링을 유발하기에 충분한 전기장이 형성이 되어 리드 디바이스(M3)의 게이트 산화막을 통하여 플로팅 게이트(FG)로 전자들이 주입되어 프로그램 동작이 수행된다. 반면에, 선택되지 않은 비휘발성 메모리 셀(410f)의 경우 선택 트랜지스터(S1n)가 OFF됨으로써 리드 디바이스(M3n)의 채널 전압이 플로팅 게이트(FG)의 전압을 따라 상승하게 되어 리드 디바이스(M3n)의 게이트 산화막에는 전자의 터널링을 유발하기에 충분한 전기장이 형성이 되지 않아서 프로그램 동작이 수행되지 않는다. 이 때, 리드 디바이스(M3, M3n)에 연결된 또다른 선택 트랜지스터(S2, S2n)는 OFF되어 상기 리드 디바이스의 채널을 CSL로부터 격리하는 역할을 한다. 한편, 선택된 WL의 PWL, WWL에는 프로그램 전압(VPGM)이 인가되는 반면에, 선택되지 않은 WL의 PWL, WWL에는 그라운드 전압(VSS)가 인가됨으로써 WL별로 선택적으로 프로그램 동작을 수행할 수 있다.
본 발명에 따른 순수 로직 트랜지스터로 구성된 비휘발성 메모리셀의 읽기 동작은 비휘발성 메모리셀의 이레이즈 상태(E) 혹은 프로그램 상태(P)에 따라 플로팅 게이트(FG)에 저장되어 있는 전자의 수가 달라지면 셀의 문턱전압이 달라지는 것을 고려하여 읽기 기준 전압(VRD, 도 10/11)을 선택 WL의 PWL, WWL에 인가할 때 생기는 비휘발성 메모리셀의 전류 차이를 측정하는 방식으로 수행된다.
도 8과 도 9는 본 발명에 따른 순수 로직 트랜지스터로 구성되어 있는 고전압 스위칭 회로(310)의 개략적인 도면을 나타낸다.
예시적인 실시예에 있어서 상기 고전압 스위칭 회로(310)는 개별 트랜지스터들의 정상 동작 범위의 3배 내지 4배의 VPP4와 VPP4 레벨의 0, 0.25, 0.5, 0.75배 수준의 VSS, VPP1, VPP2, VPP3 레벨을 공급받아서 선택 신호에 따라서 VSS, VPP1, VPP2, VPP3, VPP4 레벨 중에 출력 신호를 결정하는 레벨변환기 스테이지(311)와 이 레벨변환기 스테이지(311)로부터 받은 신호들이 직렬로 연결된 PMOS 또는 NMOS 트랜지스터들의 게이트들에 연결되는 구동 스테이지(312)로 구성이 되어 있어 개별 트랜지스터들은 정상 동작 전압 범위 내에서 동작하면서도 VPP4 또는 VSS 레벨 중에서 선택적으로 출력 신호를 내보낼 수 있는 것을 특징으로 한다. 본 발명에 따른 순수 로직 트랜지스터로 구성되는 비휘발성 메모리 시스템에 개별 트랜지스터들의 정상 동작 범위의 3배 내지 4배의 VPP4 레벨을 출력할 수 있는 고전압 스위칭부(300)가 구비됨으로써 비휘발성 메모리셀(410a-410f)은 종래 기술 대비 훨씬 빠른 시간 내에 프로그램 및 이레이즈 동작이 완료될 수 있다.
예시적인 실시예에 있어서 상기 레벨변환기 스테이지(311)는 구체적으로 VIN 신호가 Low에서 High로 바뀔 때에 A, B, D, F 노드가 VPP3, VPP2, VPP1, VSS으로 방전되고, C, E 노드가 VPP3, VPP2로 충전됨에 따라서 VPP4 레벨을 VOUT으로 출력하게 된다. 고전압 스위칭 회로(310)를 구성하는 순수 로직 트랜지스터들은 모두 정상 동작 범위 내에서 동작하면서도 상기 순수 로직트랜지스터들의 정상 동작 범위의 3배 내지 4배에 해당하는 VPP4 전압 레벨을 안정적으로 출력할 수 있다. 한편, 상기 레벨변환기 스테이지(311)는 VIN 신호가 High에서 Low로 바뀔 때에는 A, B, D, F 노드가 VPP4, VPP3, VPP2, VPP1으로 충전되고, C, E 노드가 VPP2, VPP1으로 방전됨에 따라서 그라운드 내지 읽기 전압에 해당하는 VSS 레벨을 VOUT으로 출력하게 된다. 역시, 고전압 스위칭 회로(310)를 구성하는 트랜지스터들은 모두 정상 동작 범위 내에서 동작한다. 인버터 등의 로직 게이트들로 간단히 구현되는 펄스발생기(800)는 VIN 신호가 바뀔 때 레벨 변환기 스테이지(311)의 선택 트랜지스터(810)를 특정 시간 동안만 ON 시키는 역할을 수행한다. 레벨 변환기 스테이지(311)의 선택 트랜지스터(810)를 장시간 ON시킬 경우 전력 소모가 커지기 때문이다.
한편, 본 발명에 따른 로직 트랜지스터 셀(410a-410f)에서는 셀의 터널 장벽을 구성하는 게이트 산화막(GOX)이 비휘발성 메모리 특성을 위해 최적화되지 않는다. 예를 들면, 게이트 산화막(GOX)의 두께가 비휘발성 메모리의 데이터 보존 기간을 길게 하기 어렵도록 얇게 제조될 수 있다. 이 때 발생할 수 있는 문제에 대한 이해를 돕기 위하여, 도 10은 본 발명에 따른 순수 로직 트랜지스터로 구성된 비휘발성 메모리의 프로그램 이후 셀 문턱전압 산포의 변화를 나타내었다. 프로그램 직후로부터 프로그램 이후 상당한 시간이 경과한 후에는 셀 문턱전압의 상당한 변화가 발생하는데, 이는 프로그램 이후 시간이 경과하면서 순수 로직 트랜지스터의 얇은 게이트 산화막(GOX)을 통하여 플로팅 게이트(FG)에 저장되어 있던 전하들이 빠져나가기 때문으로 설명할 수 있다. 그 결과 프로그램 이후 상당한 시간이 지나면 두 개의 읽기 레벨(VE, VP)로 정의되는 Tail 영역에 존재하는 셀의 수가 증가하게 된다. 이후 아무런 조치 없이 시간이 더 경과되면, Tail 영역에서 위치한 셀들이 원래 이레이즈 상태(E)였는지 혹은 프로그램 상태(P)였는지 확인할 수 없게 되어, 프로그램 이후 데이터의 보존 기간이 충분히 확보되지 않는 문제를 야기한다.
한편, 도 11은 본 발명에 따른 비휘발성 메모리의 리프레시 이후 셀 문턱전압의 산포 변화를 나타내었는데, 리프레시 이전보다 프로그램 이후 상당한 시간이 경과 후에도 Tail 영역에 존재하는 셀의 수가 많이 감소하는 것을 알 수 있다. 따라서, 순수 로직 트랜지스터로 구성된 비휘발성메모리의 게이트 산화막이 비휘발성 메모리 특성을 위해 최적화되지 않더라도 메모리에 저장된 데이터의 보존 기간을 최대한 확보할 수 있도록 본 발명에 따른 임베디드 플래시 메모리에서는 선택적으로 WL을 리프래시할 수 있는 방법을 제공한다.
도 12는 본 발명에 따른 메모리 시스템의 선택적 리프레시 동작의 흐름도를, 도 13은 본 발명에 따른 메모리 시스템의 선택적 리프레시 동작 중에 메모리에 저장된 데이터의 이동 경로를 나타낸다.
예시적인 실시예에 있어서 본 발명의 선택적 리프래시 동작은 해당 WL에 대하여 Tail 영역을 정의하는 리드 전압(VE, VP)에서 리드 동작을 수행하고(1100), Tail 영역에 위치하는 셀의 개수를 세어 weak WL의 검출 기준(Nt)과 비교할 때(1110), 검출 기준(Nt)을 초과하는 경우 상기 WL을 weak WL으로 판단하여 데이터를 판독하는 리드 전압(VRD)에서 리드 동작을 수행하고, 이를 버퍼(100)에 저장한 (1120) 후 상기 weak WL에 이레이즈 및 프로그램 동작을 수행한다(1130). Tail 영역의 셀의 개수가 weak WL의 검출 기준(Nt)보다 크지 않은 경우에는 불필요하게 리프레시 동작을 수행하지 않을 것이다.
앞의 상세 설명들은 특정 실시예에 해당하며, 청구된 발명의 이해를 돕기 위한 부가적인 설명을 위해 사용된 것으로 본 발명은 상기 설명된 실시예에 한정되지 않는다. 메모리 시스템 관련 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점을 쉽게 이해할 수 있을 것이다. 따라서, 본 발명은 여러 유사한 다른 실시예를 통해 구현되거나 적용될 수 있을 것이다.
10: 본 발명에 따른 비휘발성메모리셀을 구성하는 커플링 디바이스의 바디
20: 본 발명에 따른 비휘발성메모리셀을 구성하는 이레이즈 디바이스의 바디
100: 버퍼 및 메모리 판독 회로
200: 메모리 어드레스 디코더
300: 고전압 스위칭부
310, 310a, 310b: 본 발명에 따른 고전압 스위칭 회로
311: 본 발명에 따른 고전압 스위칭 회로를 구성하는 레벨 변환기 스테이지
312: 본 발명에 따른 고전압 스위칭 회로를 구성하는 구동 스테이지
400: 본 발명에 따른 비휘발성 메모리 어레이
410a, 410b, 410c, 410d, 410e, 410f: 본 발명에 따른 비휘발성 메모리셀
411e: 본 발명에 따른 비휘발성 메모리셀을 구성하는 세 트랜지스터(M1, M2, M3)
420: 검출된 weak WL
500: 오류정정부호 블록
800: 펄스 발생기
810: 레벨 변환기 스테이지의 선택 트랜지스터
900: 두 개의 게이트(901, 902)를 가진 종래의 플래시 메모리 셀 트랜지스터
901: 두 개의 게이트를 가진 종래의 플래시 메모리를 구성하는 플로팅 게이트
902: 두 개의 게이트를 가진 종래의 플래시 메모리를 구성하는 컨트롤 게이트
910: 한 개의 게이트(911)를 가진 순수 로직 트랜지스터
911: 순수 로직 트랜지스터의 게이트
1000: 종래의 고전압 스위칭 회로
1010: 종래의 고전압 스위칭 회로를 구성하는 출력단 NMOS 트랜지스터
RWLn, PWLn, WWLn, EWLn, CSLn: 메모리 어레이의 n번째 행을 구동하는 WL
RWLm, PWLm, WWLm, EWLm, CSLm: 메모리 어레이의m번째 행을 구동하는 WL
M1: 본 발명에 따른 비휘발성 메모리셀을 구성하는 커플링 디바이스
M2: 본 발명에 따른 비휘발성 메모리셀을 구성하는 이레이즈 디바이스
M3: 본 발명에 따른 비휘발성 메모리셀을 구성하는 리드 디바이스
S1, S2, S1n: 본 발명에 따른 비휘발성 메모리셀을 구성하는 선택 트랜지스터
FG, FGn: 본 발명에 따른 비휘발성 메모리 셀의 플로팅 게이트 노드
GOX: 로직 트랜지스터의 게이트 산화막
WM1: 커플링 디바이스의 폭
WM2: 이레이즈 디바이스의 폭
WM3: 리드 디바이스의 폭
VPGM: 프로그램 전압
VERS: 이레이즈 전압
VDD: 코어 서플라이 전압
VSS: 그라운드 혹은 리드 전압
VIN: 고전압 스위칭 회로의 입력 신호
VOUT: 고전압 스위칭 회로의 출력 신호
VE, VP: Tail 영역을 정의하는 리드 전압
VRD: 데이터를 판독하는 리드 전압
e: 전자
E: 이레이즈 상태
P: 프로그램 상태
Nt: 본 발명에 따른 비휘발성 메모리의 선택적 리프레시 동작 수행 시 weak WL의 검출 기준

Claims (9)

  1. 플로팅 게이트에 전하를 저장하는 비휘발성 메모리에 있어서, 커플링 디바이스, 이레이즈 디바이스, 리드 디바이스의 게이트가 서로 연결되어 플로팅 게이트를 구성하고, 상기 커플링 디바이스의 바디와 이레이즈 디바이스의 바디를 WL 방향의 인접 셀들끼리 서로 공유하는 것을 특징으로 하는 다수의 WL과 다수의 BL을 가지는 메모리 구조 및 제조 방법.
  2. 청구항 1에 있어서, 상기 플로팅 게이트는 마이크로프로세서 등의 주변 회로를 구성하는 트랜지스터의 게이트의 제조 과정 중 형성이 되어 CMOS 표준 로직 공정 중에 별도의 추가적인 제조 과정을 필요로 하지 않는 것을 특징으로 하는 메모리 구조 및 제조 방법.
  3. 청구항 1에 있어서, 상기 WL, BL 구동 회로 혹은 데이터 판독 회로는 마이크로프로세서 등의 주변 회로를 구성하는 트랜지스터의 제조 과정 중 형성이 되어 별도의 추가적인 제조 과정을 필요로 하지 않는 것을 특징으로 하는 메모리 구조 및 제조 방법.
  4. 청구항 1에 있어서, 서로 다른 WL에 위치한 메모리 셀들끼리는 서로 트랜지스터 바디 영역을 공유하지 않음으로써, WL별로 이레이즈, 프로그램, 리드 동작을 수행하는 메모리 구조 및 제조 방법.
  5. 청구항 1에 있어서, 선택된 BL에 위치한 셀의 프로그램 동작 중에 같은 WL 내에서 선택되지 않은 BL에 위치한 셀들이 함께 프로그램되지 않도록 하기 위해서 상기 선택되지 않은 BL에 위치한 셀의 리드 디바이스에 연결된 선택 트랜지스터들을 OFF시킴으로써 상기 리드 디바이스에 형성되는 채널을 BL 및 CSL로부터 격리하는 것을 특징으로 하는 메모리 구조 및 제조 방법.
  6. 청구항 1에 있어서, 상기 커플링 디바이스는 이레이즈 디바이스나 리드 디바이스보다 5배 내지 10배 정도 넓은 폭을 가짐으로써 지나친 면적 증가 없이 메모리의 동작 속도를 높이거나, 동작 전압을 낮출 수 있는 메모리 구조 및 제조 방법.
  7. 개별 순수 로직 트랜지스터들의 정상 동작 전압 범위의 3배 내지 4배의 VPP4레벨과 VPP4 레벨의 0, 0.25, 0.5, 0.75배 수준의 VSS, VPP1, VPP2, VPP3 레벨을 공급받아서 선택 신호에 따라서 VSS, VPP1, VPP2 ,VPP3, VPP4 레벨 중에서 출력 신호들을 결정하는 레벨변환기 스테이지와 이 레벨변환기 스테이지로부터 받은 신호들이 직렬로 연결된 PMOS 또는 NMOS트랜지스터들의 게이트들에 연결되는 구동 스테이지로 구성이 되어 있어 개별 순수 로직 트랜지스터들은 정상 동작 범위 내에서 동작하면서도 VPP4 또는 VSS 레벨 중에서 선택적으로 출력 신호를 내보낼 수 있는 고전압 스위칭 회로.
  8. 이레이즈 상태와 프로그램 상태의 중간 영역에 있는 셀의 개수가 특정 개수보다 큰 weak WL을 검출하고, 이 weak WL에 대하여 읽기, 이레이즈, 프로그램 동작을 수행하는 단계로 구성되는 메모리 어레이의 선택적 리프레시 방법 및 이를 위한 회로 구조.
  9. 청구항 8에 있어서, Tail 영역을 정의하는 두 기준 읽기 전압에서 판독한 결과를 비교하여 그 차이를 계산하는 weak WL의 검출 방법을 포함하는 선택적 리프레시 방법 및 이를 위한 회로 구조.
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