JPWO2008041306A1 - 不揮発性半導体記憶装置並びにその読み出し方法、書き込み方法及び消去方法 - Google Patents
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Abstract
Description
4…周辺回路領域
6…高耐圧トランジスタが形成される領域
6N…高耐圧Nチャネルトランジスタが形成される領域
6P…高耐圧Pチャネルトランジスタが形成される領域
8…低電圧トランジスタが形成される領域
8N…低電圧Nチャネルトランジスタが形成される領域
8P…低電圧Pチャネルトランジスタが形成される領域
10…メモリセルアレイ
12…第1の列デコーダ
13…センスアンプ
13a…比較器
14…第2の列デコーダ
16…第1の行デコーダ
18…第2の行デコーダ
20…半導体基板
21…素子領域
22…素子分離領域
24…埋め込み拡散層
26…ウェル
28…トンネル絶縁膜
28a…トンネル絶縁膜
28b…ゲート絶縁膜
30a…フローティングゲート
30b…セレクトゲート
32a、32b…絶縁膜
34a…コントロールゲート
34b…ポリシリコン膜
34c、34d…ゲート電極
35…不純物拡散層
36a…不純物拡散層、ソース拡散層
36b…不純物拡散層
36c…不純物拡散層、ドレイン拡散層
37…サイドウォール絶縁膜
38a…シリサイド層、ソース電極
38b…シリサイド層、ドレイン電極
38c〜38f…シリサイド層
40…層間絶縁膜
42…コンタクトホール
44…導体プラグ
46…配線(第1金属配線層)
48…層間絶縁膜
50…コンタクトホール
52…導体プラグ
54…配線(第2金属配線層)
56…層間絶縁膜
58…コンタクトホール
60…導体プラグ
62…配線(第3金属配線層)
64…熱酸化膜
66…シリコン窒化膜
68…溝
69…犠牲酸化膜
70…埋め込み拡散層
72P…P型ウェル
72N…N型ウェル
74P…P型ウェル
74N…N型ウェル
76…ゲート絶縁膜
78…ゲート絶縁膜
80…反射防止膜
82…シリコン酸化膜
84…シリコン窒化膜、サイドウォール絶縁膜
86…低濃度拡散層
88…低濃度拡散層
90…低濃度拡散層
92…低濃度拡散層
93…シリコン酸化膜、サイドウォール絶縁膜
94…高濃度拡散層
96…ソース/ドレイン拡散層
98…高濃度拡散層
100…ソース/ドレイン拡散層
102…高濃度拡散層
104…ソース/ドレイン拡散層
106…高濃度拡散層
108…ソース/ドレイン拡散層
110N…高耐圧Nチャネルトランジスタ
110P…高耐圧Pチャネルトランジスタ
112N…低電圧Nチャネルトランジスタ
112P…低電圧Pチャネルトランジスタ
114…シリコン窒化膜
116…シリコン酸化膜
118…シリコン酸化膜
120…シリコン酸化膜
122…シリコン酸化膜
124…シリコン酸化膜
126…シリコン酸化膜
128…シリコン酸化膜
130…層間絶縁膜
132…コンタクトホール
134…導体プラグ
136…配線(第4金属配線層)
138…シリコン酸化膜
140…シリコン酸化膜
142…層間絶縁膜
143…コンタクトホール
144…導体プラグ
145…配線
146…シリコン酸化膜
148…シリコン窒化膜
150…第1の保護トランジスタ
151…第2の保護トランジスタ
152…第3の保護トランジスタ
154…制御回路
ST…選択トランジスタ
MT…メモリセルトランジスタ
MC…メモリセル
BL…ビット線
WL1…第1のワード線
WL2…第2のワード線
SL…ソース線
CL1…第1の制御線
CL2…第2の制御線
CL3…第3の制御線
本発明の第1実施形態による不揮発性半導体記憶装置及びその読み出し方法、書き込み方法、消去方法、並びに、その不揮発性半導体記憶装置の製造方法を図1乃至図26を用いて説明する。
まず、本実施形態による不揮発性半導体記憶装置について図1乃至図5を用いて説明する。図1は、本実施形態による不揮発性半導体記憶装置を示す回路図である。
次に、本実施形態による不揮発性半導体記憶装置の動作方法を図6乃至図10を用いて説明する。図6は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図6において括弧内は非選択線の電位を示している。また、図6においてFはフローティングを示している。
まず、本実施形態による不揮発性半導体記憶装置の読み出し方法を図6乃至図8を用いて説明する。図7は、本実施形態による不揮発性半導体記憶装置の読み出し方法を示す回路図である。図8は、本実施形態による不揮発性半導体記憶装置の読み出し方法を示すタイムチャートである。
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法を図6、図9及び図10を用いて説明する。図9は、本実施形態による不揮発性半導体記憶装置の書き込み方法を示す回路図である。図10は、本実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャートである。
次に、本実施形態による不揮発性半導体記憶装置の消去方法を図6を用いて説明する。
次に、本実施形態による不揮発性半導体記憶装置の製造方法を図11乃至図26を用いて説明する。図11乃至図26は、本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。図11(a)、図12(a)、図13(a)、図14(a)、図15(a)、図16(a)、図17(a)、図18(a)、図19(a)及び図20(a)、図21、図23及び図25は、メモリセルアレイ領域(コア領域)2を示している。図11(a)、図12(a)、図13(a)、図14(a)、図15(a)、図16(a)、図17(a)、図18(a)、図19(a)、図20(a)、図21、図23及び図25の紙面左側の図は、図2のC−C′断面に対応している。図11(a)、図12(a)、図13(a)、図14(a)、図15(a)、図16(a)、図17(a)、図18(a)、図19(a)、図20(a)、図21、図23及び図25の紙面右側は、図2のA−A′断面に対応している。図11(b)、図12(b)、図13(b)、図14(b)、図15(b)、図16(b)、図17(b)、図18(b)、図19(b)、図20(b)、図22、図24及び図26は、周辺回路領域4を示している。図11(b)、図12(b)、図13(b)、図14(b)、図15(b)、図16(b)、図17(b)、図18(b)、図19(b)、図20(b)、図22、図24及び図26の紙面左側は、高耐圧トランジスタが形成される領域6を示している。高耐圧トランジスタが形成される領域6のうちの紙面左側は高耐圧Nチャネルトランジスタが形成される領域6Nを示しており、高耐圧トランジスタが形成される領域6のうちの紙面右側は高耐圧Pチャネルトランジスタが形成される領域6Pを示している。図11(b)、図12(b)、図13(b)、図14(b)、図15(b)、図16(b)、図17(b)、図18(b)、図19(b)、図20(b)、図22、図24及び図26の紙面右側は、低電圧トランジスタが形成される領域8を示している。低電圧トランジスタが形成される領域8のうちの紙面左側は低電圧Nチャネルトランジスタが形成される領域8Nを示しており、低電圧トランジスタが形成される領域8のうちの紙面右側は低電圧Pチャネルトランジスタが形成される領域8Pを示している。
本発明の第2実施形態による不揮発性半導体記憶装置の書き込み方法を図27乃至図29を用いて説明する。図27は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図27において括弧内は非選択線の電位を示している。また、図27においてFはフローティングを示している。図28は、本実施形態による不揮発性半導体記憶装置の読み出し方法を示す回路図である。図29は、本実施形態による不揮発性半導体記憶装置の読み出し方法を示すタイムチャートである。図1乃至図26に示す第1実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本発明の第3実施形態による不揮発性半導体記憶装置の読み出し方法を図30及び図34を用いて説明する。図30は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図30において括弧内は非選択線の電位を示している。また、図30においてFはフローティングを示している。図31は、本実施形態による不揮発性半導体記憶装置の読み出し方法を示すタイムチャートである。図32乃至図34は、本実施形態による不揮発性半導体記憶装置の読み出し方法を示す回路図である。図1乃至図29に示す第1又は第2実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本発明の第4実施形態による不揮発性半導体記憶装置の読み出し方法を図35及び図40を用いて説明する。図35は、本実施形態による不揮発性半導体記憶装置を示す回路図である。図36は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図36において括弧内は非選択線の電位を示している。また、図36においてFはフローティングを示している。図37は、本実施形態による不揮発性半導体記憶装置の読み出し方法を示すタイムチャートである。図38乃至図40は、本実施形態による不揮発性半導体記憶装置の読み出し方法を示す回路図である。図1乃至図34に示す第1乃至第3実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
まず、本実施形態による不揮発性半導体記憶装置を図35を用いて説明する。
次に、本実施形態による不揮発性半導体記憶装置の読み出し方法を図36乃至図40を用いて説明する。
本発明の第5実施形態による不揮発性半導体記憶装置並びにその読み出し方法、書き込み方法及び消去方法を図41及び図42を用いて説明する。図41は、本実施形態による不揮発性半導体記憶装置を示す回路図である。図1乃至図40に示す第1乃至第4実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
まず、本実施形態による不揮発性半導体記憶装置について図41を用いて説明する。
次に、本実施形態による不揮発性半導体記憶装置の動作について図41及び図42を用いて説明する。図42は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図42において括弧内は非選択線の電位を示している。また、図42においてFはフローティングを示している。
まず、本実施形態による不揮発性半導体記憶装置の読み出し方法を図42を用いて説明する。
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について図41及び42を用いて説明する。
次に、本実施形態による不揮発性半導体記憶装置の消去方法について図32を用いて説明する。
本発明の第6実施形態による不揮発性半導体記憶装置の書き込み方法を図43乃至図45を用いて説明する。図43は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図43において括弧内は非選択線の電位を示している。また、図43においてFはフローティングを示している。図44は、本実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャートである。図45は、コントロールゲート電圧と閾値電圧との差と、閾値電圧の変化量との関係を示すグラフである。図1乃至図42に示す第1乃至第5実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本発明の第7実施形態による不揮発性半導体記憶装置の書き込み方法を図47及び図48を用いて説明する。図47は、本実施形態による不揮発性半導体記憶装置を示す断面図である。図48は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図48において括弧内は非選択線の電位を示している。また、図48においてFはフローティングを示している。図1乃至図46に示す第1乃至第6実施形態による不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
まず、本実施形態による不揮発性半導体記憶装置及びその読み出し方法を図47を用いて説明する。
本実施形態による不揮発性半導体記憶装置の読み出し方法は、第1のワード線WL1にロジック回路の電源電圧VCCより高い電圧Vrを印加することに主な特徴がある。
本発明は上記実施形態に限らず種々の変形が可能である。
Claims (15)
- 選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて成るメモリセルアレイと、
互いに隣接する2つの列に存在する複数の前記選択トランジスタのドレインを共通接続するビット線と、
同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する第1のワード線と、
同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する第2のワード線と、
互いに隣接する2つの行に存在する複数の前記メモリセルトランジスタのソースを共通接続するソース線と、
複数の前記ビット線及び複数の前記ソース線に接続され、前記複数のビット線及び前記複数のソース線の電位を制御する第1の列デコーダと、
複数の前記第1のワード線に接続され、前記複数の第1のワード線の電位を制御する第1の行デコーダと、
複数の前記第2のワード線に接続され、前記複数の第2のワード線の電位を制御する第2の行デコーダと、
複数の前記ソース線に接続され、前記複数のソース線の電位を制御する第2の列デコーダとを有し、
前記第1の列デコーダは、前記第1の行デコーダ及び前記第2の列デコーダより耐圧の低い回路により構成されており、
前記第2の行デコーダは、前記第1の行デコーダ及び前記第2の列デコーダより耐圧の低い回路により構成されている
ことを特徴とする不揮発性半導体記憶装置。 - 請求の範囲第1項記載の不揮発性半導体記憶装置において、
前記ビット線の電位と前記ビット線に隣接する前記ソース線の電位とを比較する比較器を更に有する
ことを特徴とする不揮発性半導体記憶装置。 - 請求の範囲第1項記載の不揮発性半導体記憶装置において、
前記複数のビット線は、第1の保護トランジスタを介してそれぞれ前記第1の列デコーダに接続されており、
前記複数のソース線は、第2の保護トランジスタを介してそれぞれ前記第1の列デコーダに接続されており、
前記複数の第2のワード線は、第3の保護トランジスタを介してそれぞれ前記第2の行デコーダに接続されており、
複数の前記第1の保護トランジスタ、複数の前記第2の保護トランジスタ及び複数の前記第3の保護トランジスタを制御する制御回路を更に有する
ことを特徴とする不揮発性半導体記憶装置。 - 請求の範囲第1項乃至第3項のいずれか1項に記載の不揮発性半導体記憶装置において、
前記メモリセルトランジスタは、半導体基板上にトンネル絶縁膜を介して形成されたフローティングゲートと、前記フローティングゲート上に絶縁膜を介して形成された前記コントロールゲートと、前記フローティングゲートの一方の側の前記半導体基板内に形成され、前記ソースを構成するN型の第1の不純物拡散層と、前記フローティングゲートの他方の側の前記半導体基板内に形成されたN型の第2の不純物拡散層とを有し、
前記第1の不純物拡散層が形成された領域を含む領域にP型のドーパント不純物が導入されている
ことを特徴とする不揮発性半導体記憶装置。 - 選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて成るメモリセルアレイと;互いに隣接する2つの列に存在する複数の前記選択トランジスタのドレインを共通接続するビット線と;同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する第1のワード線と;同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する第2のワード線と;互いに隣接する2つの行に存在する複数の前記メモリセルトランジスタのソースを共通接続するソース線と;複数の前記ビット線及び複数の前記ソース線に接続され、前記複数のビット線及び前記複数のソース線の電位を制御する第1の列デコーダと;複数の前記第1のワード線に接続され、前記複数の第1のワード線の電位を制御する第1の行デコーダと;複数の前記第2のワード線に接続され、前記複数の第2のワード線の電位を制御する第2の行デコーダと;複数の前記ソース線に接続され、前記複数のソース線の電位を制御する第2の列デコーダとを有し、前記第1の列デコーダは、前記第1の行デコーダ及び前記第2の列デコーダより耐圧の低い回路により構成されており、前記第2の行デコーダは、前記第1の行デコーダ及び前記第2の列デコーダより耐圧の低い回路により構成されている不揮発性半導体記憶装置の読み出し方法であって、
一の前記メモリセルの前記選択トランジスタの前記ドレインに接続された一の前記ビット線に、前記第1の列デコーダにより第1の電圧を印加し、
前記一のビット線に対して第1の側に位置し、前記一のメモリセルの前記メモリセルトランジスタの前記ソースに接続された一の前記ソース線を、前記第1の列デコーダにより接地し、
前記一のメモリセルの前記メモリセルトランジスタの前記コントロールゲートに接続された一の前記第1のワード線に前記第1の行デコーダにより第2の電圧を印加し、
前記一のメモリセルの前記選択トランジスタの前記セレクトゲートに接続された一の前記第2のワード線に前記第2の行デコーダにより第3の電圧を印加することにより、
前記一のビット線の電位に基づいて前記一のメモリセルに書き込まれた情報を読み出す
ことを特徴とする不揮発性半導体記憶装置の読み出し方法。 - 請求の範囲第5項記載の不揮発性半導体記憶装置の読み出し方法において、
前記一のビット線に対して前記第1の側の反対の第2の側に位置し、前記一のビット線に隣接する他の前記ソース線に、前記第1の列デコーダにより前記第1の電圧を更に印加する
ことを特徴とする不揮発性半導体記憶装置の読み出し方法。 - 請求の範囲第6項記載の不揮発性半導体記憶装置の読み出し方法において、
前記他のソース線に対して前記第2の側に位置し、前記他のソース線に隣接する他の前記ビット線に、前記第1の列デコーダにより前記第1の電圧を更に印加する
ことを特徴とする不揮発性半導体記憶装置の読み出し方法。 - 選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて成るメモリセルアレイと;互いに隣接する2つの列に存在する複数の前記選択トランジスタのドレインを共通接続するビット線と;同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する第1のワード線と;同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する第2のワード線と;互いに隣接する2つの行に存在する複数の前記メモリセルトランジスタのソースを共通接続するソース線と;複数の前記ビット線及び複数の前記ソース線に接続され、前記複数のビット線及び前記複数のソース線の電位を制御する第1の列デコーダと;複数の前記第1のワード線に接続され、前記複数の第1のワード線の電位を制御する第1の行デコーダと;複数の前記第2のワード線に接続され、前記複数の第2のワード線の電位を制御する第2の行デコーダと;複数の前記ソース線に接続され、前記複数のソース線の電位を制御する第2の列デコーダとを有し、前記第1の列デコーダは、前記第1の行デコーダ及び前記第2の列デコーダより耐圧の低い回路により構成されており、前記第2の行デコーダは、前記第1の行デコーダ及び前記第2の列デコーダより耐圧の低い回路により構成されている不揮発性半導体記憶装置の読み出し方法であって、
前記複数の第1のワード線に前記第1の行デコーダにより第1の電圧を印加し、前記複数のビット線及び前記複数のソース線に前記第1の列デコーダにより第2の電圧を印加するステップと、
一の前記メモリセルの前記選択トランジスタの前記ドレインに接続された一の前記ビット線に、前記第2の電圧と等しい電圧又は前記第2の電圧より高い電圧である第3の電圧を前記第1の列デコーダにより選択的に印加し、前記一のメモリセルの前記メモリセルトランジスタの前記ソースに接続された一の前記ソース線を、前記第1の列デコーダにより接地するステップと、
前記一のメモリセルの前記選択トランジスタの前記セレクトゲートに接続された一の前記第2のワード線に前記第2の行デコーダにより第4の電圧を印加し、前記一のメモリセルに書き込まれた情報を前記一のビット線の電位に基づいて読み出すステップと
を有することを特徴とする不揮発性半導体記憶装置の読み出し方法。 - 選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて成るメモリセルアレイと;互いに隣接する2つの列に存在する複数の前記選択トランジスタのドレインを共通接続するビット線と;同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する第1のワード線と;同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する第2のワード線と;互いに隣接する2つの行に存在する複数の前記メモリセルトランジスタのソースを共通接続するソース線と;複数の前記ビット線及び複数の前記ソース線に接続され、前記複数のビット線及び前記複数のソース線の電位を制御する第1の列デコーダと;複数の前記第1のワード線に接続され、前記複数の第1のワード線の電位を制御する第1の行デコーダと;複数の前記第2のワード線に接続され、前記複数の第2のワード線の電位を制御する第2の行デコーダと;複数の前記ソース線に接続され、前記複数のソース線の電位を制御する第2の列デコーダとを有し、前記第1の列デコーダは、前記第1の行デコーダ及び前記第2の列デコーダより耐圧の低い回路により構成されており、前記第2の行デコーダは、前記第1の行デコーダ及び前記第2の列デコーダより耐圧の低い回路により構成されている不揮発性半導体記憶装置の読み出し方法であって、
前記複数の第1のワード線に前記第1の行デコーダにより第1の電圧を印加し、前記複数のビット線及び前記複数のソース線に前記第1の列デコーダにより第2の電圧を印加するステップと、
一の前記メモリセルの前記選択トランジスタの前記ドレインに接続された一の前記ビット線に、前記第2の電圧より高い電圧である第3の電圧を前記第1の列デコーダにより選択的に印加し、前記一のビット線に対して第1の側に位置し、前記一のメモリセルの前記メモリセルトランジスタの前記ソースに接続された一の前記ソース線を、前記第1の列デコーダにより接地するステップと、
前記一のメモリセルの前記選択トランジスタの前記セレクトゲートに接続された一の前記第2のワード線に前記第2の行デコーダにより第4の電圧を印加し、前記一のソース線と異なる他の前記ソース線の電位と前記一のビット線の電位とを比較することにより、前記一のメモリセルに書き込まれた情報を読み出すステップと
を有することを特徴とする不揮発性半導体記憶装置の読み出し方法。 - 選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて成るメモリセルアレイと;互いに隣接する2つの列に存在する複数の前記選択トランジスタのドレインを共通接続するビット線と;同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する第1のワード線と;同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する第2のワード線と;互いに隣接する2つの行に存在する複数の前記メモリセルトランジスタのソースを共通接続するソース線と;複数の前記ビット線及び複数の前記ソース線に接続され、前記複数のビット線及び前記複数のソース線の電位を制御する第1の列デコーダと;複数の前記第1のワード線に接続され、前記複数の第1のワード線の電位を制御する第1の行デコーダと;複数の前記第2のワード線に接続され、前記複数の第2のワード線の電位を制御する第2の行デコーダと;複数の前記ソース線に接続され、前記複数のソース線の電位を制御する第2の列デコーダとを有し、前記第1の列デコーダは、前記第1の行デコーダ及び前記第2の列デコーダより耐圧の低い回路により構成されており、前記第2の行デコーダは、前記第1の行デコーダ及び前記第2の列デコーダより耐圧の低い回路により構成されている不揮発性半導体記憶装置の書き込み方法であって、
一の前記メモリセルの前記選択トランジスタの前記ドレインに接続された一の前記ビット線を前記第1の列デコーダにより接地し、
前記一のビット線に対して第1の側に位置し、前記一のメモリセルのメモリセルトランジスタの前記ソースに接続された一の前記ソース線に、前記第2の列デコーダにより第1の電圧を印加し、
前記一のソース線に対して前記第1の側に位置し、前記一のソース線に隣接する他のビット線に、前記第1の列デコーダにより第2の電圧を印加し、
前記一のメモリセルの前記メモリセルトランジスタの前記コントロールゲートに接続された一の前記第1のワード線に、第3の電圧を前記第1の行デコーダにより印加し、
前記一のメモリセルの前記選択トランジスタの前記セレクトゲートに接続された一の前記第2のワード線に、前記第2の行デコーダにより第4の電圧を印加することにより、
前記一のメモリセルに情報を書き込む
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。 - 請求の範囲第10項記載の不揮発性半導体記憶装置の書き込み方法において、
前記一のビット線を接地し、前記他のビット線に前記第2の電圧を印加した後に、前記一の第2のワード線に前記第4の電圧を印加し、
前記一の第2のワード線に前記第4の電圧を印加した後に、前記一の第1のワード線に前記第3の電圧を選択的に印加し、
前記一の第1のワード線に前記第3の電圧を印加した後に、前記一のソース線に前記第1の電圧を印加することにより、前記一のメモリセルに情報を書き込む
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。 - 請求の範囲第10項記載の不揮発性半導体記憶装置の書き込み方法において、
前記第3の電圧を徐々に上昇するように前記一のワード線に印加しながら、前記一のソース線に前記第1の電圧をパルス状に印加する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。 - 請求の範囲第12項記載の不揮発性半導体記憶装置の書き込み方法において、
前記第1の行デコーダは、前記第3の電圧が前記メモリセルトランジスタの閾値電圧に対して2〜3V高くなるように、前記第3の電圧を徐々に上昇させる
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。 - 選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて成るメモリセルアレイと;互いに隣接する2つの列に存在する複数の前記選択トランジスタのドレインを共通接続するビット線と;同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する第1のワード線と;同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する第2のワード線と;互いに隣接する2つの行に存在する複数の前記メモリセルトランジスタのソースを共通接続するソース線と;複数の前記ビット線に第1の保護トランジスタを介して接続され、複数の前記ソース線に第2の保護トランジスタを介して接続され、前記複数のビット線及び前記複数のソース線の電位を制御する第1の列デコーダと;複数の前記第1のワード線に接続され、前記複数の第1のワード線の電位を制御する第1の行デコーダと;複数の前記第2のワード線に第3の保護トランジスタを介して接続され、前記複数の第2のワード線の電位を制御する第2の行デコーダと;複数の前記ソース線に接続され、前記複数のソース線の電位を制御する第2の列デコーダと;複数の前記第1の保護トランジスタ、複数の前記第2の保護トランジスタ及び複数の前記第3の保護トランジスタを制御する制御回路とを有し、前記第1の列デコーダは、前記第1の行デコーダ及び前記第2の列デコーダより耐圧の低い回路により構成されており、前記第2の行デコーダは、前記第1の行デコーダ及び前記第2の列デコーダより耐圧の低い回路により構成されている不揮発性半導体記憶装置の書き込みであって、
前記制御回路により前記第2の保護トランジスタを制御することにより前記複数のソース線を前記第1の行デコーダから電気的に分離し、
一の前記メモリセルの前記選択トランジスタの前記ドレインに接続された一の前記ビット線を前記第1の列デコーダにより接地し、
前記一のビット線に対して第1の側に位置し、前記一のメモリセルのメモリセルトランジスタの前記ソースに接続された一の前記ソース線に、前記第2の列デコーダにより第1の電圧を印加し、
前記一のソース線に対して前記第1の側に位置し、前記一のソース線に隣接する他のビット線に、前記第1の列デコーダにより第2の電圧を印加し、
前記一のメモリセルの前記メモリセルトランジスタの前記コントロールゲートに接続された一の前記第1のワード線に、第3の電圧を前記第1の行デコーダにより印加し、
前記一のメモリセルの前記選択トランジスタの前記セレクトゲートに接続された一の前記第2のワード線に、前記第2の行デコーダにより第4の電圧を印加することにより、
前記一のメモリセルに情報を書き込む
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。 - 選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有するメモリセルが、マトリクス状に複数配列されて成るメモリセルアレイと;互いに隣接する2つの列に存在する複数の前記選択トランジスタのドレインを共通接続するビット線と;同一の行に存在する複数の前記メモリセルトランジスタのコントロールゲートを共通接続する第1のワード線と;同一の行に存在する複数の前記選択トランジスタのセレクトゲートを共通接続する第2のワード線と;互いに隣接する2つの行に存在する複数の前記メモリセルトランジスタのソースを共通接続するソース線と;複数の前記ビット線に第1の保護トランジスタを介して接続され、複数の前記ソース線に第2の保護トランジスタを介して接続され、前記複数のビット線及び前記複数のソース線の電位を制御する第1の列デコーダと;複数の前記第1のワード線に接続され、前記複数の第1のワード線の電位を制御する第1の行デコーダと;複数の前記第2のワード線に第3の保護トランジスタを介して接続され、前記複数の第2のワード線の電位を制御する第2の行デコーダと;複数の前記ソース線に接続され、前記複数のソース線の電位を制御する第2の列デコーダと;複数の前記第1の保護トランジスタ、複数の前記第2の保護トランジスタ及び複数の前記第3の保護トランジスタを制御する制御回路とを有し、前記第1の列デコーダは、前記第1の行デコーダ及び前記第2の列デコーダより耐圧の低い回路により構成されており、前記第2の行デコーダは、前記第1の行デコーダ及び前記第2の列デコーダより耐圧の低い回路により構成されている不揮発性半導体記憶装置の消去方法であって、
前記制御回路により前記第1の保護トランジスタを制御することにより、前記複数のビット線を前記第1の行デコーダから電気的に分離し、
前記制御回路により前記第2の保護トランジスタを制御することにより、前記複数のソース線を前記第1の行デコーダから電気的に分離し、
前記制御回路により前記第3の保護トランジスタを制御することにより、前記第2の行デコーダを前記複数の第2のワード線から電気的に分離し、
前記第1の行デコーダにより前記複数の第1のワード線に電圧を印加することにより、前記メモリセルに書き込まれた情報を消去する
ことを特徴とする不揮発性半導体記憶装置の消去方法。
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