JP2012069198A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】電源線等への電圧供給源であるポンプの面積を削減でき、電源線等に電圧を転送するスイッチ回路のストレスを緩和できる不揮発性半導体記憶装置を提供する。
【解決手段】第１領域と第２領域との間に配置されたセルアレイ１１と、第１領域に配置された第１，第２ローデコーダ１２−０と、第１領域に配置され、第１ローデコーダに電圧を伝送する第１電源線ＶRDEC_Ｔ<０>、第２ローデコーダに電圧を伝送する第２電源線ＶRDEC_Ｂ<０>と、第１，第２電源線に電圧を供給するロー系周辺回路１７と、第１電源線と回路１７との間を接続または遮断状態に切り換える第１スイッチ回路ＳＷＶ_Ｔ<０>と、第２電源線と回路１７との間を接続または遮断状態に切り換える第２スイッチ回路ＳＷＶ_Ｂ<０>とを備える。書き込み動作時に、第１スイッチ回路は第１電源線と回路１７との間を接続状態にし、第２スイッチ回路は第２電源線と回路１７との間を遮断状態にする。
【選択図】図２

Description

本発明の実施形態は、不揮発性半導体記憶装置に関し、例えばＮＡＮＤ型フラッシュメモリに関するものである。

不揮発性半導体記憶装置などのメモリ設計においては、面積縮小、スピード向上、及び消費電流削減は普遍的な課題である。例えば、ＮＡＮＤ型フラッシュメモリにおけるロー系の回路設計においては、ロー系単体回路のみならず、ロー系への電圧供給源であるポンプを含めたシステムとして最適解を探していく必要がある。

従来、ＮＡＮＤ型フラッシュメモリのメモリセルアレイの片側に配置されたローデコーダ列においては、ローデコーダにブロックデコード用の電圧を供給する電源線や、ワード線に電圧を供給する信号線が配置されている。これら電源線及び信号線は、メモリセルアレイの片側で分割されることなく、メモリセルアレイの片側に配置された全てのローデコーダで共有されている。

しかし、全てのローデコーダで電源線及び信号線を共有すると、電源線及び信号線への電圧供給源であるポンプの負荷容量が増大し、さらに電源線及び信号線に電圧を転送するスイッチ回路（ドライバ）のストレスが大きくなるという問題が生じる。

特開２００５−１００５３号公報

電源線等への電圧供給源であるポンプの面積を削減でき、さらに電源線等に電圧を転送するスイッチ回路のストレスを緩和することができる不揮発性半導体記憶装置を提供する。

実施形態の不揮発性半導体記憶装置は、基板上の第１領域と第２領域との間に配置され、複数のワード線に接続された複数のメモリセルを有するメモリセルアレイと、前記第１領域に配置され、前記複数のワード線からワード線を選択する第１、第２のローデコーダと、前記第１領域に配置され、前記第１のローデコーダに第１電圧を伝送する第１電源線と、前記第１領域に配置され、前記第２のローデコーダに前記第１電圧を伝送する第２電源線と、前記第１電源線及び前記第２電源線に前記第１電圧を供給するための第１電源回路と、前記第１電源線と前記第１電源回路との間を接続状態または遮断状態のいずれかの状態に切り換える第１スイッチ回路と、前記第２電源線と前記第１電源回路との間を接続状態または遮断状態のいずれかの状態に切り換える第２スイッチ回路とを具備する。書き込み動作時において、前記第１スイッチ回路は前記第１電源線と前記第１電源回路との間を接続状態にし、前記第２スイッチ回路は前記第２電源線と前記第１電源回路との間を遮断状態にする。

第１実施形態のＮＡＮＤ型フラッシュメモリの全体構成を示すブロック図である。 第１実施形態のＮＡＮＤ型フラッシュメモリのローデコーダに接続される電源線及び信号線を模式的に示す図である。 図２中にＡで示した部分を拡大した図である。 第１実施形態の変形例のローデコーダに接続される電源線及び信号線を模式的に示す図である。 第１実施形態の他の変形例のローデコーダに接続される電源線及び信号線を模式的に示す図である。 第２実施形態の電源線ＶRDEC_Ｔ，ＶRDEC_Ｂへのチャージ及びディスチャージを示す図である。 第２実施形態の書き込みから書き込みベリファイへの遷移時におけるチャージリサイクルを示すタイミングチャートである。 第２実施形態の電源線ＶRDEC_Ｔ，ＶRDEC_Ｂへのチャージ及びディスチャージを示す図である。 第２実施形態の書き込みから次の書き込みへの遷移時におけるチャージリサイクルを示すタイミングチャートである。 第２実施形態の信号線ＣＧ_Ｔ，ＣＧ_Ｂへのチャージ及びディスチャージを示す図である。 第２実施形態の書き込みから書き込みベリファイへの遷移時におけるチャージリサイクルを示すタイミングチャートである。 第１，第２実施形態のポンプ及びドライバの構成を示す回路図である。 第１，第２実施形態のドライバの構成を示す回路図である。 第１，第２実施形態におけるローカルドライバとローデコーダを示す図である。 第１，第２実施形態における信号線及びスイッチ回路のレイアウト図である。 ＢｉＣＳ技術を用いたＮＡＮＤフラッシュメモリの鳥瞰図である。

以下、図面を参照して実施形態の不揮発性半導体記憶装置について説明する。ここでは、不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に取る。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［１］第１実施形態
まず、第１実施形態のＮＡＮＤ型フラッシュメモリについて説明する。

［１−１］全体構成
図１は、第１実施形態のＮＡＮＤ型フラッシュメモリの全体構成を示すブロック図である。

図に示すように、ＮＡＮＤ型フラッシュメモリ１０は、半導体基板上に形成され、メモリセルアレイ１１、ローデコーダ１２、カラムデコーダ１３、センスアンプ１４、制御回路１５、及び外部端子１６を備える。

メモリセルアレイ１１は、複数のメモリセルが行列状に配列されたブロックを複数有する。メモリセルアレイ１１は２つのローデコーダ１２の間に挟まれるように配置される。

ローデコーダ１２は、メモリセルアレイ１１内の複数のブロックから、アドレスに基づいて特定のブロックを選択する。言い換えると、ローデコーダ１２は、複数のワード線から、アドレスに基づいて特定のブロック内のワード線を選択する。カラムデコーダ１３は、メモリセルアレイ１１内のメモリセルに接続された複数のビット線から、アドレスに基づいて特定のビット線を選択する。

センスアンプ１４は、リード／ライトバッファを有し、メモリセルに記憶されたデータをリードバッファを介して読み出す。さらに、メモリセルにライトバッファを介してデータを書き込む。制御回路１５は、コアコントロール回路及びシーケンサ等を含み、ローデコーダ１２、カラムデコーダ１３、及びセンスアンプ１４の動作を制御する。

制御回路１５からは、アドレスやコントロール信号がローデコーダ１２、カラムデコーダ１３、及びセンスアンプ１４に出力される。書き込みデータは、外部端子１６に入力され、制御回路１５、カラムデコーダ１３、センスアンプ１４を介してメモリセルに記憶される。また、センスアンプ１４によりメモリセルから読み出したデータは、リードバッファ、カラムデコーダ１３、及び制御回路１５を介して外部端子１６から出力される。

［１−２］ローデコーダに接続される電源線／信号線の構成
図２は、第１実施形態のＮＡＮＤ型フラッシュメモリのローデコーダに接続される電源線及び信号線を模式的に示す図である。

図に示すように、メモリセルアレイ１１は複数のプレーンを有する。ここでは、２つのプレーンＰ０，Ｐ１を示す。プレーンＰ０，Ｐ１の各々は複数のブロックを有している。ブロックの各々は、ワード線ＷＬとビット線との交差位置に行列状に配列された複数のメモリセルを含む。メモリセルの各々は、浮遊ゲートと、浮遊ゲート上にゲート間絶縁膜を介して配置された制御ゲートとを持つ不揮発性のメモリセルトランジスタからなる。

プレーンＰ０の一端（ここでは左端）には、近接して複数のローデコーダ１２−０が配置され、プレーンＰ０の他端（ここでは右端）には近接して複数のローデコーダ１２−１が配置されている。複数のローデコーダ１２−０の各々は、プレーンＰ０が含む複数のブロックの各々に対応するように配置されている。複数のローデコーダ１２−１の各々も、プレーンＰ０が含む複数のブロックの各々に対応するように配置されている。なお、ローデコーダ１２−０とローデコーダ１２−１は、プレーンＰ０の一端側と他端側から複数のブロックの各々に交互に接続される。

同様に、プレーンＰ１の一端（ここでは左端）には、近接して複数のローデコーダ１２−２が配置され、プレーンＰ１の他端（ここでは右端）には近接して複数のローデコーダ１２−３が配置されている。複数のローデコーダ１２−２の各々は、プレーンＰ１が含む複数のブロックの各々に対応するように配置されている。複数のローデコーダ１２−３の各々も、プレーンＰ１が含む複数のブロックの各々に対応するように配置されている。なお、ローデコーダ１２−２とローデコーダ１２−３は、プレーンＰ１の一端側と他端側から複数のブロックの各々に交互に接続される。

以下に、ローデコーダに書き込み電圧より高い電圧ＶPGMHを供給する電源線ＶRDECの構成を述べる。

プレーンＰ０の一端側には、電源線ＶRDEC_Ｔ<０>と電源線ＶRDEC_Ｂ<０>が配置されている。電源線ＶRDEC_Ｔ<０>は、複数のローデコーダ１２−０のうち、上部側のローデコーダ群に接続される。電源線ＶRDEC_Ｂ<０>は、複数のローデコーダ１２−０のうち、下部側のローデコーダ群に接続される。

プレーンＰ０，Ｐ１には、ロー系周辺回路１７が近接して配置されている。ロー系周辺回路１７の出力端には、電源線ＶRDEC_Ｔ<０>と電源線ＶRDEC_Ｂ<０>が接続される。ロー系周辺回路１７と電源線ＶRDEC_Ｔ<０>との間にはスイッチ回路ＳＷＶ_Ｔ<０>が接続され、ロー系周辺回路１７と電源線ＶRDEC_Ｂ<０>との間にはスイッチ回路ＳＷＶ_Ｂ<０>が接続される。

ローデコーダ１２−０には、電源線ＶRDEC_Ｔ<０>及びＶRDEC_Ｂ<０>により、書き込み電圧ＶPGMより高い電圧ＶPGMHが伝送される。スイッチ回路ＳＷＶ_Ｔ<０>は、ロー系周辺回路１７と電源線ＶRDEC_Ｔ<０>との間を接続状態あるいは遮断状態にすることにより、上部側のローデコーダ群への電圧ＶPGMHの供給を制御する。スイッチ回路ＳＷＶ_Ｂ<０>は、ロー系周辺回路１７と電源線ＶRDEC_Ｂ<０>との間を接続状態あるいは遮断状態にすることにより、下部側のローデコーダ群への電圧ＶPGMHの供給を制御する。

また、プレーンＰ０の他端側には、電源線ＶRDEC_Ｔ<１>と電源線ＶRDEC_Ｂ<１>が配置されている。電源線ＶRDEC_Ｔ<１>は、複数のローデコーダ１２−１のうち、上部側のローデコーダ群に接続される。電源線ＶRDEC_Ｂ<１>は、複数のローデコーダ１２−１のうち、下部側のローデコーダ群に接続される。

ロー系周辺回路１７の出力端には、電源線ＶRDEC_Ｔ<１>と電源線ＶRDEC_Ｂ<１>が接続される。ロー系周辺回路１７と電源線ＶRDEC_Ｔ<１>との間にはスイッチ回路ＳＷＶ_Ｔ<１>が接続され、ロー系周辺回路１７と電源線ＶRDEC_Ｂ<１>との間にはスイッチ回路ＳＷＶ_Ｂ<１>が接続される。

ローデコーダ１２−１には、電源線ＶRDEC_Ｔ<１>及びＶRDEC_Ｂ<１>により、書き込み電圧ＶPGMより高い電圧ＶPGMHが伝送される。スイッチ回路ＳＷＶ_Ｔ<１>は、ロー系周辺回路１７と電源線ＶRDEC_Ｔ<１>との間を接続状態あるいは遮断状態にすることにより、上部側のローデコーダ群への電圧ＶPGMHの供給を制御する。スイッチ回路ＳＷＶ_Ｂ<１>は、ロー系周辺回路１７と電源線ＶRDEC_Ｂ<１>との間を接続状態あるいは遮断状態にすることにより、下部側のローデコーダ群への電圧ＶPGMHの供給を制御する。

また、プレーンＰ１の一端側には、電源線ＶRDEC_Ｔ<２>と電源線ＶRDEC_Ｂ<２>が配置されている。電源線ＶRDEC_Ｔ<２>は、複数のローデコーダ１２−２のうち、上部側のローデコーダ群に接続される。電源線ＶRDEC_Ｂ<２>は、複数のローデコーダ１２−２のうち、下部側のローデコーダ群に接続される。

ロー系周辺回路１７の出力端には、電源線ＶRDEC_Ｔ<２>と電源線ＶRDEC_Ｂ<２>が接続される。ロー系周辺回路１７と電源線ＶRDEC_Ｔ<２>との間にはスイッチ回路ＳＷＶ_Ｔ<２>が接続され、ロー系周辺回路１７と電源線ＶRDEC_Ｂ<２>との間にはスイッチ回路ＳＷＶ_Ｂ<２>が接続される。

ローデコーダ１２−２には、電源線ＶRDEC_Ｔ<２>及びＶRDEC_Ｂ<２>により、書き込み電圧ＶPGMより高い電圧ＶPGMHが伝送される。スイッチ回路ＳＷＶ_Ｔ<２>は、ロー系周辺回路１７と電源線ＶRDEC_Ｔ<２>との間を接続状態あるいは遮断状態にすることにより、上部側のローデコーダ群への電圧ＶPGMHの供給を制御する。スイッチ回路ＳＷＶ_Ｂ<２>は、ロー系周辺回路１７と電源線ＶRDEC_Ｂ<２>との間を接続状態あるいは遮断状態にすることにより、下部側のローデコーダ群への電圧ＶPGMHの供給を制御する。

また、プレーンＰ１の他端側には、電源線ＶRDEC_Ｔ<３>と電源線ＶRDEC_Ｂ<３>が配置されている。電源線ＶRDEC_Ｔ<３>は、複数のローデコーダ１２−３のうち、上部側のローデコーダ群に接続される。電源線ＶRDEC_Ｂ<３>は、複数のローデコーダ１２−３のうち、下部側のローデコーダ群に接続される。

ロー系周辺回路１７の出力端には、電源線ＶRDEC_Ｔ<３>と電源線ＶRDEC_Ｂ<３>が接続される。ロー系周辺回路１７と電源線ＶRDEC_Ｔ<３>との間にはスイッチ回路ＳＷＶ_Ｔ<３>が接続され、ロー系周辺回路１７と電源線ＶRDEC_Ｂ<３>との間にはスイッチ回路ＳＷＶ_Ｂ<３>が接続される。

ローデコーダ１２−３には、電源線ＶRDEC_Ｔ<３>及びＶRDEC_Ｂ<３>により、書き込み電圧ＶPGMより高い電圧ＶPGMHが伝送される。スイッチ回路ＳＷＶ_Ｔ<３>は、ロー系周辺回路１７と電源線ＶRDEC_Ｔ<３>との間を接続状態あるいは遮断状態にすることにより、上部側のローデコーダ群への電圧ＶPGMHの供給を制御する。スイッチ回路ＳＷＶ_Ｂ<３>は、ロー系周辺回路１７と電源線ＶRDEC_Ｂ<３>との間を接続状態あるいは遮断状態にすることにより、下部側のローデコーダ群への電圧ＶPGMHの供給を制御する。

次に、ワード線に書き込み電圧を供給する信号線ＣＧの構成を述べる。

プレーンＰ０の一端側には、信号線ＣＧ_Ｔ０<６３：０>と信号線ＣＧ_Ｂ０<６３：０>が配置されている。ここでは、１つのブロックがワード線を６４本含み、これらのワード線に６４本の信号線がそれぞれ接続されるものとする。信号線ＣＧ_Ｔ０<６３：０>は、複数のローデコーダ１２−０のうち、上部側のローデコーダ群に接続される。信号線ＣＧ_Ｂ０<６３：０>は、複数のローデコーダ１２−０のうち、下部側のローデコーダ群に接続される。

ロー系周辺回路１７の出力端には、信号線ＣＧ_Ｔ０<６３：０>と信号線ＣＧ_Ｂ０<６３：０>が接続される。ロー系周辺回路１７と信号線ＣＧ_Ｔ０<６３：０>との間にはスイッチ回路ＳＷＣ_Ｔ<０>が接続され、ロー系周辺回路１７と信号線ＣＧ_Ｂ０<６３：０>との間にはスイッチ回路ＳＷＣ_Ｂ<０>が接続される。

ローデコーダ１２−０には、信号線ＣＧ_Ｔ０<６３：０>及び信号線ＣＧ_Ｂ０<６３：０>により、ワード線に印加する書き込み電圧ＶPGMまたは中間電圧ＶPASSが伝送される。スイッチ回路ＳＷＣ_Ｔ<０>は、ロー系周辺回路１７と信号線ＣＧ_Ｔ０<６３：０>との間を接続状態あるいは遮断状態にすることにより、上部側のローデコーダ群への書き込み電圧ＶPGMまたは中間電圧ＶPASSの供給を制御する。スイッチ回路ＳＷＣ_Ｂ<０>は、ロー系周辺回路１７と信号線ＣＧ_Ｂ０<６３：０>との間を接続状態あるいは遮断状態にすることにより、下部側のローデコーダ群への書き込み電圧ＶPGMまたは中間電圧ＶPASSの供給を制御する。

また、プレーンＰ０の他端側には、信号線ＣＧ_Ｔ１<６３：０>と信号線ＣＧ_Ｂ１<６３：０>が配置されている。信号線ＣＧ_Ｔ１<６３：０>は、複数のローデコーダ１２−１のうち、上部側のローデコーダ群に接続される。信号線ＣＧ_Ｂ１<６３：０>は、複数のローデコーダ１２−１のうち、下部側のローデコーダ群に接続される。

ロー系周辺回路１７の出力端には、信号線ＣＧ_Ｔ１<６３：０>と信号線ＣＧ_Ｂ１<６３：０>が接続される。ロー系周辺回路１７と信号線ＣＧ_Ｔ１<６３：０>との間にはスイッチ回路ＳＷＣ_Ｔ<１>が接続され、ロー系周辺回路１７と信号線ＣＧ_Ｂ１<６３：０>との間にはスイッチ回路ＳＷＣ_Ｂ<１>が接続される。

ローデコーダ１２−１には、信号線ＣＧ_Ｔ１<６３：０>及び信号線ＣＧ_Ｂ１<６３：０>により、ワード線に印加する書き込み電圧ＶPGMまたは中間電圧ＶPASSが伝送される。スイッチ回路ＳＷＣ_Ｔ<１>は、ロー系周辺回路１７と信号線ＣＧ_Ｔ１<６３：０>との間を接続状態あるいは遮断状態にすることにより、上部側のローデコーダ群への書き込み電圧ＶPGMまたは中間電圧ＶPASSの供給を制御する。スイッチ回路ＳＷＣ_Ｂ<１>は、ロー系周辺回路１７と信号線ＣＧ_Ｂ１<６３：０>との間を接続状態あるいは遮断状態にすることにより、下部側のローデコーダ群への書き込み電圧ＶPGMまたは中間電圧ＶPASSの供給を制御する。

また、プレーンＰ１の一端側には、信号線ＣＧ_Ｔ２<６３：０>と信号線ＣＧ_Ｂ２<６３：０>が配置されている。信号線ＣＧ_Ｔ２<６３：０>は、複数のローデコーダ１２−２のうち、上部側のローデコーダ群に接続される。信号線ＣＧ_Ｂ２<６３：０>は、複数のローデコーダ１２−２のうち、下部側のローデコーダ群に接続される。

ロー系周辺回路１７の出力端には、信号線ＣＧ_Ｔ２<６３：０>と信号線ＣＧ_Ｂ２<６３：０>が接続される。ロー系周辺回路１７と信号線ＣＧ_Ｔ２<６３：０>との間にはスイッチ回路ＳＷＣ_Ｔ<２>が接続され、ロー系周辺回路１７と信号線ＣＧ_Ｂ２<６３：０>との間にはスイッチ回路ＳＷＣ_Ｂ<２>が接続される。

ローデコーダ１２−２には、信号線ＣＧ_Ｔ２<６３：０>及び信号線ＣＧ_Ｂ２<６３：０>により、ワード線に印加する書き込み電圧ＶPGMまたは中間電圧ＶPASSが伝送される。スイッチ回路ＳＷＣ_Ｔ<２>は、ロー系周辺回路１７と信号線ＣＧ_Ｔ２<６３：０>との間を接続状態あるいは遮断状態にすることにより、上部側のローデコーダ群への書き込み電圧ＶPGMまたは中間電圧ＶPASSの供給を制御する。スイッチ回路ＳＷＣ_Ｂ<２>は、ロー系周辺回路１７と信号線ＣＧ_Ｂ２<６３：０>との間を接続状態あるいは遮断状態にすることにより、下部側のローデコーダ群への書き込み電圧ＶPGMまたは中間電圧ＶPASSの供給を制御する。

また、プレーンＰ１の他端側には、信号線ＣＧ_Ｔ３<６３：０>と信号線ＣＧ_Ｂ３<６３：０>が配置されている。信号線ＣＧ_Ｔ３<６３：０>は、複数のローデコーダ１２−３のうち、上部側のローデコーダ群に接続される。信号線ＣＧ_Ｂ３<６３：０>は、複数のローデコーダ１２−３のうち、下部側のローデコーダ群に接続される。

ロー系周辺回路１７の出力端には、信号線ＣＧ_Ｔ３<６３：０>と信号線ＣＧ_Ｂ３<６３：０>が接続される。ロー系周辺回路１７と信号線ＣＧ_Ｔ３<６３：０>との間にはスイッチ回路ＳＷＣ_Ｔ<３>が接続され、ロー系周辺回路１７と信号線ＣＧ_Ｂ３<６３：０>との間にはスイッチ回路ＳＷＣ_Ｂ<３>が接続される。

ローデコーダ１２−３には、信号線ＣＧ_Ｔ３<６３：０>及び信号線ＣＧ_Ｂ３<６３：０>により、ワード線に印加する書き込み電圧ＶPGMまたは中間電圧ＶPASSが伝送される。スイッチ回路ＳＷＣ_Ｔ<３>は、ロー系周辺回路１７と信号線ＣＧ_Ｔ３<６３：０>との間を接続状態あるいは遮断状態にすることにより、上部側のローデコーダ群への書き込み電圧ＶPGMまたは中間電圧ＶPASSの供給を制御する。スイッチ回路ＳＷＣ_Ｂ<３>は、ロー系周辺回路１７と信号線ＣＧ_Ｂ３<６３：０>との間を接続状態あるいは遮断状態にすることにより、下部側のローデコーダ群への書き込み電圧ＶPGMまたは中間電圧ＶPASSの供給を制御する。

次に、書き込み及び書き込みベリファイまたは読み出しにおける動作を述べる。

書き込み及び書き込みベリファイまたは読み出し時に、入力されたアドレスに基づいてローデコーダによりブロックが選択される。そして、選択されたブロック（選択ブロック）に対応するローデコーダを含むローデコーダ群（以下、選択ブロックに対応するローデコーダ群）に接続された電源線ＶRDEC及び信号線ＣＧと、ロー系周辺回路１７との間がスイッチ回路により接続状態となり、選択ブロックに対応するローデコーダ群に、電圧ＶPGMH、書き込み電圧ＶPGM（または中間電圧ＶPASS）または電圧ＶREADH、読み出し電圧ＶREAD（または中間電圧ＶCGRV）が供給される。

一方、選択ブロックに対応しないローデコーダ群（以下、非選択ブロックに対応するローデコーダ群）に接続された電源線ＶRDEC及び信号線ＣＧと、ロー系周辺回路１７との間がスイッチ回路により遮断状態となり、前記ローデコーダ群に、電圧ＶPGMH、書き込み電圧ＶPGM（または中間電圧ＶPASS）または電圧ＶREADH、読み出し電圧ＶREAD（または中間電圧ＶCGRV）は供給されない。

また、プレーンＰ０，Ｐ１の上端及び下端には、センスアンプ（Ｓ／Ａ）１４が配置されている。さらに、ロー系周辺回路１７からは、コントロール信号及びアドレスがローデコーダ及びセンスアンプに出力されている。

なお、ここでは、メモリセルアレイの片側に配置された電源線ＶRDEC及び信号線ＣＧを２つに分割する例を示したが、これに限るわけではなく、３つあるいは４つあるいはそれ以上の複数に分割してもよい。

［１−３］ローデコーダ及び電源線／信号線の詳細
図３は、図２中にＡで示した部分を拡大した図であり、ローデコーダ、電源線、及び信号線の詳細を示す。

図に示すように、プレーンＰ０内にはブロックＢ０，Ｂ１が配置されている。ブロックＢ０に対応するように、ブロックＢ０に隣接してローデコーダＲ０が配置される。同様に、ブロックＢ１に対応するように、ブロックＢ１に隣接してローデコーダＲ１が配置される。

ローデコーダＲ０，Ｒ１の各々は、論理積回路Ａ１、トランジスタＴ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７、及びインバータＩ１を含み構成される。論理積回路Ａ１の入力端にはアドレスＡＤＤが入力され、論理積回路Ａ１の出力端はトランジスタＴ１，Ｔ２の電流通路及びノードＮ１を介してトランジスタＴ３のドレイン、及びトランジスタＴ４〜Ｔ７のゲートに接続される。さらに、論理積回路Ａ１の出力端は、インバータＩ１を介してトランジスタＴＲ３のゲートに接続される。

電源線ＶRDEC_Ｔは、トランジスタＴ４を介してトランジスタＴ３のソースに接続される。信号線ＣＧ_Ｔは、トランジスタＴ６を介してブロックＢ０内のワード線に接続される。信号線ＳＧＤ、ＳＧＳは、トランジスタＴ５，Ｔ７をそれぞれ介してブロックＢ０内の選択トランジスタにそれぞれ接続される。さらに、起動信号ＢＳＴＯＮは、トランジスタＴ１，Ｔ２のゲートに接続されている。

書き込みにおけるローデコーダの動作は以下のようになる。

アドレスＡＤＤに基づき論理積回路Ａ１から“Ｈ”が出力され、起動信号BSTONによりトランジスタＴ１，Ｔ２がオンすると、電源線ＶRDEC_ＴからトランジスタＴ４、Ｔ３を介してノードＮ１に電流が流れ、ノードＮ１は徐々に電圧ＶPGMHに昇圧される。これにより、トランジスタＴ５，Ｔ６，Ｔ７がオンし、信号線ＣＧ_Ｔ０の電圧がブロックＢ０内のメモリセルに供給され、また信号線ＳＧＤ，ＳＧＳの電圧がフロックＢ０内の選択トランジスタに供給される。そして、ブロックＢ０内のメモリセルに書き込みが行われる。

［１−４］第１実施形態の変形例
図４Ａは、第１実施形態の変形例のローデコーダに接続される電源線及び信号線を模式的に示す図である。

前述した図２では、電源線ＶRDEC及び信号線ＣＧを、ビット線方向、すなわち上部側と下部側に分割する例を示したが、図４Ａに示すように、ビット線方向に伸びる電源線及び信号線をワード線方向に平行に複数本配置し、これらの電源線及び信号線にローデコーダを交互に接続するようにしてもよい。

図４Ａに示すように、メモリセルアレイ１１は複数のプレーン、ここでは２つのプレーンＰ０，Ｐ１を有する。プレーンＰ０，Ｐ１の各々は複数のブロックを有している。ブロックの各々は、ワード線ＷＬとビット線との交差位置に行列状に配列された複数のメモリセルを含む。

プレーンＰ０の一端には、近接して複数のローデコーダ１２−０が配置され、プレーンＰ０の他端には近接して複数のローデコーダ１２−１が配置されている。複数のローデコーダ１２−０の各々は、プレーンＰ０が含む複数のブロックの各々に対応するように配置されている。複数のローデコーダ１２−１の各々も、プレーンＰ０が含む複数のブロックの各々に対応するように配置されている。なお、ローデコーダ１２−０とローデコーダ１２−１は、プレーンＰ０の一端側と他端側から複数のブロックの各々に交互に接続される。

同様に、プレーンＰ１の一端には、近接して複数のローデコーダ１２−２が配置され、プレーンＰ１の他端には近接して複数のローデコーダ１２−３が配置されている。複数のローデコーダ１２−２の各々は、プレーンＰ１が含む複数のブロックの各々に対応するように配置されている。複数のローデコーダ１２−３の各々も、プレーンＰ１が含む複数のブロックの各々に対応するように配置されている。なお、ローデコーダ１２−２とローデコーダ１２−３は、プレーンＰ１の一端側と他端側から複数のブロックの各々に交互に接続される。

プレーンＰ０の一端側には、電源線ＶRDEC_Ｅ<０>と電源線ＶRDEC_Ｏ<０>が配置されている。電源線ＶRDEC_Ｅ<０>は、複数のローデコーダ１２−０のうち、偶数番目のローデコーダ群に接続される。電源線ＶRDEC_Ｏ<０>は、複数のローデコーダ１２−０のうち、奇数番目のローデコーダ群に接続される。

プレーンＰ０，Ｐ１には、ロー系周辺回路１７が近接して配置されている。ロー系周辺回路１７の出力端には、電源線ＶRDEC_Ｅ<０>と電源線ＶRDEC_Ｏ<０>が接続される。ロー系周辺回路１７と電源線ＶRDEC_Ｅ<０>との間にはスイッチ回路ＳＷＶ_Ｅ<０>が接続され、ロー系周辺回路１７と電源線ＶRDEC_Ｏ<０>との間にはスイッチ回路ＳＷＶ_Ｏ<０>が接続される。

また、プレーンＰ０の他端側には、電源線ＶRDEC_Ｅ<１>と電源線ＶRDEC_Ｏ<１>が配置されている。電源線ＶRDEC_Ｅ<１>は、複数のローデコーダ１２−１のうち、偶数番目のローデコーダ群に接続される。電源線ＶRDEC_Ｏ<１>は、複数のローデコーダ１２−１のうち、奇数番目のローデコーダ群に接続される。

ロー系周辺回路１７の出力端には、電源線ＶRDEC_Ｅ<１>と電源線ＶRDEC_Ｏ<１>が接続される。ロー系周辺回路１７と電源線ＶRDEC_Ｅ<１>との間にはスイッチ回路ＳＷＶ_Ｅ<１>が接続され、ロー系周辺回路１７と電源線ＶRDEC_Ｏ<１>との間にはスイッチ回路ＳＷＶ_Ｏ<１>が接続される。

また、プレーンＰ１の一端側には、電源線ＶRDEC_Ｅ<２>と電源線ＶRDEC_Ｏ<２>が配置されている。電源線ＶRDEC_Ｅ<２>は、複数のローデコーダ１２−２のうち、偶数番目のローデコーダ群に接続される。電源線ＶRDEC_Ｏ<２>は、複数のローデコーダ１２−２のうち、奇数番目のローデコーダ群に接続される。

ロー系周辺回路１７の出力端には、電源線ＶRDEC_Ｅ<２>と電源線ＶRDEC_Ｏ<２>が接続される。ロー系周辺回路１７と電源線ＶRDEC_Ｅ<２>との間にはスイッチ回路ＳＷＶ_Ｅ<２>が接続され、ロー系周辺回路１７と電源線ＶRDEC_Ｏ<２>との間にはスイッチ回路ＳＷＶ_Ｏ<２>が接続される。

また、プレーンＰ１の他端側には、電源線ＶRDEC_Ｅ<３>と電源線ＶRDEC_Ｏ<３>が配置されている。電源線ＶRDEC_Ｅ<３>は、複数のローデコーダ１２−３のうち、偶数番目のローデコーダ群に接続される。電源線ＶRDEC_Ｏ<３>は、複数のローデコーダ１２−３のうち、奇数番目のローデコーダ群に接続される。

ロー系周辺回路１７の出力端には、電源線ＶRDEC_Ｅ<３>と電源線ＶRDEC_Ｏ<３>が接続される。ロー系周辺回路１７と電源線ＶRDEC_Ｅ<３>との間にはスイッチ回路ＳＷＶ_Ｅ<３>が接続され、ロー系周辺回路１７と電源線ＶRDEC_Ｏ<３>との間にはスイッチ回路ＳＷＶ_Ｏ<３>が接続される。

次に、ワード線に書き込み電圧を供給する信号線ＣＧの構成を述べる。

プレーンＰ０の一端側には、信号線ＣＧ_Ｅ０<６３：０>と信号線ＣＧ_Ｏ０<６３：０>が配置されている。ここでは、１つのブロックがワード線を６４本含み、これらのワード線に６４本の信号線がそれぞれ接続されるものとする。信号線ＣＧ_Ｅ０<６３：０>は、複数のローデコーダ１２−０のうち、偶数番目のローデコーダ群に接続される。信号線ＣＧ_Ｏ０<６３：０>は、複数のローデコーダ１２−０のうち、奇数番目のローデコーダ群に接続される。

ロー系周辺回路１７の出力端には、信号線ＣＧ_Ｅ０<６３：０>と信号線ＣＧ_Ｏ０<６３：０>が接続される。ロー系周辺回路１７と信号線ＣＧ_Ｅ０<６３：０>との間にはスイッチ回路ＳＷＣ_Ｅ<０>が接続され、ロー系周辺回路１７と信号線ＣＧ_Ｏ０<６３：０>との間にはスイッチ回路ＳＷＣ_Ｏ<０>が接続される。

また、プレーンＰ０の他端側には、信号線ＣＧ_Ｅ１<６３：０>と信号線ＣＧ_Ｏ１<６３：０>が配置されている。信号線ＣＧ_Ｅ１<６３：０>は、複数のローデコーダ１２−１のうち、偶数番目のローデコーダ群に接続される。信号線ＣＧ_Ｏ１<６３：０>は、複数のローデコーダ１２−１のうち、奇数番目のローデコーダ群に接続される。

ロー系周辺回路１７の出力端には、信号線ＣＧ_Ｅ１<６３：０>と信号線ＣＧ_Ｏ１<６３：０>が接続される。ロー系周辺回路１７と信号線ＣＧ_Ｅ１<６３：０>との間にはスイッチ回路ＳＷＣ_Ｅ<１>が接続され、ロー系周辺回路１７と信号線ＣＧ_Ｏ１<６３：０>との間にはスイッチ回路ＳＷＣ_Ｏ<１>が接続される。

また、プレーンＰ１の一端側には、信号線ＣＧ_Ｅ２<６３：０>と信号線ＣＧ_Ｏ２<６３：０>が配置されている。信号線ＣＧ_Ｅ２<６３：０>は、複数のローデコーダ１２−２のうち、偶数番目のローデコーダ群に接続される。信号線ＣＧ_Ｏ２<６３：０>は、複数のローデコーダ１２−２のうち、奇数番目のローデコーダ群に接続される。

ロー系周辺回路１７の出力端には、信号線ＣＧ_Ｅ２<６３：０>と信号線ＣＧ_Ｏ２<６３：０>が接続される。ロー系周辺回路１７と信号線ＣＧ_Ｅ２<６３：０>との間にはスイッチ回路ＳＷＣ_Ｅ<２>が接続され、ロー系周辺回路１７と信号線ＣＧ_Ｏ２<６３：０>との間にはスイッチ回路ＳＷＣ_Ｏ<２>が接続される。

また、プレーンＰ１の他端側には、信号線ＣＧ_Ｅ３<６３：０>と信号線ＣＧ_Ｏ３<６３：０>が配置されている。信号線ＣＧ_Ｅ３<６３：０>は、複数のローデコーダ１２−３のうち、偶数番目のローデコーダ群に接続される。信号線ＣＧ_Ｏ３<６３：０>は、複数のローデコーダ１２−３のうち、奇数番目のローデコーダ群に接続される。

ロー系周辺回路１７の出力端には、信号線ＣＧ_Ｅ３<６３：０>と信号線ＣＧ_Ｏ３<６３：０>が接続される。ロー系周辺回路１７と信号線ＣＧ_Ｅ３<６３：０>との間にはスイッチ回路ＳＷＣ_Ｅ<３>が接続され、ロー系周辺回路１７と信号線ＣＧ_Ｏ３<６３：０>との間にはスイッチ回路ＳＷＣ_Ｏ<３>が接続される。

その他の構成及び動作は、図２に示した第１実施形態と同様である。

図４Ｂは、第１実施形態の他の変形例のローデコーダに接続される電源線及び信号線を模式的に示す図である。

前述した図２では、ローデコーダをプレーンＰ０，Ｐ１のワード線方向の一端及び他端（左端及び右端）に配置し、センスアンプをプレーンＰ０，Ｐ１のビット線方向の一端及び他端（上端及び下端）に配置したが、図４に示すように、ローデコーダをプレーンＰ０，Ｐ１の下端に配置し、センスアンプをプレーンＰ０，Ｐ１の左端及び右端に配置してもよい。その他の構成は、図２に示した第１実施形態と同様である。

［１−５］第１実施形態の効果
第１実施形態では、メモリセルアレイの一端側に配置され、複数のローデコーダに接続された電源線ＶRDEC及び信号線ＣＧを複数に分割している。すなわち、メモリセルアレイの一端側に、複数の電源線ＶRDEC及び複数の信号線ＣＧを配置している。そして、複数の電源線ＶRDEC及び信号線ＣＧのうち、選択ブロックに対応するローデコーダを含まないローデコーダ群に接続された電源線ＶRDEC及び信号線ＣＧをフローティング状態にする。

これにより、電源線ＶRDEC及び信号線ＣＧにそれぞれ電圧を供給するポンプから見た負荷容量を低減することができる。これに伴い、電源線ＶRDEC及び信号線ＣＧにそれぞれ電圧を供給するポンプの面積を小さくすることができる。なお、負荷容量は、主に電源線ＶRDECまたは信号線ＣＧに接続された非選択状態の回路（トランジスタ）のジャンクション容量である。

また、複数の電源線ＶRDEC及び複数の信号線ＣＧを配置することにより、電源線ＶRDECの個々及び信号線ＣＧの個々に接続されるローデコーダ及びブロックの数を減らすことができる。これにより、電源線ＶRDEC及び信号線ＣＧに電圧を供給するスイッチ回路（ドライバ）にかかるストレスを緩和することができる。さらに、列選択スイッチ（Row decoder block switch）のストレスも減らすことができる。

第１実施形態によれば、電源線等への電圧供給源であるポンプの面積を削減でき、さらに電源線等に電圧を転送するスイッチ回路のストレスを緩和することができる不揮発性半導体記憶装置を提供できる。

［２］第２実施形態
次に、第２実施形態のＮＡＮＤ型フラッシュメモリについて説明する。

前述した第１実施形態では、メモリセルアレイの一端側に配置された電源線及び信号線を複数に分割し、非選択ブロックに対応するローデコーダ群に接続された電源線及び信号線を電源回路から遮断状態にする構成について説明したが、第２実施形態は第１実施形態の構成に加えて、電源線及び信号線に充電した電荷を再利用する構成（チャージリサイクル）を備える。このチャージリサイクルの動作は、制御回路１５によって制御される。なお、ＮＡＮＤ型フラッシュメモリの全体構成は、前記第１実施形態と同様であるため、その説明は省略する。

［２−１］電源線ＶRDECのチャージリサイクル
（１）書き込みから書き込みベリファイへの遷移時におけるチャージリサイクル
図５（ａ）〜図５（ｆ）は、分割された２つの電源線ＶRDEC_Ｔ，ＶRDEC_Ｂへのチャージ及びディスチャージを示す図である。図５（ａ）〜図５（ｃ）は書き込み時におけるチャージ及びディスチャージを示し、図５（ｄ）〜図５（ｆ）は書き込み後に行われる書き込みベリファイ時におけるチャージ及びディスチャージを示す。

図５（ａ）〜図５（ｆ）において、ロー系周辺回路１７は、電源線ＶRDEC_Ｔと電源線ＶRDEC_Ｂに電圧ＶPGMH及び電圧ＶREADHを供給するドライバをそれぞれ有する。ロー系周辺回路１７には、電源線ＶRDEC_Ｔと電源線ＶRDEC_Ｂがそれぞれ接続されている。ロー系周辺回路１７と電源線ＶRDEC_Ｔとの間にはスイッチ回路ＳＷＶ_Ｔが配置され、ロー系周辺回路１７と電源線ＶRDEC_Ｂとの間にはスイッチ回路ＳＷＶ_Ｂが配置されている。

ここでは、電源線ＶRDEC_Ｔが選択ブロックに対応するローデコーダ群に接続され、電源線ＶRDEC_Ｂが非選択のブロックに対応するローデコーダ群に接続されているものとする。また、スイッチ回路ＳＷＶ_Ｔ，ＳＷＶ_Ｂとロー系周辺回路１７との間の配線容量をＣ１とする。さらに、スイッチ回路ＳＷＶ_Ｔよりローデコーダ側の回路のジャンクション容量と電源線ＶRDEC_Ｔの配線容量を合わせた容量をＣ２とし、スイッチ回路ＳＷＶ_Ｂよりローデコーダ側の回路のジャンクション容量と電源線ＶRDEC_Ｂの配線容量を合わせた容量も同様にＣ２とする。

書き込みから書き込みベリファイへの遷移時におけるチャージリサイクルの概要は以下のようになる。

書き込みから書き込みベリファイへの遷移時に、選択ブロック側のローデコーダ群に接続された電源線ＶRDEC_Ｔに充電されていた電荷（電圧ＶPGMH）を、非選択ブロック側のローデコーダ群に接続された電源線ＶRDEC_Ｂに一旦移す。そして、ベリファイ動作を開始するときに、電源線ＶRDEC_Ｂに一旦蓄積されていた電荷を電源線ＶRDEC_Ｔに再度移す。続いて、電源線ＶRDEC_Ｔを読み出し電圧ＶREADより高い電圧ＶREADHに充電し、書き込みベリファイを実行する。

このように、書き込み時に電源線ＶRDEC_Ｔに充電されていた電荷を、書き込み終了後に電源線ＶRDEC_Ｂに一旦移す。その後、電源線ＶRDEC_Ｂに移した電荷を、書き込みベリファイ開始時に電源線ＶRDEC_Ｔに再び戻して、電源線ＶRDEC_Ｔの充電に利用する。

以下に、前述したチャージリサイクルの詳細を説明する。

図６は、書き込みから書き込みベリファイへの遷移時におけるチャージリサイクルを示すタイミングチャートである。

書き込みにおけるプリチャージでは、図６中の時刻Ｔ１に示すように、スイッチ回路ＳＷＶ_Ｔがオン、スイッチ回路ＳＷＶ_Ｂがオフとなる。そして、ロー系周辺回路１７から電源線ＶRDEC_Ｔに電荷が供給され、電源線ＶRDEC_Ｔは電圧ＶPGMHに昇圧される（図５（ａ）参照）。そして、書き込みが実行される。

次に、書き込み終了後、電源線ＶRDEC_Ｔに蓄積されていた電荷を放電する前に、図６中の時刻Ｔ２に示すように、スイッチ回路ＳＷＶ_Ｔがオンのまま、スイッチ回路ＳＷＶ_Ｂがオンとなる。これにより、電源線ＶRDEC_Ｔに蓄積されていた電荷を、電源線ＶRDEC_Ｂに移す。このとき、電源線ＶRDEC_Ｔ及び電源線ＶRDEC_Ｂの電圧は、イコライズされて、ＶPGMH×(Ｃ１＋Ｃ２)／(Ｃ１＋２×Ｃ２)となる（図５（ｂ）(charge share)参照）。

次に、書き込み終了後の放電では、図６中の時刻Ｔ３に示すように、スイッチ回路ＳＷＶ_Ｔがオンのまま、スイッチ回路ＳＷＶ_Ｂがオフとなる。そして、電源線ＶRDEC_Ｔの電荷が放電され、電源線ＶRDEC_Ｔの電圧は電圧ＶDDになる（図５（ｃ）参照）。

次に、書き込み終了後の書き込みベリファイでは、読み出しのためのプリチャージを行う前に、図６中の時刻Ｔ４に示すように、スイッチ回路ＳＷＶ_Ｔがオンのまま、スイッチ回路ＳＷＶ_Ｂがオンとなる。これにより、電源線ＶRDEC_Ｂに蓄積されていた電荷を、電源線ＶRDEC_Ｔに戻す。このとき、電源線ＶRDEC_Ｔ及び電源線ＶRDEC_Ｂの電圧は、イコライズされて、ＶPGMH×(Ｃ１＋Ｃ２)／(Ｃ１＋２×Ｃ２)×Ｃ２／(Ｃ１＋２×Ｃ２)となる（図５（ｄ）(charge share)参照）。

次に、書き込みベリファイのためのプリチャージでは、図６中の時刻Ｔ５に示すように、スイッチ回路ＳＷＶ_Ｔがオンのまま、スイッチ回路ＳＷＶ_Ｂがオフとなる。そして、ロー系周辺回路１７から電源線ＶRDEC_Ｔに電荷が供給され、電源線ＶRDEC_Ｔは電圧ＶREADHに昇圧される。そして、書き込みベリファイ、すなわち読み出しが実行される（図５（ｅ）参照）。

次に、書き込みベリファイ終了後の放電では、図６中の時刻Ｔ６に示すように、スイッチ回路ＳＷＶ_Ｔがオン、スイッチ回路ＳＷＶ_Ｂがオフのままで、電源線ＶRDEC_Ｔの電荷が放電され、電源線ＶRDEC_Ｔの電圧は電圧ＶDDになる（図５（ｆ）参照）。

その後、再度、書き込みが行われるときは、図５（ａ）に戻り、図５（ａ）〜図５（ｆ）に示した動作が繰り返される。

図５（ａ）〜図５（ｆ）に示した例では、書き込みのためのプリチャージ後に電源線ＶRDEC_Ｔから電源線ＶRDEC_Ｂに移された電荷が、書き込みベリファイのためのプリチャージ前に電源線ＶRDEC_Ｂから電源線ＶRDEC_Ｔに戻される。これにより、書き込みベリファイのためのプリチャージにおいて、ロー系周辺回路１７から供給される電荷量を削減することができる。すなわち、消費電流を削減することができる。

（２）書き込みから次の書き込みへの遷移時におけるチャージリサイクル
図７（ａ）〜図７（ｆ）は、分割された２つの電源線ＶRDEC_Ｔ，ＶRDEC_Ｂへのチャージ及びディスチャージを示す図である。図７（ａ）〜図７（ｃ）は書き込み時におけるチャージ及びディスチャージを示し、図７（ｄ）〜図７（ｆ）は書き込み後に行われる書き込みベリファイ時におけるチャージ及びディスチャージを示す。図８は、書き込みから次の書き込みへの遷移時におけるチャージリサイクルを示すタイミングチャートである。

図７（ａ）〜図７（ｃ）（図８中の時刻Ｔ１１〜Ｔ１３）に示す書き込み時の動作は、図５（ａ）〜図５（ｃ）（図６中の時刻Ｔ１〜Ｔ３）に示した動作と同様である。

次に、図７（ｃ）に続く、書き込み終了後の書き込みベリファイでは、読み出しのためのプリチャージが行われる。図８中の時刻Ｔ１４に示すように、スイッチ回路ＳＷＶ_Ｔがオン、スイッチ回路ＳＷＶ_Ｂがオフのままで、ロー系周辺回路１７から電源線ＶRDEC_Ｔに電荷が供給され、電源線ＶRDEC_Ｔは電圧ＶREADHに昇圧される。そして、書き込みベリファイ、すなわち読み出しが実行される（図７（ｄ）参照）。

次に、書き込みベリファイ終了後の放電では、図８中の時刻Ｔ１５に示すように、スイッチ回路ＳＷＶ_Ｔがオン、スイッチ回路ＳＷＶ_Ｂがオフのままで、電源線ＶRDEC_Ｔの電荷が放電され、電源線ＶRDEC_Ｔの電圧は電圧ＶDDになる（図７（ｅ）参照）。

続いて、次の書き込みのためのプリチャージを行う前に、図８中の時刻Ｔ１６に示すように、スイッチ回路ＳＷＶ_Ｔがオンのまま、スイッチ回路ＳＷＶ_Ｂがオンとなる。これにより、電源線ＶRDEC_Ｂに蓄積されていた電荷を、電源線ＶRDEC_Ｔに移す。このとき、電源線ＶRDEC_Ｔ及び電源線ＶRDEC_Ｂの電圧は、イコライズされて、ＶPGMH×(Ｃ１＋Ｃ２)／(Ｃ１＋２×Ｃ２)×Ｃ２／(Ｃ１＋２×Ｃ２)となる（図７（ｆ）(charge share)参照）。

次に、次の書き込みにおけるプリチャージでは、図８中の時刻Ｔ１１に示すように、スイッチ回路ＳＷＶ_Ｔがオン、スイッチ回路ＳＷＶ_Ｂがオフとなる。そして、ロー系周辺回路１７から電源線ＶRDEC_Ｔに電荷が供給され、電源線ＶRDEC_Ｔは電圧ＶPGMHに昇圧される。そして、書き込みが実行される（図７（ａ）参照）。以降、図７（ｂ）〜図７（ｆ）が繰り返される。

図７（ａ）〜図７（ｆ）に示した例では、書き込みのためのプリチャージ後に電源線ＶRDEC_Ｔから電源線ＶRDEC_Ｂに移された電荷が、次の書き込みのためのプリチャージ前に電源線ＶRDEC_Ｂから電源線ＶRDEC_Ｔに戻される。これにより、次の書き込みのためのプリチャージにおいて、ロー系周辺回路１７から供給される電荷量を削減することができる。すなわち、消費電流を削減することができる。

［２−２］信号線ＣＧのチャージリサイクル
（１）書き込みから書き込みベリファイへの遷移時におけるチャージリサイクル
図９（ａ）〜図９（ｆ）は、分割された２つの信号線ＣＧ_Ｔ，ＣＧ_Ｂへのチャージ及びディスチャージを示す図である。図９（ａ）〜図９（ｃ）は書き込み時におけるチャージ及びディスチャージを示し、図９（ｄ）〜図９（ｆ）は書き込み後に行われる書き込みベリファイ時におけるチャージ及びディスチャージを示す。

図９（ａ）〜図９（ｆ）において、ロー系周辺回路１７は、信号線ＣＧ_Ｔと信号線ＣＧ_Ｂに電圧ＶPGM、電圧ＶPASS、電圧ＶREAD、及び電圧ＶCGRVを供給するドライバを有する。ロー系周辺回路１７には、信号線ＣＧ_Ｔと信号線ＣＧ_Ｂがそれぞれ接続されている。ロー系周辺回路１７と信号線ＣＧ_Ｔとの間にはスイッチ回路ＳＷＣ_Ｔが配置され、ロー系周辺回路１７と信号線ＣＧ_Ｂとの間にはスイッチ回路ＳＷＣ_Ｂが配置されている。

ここでは、信号線ＣＧ_Ｔが選択ブロックに対応するローデコーダ群に接続され、信号線ＣＧ_Ｂが非選択のブロックに対応するローデコーダ群に接続されているものとする。また、スイッチ回路ＳＷＣ_Ｔ，ＳＷＣ_Ｂとロー系周辺回路１７との間の配線容量をＣ３とする。さらに、スイッチ回路ＳＷＣ_Ｔよりローデコーダ側の回路のジャンクション容量と信号線ＣＧ_Ｔの配線容量を合わせた容量をＣ４とし、スイッチ回路ＳＷＣ_Ｂよりローデコーダ側の回路のジャンクション容量と信号線ＣＧ_Ｂの配線容量を合わせた容量も同様にＣ４とする。

以下に、チャージリサイクルの詳細を説明する。

図１０は、第２実施形態の書き込みから書き込みベリファイへの遷移時におけるチャージリサイクルを示すタイミングチャートである。

書き込みにおけるプリチャージでは、図１０中の時刻Ｔ３１に示すように、スイッチ回路ＳＷＣ_Ｔがオン、スイッチ回路ＳＷＣ_Ｂがオフとなる。そして、ロー系周辺回路１７から信号線ＣＧ_Ｔに電荷が供給され、信号線ＣＧ_Ｔは電圧ＶPGMまたは電圧ＶPASSに昇圧される（図９（ａ）参照）。そして、電圧ＶPGMは選択されたワード線に供給され、電圧ＶPASSは非選択のワード線に供給されて、書き込みが実行される。

次に、書き込み終了後、信号線ＣＧ_Ｔに蓄積されていた電荷を放電する前に、図１０中の時刻Ｔ３２に示すように、スイッチ回路ＳＷＣ_Ｔがオンのまま、スイッチ回路ＳＷＣ_Ｂがオンとなる。これにより、信号線ＣＧ_Ｔに蓄積されていた電荷を、信号線ＣＧ_Ｂに移す。このとき、信号線ＣＧ_Ｔ及び信号線ＣＧ_Ｂの電圧はイコライズされる（図９（ｂ）(charge share)参照）。

次に、書き込み終了後の放電では、図１０中の時刻Ｔ３３に示すように、スイッチ回路ＳＷＣ_Ｔがオンのまま、スイッチ回路ＳＷＣ_Ｂがオフとなる。そして、信号線ＣＧ_Ｔの電荷が放電され、信号線ＣＧ_Ｔの電圧は基準電圧（例えば、接地電位）Ｖssになる（図９（ｃ）参照）。

次に、書き込み終了後の書き込みベリファイでは、読み出しのためのプリチャージを行う前に、図１０中の時刻Ｔ３４に示すように、スイッチ回路ＳＷＣ_Ｔがオンのまま、スイッチ回路ＳＷＣ_Ｂがオンとなる。これにより、信号線ＣＧ_Ｂに蓄積されていた電荷を、信号線ＣＧ_Ｔに戻す。このとき、信号線ＣＧ_Ｔ及び信号線ＣＧ_Ｂの電圧はイコライズされる（図９（ｄ）(charge share)参照）。

次に、書き込みベリファイのためのプリチャージでは、図１０中の時刻Ｔ３５に示すように、スイッチ回路ＳＷＣ_Ｔがオンのまま、スイッチ回路ＳＷＣ_Ｂがオフとなる。そして、ロー系周辺回路１７から信号線ＣＧ_Ｔに電荷が供給され、信号線ＣＧ_Ｔは電圧ＶREADまたは電圧ＶCGRVに昇圧される。そして、電圧ＶREADは選択されたワード線に供給され、電圧ＶCGRVは非選択のワード線に供給されて書き込みベリファイ、すなわち読み出しが実行される（図９（ｅ）参照）。

次に、書き込みベリファイ終了後の放電では、図１０中の時刻Ｔ３６に示すように、スイッチ回路ＳＷＣ_Ｔがオン、スイッチ回路ＳＷＣ_Ｂがオフのままで、信号線ＣＧ_Ｔの電荷が放電され、信号線ＣＧ_Ｔの電圧は基準電圧Ｖssになる（図９（ｆ）参照）。

その後、再度、書き込みが行われるときは、図９（ａ）に戻り、図９（ａ）〜図９（ｆ）に示した動作が繰り返される。

図９（ａ）〜図９（ｆ）に示した例では、書き込みのためのプリチャージ後に信号線ＣＧ_Ｔから信号線ＣＧ_Ｂに移された電荷が、書き込みベリファイのためのプリチャージ前に信号線ＣＧ_Ｂから信号線ＣＧ_Ｔに戻される。これにより、書き込みベリファイのためのプリチャージにおいて、ロー系周辺回路１７から供給される電荷量を削減することができる。すなわち、消費電流を削減することができる。

（２）書き込みから次の書き込みへの遷移時におけるチャージリサイクル
書き込みから次の書き込みへ遷移する場合も、書き込みのためのプリチャージ後に信号線ＣＧ_Ｔから信号線ＣＧ_Ｂに移された電荷が、次の書き込みのためのプリチャージ前に信号線ＣＧ_Ｂから信号線ＣＧ_Ｔに戻される。これにより、次の書き込みのためのプリチャージにおいて、ロー系周辺回路１７から供給される電荷量を削減することができる。すなわち、消費電流を削減することができる。

［２−３］第２実施形態の効果
第２実施形態では、書き込み時に、選択ブロックに対応する電源線及び信号線に充電されていた電荷を、書き込み終了後に非選択ブロックに対応する電源線及び信号線に一旦移す。その後、非選択ブロックに対応する電源線及び信号線に移した電荷を、書き込みベリファイ開始時に選択ブロックに対応する電源線及び信号線に再び戻して、これら電源線及び信号線の充電に利用する。

これにより、書き込み後の書き込みベリファイのためのプリチャージにおいて、電源回路（ポンプ）から供給される電荷量を減らすことができ、消費電流を削減することができる。

また、書き込み時に、選択ブロックに対応する電源線及び信号線に充電されていた電荷を、書き込み終了後に非選択ブロックに対応する電源線及び信号線に一旦移す。その後、非選択ブロックに対応する電源線及び信号線に移した電荷を、次の書き込み開始時に選択ブロックに対応する電源線及び信号線に再び戻して、これら電源線及び信号線の充電に利用する。

これにより、書き込み後の次の書き込みのためのプリチャージにおいて、電源回路（ポンプ）から供給される電荷量を減らすことができ、消費電流を削減することができる。

その他の効果は、第１実施形態と同様である。

［３］実施形態のロー系周辺回路
次に、第１，第２実施形態におけるロー系周辺回路の回路構成について説明する。ロー系周辺回路１７は、各種ポンプ、電源線及び信号線のドライバ、及びそのローカルドライバを備える。

［３−１］ＶPPポンプ／ＶPASSポンプ
ＶPPポンプは、書き込み電圧ＶPGM及び電圧ＶPGMHを発生する。ＶPASSポンプは、中間電圧ＶUSEL，ＶUSELLを発生する。中間電圧ＶUSEL，ＶUSELLは、選択ブロック内の非選択のワード線に供給される。

図１１（ａ）は、書き込み電圧ＶPGM及び電圧ＶPGMHを発生するＶPPポンプの構成を示す図である。

図に示すように、ＶPPポンプ２０は、ポンプ２１、リミッタ２２、及びトランジスタ２３を有する。ＶPPポンプ２０では、ポンプ２１から電流が供給され、電圧ＶPGMHが発生する。電圧ＶPGMHの配線にはトランジスタ２３が接続されており、トランジスタ２３のソースからは電圧ＶPGMHよりトランジスタ２３のしきい値電圧分低い電圧ＶPGMが発生する。そして、電圧ＶPGMがリミッタ２２によってモニタされ、リミッタ２２は電圧ＶPGMが所定の電圧になるように、ポンプ２１のオン／オフを制御する。これにより、ＶPPポンプ２０は、電圧ＶPGMHと電圧ＶPGMを発生する。

図１１（ｂ）は、中間電圧ＶUSEL，ＶUSELLを発生するＶPASSポンプの構成を示す図である。

図に示すように、ＶPASSポンプ３０は、ポンプ３１，３３、及びリミッタ３２，３４を有する。ＶPPポンプ３０では、ポンプ３１から電流が供給され、電圧ＶUSELが発生する。そして、リミッタ３２によって、電圧ＶUSELがモニタされ、電圧ＶUSELが所定の電圧になるようにポンプ３１のオン／オフが制御される。

また、ポンプ３３から電流が供給され、電圧ＶUSELLが発生する。そして、リミッタ３４によって、電圧ＶUSELLがモニタされ、電圧ＶUSELLが所定の電圧になるようにポンプ３３のオン／オフが制御される。これにより、ＶPASSポンプ３０は、電圧ＶUSELと電圧ＶUSELLを発生する。

［３−２］電源線／信号線のドライバ
図１１（ｃ）は、電源線ＶRDEC及び信号線ＣＧに各種電圧を転送するドライバの構成を示す図である。

図１１（ｃ）に示す回路は、電圧ＶBSTを転送するドライバ４０、電源線ＶRDECに電圧ＶRDEC_Globalを転送するドライバ５０、電圧ＶCGSELを転送するドライバ６０を備える。

ドライバ４０には、電圧ＶPGMHと電圧ＶREADHが入力される。スイッチ回路SWVPP及びスイッチ回路SWVPASSにより、電圧ＶPGMHまたは電圧ＶREADHのいずれかの電圧が選択されて、電圧ＶBSTとして出力される。

ドライバ５０には、電圧ＶPGMHと電圧ＶREADHが入力される。スイッチ回路SWVPP及びスイッチ回路SWVPASSにより、電圧ＶPGMHまたは電圧ＶREADHが選択されて、電圧ＶRDEC_Globalとして出力される。

さらに、ドライバ６０には、電圧ＶPGM、電圧ＶUSEL、電圧ＶCGRV、電圧ＶBST、及び電圧ＶREADHが入力される。そして、スイッチ回路SWVPP、スイッチ回路SWVPASS、スイッチ回路LSTP、及びスイッチ回路LSHVXにより、電圧ＶPGM、または電圧ＶUSEL、電圧ＶCGRVのいずれかの電圧が選択されて、電圧ＶCGSELとして出力される。

図１２（ａ）は信号線ＣＧに電圧を転送するドライバであり、図１２（ｂ）は選択線ＳＧＤに電圧を転送するドライバであり、さらに図１２（ｃ）は選択線ＳＧＳに電圧を転送するドライバである。

図１２（ａ）に示すように、ＣＧドライバ７０には、電圧ＶREADH、電圧ＶBST、電圧ＶCGSEL、電圧ＶUSEL、電圧ＶUSELL、電圧ＶGP、及び電圧ＶISOが入力される。そして、スイッチ回路LSTP、スイッチ回路SWVPASS、及びスイッチ回路LSHVXにより、いずれかの電圧が選択されて、電圧ＣＧ_Globalとして出力される。

図１２（ｂ）に示すように、ＳＧＤドライバ８０には、電圧ＶREADH、電圧ＶSG、電圧ＶSGD、及び電圧SGDVDDが入力される。そして、スイッチ回路LSHVXにより、いずれかの電圧が選択されて、電圧SGD_Globalとして出力される。

さらに、図１２（ｃ）に示すように、ＳＧＳドライバ９０には、電圧ＶREADH、及び電圧ＶSGが入力される。そして、スイッチ回路LSHVXにより、いずれかの電圧が選択されて、電圧SGS_Globalとして出力される。

［３−３］ローカルドライバ／ローデコーダ
次に、図１１（ｃ）、図１２（ａ）〜図１２（ｃ）に示したドライバに接続されるローカルドライバとローデコーダを説明する。

図１３は、実施形態におけるローカルドライバとローデコーダを示す図である。

図に示すように、ＶRDECローカルドライバ１００には、電圧ＶRDEC_Globalが入力される。スイッチ回路SWVPPには、ローデコーダのブロック選択信号が入力される。ブロック選択信号がブロックの選択を示すとき、スイッチ回路SWVPPはオン状態となり、電圧ＶRDEC_Globalを電源線ＶRDEC_Ｔに出力する。一方、ブロック選択信号がブロックの選択を示さないとき、スイッチ回路SWVPPはオフ状態となり、一方、ＶRDECVDDの回路がオンして電圧ＶDDを電源線ＶRDEC_Ｔに出力する。

また、ＳＧＤローカルドライバ１１０には、電圧SGD_Global及び電圧ＶREADHが入力される。スイッチ回路LSHVXには、電圧ＶREADH及びローデコーダのブロック選択信号が入力される。ブロック選択信号がブロックの選択を示すとき、スイッチ回路LSHVXはオン状態となり、電圧SGD_Globalを信号線SGD_Ｔに出力する。一方、ブロック選択信号がブロックの選択を示さないとき、スイッチ回路LSHVXはオフ状態となる。

ＣＧローカルドライバ１２０には、電圧ＣＧ_Global、電圧ＶBSTが入力される。スイッチ回路LSTPには、電圧ＶBST及びローデコーダのブロック選択信号が入力される。ブロック選択信号がブロックの選択を示すとき、スイッチ回路LSTPはオン状態となり、電圧ＣＧ_Globalを信号線ＣＧ_Ｔに出力する。一方、ブロック選択信号がブロックの選択を示さないとき、スイッチ回路LSTPはオフ状態となり、一方、SGDISの回路がオンして電圧Ｖssを信号線ＣＧ_Ｔに出力する。

ＳＧＳローカルドライバ１３０には、電圧SGS_Global及び電圧ＶREADHが入力される。スイッチ回路LSHVXには、電圧ＶREADH及びローデコーダのブロック選択信号が入力される。ブロック選択信号がブロックの選択を示すとき、スイッチ回路LSHVXはオン状態となり、電圧SGS_Globalを信号線SGS_Ｔに出力する。一方、ブロック選択信号がブロックの選択を示さないとき、スイッチ回路LSHVXはオフ状態となる。

ここで、電源線ＶRDEC_Ｔ、信号線ＣＧ_Ｔ，SGD_Ｔ，SGS_Ｔが選択ブロックに対応するローデコーダ群に接続され、電源線ＶRDEC_Ｂ、信号線ＣＧ_Ｂ，SGD_Ｂ，SGS_Ｂが非選択ブロックに対応するローデコーダ群に接続されるものとする。なお図１３には、電源線ＶRDEC_Ｂ、信号線ＣＧ_Ｂ，SGD_Ｂ，SGS_Ｂ、これらのローカルドライバ、及びメモリセルアレイは、図示していない。

電源線ＶRDEC_Ｔ、信号線ＣＧ_Ｔ，SGD_Ｔ，SGS_Ｔは、複数のローデコーダＲ０，Ｒ１，…に接続されている。図３にて説明したように、選択ブロックに対応するローデコーダＲ０では、トランジスタＴ５〜Ｔ７がオン状態となり、電源線ＶRDEC_Ｔ、信号線ＣＧ_Ｔ，SGD_Ｔ，SGS_Ｔに供給された電圧がメモリセルアレイ１１内のブロックを構成するメモリセル及び選択トランジスタに入力される。

一方、非選択ブロックに対応するローデコーダ群に接続される電源線ＶRDEC_Ｂ、信号線ＣＧ_Ｂ，SGD_Ｂ，SGS_Ｂは、ローカルドライバ内のスイッチ回路がオフ状態となり、電源線ＶRDEC_Ｔ，ＣＧ_Ｔ、信号線SGD_Ｔ，SGS_Ｔが遮断状態、すなわちフローティング状態になる。

［３−４］信号線／スイッチ回路のレイアウト
図１４（ａ）は実施形態における信号線ＣＧのレイアウトを示す図である。図１４（ｂ）及び図１４（ｃ）は電源線及び信号線に接続されるスイッチ回路のレイアウトを示す図である。

図１４（ａ）に示すように、信号線ＣＧ_Ｔ<ｉ>と信号線ＣＧ_Ｂ<ｉ>との間は、間隔を狭くする（０≦ｉ≦６３、ｉは自然数）。一方、信号線ＣＧ_Ｂ<ｉ>と信号線ＣＧ_Ｔ<ｉ＋１>との間は、信号線ＣＧ_Ｔ<ｉ>と信号線ＣＧ_Ｂ<ｉ>との間隔より間隔を広くする。すなわち、同一アドレスにて選択される信号線ＣＧ_Ｔ<ｉ>と信号線ＣＧ_Ｂ<ｉ>とは近づけ、異なるアドレスにて選択される信号線ＣＧ_Ｂ<ｉ>と信号線ＣＧ_Ｔ<ｉ＋１>とは離して配置する。これにより、隣接する信号線間のカップリング容量を小さくすることができる。

また、図１４（ｂ）に示すように、電源線ＶRDEC_blobalはスイッチ回路（トランジスタ）Ｔ１１，Ｔ１２を介して電源線ＶRDEC_Ｔ、電源線ＶRDEC_Ｂにそれぞれ接続されている。トランジスタＴ１１，Ｔ１２は、電流通路の一端を共有するように基板上に形成される。

同様に、図１４（ｃ）に示すように、信号線ＣＧ_blobalはスイッチ回路（トランジスタ）Ｔ１３，Ｔ１４を介して信号線ＣＧ_Ｔ、信号線ＣＧ_Ｂにそれぞれ接続されている。トランジスタＴ１３，Ｔ１４は、電流通路の一端を共有するように基板上に形成される。

これにより、スイッチ回路を形成するトランジスタの面積を低減することができ、さらにポンプから見た負荷を減らすことができる。

以上説明したように実施形態によれば、電源線等への電圧供給源であるポンプの面積を削減でき、さらに電源線等に電圧を転送するスイッチ回路のストレスを緩和することができる不揮発性半導体記憶装置を提供できる。

なお、前記実施形態では、ＮＡＮＤ型フラッシュメモリを例に取り説明したが、電源線を備える他のメモリ装置、例えば、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ：Resistive Random Access Memory）、またはＢｉＣＳ(Bit Cost Scalable)技術を用いた不揮発性半導体メモリ等にも適用することができる。

以下に、図１５を参照して、ＢｉＣＳ技術を用いた不揮発性半導体メモリを簡単に説明する。図１５は、ＢｉＣＳ技術を用いたＮＡＮＤフラッシュメモリの鳥瞰図を示している。

ＮＡＮＤフラッシュメモリは、例えば、各々が消去の一単位となる複数のブロックから構成される。ここでは、二つのブロックＢＫ＜ｉ＞，ＢＫ＜ｉ＋１＞について図示する。

半導体基板内に形成されるソース拡散層２４は、例えば、全てのブロックに共通に１つ設けられる。ソース拡散層２４は、コンタクトプラグＰＳＬを介して、ソース線ＳＬ・Ｍ１に接続される。また、ソース拡散層２４上には、例えば、導電性ポリシリコンから構成される３以上の導電層が積層される（本例では６層構造）。

最上層を除く残りの５つの導電層は、１つのブロックＢＫ＜ｉ＋１＞内でそれぞれプレート状に形成され、かつ、そのＸ方向の端部は、各々の導電層にコンタクトをとるために階段状に形成される。最下層は、ソース線側セレクトゲート線ＳＧＳとなり、最下層及び最上層を除く残りの４つの導電層は、ワード線ＷＬ＜０＞，ＷＬ＜１＞，ＷＬ＜２＞，ＷＬ＜３＞となる。

最上層は、Ｘ方向に延びるライン状の複数の導電線から構成される。１つのブロックＢＫ＜ｉ＋１＞内には、例えば、６本の導電線が配置される。最上層の例えば６本の導電線は、ビット線側セレクトゲート線ＳＧＤ＜０＞，…，ＳＧＤ＜５＞となる。

そして、ＮＡＮＤセルユニットを構成するための複数の活性層（アクティブエリア）ＡＡは、複数の導電層を突き抜けてソース拡散層２４に達するように、Ｚ方向（半導体基板の表面に対して垂直方向）に柱状に形成される。

複数の活性層ＡＡの上端は、Ｙ方向に延びる複数のビット線ＢＬ＜０＞，…，ＢＬ＜ｍ＞に接続される。また、ソース線側セレクトゲート線ＳＧＳは、コンタクトプラグＰＳＧＳを介して、Ｘ方向に延びる引き出し線ＳＧＳ・Ｍ１に接続され、ワード線ＷＬ＜０＞，ＷＬ＜１＞，ＷＬ＜２＞，ＷＬ＜３＞は、それぞれ、コンタクトプラグをＰＷＬ＜０＞，ＰＷＬ＜１＞，ＰＷＬ＜２＞，ＰＷＬ＜３＞を介して、Ｘ方向に延びる引き出し線ＷＬ＜０＞・Ｍ１，ＷＬ＜１＞・Ｍ１，ＷＬ＜２＞・Ｍ１，ＷＬ＜３＞・Ｍ１に接続される。

さらに、ビット線側セレクトゲート線ＳＧＤ＜０＞，…，ＳＧＤ＜５＞は、それぞれ、コンタクトプラグＰＳＧＤ＜０＞，…，ＰＳＧＤ＜５＞を介して、Ｘ方向に延びる引き出し線ＳＧＤ＜０＞・Ｍ１，…ＳＧＤ＜５＞・Ｍ１に接続される。

複数のビット線ＢＬ＜０＞，…，ＢＬ＜ｍ＞及び引き出し線ＳＧＳ・Ｍ１，ＷＬ＜０＞・Ｍ１，ＷＬ＜１＞・Ｍ１，ＷＬ＜２＞・Ｍ１，ＷＬ＜３＞・Ｍ１，ＳＧＤ＜０＞・Ｍ１，…，ＳＧＤ＜５＞・Ｍ１は、例えば金属から構成される。以上がＢｉＣＳ技術を用いたＮＡＮＤフラッシュメモリの構造である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…ＮＡＮＤ型フラッシュメモリ、１１…メモリセルアレイ、１２，１２−０，１２−１，１２−２，１２−３…ローデコーダ、１３…カラムデコーダ、１４…センスアンプ、１５…制御回路、１６…外部端子、１７…ロー系周辺回路、Ｂ０，Ｂ１…ブロック、Ｐ０，Ｐ１…プレーン。

Claims (6)

1. 基板上の第１領域と第２領域との間に配置され、複数のワード線に接続された複数のメモリセルを有するメモリセルアレイと、
   前記第１領域に配置され、前記複数のワード線からワード線を選択する第１、第２のローデコーダと、
   前記第１領域に配置され、前記第１のローデコーダに第１電圧を伝送する第１電源線と、
   前記第１領域に配置され、前記第２のローデコーダに前記第１電圧を伝送する第２電源線と、
   前記第１電源線及び前記第２電源線に前記第１電圧を供給するための第１電源回路と、
   前記第１電源線と前記第１電源回路との間を接続状態または遮断状態のいずれかの状態に切り換える第１スイッチ回路と、
   前記第２電源線と前記第１電源回路との間を接続状態または遮断状態のいずれかの状態に切り換える第２スイッチ回路とを具備し、
   書き込み動作時において、前記第１スイッチ回路は前記第１電源線と前記第１電源回路との間を接続状態にし、前記第２スイッチ回路は前記第２電源線と前記第１電源回路との間を遮断状態にすることを特徴とする不揮発性半導体記憶装置。
2. 前記第１領域に配置され、前記第１のローデコーダにより選択されたワード線に第２電圧を伝送する第１信号線と、
   前記第１領域に配置され、前記第２のローデコーダにより選択されたワード線に前記第２電圧を供給する第２信号線と、
   前記第１信号線及び前記第２信号線に前記第２電圧を供給するための第２電源回路と、
   前記第１信号線と前記第２電源回路との間を接続状態または遮断状態のいずれかの状態に切り換える第３スイッチ回路と、
   前記第２信号線と前記第２電源回路との間を接続状態または遮断状態のいずれかの状態に切り換える第４スイッチ回路とをさらに具備し、
   前記書き込み動作時において、前記第３スイッチ回路は前記第１信号線と前記第２電源回路との間を接続状態にし、前記第４スイッチ回路は前記第２信号線と前記第２電源回路との間を遮断状態にすることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記書き込み動作の後に行われる書き込みベリファイにおいて、
   第１時刻に、前記第１スイッチ回路は前記第１電源線と前記第１電源回路との間を接続状態にし、前記第２スイッチ回路は前記第２電源線と前記１電源回路との間を接続状態にして、前記第１電源線と前記第２電源線とを導通状態にし、
   前記第１時刻後の第２時刻に、前記第２スイッチ回路は前記第２電源線と前記第１電源回路との間を遮断状態にし、前記第１スイッチ回路は前記第１電源線と前記第１電源回路との間を接続状態のまま維持することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
4. 前記書き込み動作において、
   前記第１時刻より前の第３時刻に、前記第１スイッチ回路は前記第１電源線と前記第１電源回路との間を接続状態にし、前記第２スイッチ回路は前記第２電源線と前記第１電源回路との間を遮断状態にし、
   第３時刻後の第４時刻に、前記第１スイッチ回路は前記第１電源線と前記第１電源回路との間を接続状態のまま維持し、前記第２スイッチ回路は前記第２電源線と前記第１電源回路との間を接続状態にすることを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
5. 前記書き込み動作から書き込みベリファイに移行する際、前記第１スイッチ及び前記第２スイッチは、前記第１電源線と前記第２電源線との間を導通状態にして、前記第１電源線と前記第２電源線との間の電圧をイコライズし、
   前記書き込みベリファイでは、前記第２電源線に蓄積された電荷を前記第１電源線に移動させることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
6. 前記書き込み動作から書き込みベリファイに移行する際、前記第３スイッチ及び前記第４スイッチは、前記第１信号線と前記第２信号線との間を導通状態にして、前記第１信号線と前記第２信号線との間の電圧をイコライズし、
   前記書き込みベリファイでは、前記第２信号線に蓄積された電荷を前記第１信号線に移動させることを特徴とする請求項５に記載の不揮発性半導体記憶装置。

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